KR20240129342A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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신헌종
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삼성전자주식회사
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Abstract

반도체 소자가 제공된다. 반도체 소자는 하부 절연층, 하부 절연층 위에 위치하는 절연 패턴, 절연 패턴 위에 위치하고, 하부 패턴과, 하부 패턴 위에 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 하부 패턴 위에 위치하고, 시트 패턴을 감싸는 게이트 구조체, 게이트 구조체의 양측에 위치하는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 절연 패턴을 관통하고, 제1 소소/드레인 패턴에 연결되어 있는 더미 소스/드레인 패턴, 하부 절연층의 하부면 위에 위치하는 하부 배선 구조체, 및 하부 절연층 및 절연 패턴을 관통하고, 제2 소스/드레인 패턴과 하부 배선 구조체 사이에 연결되어 있는 관통 비아를 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체는 도체와 부도체의 중간 영역에 속하는 물질로서, 소정의 조건 하에서 전기가 통하는 물질을 의미한다. 이러한 반도체 물질을 이용하여 다양한 반도체 소자를 제조할 수 있으며, 예를 들면 메모리 소자 등을 제조할 수 있다. 이러한 반도체 소자는 다양한 전자 장치에 사용될 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지며 집적화되고 있다.
실시예들은 신뢰성이 향상된 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
일 실시예에 따른 반도체 소자는 하부 절연층, 상기 하부 절연층 위에 위치하는 절연 패턴, 상기 절연 패턴 위에 위치하고, 하부 패턴과, 상기 하부 패턴 위에 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 상기 하부 패턴 위에 위치하고, 상기 시트 패턴을 감싸는 게이트 구조체, 상기 게이트 구조체의 양측에 위치하는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 절연 패턴을 관통하고, 상기 제1 소소/드레인 패턴에 연결되어 있는 더미 소스/드레인 패턴, 상기 하부 절연층의 하부면 위에 위치하는 하부 배선 구조체, 및 상기 하부 절연층 및 상기 절연 패턴을 관통하고, 상기 제2 소스/드레인 패턴과 상기 하부 배선 구조체 사이에 연결되어 있는 관통 비아를 포함한다.
상기 제1 소스/드레인 패턴의 하부면은 상기 절연 패턴의 상부면보다 상기 하부 절연층의 상부면으로부터 더 멀도록 위치할 수 있다.
상기 게이트 구조체는 상기 시트 패턴 위에 위치하는 메인 게이트 구조체, 및 상기 시트 패턴 사이 및 상기 시트 패턴과 상기 하부 패턴 사이에 위치하는 복수의 서브 게이트 구조체들을 포함하고, 상기 제1 소스/드레인 패턴의 하부면은 상기 복수의 서브 게이트 구조체 중에서 최하부 서브 게이트 구조체의 상부면보다 상기 하부 절연층의 상부면에 더 가깝도록 위치할 수 있다.
상기 절연 패턴은 상기 게이트 구조체와 상기 하부 절연층의 두께 방향으로 중첩할 수 있다.
상기 하부 절연층은 상기 절연 패턴과 식각 선택비를 갖는 물질을 포함할 수 있다.
상기 제1 소스/드레인 패턴 및 상기 제2 소스/드레인 패턴은 각각 상기 게이트 구조체와 접하는 라이너막 및 상기 라이너막 위에 위치하는 필링막을 포함하고, 상기 라이너막은 제1 물질을 포함하고, 상기 필링막 및 상기 더미 소스/드레인 패턴은 각각 상기 제1 물질 및 상기 제1 물질과 상이한 제2 물질을 포함하고, 상기 필링막에서 상기 제2 물질의 농도는 상기 더미 소스/드레인 패턴에서 상기 제2 물질의 농도보다 높을 수 있다.
상기 관통 비아는 상기 제2 소스/드레인 패턴과 접하는 제1 관통 비아, 상기 하부 배선 구조체와 상기 제1 관통 비아 사이에 위치하는 제2 관통 비아, 및 상기 제1 관통 비아 및 상기 제2 관통 비아의 측면을 따라 연장되는 관통 절연막을 포함할 수 있다.
상기 제1 소스/드레인 패턴 위에 위치하고, 상기 제1 소스/드레인 패턴에 전기적으로 연결되는 컨택 전극을 더 포함할 수 있다.
일 실시예에 따른 반도체 소자는 기판, 상기 기판의 상부면 위에 위치하는 절연 패턴, 상기 절연 패턴 위에 위치하고, 하부 패턴과, 상기 하부 패턴 위에 이격된 복수의 시트 패턴을 포함하는 활성 패턴, 상기 하부 패턴 위에 위치하고, 상기 시트 패턴을 감싸는 게이트 구조체, 상기 게이트 구조체의 양측에 위치하는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴, 상기 절연 패턴을 관통하고, 상기 제1 소소/드레인 패턴에 연결되어 있는 더미 소스/드레인 패턴, 상기 기판의 하부면 위에 위치하는 하부 배선 구조체, 및 상기 기판 및 상기 절연 패턴을 관통하고, 상기 제2 소스/드레인 패턴과 상기 하부 배선 구조체 사이에 연결되어 있는 관통 비아를 포함하되, 상기 절연 패턴의 상부면은 상기 제1 소스/드레인 패턴의 하부면보다 상기 기판의 상부면에 더 가깝게 위치한다.
상기 제1 소스/드레인 패턴 및 상기 제2 소스/드레인 패턴은 각각 상기 게이트 구조체와 접하는 라이너막 및 상기 라이너막 위에 위치하는 필링막을 포함하고, 상기 라이너막은 제1 물질을 포함하고, 상기 필링막 및 상기 더미 소스/드레인 패턴은 각각 상기 제1 물질 및 상기 제1 물질과 상이한 제2 물질을 포함하고, 상기 필링막에서 상기 제2 물질의 농도는 상기 더미 소스/드레인 패턴에서 상기 제2 물질의 농도보다 높을 수 있다.
실시예들에 따르면, 반도체 소자에서 발생하는 누설 전류(Leakage Current)를 방지하여, 반도체 소자의 신뢰성을 확보할 수 있다.
도 1은 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1의 A - A’를 따라 절단한 단면도이다.
도 3은 도 1의 B - B’를 따라 절단한 단면도이다.
도 4는 도 2의 P1 영역을 확대하여 도시한 확대도이다.
도 5는 일 실시예에 따른 반도체 소자를 나타낸, 도 2의 P1 영역에 대응하는 평면도이다.
도 6 내지 도 12는 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 13은 일 실시예에 따른 반도체 소자를 나타낸, 도 1의 A - A’에 대응하는 단면도이다.
도 14는 일 실시예에 따른 반도체 소자를 나타낸, 도 1의 B - B’에 대응하는 단면도이다.
도 15 내지 도 27은 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
일 실시예에 따른 반도체 소자에 관한 도면에서는, 예시적으로, 채널의 4면이 게이트 전극에 의해 둘러싸여 있는 GAA(Gate All Around), MBCFETTM(Multi Bridge Channel Field Effect Transistor) 구조 등으로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니고, 트랜지스터가 FinFET(Fin Field Effect Transistor) 구조로 이루어지거나, 차세대 기술이 적용된 3DSFET(3D Stack Field Effect Transistor) 구조, CFET(Complementary Field Effect Transistor) 구조 등으로 이루어질 수도 있다.
도 1 내지 도 5를 참조하여 일 실시예에 따른 반도체 소자를 설명한다.
도 1은 일 실시예에 따른 반도체 소자를 나타낸 평면도이다. 도 2는 도 1의 A - A’를 따라 절단한 단면도이다. 도 3은 도 1의 B - B’를 따라 절단한 단면도이다. 도 4는 도 2의 P1 영역을 확대하여 도시한 확대도이다. 도 5는 일 실시예에 따른 반도체 소자를 나타낸, 도 2의 P1 영역에 대응하는 평면도이다.
도 1 내지 도 5를 참고하면, 일 실시예에 따른 반도체 소자는 하부 절연층(100), 절연 패턴(110), 활성 패턴(AP), 복수의 게이트 구조체(GS), 소스/드레인 패턴(150), 더미 소스/드레인 패턴(200), 관통 비아(300), 및 하부 배선 구조체(410)를 포함한다. 일 실시예에 따른 반도체 소자는 게이트 스페이서(140), 캡핑층(145), 식각 정지막(185), 층간 절연막(190), 및 컨택 전극(CT)을 더 포함할 수 있다.
하부 절연층(100)은 예를 들면, 산화물, 질화물, 질산화물 또는 이들의 조합막을 포함할 수 있다. 하부 절연층(100)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
하부 절연층(100)은 상부면(100a)과 하부면(100b)을 포함할 수 있다. 하부 절연층(100)의 상부면(100a) 및 하부면(100b)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)에 나란한 평면으로 이루어질 수 있다. 하부 절연층(100)의 상부면(100a)은 하부 절연층(100)의 하부면(100b)과 제3 방향(D3)으로 대향(opposite)되는 면이다. 하부 절연층(100)의 하부면(100b)은 하부 절연층(100)의 후면(back side)으로 지칭될 수 있다. 몇몇 실시예에서, 셀 영역의 논리 회로는 하부 절연층(100)의 상부면 위에 구현될 수 있다.
절연 패턴(110)은 하부 절연층(100)의 상부면(100a) 위에 위치할 수 있다. 절연 패턴(110)은 이후에 설명될 하부 패턴(BP)과 제3 방향(D3)(예를 들면, 하부 절연층(100)의 두께 방향)으로 중첩할 수 있다. 절연 패턴(110)은 이후에 설명될 시트 패턴(NS)과 제3 방향(D3)으로 중첩할 수 있다. 절연 패턴(110)은 이후에 설명될 게이트 구조체(GS)와 제3 방향(D3)(예를 들면, 하부 절연층(100)의 두께 방향)으로 중첩할 수 있다.
절연 패턴(110)은 하부 절연층(100)과 상이한 물질을 포함할 수 있다. 절연 패턴(110)은 하부 절연층(100)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 절연 패턴(110)은 실리콘 질화물(SiN), 실리콘 질산화물(SiON), 실리콘 탄산질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
절연 패턴(110)은 기판(도 15의 ‘111’)이 절연층을 포함하는 복수의 층(예를 들면, SOI(silicon-on-insulator) 또는 SGOI(silicon germanium on insulator) 등)으로 이루어진 경우, 기판(도 15의 ‘111’) 내의 절연층일 수 있다. 다만, 이에 한정되는 것은 아니고, 절연 패턴(110)은 별도로 형성될 수도 있다. 이에 관한 설명은 도 15 이하에서 설명하기로 한다.
활성 패턴(AP)은 절연 패턴(110) 위에 위치할 수 있다. 활성 패턴(AP)은 제1 방향(D1)으로 길게 연장될 수 있다. 일 예로, 활성 패턴(AP)은 PMOS가 형성되는 영역에 위치할 수 있다. 다른 예로, 활성 패턴(AP)은 NMOS가 형성되는 영역에 위치할 수 있다.
활성 패턴(AP)은 다채널 활성 패턴일 수 있다. 활성 패턴(AP)은 하부 패턴(BP)과, 복수의 시트 패턴(NS)을 포함할 수 있다. 하부 패턴(BP)은 하부 절연층(100)으로부터 돌출될 수 있다. 하부 패턴(BP)은 제1 방향(D1)으로 길게 연장될 수 있다.
복수의 시트 패턴(NS)은 하부 패턴의 상부면 위에 위치할 수 있다. 복수의 시트 패턴(NS)은 하부 패턴(BP)과 제3 방향(D3)으로 이격될 수 있다. 각각의 시트 패턴(NS)은 제3 방향(D3)으로 이격될 수 있다. 여기에서, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 예를 들면, 제3 방향(D3)은 하부 절연층(100)의 두께 방향일 수 있다. 제2 방향(D2)은 제1 방향(D1)과 교차하는 방향일 수 있다.
도 2에는 4개의 시트 패턴(NS)이 제3 방향(D3)을 따라 이격하여 적층되어 있는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 예를 들면, 3개의 시트 패턴(NS)이 제3 방향(D3)을 따라 이격하여 적층될 수도 있다.
하부 패턴(BP)은 하부 절연층(100)의 일부를 식각하여 형성된 것일 수도 있고, 하부 절연층(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 하부 패턴(BP)은 원소 반도체 물질인 실리콘(Si) 또는 저마늄(Ge)을 포함할 수 있다. 또한, 하부 패턴(BP)은 화합물 반도체를 포함할 수 있고, 예를 들면, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들면, 탄소(C), 실리콘(Si), 저마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound)일 수 있다.
III-V족 화합물 반도체는 예를 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
시트 패턴(NS)은 원소 반도체 물질인 실리콘(Si) 또는 실리콘 저마늄(SiGe), IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체 중 하나를 포함할 수 있다. 각각의 시트 패턴(NS)은 하부 패턴(BP)과 동일한 물질을 포함할 수도 있고, 하부 패턴(BP)과 다른 물질을 포함할 수도 있다.
일 실시예에 따른 반도체 소자에서, 하부 패턴(BP)은 실리콘(Si)을 포함할 수 있고, 시트 패턴(NS)은 실리콘(Si)을 포함할 수 있다.
필드 절연막(105)은 절연 패턴(110) 위에 형성될 수 있다. 필드 절연막(105)은 하부 패턴(BP)의 측벽 위에 위치할 수 있다. 필드 절연막(105)은 하부 패턴(BP)의 상부면 위에 위치하지 않는다.
일 예로, 필드 절연막(105)은 하부 패턴(BP)의 측면을 전체적으로 덮을 수 있다. 도시된 것과 달리, 필드 절연막(105)은 하부 패턴(BP)의 측벽의 일부를 덮을 수 있다. 이와 같은 경우, 하부 패턴(BP)의 일부는 필드 절연막(105)의 상부면보다 제3 방향(D3)으로 돌출될 수 있다.
필드 절연막(105)은 예를 들면, 산화물, 질화물, 질산화물 또는 이들의 조합막을 포함할 수 있다. 필드 절연막(105)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
게이트 구조체(GS)는 하부 절연층(100) 위에 위치할 수 있다. 게이트 구조체(GS)는 제2 방향(D2)으로 연장될 수 있다. 게이트 구조체(GS)는 제1 방향(D1)으로 이격되어 위치할 수 있다.
게이트 구조체(GS)는 활성 패턴(AP) 위에 위치할 수 있다. 게이트 구조체(GS)는 활성 패턴(AP)을 가로지를 수 있다. 게이트 구조체(GS)는 하부 패턴(BP)과 교차할 수 있다. 게이트 구조체(GS)는 각각의 시트 패턴(NS)을 감쌀 수 있다.
게이트 구조체(GS)는 복수의 서브 게이트 구조체(S_GS) 및 메인 게이트 구조체(M_GS)를 포함할 수 있다. 복수의 서브 게이트 구조체(S_GS)는 제3 방향(D3)으로 인접한 시트 패턴(NS) 사이 및 하부 패턴(BP)과 시트 패턴(NS) 사이에 위치할 수 있다. 메인 게이트 구조체(M_GS)는 최상부에 위치하는 시트 패턴(NS) 위에 위치할 수 있다.
이하의 설명에서는 복수의 서브 게이트 구조체(S_GS)의 개수가 4개인 경우에 대하여 설명한다. 다만, 서브 게이트 구조체(S_GS)의 개수가 이에 한정되는 것은 아니다. 예를 들면, 게이트 구조체가 3개의 서브 게이트 구조체를 포함할 수도 있다.
복수의 서브 게이트 구조체(S_GS)는 이 후에 설명될 소스/드레인 패턴(150)과 접촉할 수 있다. 예를 들면, 복수의 서브 게이트 구조체(S_GS)는 소스/드레인 패턴(150)과 직접 접촉할 수 있다. 복수의 서브 게이트 구조체(S_GS)는 소스/드레인 패턴(150)의 양측에 위치할 수 있다.
복수의 서브 게이트 구조체(S_GS) 각각은 서브 게이트 전극(120S), 서브 계면 절연막(131S) 및 서브 게이트 절연막(132S)을 포함할 수 있다.
서브 게이트 전극(120S)은 하부 패턴(BP) 위에 형성될 수 있다. 서브 게이트 전극(120S)은 하부 패턴(BP)과 교차할 수 있다. 서브 게이트 전극(120S)은 시트 패턴(NS)을 감쌀 수 있다.
서브 게이트 전극(120S)의 적어도 일부는 서브 게이트 전극(120S) 및 시트 패턴(NS)의 적층 구조 위에 위치할 수 있다. 서브 게이트 전극(120S)의 다른 일부는 서브 게이트 전극(120S) 및 시트 패턴(NS)의 적층 구조의 양측면을 덮도록 형성될 수 있다. 이때, 시트 패턴(NS)의 4면은 서브 게이트 전극(120S)에 의해 둘러싸일 수 있다.
서브 게이트 전극(120S)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 질산화물 중 적어도 하나를 포함할 수 있다. 서브 게이트 전극(120S)은 예를 들면, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄화질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 도전성 금속 산화물 및 도전성 금속 질산화물은 상술한 물질이 산화된 형태를 포함할 수 있지만, 이에 제한되는 것은 아니다.
서브 계면 절연막(131S)은 하부 패턴(BP)의 상부면을 따라 연장될 수 있다. 서브 계면 절연막(131S)은 시트 패턴(NS)의 둘레를 따라 위치할 수 있다. 서브 계면 절연막(131S)은 하부 패턴(BP), 소스/드레인 패턴(150) 및 시트 패턴(NS)과 직접 접촉할 수 있다. 서브 계면 절연막(131S)은 시트 패턴(NS)과 서브 게이트 절연막(132S) 사이에 개재될 수 있다.
서브 게이트 절연막(132S)은 필드 절연막(105)의 상부면과 서브 계면 절연막(131S)의 상부면을 따라 연장될 수 있다. 서브 게이트 절연막(132S)은 복수의 시트 패턴(NS)을 감쌀 수 있다. 서브 게이트 절연막(132S)은 시트 패턴(NS)의 둘레를 따라 위치할 수 있다. 서브 게이트 절연막(132S)은 서브 게이트 전극(120S)과 서브 계면 절연막(131S) 사이에 개재될 수 있다.
서브 계면 절연막(131S)은 예를 들면, 실리콘 산화물(SiO2)을 포함할 수 있다. 서브 게이트 절연막(132S)은 예를 들면, 고유전율 물질을 포함할 수 있다. 고유전율 물질은 하프늄 산화물(HfO), 알루미늄 산화물(AlO) 또는 탄탈륨 산화물(TaO)과 같이 실리콘 산화물(SiO2)보다 유전상수가 큰 물질을 포함할 수 있다.
메인 게이트 구조체(M_GS)는 서브 게이트 구조체(S_GS) 및 시트 패턴(NS) 위에 위치할 수 있다. 메인 게이트 구조체(M_GS)는 시트 패턴(NS)의 상부면 위에 위치할 수 있다.
메인 게이트 구조체(M_GS)는 메인 게이트 전극(120M), 메인 계면 절연막(131M), 메인 게이트 절연막(132M)을 포함할 수 있다.
메인 게이트 전극(120M)은 서브 게이트 구조체(S_GS) 및 시트 패턴(NS) 위에 위치할 수 있다. 메인 게이트 전극(120M)은 시트 패턴(NS)의 상부면 위에 위치할 수 있다. 메인 게이트 전극(120M)은 서브 게이트 전극(120S)과 동일한 물질을 포함할 수 있다. 예를 들면, 메인 게이트 전극(120M)은 금속, 금속합금, 도전성 금속 질화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산화물 및 도전성 금속 질산화물 중 적어도 하나를 포함할 수 있다.
메인 계면 절연막(131M)은 시트 패턴(NS)의 상부면을 따라 연장될 수 있다. 메인 계면 절연막(131M)은 이후에 설명될 게이트 스페이서(140)의 측면을 따라 연장되지 않을 수 있다. 다만, 이에 한정되는 것은 아니고, 메인 계면 절연막(131M)은 게이트 스페이서(140)의 측면을 따라 연장될 수도 있다. 메인 계면 절연막(131M)은 예를 들면, 실리콘 산화물(SiO2)을 포함할 수 있다.
메인 게이트 절연막(132M)은 메인 게이트 전극(120M)의 측면과 하부면을 따라 연장될 수 있다. 메인 게이트 절연막(132M)은 게이트 스페이서(140)의 측면을 따라 연장될 수 있다. 메인 게이트 절연막(132M)은 예를 들면, 고유전율 물질을 포함할 수 있다.
게이트 스페이서(140)는 메인 게이트 전극(120M)의 측면에 위치할 수 있다. 게이트 스페이서(140)는 하부 패턴(BP) 및 시트 패턴(NS) 사이에 배치되지 않는다. 게이트 스페이서(140)는 제3 방향(D3)으로 인접하는 시트 패턴(NS) 사이에 배치되지 않는다.
게이트 스페이서(140)는 예를 들면, 실리콘 질화물(SiN), 실리콘 질산화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄산질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 게이트 스페이서(140)는 단일막인 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
캡핑층(145)은 메인 게이트 구조체(M_GS) 및 게이트 스페이서(140) 위에 위치할 수 있다. 캡핑층(145)의 상부면은 층간 절연막(190)의 상부면과 동일 평면에 놓일 수 있다. 도시된 것과 달리, 캡핑층(145)은 게이트 스페이서(140) 사이에 위치할 수 있다.
캡핑층(145)은 예를 들면, 실리콘 질화물(SiN), 실리콘 질산화물(SiON), 실리콘(Si) 탄화질화물(SiCN), 실리콘 탄산질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 캡핑층(145)은 층간 절연막(190)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
소스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 서브 게이트 구조체(S_GS) 사이에 위치할 수 있다. 소스/드레인 패턴(150)은 제1 방향(D1)으로 인접하는 시트 패턴(NS) 사이에 위치할 수 있다. 소스/드레인 패턴(150)은 서브 게이트 구조체(S_GS)의 측면 및 시트 패턴(NS)의 측면과 접할 수 있다.
소스/드레인 패턴(150)은 제3 방향(D3)으로 연장되는 소스/드레인 리세스(151R, 152R) 내에 위치할 수 있다. 소스/드레인 패턴(150)은 소스/드레인 리세스(151R, 152R)를 채울 수 있다. 소스/드레인 리세스(151R, 152R)의 측면은 시트 패턴(NS) 및 복수의 서브 게이트 구조체(S_GS)에 의해 정의될 수 있다.
소스/드레인 패턴(150)은 절연 패턴(110) 위에 위치할 수 있다. 예를 들면, 도 4에 도시된 것처럼, 소스/드레인 패턴(150)은 절연 패턴(110)의 상부면보다 높은 레벨에 위치할 수 있다. 즉, 소스/드레인 패턴(150)의 하부면은 절연 패턴(110)의 상부면보다 하부 절연층(100)의 상부면(100a)으로부터 멀게 위치할 수 있다.
소스/드레인 패턴(150)은 복수의 서브 게이트 구조체(S_GS)보다 하부 절연층(100)의 상부면(100a)으로부터 멀게 위치할 수 있다. 예를 들면, 도 4에 도시된 것처럼, 소스/드레인 패턴(150)의 하부면은 복수의 서브 게이트 구조체(S_GS) 중에서 최하부 서브 게이트 구조체의 하부면보다 낮은 레벨에 위치할 수 있다. 즉, 소스/드레인 패턴(150)의 하부면은 복수의 서브 게이트 구조체(S_GS) 중에서 최하부 서브 게이트 구조체의 하부면보다 하부 절연층(100)의 상부면(100a)에 더 가깝게 위치할 수 있다. 다시 말해, 하부 절연층(100)의 상부면(100a)에서 소스/드레인 패턴(150)까지의 제3 방향(D3)에 따른 제1 거리는 하부 절연층(100)의 상부면(100a)에서 최하부 서브 게이트 구조체의 하부면까지의 제2 거리보다 짧을 수 있다.
또는, 예를 들면, 도 5에 도시된 것처럼, 소스/드레인 패턴(150)의 하부면은 복수의 서브 게이트 구조체(S_GS) 중에서 최하부 서브 게이트 구조체의 상부면보다 낮은 레벨에 위치할 수 있다. 즉, 소스/드레인 패턴(150)의 하부면은 복수의 서브 게이트 구조체(S_GS) 중에서 최하부 서브 게이트 구조체의 상부면보다 하부 절연층(100)의 상부면(100a)에 더 가깝게 위치할 수 있다. 다시 말해, 하부 절연층(100)의 상부면(100a)에서 소스/드레인 패턴(150)까지의 제3 방향(D3)에 따른 제1 거리는 하부 절연층(100)의 상부면(100a)에서 최하부 서브 게이트 구조체의 상부면까지의 제3 거리보다 짧을 수 있다. 다만, 이 경우에도, 소스/드레인 패턴(150)의 하부면은 절연 패턴(110)보다 높은 레벨에 위치할 수 있다.
소스/드레인 패턴(150)은 에피택셜 성장법을 이용하여 형성될 수 있다. 소스/드레인 패턴(150)은 반도체 물질을 포함한다. 소스/드레인 패턴(150)은 예를 들면, 원소 반도체 물질인 실리콘 또는 저마늄을 포함할 수 있다. 또한, 소스/드레인 패턴(150)은 예를 들면, 탄소(C), 실리콘(Si), 저마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 또는 삼원계 화합물(ternary compound)을 포함할 수 있다. 예를 들면, 소스/드레인 패턴(150)은 실리콘, 실리콘-저마늄, 저마늄, 실리콘 카바이드 등을 포함할 수 있지만, 이에 제한되는 것은 아니다. 이에 관한 상세한 설명은 후술하기로 한다.
소스/드레인 패턴(150)은 제1 소스/드레인 패턴(151)과 제2 소스/드레인 패턴(152)를 포함할 수 있다.
제1 소스/드레인 패턴(151)과 제2 소스/드레인 패턴(152)은 각각 더미 소스/드레인 패턴(200) 또는 관통 비아(300)와 연결되어 있을 수 있다. 예를 들면, 제1 소스/드레인 패턴(151)은 이후에 설명될 더미 소스/드레인 패턴(200)과 연결되어 있고, 제2 소스/드레인 패턴(152)은 이후에 설명될 관통 비아(300)와 연결되어 있을 수 있다. 이하에서는, 더미 소스/드레인 패턴(200)과 연결되어 있는 소스/드레인 패턴(150)을 제1 소스/드레인 패턴(151)으로, 관통 비아(300)와 연결되어 있는 소스/드레인 패턴(150)을 제2 소스/드레인 패턴(152)으로 지칭하기로 한다.
제1 소스/드레인 패턴(151)은 제1 방향(D1)으로 인접하는 서브 게이트 구조체(S_GS) 사이 및 시트 패턴(NS) 사이에 위치할 수 있다. 제1 소스/드레인 패턴(151)은 제3 방향(D3)으로 연장되는 제1 소스/드레인 리세스(151R) 내에 위치할 수 있다. 제1 소스/드레인 리세스(151R)는 더미 소스/드레인 패턴(200), 시트 패턴(NS), 및 복수의 서브 게이트 구조체(S_GS)에 의해 정의될 수 있다.
제1 소스/드레인 패턴(151)은 절연 패턴(110)의 상부면보다 높은 레벨에 위치할 수 있다. 즉, 제1 소스/드레인 패턴(151)의 하부면은 절연 패턴(110)의 상부면보다 하부 절연층(100)의 상부면(100a)으로부터 멀게 위치할 수 있다.
제1 소스/드레인 패턴(151)은 복수의 서브 게이트 구조체(S_GS)보다 하부 절연층(100)의 상부면(100a)으로부터 멀게 위치할 수 있다. 예를 들면, 도 4에 도시된 것처럼, 제1 소스/드레인 패턴(151)의 하부면은 복수의 서브 게이트 구조체(S_GS) 중에서 최하부 서브 게이트 구조체의 하부면보다 하부 절연층(100)의 상부면(100a)에 더 가깝게 위치할 수 있다. 또는, 도 5에 도시된 것처럼, 제1 소스/드레인 패턴(151)의 하부면은 복수의 서브 게이트 구조체(S_GS) 중에서 최하부 서브 게이트 구조체의 상부면보다 하부 절연층(100)의 상부면(100a)에 더 가깝게 위치할 수 있다.
제1 소스/드레인 패턴(150)은 제1 라이너막(151a)과 제1 필링막(151b)을 포함할 수 있다.
제1 라이너막(151a)은 제1 소스/드레인 리세스(151R)의 측벽 및 하부면을 따라 형성될 수 있다. 제1 소스/드레인 리세스(151R)의 측벽을 따라 형성된 제1 라이너막(151a)은 서브 게이트 구조체(S_GS) 및 시트 패턴(NS)과 직접 접촉할 수 있다. 제1 소스/드레인 리세스(151R)의 하부면을 따라 형성된 제1 라이너막(151a)은 더미 소스/드레인 패턴(200)과 연결되어 있을 수 있다. 즉, 제1 라이너막(151a)은 더미 소스/드레인 패턴(200)과 접촉할 수 있다.
제1 필링막(151b)은 제1 라이너막(151a) 위에 위치할 수 있다. 제1 필링막(151b)은 제1 소스/드레인 리세스(151R) 부분에서 제1 라이너막(151a)이 형성되고 남은 부분을 채울 수 있다.
제2 소스/드레인 패턴(152)은 제1 방향(D1)으로 인접하는 서브 게이트 구조체(S_GS) 사이 및 시트 패턴(NS) 사이에 위치할 수 있다. 제2 소스/드레인 패턴(152)은 제3 방향(D3)으로 연장되는 제2 소스/드레인 리세스(152R) 내에 위치할 수 있다. 제2 소스/드레인 리세스(152R)는 관통 비아(300), 시트 패턴(NS), 및 복수의 서브 게이트 구조체(S_GS)에 의해 정의될 수 있다.
제2 소스/드레인 패턴(152)은 절연 패턴(110)의 상부면보다 높은 레벨에 위치할 수 있다. 즉, 제2 소스/드레인 패턴(152)의 하부면은 절연 패턴(110)의 상부면보다 하부 절연층(100)의 상부면(100a)으로부터 멀게 위치할 수 있다.
제2 소스/드레인 패턴(152)은 복수의 서브 게이트 구조체(S_GS)보다 하부 절연층(100)의 상부면(100a)으로부터 멀게 위치할 수 있다. 예를 들면, 도 4에 도시된 것처럼, 제2 소스/드레인 패턴(152)의 하부면은 복수의 서브 게이트 구조체(S_GS) 중에서 최하부 서브 게이트 구조체의 하부면보다 하부 절연층(100)의 상부면(100a)에 더 가깝게 위치할 수 있다. 또는, 도 5에 도시된 것처럼, 제2 소스/드레인 패턴(152)의 하부면은 복수의 서브 게이트 구조체(S_GS) 중에서 최하부 서브 게이트 구조체의 상부면보다 하부 절연층(100)의 상부면(100a)에 더 가깝게 위치할 수 있다.
제2 소스/드레인 패턴(152)과 제1 소스/드레인 패턴(151)은 실질적으로 동일한 레벨에 위치할 수 있다. 예를 들어, 제2 소스/드레인 패턴(152)의 하부면과 제1 소스/드레인 패턴(151)의 하부면은 실질적으로 동일한 레벨에 위치할 수 있다. 다만, 이에 한정되는 것은 아니고, 제2 소스/드레인 패턴(152)과 제1 소스/드레인 패턴(151)은 상이한 레벨에 위치할 수도 있다.
제2 소스/드레인 패턴(152)은 제2 라이너막(151b)과 제2 필링막(151b)을 포함할 수 있다.
제2 라이너막(152a)은 제2 소스/드레인 리세스(152R)의 측벽 및 하부면을 따라 형성될 수 있다. 제2 소스/드레인 리세스(152R)의 측벽을 따라 형성된 제2 라이너막(152a)은 서브 게이트 구조체(S_GS) 및 시트 패턴(NS)과 직접 접촉할 수 있다. 제2 소스/드레인 리세스(152R)의 하부면을 따라 형성된 제2 라이너막(152a)은 관통 비아(300)와 연결되어 있을 수 있다. 예를 들면, 제2 라이너막(152a)은 관통 비아(300)와 접촉할 수 있다.
제2 필링막(152b)은 제2 라이너막(152a) 위에 위치할 수 있다. 제2 필링막(152b)은 제2 소스/드레인 리세스(152R) 부분에서 제2 라이너막(152a)이 형성되고 남은 부분을 채울 수 있다.
제1 라이너막(151a) 및 제2 라이너막(152a)은 제1 물질을 포함할 수 있다. 상기 제1 물질은 반도체 물질을 포함할 수 있다. 제1 물질은 예를 들면, 반도체 물질인 실리콘(Si) 또는 저마늄(Ge)을 포함할 수 있다.
제1 필링막(151b) 및 제2 필링막(152b)은 제1 물질 및 제2 물질을 포함할 수 있다. 여기에서, 제2 물질은 제1 물질과 상이한 물질일 수 있다. 상기 제2 물질은 예를 들면, 탄소(C), 실리콘(Si), 저마늄(Ge), 또는 주석(Sn)을 포함할 수 있다.
이에 따라, 제1 소스/드레인 패턴(151) 및 제2 소스/드레인 패턴(152)은 상기 제1 물질 및 상기 제2 물질을 포함하는 이원계 화합물(binary compound), 또는 삼원계 화합물(ternary compound)을 포함할 수 있다. 예를 들면, 제1 소스/드레인 패턴(151) 및 제2 소스/드레인 패턴(152)은 실리콘(Si) 또는 실리콘-저마늄(Ge) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
또한, 제1 소스/드레인 패턴(151) 및 제2 소스/드레인 패턴(152)은 각각 반도체 물질에 도핑된 불순물을 포함할 수 있다. 도핑된 불순물은 붕소(B), 인(P), 탄소(C), 비소(As), 안티몬(Sb), 비스무트(Bi) 및 산소(O) 중 적어도 하나를 포함할 수 있다.
도 2 내지 도 5에서는 제2 소스/드레인 패턴(152)이 제1 소스/드레인 패턴(151) 사이에 위치하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 한정되는 것은 아니다.
더미 소스/드레인 패턴(200)은 하부 절연층(100) 위에 위치할 수 있다. 더미 소스/드레인 패턴(200)은 제1 소스/드레인 패턴(151)과 연결되어 있을 수 있다. 더미 소스/드레인 패턴(200)은 하부 패턴(BP)을 관통할 수 있다. 더미 소스/드레인 패턴(200)은 절연 패턴(110)을 관통할 수 있다. 즉, 더미 소스/드레인 패턴(200)은 절연 패턴(110)을 관통하여 제1 소스/드레인 패턴(151)과 접촉할 수 있다.
더미 소스/드레인 패턴(200)은 제3 방향(D3)으로 연장되는 더미 소스/드레인 리세스(200R) 내에 위치할 수 있다. 더미 소스/드레인 패턴(200)은 더미 소스/드레인 리세스(200R)를 채울 수 있다. 더미 소스/드레인 패턴(200)의 하부면은 하부 절연층(100)에 의해 정의될 수 있다. 더미 소스/드레인 리세스(200R)의 측면은 하부 절연층(100), 절연 패턴(110) 및 하부 패턴(BP)에 의해 정의될 수 있다.
더미 소스/드레인 패턴(200)은 하부 절연층(100)의 측면, 절연 패턴(110)의 측면, 및 하부 패턴(BP)의 측면에 위치할 수 있다. 더미 소스/드레인 패턴(200)은 하부 절연층(100)의 측면, 절연 패턴(110)의 측면, 및 하부 패턴(BP)의 측면과 접할 수 있다.
더미 소스/드레인 패턴(200)은 제1 필링막(151b) 및 제2 필링막(152b)과 동일한 물질을 포함할 수 있다. 예를 들면, 더미 소스/드레인 패턴(200)은 제1 물질 및 제2 물질을 포함할 수 있다. 여기에서, 제2 물질은 제1 물질과 상이한 물질일 수 있다. 상기 제2 물질은 예를 들면, 탄소(C), 실리콘(Si), 저마늄(Ge), 또는 주석(Sn)을 포함할 수 있다.
더미 소스/드레인 패턴(200)에서 제2 물질의 농도는 제1 필링막(151b) 및 제2 필링막(152b)에서 제2 물질의 농도보다 낮을 수 있다. 예를 들면, 더미 소스/드레인 패턴(200)에서 제2 물질의 농도는 제1 필링막(151b)에서 제2 물질의 농도보다 낮을 수 있다. 또한, 더미 소스/드레인 패턴(200)에서 제2 물질의 농도는 제2 필링막(152b)에서 제2 물질의 농도보다 낮을 수 있다. 일 예로, 제1 물질이 실리콘(Si)을 포함하고, 제2 물질이 저마늄(Ge)을 포함하는 경우, 더미 소스/드레인 패턴(200)에서 저마늄(Ge)의 농도는 제1 필링막(151b) 및 제2 필링막(152b)에서 저마늄(Ge)의 농도보다 낮을 수 있다.
식각 정지막(185)은 게이트 스페이서(140)의 측면과, 소스/드레인 패턴(150)의 상부면 위에 위치할 수 있다. 식각 정지막(185)은 이 후에 설명될 층간 절연막(190)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 식각 정지막(185)은 예를 들면, 실리콘 질화물(SiN), 실리콘 질산화물(SiON), 실리콘 탄산질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
층간 절연막(190)은 식각 정지막(185) 위에 위치할 수 있다. 층간 절연막(190)은 소스/드레인 패턴(150) 위에 위치할 수 있다. 층간 절연막(190)은 캡핑층(145)의 상부면을 덮지 않을 수 있다.
층간 절연막(190)은 예를 들면, 실리콘 산화물(Si02), 실리콘 질화물(SiN), 실리콘 질산화물(SiON), 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들면, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
컨택 전극(CT)은 적어도 하나의 소스/드레인 패턴(150)과 연결되어 있을 수 있다. 예를 들면, 컨택 전극(CT)은 제1 소스/드레인 패턴(151)과 연결되어 있을 수 있다. 컨택 전극(CT)은 제2 소스/드레인 패턴(152)과 연결되어 있지 않을 수 있다. 이하의 설명에서는 컨택 전극(CT)이 제1 소스/드레인 패턴(151)과 연결되어 있고, 제2 소스/드레인 패턴(152)과 연결되어 있지 않는 경우에 대하여 설명한다.
컨택 전극(CT)은 메인 게이트 구조체(M_GS)의 일측에 위치할 수 있다. 컨택 전극(CT)은 소스/드레인 패턴(150) 위에 위치할 수 있다. 예를 들면, 컨택 전극(CT)은 제1 소스/드레인 패턴(151) 위에 위치할 수 있다. 컨택 전극(CT)은 제2 소스/드레인 패턴(152) 위에 위치하지 않을 수 있다.
컨택 전극(CT)은 적어도 하나의 층간 절연층(190)을 관통할 수 있다. 예를 들면, 컨택 전극(CT)은 제1 층간 절연층(191)을 관통하여 제1 소스/드레인 패턴(151)에 연결될 수 있다. 컨택 전극(CT)은 제2 층간 절연층(192)을 관통하지 않을 수 있다. 즉, 컨택 전극(CT)은 제2 소스/드레인 패턴(152)에 연결되지 않을 수 있다.
컨택 전극(CT)의 하부면은 예를 들면, 시트 패턴(NS) 중 최상부에 위치하는 채널 패턴의 상부면과 유사한 레벨에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 컨택 전극(CT)의 하부면은 시트 패턴(NS) 중 최상부에 위치하는 채널 패턴의 하부면보다 높거나 낮을 수 있다. 또는, 컨택 전극(CT)의 하부면은 시트 패턴(NS) 중 최하부에 위치하는 채널 패턴의 하면과 최상부에 위치하는 채널 패턴의 하면 사이에 위치할 수도 있다.
컨택 전극(CT)은 도전 패턴(CTE) 및 도전 패턴(CTE)을 둘러싸는 배리어 패턴(CTB)을 포함할 수 있다.
도전 패턴(CTE)은 예를 들면, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다.
배리어 패턴(CTB)은 도전 패턴(CTE)의 측벽들 및 하부면을 덮을 수 있다. 배리어 패턴(CTB)은 금속, 금속 합금, 도전성 금속 질화물을 포함할 수 있다. 상기 금속은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 코발트(Co) 및 백금(Pt) 중 적어도 하나를 포함할 수 있다. 상기 도전성 금속 질화물은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 니켈 질화물(NiN), 코발트 질화물(CoN) 및 백금 질화물(PtN) 중 적어도 하나를 포함할 수 있다.
컨택 전극(CT)은 도전 패턴(CTE) 및 배리어 패턴(CTB)을 포함하는 이중막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 한정되는 것은 아니다.
소스/드레인 패턴(150)과 컨택 전극(CT) 사이에는 금속 실리사이드막(SID)이 더 위치할 수 있다. 금속 실리사이드막(SID)은 금속 실리사이드를 포함할 수 있다.
도 2 내지 도 5에서는 컨택 전극(CT)이 제1 소스/드레인 패턴(151) 위에 위치하고, 제2 소스/드레인 패턴(152) 위에 위치하지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 예를 들면, 컨택 전극(CT)은 제1 소스/드레인 패턴(151) 및 제2 소스/드레인 패턴(152) 위에 각각 위치할 수 있다. 컨택 전극(CT)은 제1 소스/드레인 패턴(151) 및 제2 소스/드레인 패턴(152)과 각각 연결되어 있을 수 있다. 이때, 제2 소스/드레인 패턴(152)과 연결되어 있는 컨택 전극(CT)은 전기적인 신호가 인가되지 않는 더미 컨택 전극일 수 있다.
하부 절연층(100)의 하부면(100b) 상에는 하부 배선 구조체(410)가 위치할 수 있다. 하부 배선 구조체(410)는 예를 들면, 소스/드레인 패턴(150)에 전압(예를 들면, 전원 전압 등)을 공급하는 파워 전송 네트워크(power delivery network)일 수 있다.
하부 배선 구조체(410)는 하부 배선들(411) 및 하부 배선 절연층(412)을 포함할 수 있다.
하부 배선들(411)은 하부 절연층(100)의 하부면(100b) 위에 위치할 수 있다. 하부 배선들(411)은 금속(일 예로, 구리)를 포함할 수 있다. 하부 배선들(411)은 관통 비아(300)와 전기적으로 연결될 수 있다. 이에 관한 설명은 후술하기로 한다.
하부 배선 절연층(412)은 하부 절연층(100)의 하부면(100b) 위에 위치할 수 있다. 하부 배선 절연층(412)은 하부 배선 구조체(410)를 덮을 수 있다. 즉, 하부 배선 절연층(412)은 하부 배선들(411)을 덮을 수 있고, 하부 배선들(411)은 하부 배선 절연층(412) 내에 위치할 수 있다. 하부 배선 절연층(412)은 예를 들면, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 질산화물(SiON), 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
관통 비아(300)는 소스/드레인 패턴(150)과 하부 배선 구조체(410) 사이에 위치할 수 있다.
관통 비아(300)는 적어도 하나의 소스/드레인 패턴(150)과 연결되어 있을 수 있다. 예를 들면, 관통 비아(300)는 제2 소스/드레인 패턴(152)과 연결되어 있을 수 있다. 관통 비아(300)는 제1 소스/드레인 패턴(151)과 연결되어 있지 않을 수 있다. 이하의 설명에서는 관통 비아(300)가 제2 소스/드레인 패턴(152)과 연결되어 있고, 제1 소스/드레인 패턴(151)과 연결되어 있지 않는 경우에 대하여 설명한다. 다만, 이에 한정되는 것은 아니고, 관통 비아(300)는 제1 소스/드레인 패턴(151)과 연결되어 있을 수 있다. 관통 비아(300)는 제2 소스/드레인 패턴(152)과 연결되어 있지 않을 수 있다. 이때, 제2 소스/드레인 패턴(152)은 컨택 전극(CT)과 연결되어 있고, 제1 소스/드레인 패턴(151)은 컨택 전극(CT)과 연결되어 있지 않을 수 있다.
관통 비아(300)는 제2 소스/드레인 패턴(152)과 하부 배선 구조체(410) 사이에 위치할 수 있다. 관통 비아(300)는 제2 소스/드레인 패턴(152)으로부터 하부 배선 구조체(410)까지 제3 방향(D3)으로 연장될 수 있다. 관통 비아(300)의 하부면은 하부 배선 구조체(410)와 연결될 수 있다. 관통 비아(300)의 상부면은 제2 소스/드레인 패턴(152)과 연결될 수 있다. 관통 비아(300)는 절연 패턴(110) 및 하부 절연층(100)을 관통할 수 있다. 관통 비아(300)는 활성 패턴(AP)의 측면, 절연 패턴(110)의 측면, 및 하부 절연층(100)의 측면을 덮을 수 있다.
관통 비아(300)를 통해 제2 소스/드레인 패턴(152)과 하부 배선 구조체(410)가 서로 전기적으로 연결될 수 있다. 즉, 관통 비아(300)를 통해 하부 배선 구조체(410)로부터 제2 소스/드레인 패턴(152)으로 전압(예를 들면, 전원 전압 등)이 인가될 수 있다.
관통 비아(300)는 제1 관통 비아(310) 및 제2 관통 비아(320)를 포함할 수 있다.
제1 관통 비아(310)는 제2 소스/드레인 패턴(152)의 하부면으로부터 제3 방향(D3)으로 연장될 수 있다. 제1 관통 비아(310)는 제2 소스/드레인 패턴(152)과 제3 방향(D3)으로 중첩할 수 있다. 제1 관통 비아(310)는 절연 패턴(110)을 관통하여 제2 관통 비아(320)와 접할 수 있다. 제1 관통 비아(310)는 제2 관통 비아(320)와 전기적으로 연결될 수 있다. 제1 관통 비아(310)는 하부 패턴(BP)의 측면과 절연 패턴(110)의 측면을 덮을 수 있다.
제1 관통 비아(310)는 컨택 전극(CT)과 동일한 물질을 포함할 수 있다. 제1 관통 비아(310)는 예를 들면, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 중 적어도 하나를 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 제1 관통 비아(310)는 컨택 전극(CT)과 상이한 물질을 포함할 수도 있다.
도면에 도시하지는 않았지만, 몇몇 실시예에 따른 반도체 소자의 소스/드레인 패턴(150)과 제1 관통 비아(310) 사이에는 금속 실리사이드막이 더 위치할 수 있다. 예를 들면, 금속 실리사이드막은 제2 소스/드레인 패턴(152)과 접하는 제1 관통 비아(310)의 계면을 따라 위치할 수 있다. 금속 실리사이드막은 금속 실리사이드를 포함할 수 있다.
제2 관통 비아(320)는 제1 관통 비아(310)와 하부 배선 구조체(410) 사이에 위치한다. 제2 관통 비아(320)는 제1 관통 비아(310)의 하부면으로부터 하부 절연층(100)의 하부면(100b)을 향하여 수직적으로 연장될 수 있다. 즉, 제2 관통 비아(320)는 제3 방향(D3)을 따라 수직적으로 연장되어 제1 관통 비아(310)의 하부면과 직접 접촉할 수 있다. 제2 관통 비아(320)는 하부 절연층(100)을 관통하여 하부 배선 구조체(410)와 접할 수 있다. 제2 관통 비아(320)는 하부 배선 구조체(410)의 하부 배선들(411)과 전기적으로 연결될 수 있다. 제2 관통 비아(320)는 하부 절연층(100)의 내측면 일부를 덮을 수 있다.
제2 관통 비아(320)는 제1 관통 비아(310)와 중첩할 수 있다. 예를 들면, 제2 관통 비아(320)는 제1 관통 비아(310)와 제3 방향(D3)으로 중첩할 수 있다. 도 2에서는 제2 관통 비아(320)와 제1 관통 비아(310)가 제3 방향(D3)으로 완전히 중첩한 것으로 도시하였으나, 이에 한정되는 것은 아니고, 제2 관통 비아(320)는 제1 관통 비아(310)와 부분적으로 중첩할 수도 있다. 예를 들면, 제2 관통 비아(320)의 일부는 제1 관통 비아(310)와 제3 방향(D3)으로 중첩하고, 제2 관통 비아(320)의 나머지 일부는 제1 관통 비아(310)와 제3 방향(D3)으로 중첩하지 않을 수 있다.
제2 관통 비아(320)는 제1 관통 비아(310)와 상이한 물질을 포함할 수 있다. 제2 관통 비아(320)는 예를 들면, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 중 적어도 하나를 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 제2 관통 비아(320)는 제1 관통 비아(310)와 동일한 물질을 포함할 수도 있다.
일 실시예에 따른 반도체 소자는 소스/드레인 패턴(150)을 형성하는 과정에서 예비 관통 비아 패턴(210)을 형성하고, 이후의 공정에서 예비 관통 비아 패턴(210)을 제거한 영역에 관통 비아(300)를 형성함으로써, 하부 배선 구조체(410)와 소스/드레인 패턴(150)을 전기적으로 연결할 수 있다. 이 경우, 하부 배선 구조체(410)가 하부 절연층(100)의 하부에 위치하므로, 하부 배선 구조체(410)가 반도체 소자의 상부에서 별도의 면적을 차지하지 않을 수 있다. 따라서, 반도체 소자의 상부에 위치하는 배선층들 사이의 절연 거리가 용이하게 확보될 수 있다.
또한, 관통 비아(300)는 제2 소스/드레인 패턴(152)과 전기적으로 연결되고, 제1 소스/드레인 패턴(151)과는 전기적으로 연결되지 않을 필요가 있다. 일 실시예에 따른 반도체 소자는 하부 절연층(100)과 활성 패턴(AP) 사이에 절연 패턴(110)이 위치함으로써, 관통 비아(300)와 제1 소스/드레인 패턴(151) 사이에 발생하는 누설 전류(Leakage Current)를 방지할 수 있다. 또, 관통 비아(300)와 서브 게이트 구조체(S_GS) 사이에 발생하는 누설 전류(Leakage Current)를 방지할 수 있다. 이에 따라, 일 실시예에 따른 반도체 소자의 신뢰성을 확보할 수 있다.
이하에서는 도 6을 참조하여 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 6은 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 6에 도시된 실시예는 도 1 내지 도 5에 도시된 실시예와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 본 실시예에서는 기판(111)을 포함하는 점에서 앞선 실시예와 상이하며, 이하에서 설명한다.
일 실시예에 따른 반도체 소자는 기판(111), 절연 패턴(110), 활성 패턴(AP), 복수의 게이트 구조체(GS), 소스/드레인 패턴(150), 더미 소스/드레인 패턴(200), 관통 비아(300), 및 하부 배선 구조체(410)를 포함한다. 일 실시예에 따른 반도체 소자는 게이트 스페이서(140), 캡핑층(145), 식각 정지막(185), 층간 절연막(190), 및 컨택 전극(CT)을 더 포함할 수 있다.
앞선 실시예에서는 절연 패턴(110)이 하부 절연층(100)의 상부면(100a) 위에 위치할 수 있다. 또한, 절연 패턴(110)은 하부 절연층(100)과 상이한 물질을 포함할 수 있다. 절연 패턴(110)은 하부 절연층(100)과 식각 선택비를 갖는 물질을 포함할 수 있다.
도 6을 참조하면, 본 실시예에서 기판(111)은 SOI(silicon-on-insulator) 또는 벌크 실리콘일 수 있다. 이와 달리, 기판(111)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들면, 실리콘 저마늄(SiGe), SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(111)은 상부면(111a)과 하부면(111b)을 포함할 수 있다. 기판(111)의 상부면(111a) 및 하부면(111b)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)에 나란한 평면으로 이루어질 수 있다. 기판(111)의 상부면(111a)은 기판(111)의 하부면(111b)과 제3 방향(D3)으로 대향(opposite)되는 면이다. 기판(111)의 하부면(111b)은 기판(111)의 후면(back side)으로 지칭될 수 있다. 몇몇 실시예에서, 셀 영역의 논리 회로는 기판(111)의 상부면 위에 구현될 수 있다.
절연 패턴(110)은 기판(111)의 상부면(111a) 위에 위치할 수 있다. 절연 패턴(110)은 이후에 설명될 하부 패턴(BP)과 제3 방향(D3)(예를 들면, 하부 절연층(100)의 두께 방향)으로 중첩할 수 있다. 절연 패턴(110)은 이후에 설명될 시트 패턴(NS)과 제3 방향(D3)으로 중첩할 수 있다. 절연 패턴(110)은 이후에 설명될 게이트 구조체(GS)와 제3 방향(D3)(예를 들면, 하부 절연층(100)의 두께 방향)으로 중첩할 수 있다.
절연 패턴(110)은 기판(111)과 상이한 물질을 포함할 수 있다. 절연 패턴(110)은 기판(111)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 절연 패턴(110)은 실리콘 산화물(SiO2)을 포함할 수 있다. 또는, 절연 패턴(110)은 실리콘 질화물(SiN), 실리콘 질산화물(SiON), 실리콘 탄산질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
이하에서는 도 7 내지 도 9를 참조하여 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 7 내지 도 9는 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 7 내지 도 9에 도시된 실시예는 도 1 내지 도 5에 도시된 실시예와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 본 실시예에서는 관통 비아(300)가 관통 절연막(330)을 더 포함하는 점에서 앞선 실시예와 상이하며, 이하에서 설명한다.
일 실시예에 따른 반도체 소자는 하부 절연층(100), 절연 패턴(110), 활성 패턴(AP), 복수의 게이트 구조체(GS), 소스/드레인 패턴(150), 더미 소스/드레인 패턴(200), 관통 비아(300), 및 하부 배선 구조체(410)를 포함한다. 일 실시예에 따른 반도체 소자는 게이트 스페이서(140), 캡핑층(145), 식각 정지막(185), 층간 절연막(190), 및 컨택 전극(CT)을 더 포함할 수 있다.
앞선 실시예에서는 관통 비아(300)가 제1 관통 비아(310) 및 제2 관통 비아(320)를 포함할 수 있다.
제1 관통 비아(310)는 제2 소스/드레인 패턴(152)의 하부면으로부터 제3 방향(D3)으로 연장될 수 있다. 제1 관통 비아(310)는 제2 소스/드레인 패턴(152)과 제3 방향(D3)으로 중첩할 수 있다. 제1 관통 비아(310)는 절연 패턴(110)을 관통하여 제2 관통 비아(320)와 접할 수 있다. 제1 관통 비아(310)는 하부 패턴(BP)의 측면과 절연 패턴(110)의 측면을 덮을 수 있다.
제2 관통 비아(320)는 제1 관통 비아(310)와 하부 배선 구조체(410) 사이에 위치한다. 제2 관통 비아(320)는 제1 관통 비아(310)의 하부면으로부터 하부 절연층(100)의 하부면(100b)을 향하여 수직적으로 연장될 수 있다. 즉, 제2 관통 비아(320)는 제3 방향(D3)을 따라 수직적으로 연장되어 제1 관통 비아(310)의 하부면과 직접 접촉할 수 있다. 제2 관통 비아(320)는 하부 절연층(100)을 관통하여 하부 배선 구조체(410)와 접할 수 있다. 제2 관통 비아(320)는 하부 배선 구조체(410)의 하부 배선들(411)과 전기적으로 연결될 수 있다. 제2 관통 비아(320)는 하부 절연층(100)의 내측면 일부를 덮을 수 있다.
도 7을 참조하면, 본 실시예에서는 관통 비아(300)가 제1 관통 비아(310), 제2 관통 비아(320), 및 관통 절연막(330)을 포함할 수 있다.
관통 절연막(330)은 제1 관통 비아(310) 및 제2 관통 비아(320)의 측면을 따라 연장될 수 있다. 관통 절연막(330)은 제1 관통 비아(310) 및 제2 관통 비아(320)의 측면을 둘러쌀 수 있다. 예를 들면, 관통 절연막(330)은 하부 절연층(100)과 제1 관통 비아(310) 사이 및 하부 절연층(100)과 제2 관통 비아(320) 사이에 위치할 수 있다. 관통 절연막(330)은 하부 패턴(BP)의 측면과 절연 패턴(110)의 측면, 및 하부 절연층(100)의 내측면을 덮을 수 있다.
관통 절연막(330)의 일단은 제2 소스/드레인 패턴(152)과 접할 수 있다. 관통 절연막(330)의 타단은 하부 배선 구조체(410)와 접할 수 있다. 관통 절연막(330)은 서브 게이트 구조체(S_GS)의 일측과 접할 수 있다. 예를 들어, 관통 절연막(330)은 서브 게이트 구조체(S_GS) 중에서 최하부 서브 게이트 구조체(S_GS)의 서브 계면 절연막(131S)과 접할 수 있다. 다만, 이에 한정되는 것은 아니고, 예를 들면, 관통 절연막(330)은 서브 게이트 구조체(S_GS)와 접하지 않을 수도 있다.
도 8을 참조하면, 본실시예에서는 제2 관통 비아(320)가 제1 관통 비아(310)와 동일한 물질(또는, 동일한 금속)을 포함할 수 있다. 예를 들면, 제1 관통 비아(310) 및 제2 관통 비아(320)는 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 중 적어도 하나를 포함할 수 있다. 이 경우, 제2 관통 비아(320)는 제1 관통 비아(310)와 경계면 없이 접촉하여 일체를 이룰 수 있다. 또는, 제1 관통 비아(310)와 제2 관통 비아(320)를 일체로 형성할 수도 있다.
도 9를 참조하면, 본실시예에서는 관통 비아(300)가 제1 관통 비아(310), 제2 관통 비아(320), 및 관통 절연막(330)을 포함할 수 있다.
제2 관통 비아(320)는 제1 관통 비아(310)와 하부 배선 구조체(410) 사이에 위치한다. 제2 관통 비아(320)는 제1 관통 비아(310)의 하부면으로부터 하부 절연층(100)의 하부면(100b)을 향하여 연장될 수 있다.
제2 관통 비아(320)의 제1 방향(D1)에 따른 폭은 제1 관통 비아(310)의 제1 방향(D1)에 따른 폭보다 클 수 있다. 제2 관통 비아(320)는 제1 관통 비아(310)와 부분적으로 중첩할 수 있다. 예를 들면, 제2 관통 비아(320)의 일부는 제1 관통 비아(310)와 제3 방향(D3)으로 중첩하고, 제2 관통 비아(320)의 나머지 일부는 제1 관통 비아(310)와 제3 방향(D3)으로 중첩하지 않을 수 있다.
제2 관통 비아(320)의 폭은 하부 절연층(100)의 하부면(100b)으로부터 하부 절연층(100)의 상부면(100a)으로 갈수록 감소할 수 있다. 하부 절연층(100)의 하부면(100b)과 인접한 제2 관통 비아(320)의 제1 방향(D1)에 따른 폭은, 하부 절연층(100)의 상부면(100a)과 인접한 제2 관통 비아(320)의 제1 방향(D1)에 따른 폭보다 클 수 있다. 즉, 제2 관통 비아(320)의 측벽은 경사질 수 있으나, 이에 한정되는 것은 아니다.
관통 절연막(330)은 제2 관통 비아(320)와 하부 절연층(100) 사이에 위치할 수 있다. 관통 절연막(330)은 제2 관통 비아(320)의 경사진 측벽을 따라 컨포멀하게 형성될 수 있다.
이하에서는 도 10을 참조하여 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 10은 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 10에 도시된 실시예는 도 1 내지 도 5에 도시된 실시예와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 본 실시예에서는 제1 관통 비아(310) 및 더미 소스/드레인 패턴(200)의 형상이 앞선 실시예와 상이하며, 이하에서 설명한다.
일 실시예에 따른 반도체 소자는 하부 절연층(100), 절연 패턴(110), 활성 패턴(AP), 복수의 게이트 구조체(GS), 소스/드레인 패턴(150), 더미 소스/드레인 패턴(200), 관통 비아(300), 및 하부 배선 구조체(410)를 포함한다. 일 실시예에 따른 반도체 소자는 게이트 스페이서(140), 캡핑층(145), 식각 정지막(185), 층간 절연막(190), 및 컨택 전극(CT)을 더 포함할 수 있다.
앞선 실시예의 관통 비아(300)는 제1 관통 비아(310) 및 제2 관통 비아(320)를 포함할 수 있다. 제1 관통 비아(310)는 제2 소스/드레인 패턴(152)의 하부면으로부터 제3 방향(D3)으로 연장될 수 있다. 제2 관통 비아(320)는 제1 관통 비아(310)와 하부 배선 구조체(410) 사이에 위치한다. 제2 관통 비아(320)는 제1 관통 비아(310)의 하부면으로부터 하부 절연층(100)의 하부면(100b)을 향하여 수직적으로 연장될 수 있다. 즉, 제1 관통 비아(310)와 제2 관통 비아(320)의 측벽은 수직적으로 연장될 수 있다.
도 10을 참조하면, 본 실시예에서는 제1 소스/드레인 패턴(151)으로부터 멀어질수록 더미 소스/드레인 패턴(200)의 폭은 감소할 수 있다. 즉, 제1 소스/드레인 패턴(151)과 인접한 더미 소스/드레인 패턴(200)의 제1 방향(D1)에 따른 폭은, 하부 절연층(100)의 하부면(100b)에 인접한 더미 소스/드레인 패턴(200)의 제1 방향(D1)에 따른 폭보다 클 수 있다. 즉, 더미 소스/드레인 패턴(200)의 측벽은 경사질 수 있으나, 이에 한정되는 것은 아니다.
또한, 제2 소스/드레인 패턴(152)으로부터 멀어질수록 제1 관통 비아(310)의 폭은 감소할 수 있다. 즉, 제2 소스/드레인 패턴(152)과 인접한 제1 관통 비아(310)의 제1 방향(D1)에 따른 폭은, 하부 절연층(100)의 하부면(100b)에 인접한 제1 관통 비아(310)의 제1 방향(D1)에 따른 폭보다 클 수 있다. 즉, 제1 관통 비아(310)의 측벽은 경사질 수 있으나, 이에 한정되는 것은 아니다.
이하에서는 도 11을 참조하여 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 11은 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 11에 도시된 실시예는 도 1 내지 도 5에 도시된 실시예와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 본 실시예에서는 더미 소스/드레인 패턴(200)이 배치되지 않는 점에서 앞선 실시예와 상이하며, 이하에서 설명한다.
일 실시예에 따른 반도체 소자는 하부 절연층(100), 절연 패턴(110), 활성 패턴(AP), 복수의 게이트 구조체(GS), 소스/드레인 패턴(150), 관통 비아(300), 및 하부 배선 구조체(410)를 포함한다. 일 실시예에 따른 반도체 소자는 게이트 스페이서(140), 캡핑층(145), 식각 정지막(185), 층간 절연막(190), 및 컨택 전극(CT)을 더 포함할 수 있다.
앞선 실시예에서는 더미 소스/드레인 패턴(200)은 제1 소스/드레인 패턴(151)과 연결되어 있을 수 있다. 더미 소스/드레인 패턴(200)이 하부 절연층(100) 위에 위치할 수 있다. 더미 소스/드레인 패턴(200)은 하부 패턴(BP)을 관통할 수 있다. 더미 소스/드레인 패턴(200)은 절연 패턴(110)을 관통할 수 있다. 즉, 더미 소스/드레인 패턴(200)은 절연 패턴(110)을 관통하여 제1 소스/드레인 패턴(151)과 접촉할 수 있다.
더미 소스/드레인 패턴(200)은 하부 절연층(100)의 측면, 절연 패턴(110)의 측면, 및 하부 패턴(BP)의 측면에 위치할 수 있다. 더미 소스/드레인 패턴(200)은 하부 절연층(100)의 측면, 절연 패턴(110)의 측면, 및 하부 패턴(BP)의 측면과 접할 수 있다.
도 11을 참조하면, 본 실시예에서는 더미 소스/드레인 패턴(200)을 포함하지 않을 수 있다. 즉, 제1 소스/드레인 패턴(151)과 더미 소스/드레인 패턴(200)은 연결되지 않을 수 있다.
따라서, 제1 소스/드레인 패턴(151)은 하부 패턴(BP) 위에 위치할 수 있다. 제1 소스/드레인 패턴(151)은 제3 방향(D3)으로 연장되는 제1 소스/드레인 리세스(151R) 내에 위치할 수 있다. 제1 소스/드레인 패턴(151)은 제1 소스/드레인 리세스(151R)를 채울 수 있다. 제1 소스/드레인 리세스(151R)의 하부면은 하부 패턴(BP)에 의해 정의될 수 있다.
또한, 제1 소스/드레인 패턴(151)과 제3 방향(D3)으로 중첩하는 절연 패턴(110)의 일 부분은 제1 방향(D1)을 따라 연장될 수 있다. 즉, 제1 소스/드레인 패턴(151)과 제3 방향(D3)으로 중첩하는 절연 패턴(110)의 일 부분은 관통되지 않을 수 있다.
이하에서는 도 12를 참조하여 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 12는 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 12에 도시된 실시예는 도 1 내지 도 5에 도시된 실시예와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 본 실시예에서는 내부 스페이서(122)를 더 포함하는 점에서 앞선 실시예와 상이하며, 이하에서 설명한다.
일 실시예에 따른 반도체 소자는 하부 절연층(100), 절연 패턴(110), 활성 패턴(AP), 복수의 게이트 구조체(GS), 소스/드레인 패턴(150), 더미 소스/드레인 패턴(200), 관통 비아(300), 및 하부 배선 구조체(410)를 포함한다. 일 실시예에 따른 반도체 소자는 게이트 스페이서(140), 캡핑층(145), 식각 정지막(185), 층간 절연막(190), 컨택 전극(CT), 및 내부 스페이서(122)를 더 포함할 수 있다.
앞선 실시예에서는 서브 게이트 구조체(S_GS)가 소스/드레인 패턴(150)과 접촉한다. 소스/드레인 패턴(150)은 서브 게이트 구조체(S_GS)의 측면에 위치할 수 있다. 예를 들면, 소스/드레인 패턴(150)은 서브 게이트 구조체(S_GS)의 계면 절연막(131S)의 측면과 접할 수 있다.
도 12를 참조하면, 본 실시예에서는 서브 게이트 구조체(S_GS)와 소스/드레인 패턴(150) 사이에 내부 스페이서(122)가 위치할 수 있다. 내부 스페이서(122)는 서브 게이트 구조체(S_GS) 및 소스/드레인 패턴(150)과 각각 접할 수 있다. 내부 스페이서(122)는 하부 패턴(BP) 및 시트 패턴(NS) 사이와, 제3 방향(D3)으로 인접한 시트 패턴(NS) 사이에 위치할 수 있다.
내부 스페이서(122)는 서브 게이트 구조체(S_GS)보다 소스/드레인 패턴(150)을 향해 돌출될 수 있다.
이하에서는 도 13 및 도 14를 참조하여 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 13은 일 실시예에 따른 반도체 소자를 나타낸, 도 1의 A - A’에 대응하는 단면도이다. 도 14는 일 실시예에 따른 반도체 소자를 나타낸, 도 1의 B - B’에 대응하는 단면도이다.
도 13 및 도 14에 도시된 실시예는 도 1 내지 도 5에 도시된 실시예와 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점을 위주로 설명한다. 본 실시예에서는 시트 패턴 및 게이트 구조체의 형상 및 배치가 앞선 실시예와 상이하며, 이하에서 설명한다.
도 13 및 도 14를 참조하면, 본 실시예에서는 활성 패턴(AP)의 상부가 핀(Fin) 형태를 가질 수 있다. 활성 패턴(AP)은 하부 패턴(BP) 및 시트 패턴(NS)을 포함한다. 필드 절연막(105)은 하부 패턴(BP)의 상부를 덮지 않을 수 있다. 즉, 필드 절연막(105)은 하부 패턴(BP)의 측면들을 덮을 수 있다.
하부 패턴(BP) 위에는 시트 패턴(NS)이 위치할 수 있다. 시트 패턴(NS)은 하부 패턴(BP)의 상부면으로부터 제3 방향(D3)을 따라 돌출될 수 있다.
게이트 구조체(GS)는 활성 패턴(AP)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 게이트 구조체(GS)는 시트 패턴(NS)과 수직적으로 중첩될 수 있다.
게이트 구조체(GS)는 계면 절연막(131), 게이트 절연막(132), 및 게이트 전극(120)을 포함한다. 게이트 전극(120)은 시트 패턴(NS)의 상면 및 양 측벽들을 둘러쌀 수 있다.
일 실시예에 따른 게이트 전극(120), 시트 패턴(NS), 및 소스/드레인 패턴(150)은 게이트 전극(120)이 시트 패턴(NS)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
이하에서는 도 15 내지 도 27을 참조하여 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 15 내지 도 27은 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
도 15에 도시된 바와 같이, 먼저, 기판(111) 위에 절연 패턴(110)을 형성한다.
기판(111)은 SOI(silicon-on-insulator) 또는 벌크 실리콘일 수 있다. 이와 달리, 기판(111)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들면, 실리콘 저마늄(SiGe), SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(111)의 상부면(111a) 위에 절연 패턴(110)을 형성할 수 있다. 절연 패턴(110)은 기판(111)이 절연층을 포함하는 복수의 층(예를 들면, SOI(silicon-on-insulator) 또는 SGOI(silicon germanium on insulator) 등)으로 이루어진 경우, 기판(111) 내의 절연층일 수 있다. 다만, 이에 한정되는 것은 아니고, 절연 패턴(110)은 별도로 형성될 수도 있다.
절연 패턴(110)은 기판(111)과 상이한 물질을 포함할 수 있다. 절연 패턴(110)은 기판(111)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 절연 패턴(110)은 실리콘 산화물(SiO2)을 포함할 수 있다. 또는, 절연 패턴(110)은 실리콘 질화물(SiN), 실리콘 질산화물(SiON), 실리콘 탄산질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC), 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
이어서, 절연 패턴(110) 위에 하부 패턴(BP) 및 상부 패턴 구조체(U_AP)를 형성한다.
상부 패턴 구조체(U_AP)는 하부 패턴(BP) 위에 위치할 수 있다. 상부 패턴 구조체(U_AP)는 하부 패턴(BP) 위에 교대로 적층된 희생 패턴(SC_L)과, 액티브 패턴(ACT_L)을 포함할 수 있다. 예를 들면, 희생 패턴(SC_L)은 실리콘 저마늄(SiGe)을 포함할 수 있다. 액티브 패턴(ACT_L)은 실리콘(Si)을 포함할 수 있다.
이어서, 상부 패턴 구조체(U_AP) 위에, 예비 게이트 절연막(130P), 예비 메인 게이트 전극(120MP) 및 예비 캡핑층(120_HM)을 형성한다. 예비 게이트 절연막(130P)은 예를 들면, 실리콘 산화물(SiO2)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 예비 메인 게이트 전극(120MP)은 예를 들면, 폴리 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다. 예비 캡핑층(120_HM)은 예를 들면, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
예비 메인 게이트 전극(120MP)의 양측면 위에, 예비 게이트 스페이서(140p)를 형성할 수 있다.
도 16에 도시된 바와 같이, 예비 메인 게이트 전극(120MP) 및 예비 게이트 스페이서(140p)를 마스크로 이용하여, 상부 패턴 구조체(U_AP)의 적어도 일부를 식각하여 더미 소스/드레인 리세스(200R)를 형성한다. 더미 소스/드레인 리세스(200R)는 하부 패턴(BP) 및 절연 패턴(110)으로 관통할 수 있다. 더미 소스/드레인 리세스(200R)의 일부는 기판(111) 내에 형성될 수 있다.
더미 소스/드레인 리세스(200R)가 형성됨에 따라 액티브 패턴(ACT_L)이 분리되면서 시트 패턴(NS)을 형성할 수 있다. 더미 소스/드레인 리세스(200R)의 양측에 시트 패턴(NS)이 위치할 수 있다. 시트 패턴(NS)과 희생 패턴(SC_L)이 교대로 적층된 구조를 가질 수 있다. 이때, 각각의 시트 패턴(NS)의 길이는 상이할 수도 있고, 동일할 수도 있다.
도 17에 도시된 바와 같이, 더미 소스/드레인 리세스(200R) 내에 더미 소스/드레인 패턴(200), 예비 관통 비아 패턴(210) 및 소스/드레인 패턴(150)을 형성한다.
먼저, 더미 소스/드레인 리세스(200R) 내에 더미 소스/드레인 패턴(200)을 형성한다. 더미 소스/드레인 패턴(200)은 기판(111) 위에 형성될 수 있다. 더미 소스/드레인 패턴(200)은 에피택셜 성장법을 이용하여 형성될 수 있다. 더미 소스/드레인 패턴(200)은 절연 패턴(110) 및 하부 패턴(BP)을 관통할 수 있다. 더미 소스/드레인 패턴(200)은 기판(111), 절연 패턴(110), 및 하부 패턴(BP)과 직접 접촉할 수 있다.
더미 소스/드레인 패턴(200)은 제1 물질 및 제2 물질을 포함할 수 있다. 여기에서, 제2 물질은 제1 물질과 상이한 물질일 수 있다. 상기 제2 물질은 예를 들면, 탄소(C), 실리콘(Si), 저마늄(Ge), 또는 주석(Sn)을 포함할 수 있다.
또한, 더미 소스/드레인 리세스(200R) 내에 예비 관통 비아 패턴(210)을 형성한다. 예비 관통 비아 패턴(210)은 기판(111) 위에 형성될 수 있다.
예비 관통 비아 패턴(210)은 더미 소스/드레인 패턴(150)과 실질적으로 동일한 형상을 가질 수 있다. 예비 관통 비아 패턴(210)은 더미 소스/드레인 패턴(150)과 동일한 공정을 통해 형성될 수 있다. 예비 관통 비아 패턴(210)은 에피택셜 성장법을 이용하여 형성될 수 있다. 예비 관통 비아 패턴(210)은 절연 패턴(110) 및 하부 패턴(BP)을 관통할 수 있다. 예비 관통 비아 패턴(210)은 기판(111), 절연 패턴(110), 및 하부 패턴(BP)과 직접 접촉할 수 있다.
예비 관통 비아 패턴(210)은 제1 물질 및 제2 물질을 포함할 수 있다. 여기에서, 제2 물질은 제1 물질과 상이한 물질일 수 있다. 상기 제2 물질은 예를 들면, 탄소(C), 실리콘(Si), 저마늄(Ge), 또는 주석(Sn)을 포함할 수 있다.
이어서, 더미 소스/드레인 패턴(200) 및 예비 관통 비아 패턴(210) 위에 소스/드레인 패턴(150)을 형성할 수 있다. 소스/드레인 패턴(150)은 에피택셜 성장법을 이용하여 형성될 수 있다.
구체적으로, 제1 라이너막(151a)을 제1 소스/드레인 리세스(151R)의 측벽 및 하부면을 따라 형성하고, 제2 라이너막(152a)을 제2 소스/드레인 리세스(152R)의 측벽 및 하부면을 따라 형성할 수 있다. 다음으로, 제1 라이너막(151a) 위에 제1 필링막(151b)을 형성하고, 제2 라이너막(152a) 위에 제2 필링막(152b)을 형성할 수 있다. 제1 라이너막(151a), 제2 라이너막(152a), 제1 필링막(151b), 및 제2 필링막(152b)은 각각 에피택셜 성장 방법을 이용하여 형성될 수 있다.
제1 라이너막(151a) 및 제2 라이너막(152a)은 제1 물질을 포함할 수 있다. 상기 제1 물질은 반도체 물질을 포함할 수 있다. 제1 물질은 예를 들면, 원소 반도체 물질인 실리콘(Si) 또는 저마늄(Ge)을 포함할 수 있다.
제1 필링막(151b) 및 제2 필링막(152b)은 더미 소스/드레인 패턴(200)과 동일한 물질을 포함할 수 있다. 제1 필링막(151b) 및 제2 필링막(152b)은 제1 물질 및 제2 물질을 포함할 수 있다. 상기 제2 물질은 예를 들면, 탄소(C), 실리콘(Si), 저마늄(Ge), 또는 주석(Sn)을 포함할 수 있다.
제1 필링막(151b) 및 제2 필링막(152b)에서 제2 물질의 농도는 더미 소스/드레인 패턴(200)에서 제2 물질의 농도보다 높을 수 있다. 예를 들면, 제1 필링막(151b)에서 제2 물질의 농도는 더미 소스/드레인 패턴(200)에서 제2 물질의 농도보다 높을 수 있다. 또한, 제2 필링막(152b)에서 제2 물질의 농도는 더미 소스/드레인 패턴(200)에서 제2 물질의 농도보다 높을 수 있다. 일 예로, 제1 물질이 실리콘(Si)을 포함하고, 제2 물질이 저마늄(Ge)을 포함하는 경우, 제1 필링막(151b) 및 제2 필링막(152b)에서 저마늄(Ge)의 농도는 더미 소스/드레인 패턴(200)에서 저마늄(Ge)의 농도보다 높을 수 있다.
이에 따라, 제1 소스/드레인 패턴(151) 및 제2 소스/드레인 패턴(152) 각각은 희생 패턴(SC_L) 및 시트 패턴(NS)과 직접 접촉할 수 있다.
도 18에 도시된 바와 같이, 소스/드레인 패턴(150) 위에 식각 정지막(185) 및 층간 절연막(190)을 순차적으로 형성한다.
이어서, 층간 절연막(190)의 일부와, 식각 정지막(185)의 일부와, 예비 캡핑층(120_HM)을 제거하여, 예비 메인 게이트 전극(120MP)의 상부면을 노출시킨다. 이때, 예비 게이트 스페이서(140P)의 일부가 함께 제거되어 게이트 스페이서(140)를 형성할 수 있다.
도 19에 도시된 바와 같이, 예비 게이트 절연막(130P), 예비 메인 게이트 전극(120MP)을 제거하여, 게이트 스페이서(140) 사이의 상부 패턴 구조체(U_AP)를 노출한다. 이어서, 시트 패턴(NS) 사이에 게이트 트렌치(120t)를 형성한다.
도 20에 도시된 바와 같이, 게이트 트렌치(120t) 내에 서브 계면 절연막(131S), 서브 게이트 절연막(132S), 서브 게이트 전극(120S)을 순차적으로 형성할 수 있다. 또한, 메인 계면 절연막(131), 메인 게이트 절연막(132M), 메인 게이트 전극(120M), 및 캡핑층(145)을 순차적으로 형성할 수 있다.
도 21에 도시된 바와 같이, 층간 절연층(190) 내에 컨택 전극(CT)을 형성할 수 있다.
먼저, 층간 절연층(190)을 관통하여 소스/드레인 패턴(150)을 노출시키는 컨택 홀을 형성할 수 있다. 예를 들면, 제1 층간 절연층(191)을 관통하여 제1 소스/드레인 패턴(151)을 노출시키는 컨택 홀을 형성할 수 있다. 제2 층간 절연층(192)을 관통하여 제2 소스/드레인 패턴(152)을 노출시키는 컨택 홀은 형성하지 않을 수 있으나, 이에 한정되는 것은 아니다.
이어서, 컨택 홀을 채우며 제1 소스/드레인 패턴(151)과 전기적으로 연결되는 컨택 전극(CT)을 형성한다. 예를 들어, 컨택 홀 내에 배리어 패턴(CTB) 및 도전 패턴(CTE)을 순차적으로 형성할 수 있다. 이에 따라, 컨택 전극(CT)은 제1 층간 절연층(191)을 관통하여 제1 소스/드레인 패턴(151)에 전기적으로 연결될 수 있다.
도 22에 도시된 바와 같이, 일 실시예에 따른 반도체 소자를 회전시켜 캐리어 기판(400) 위에 기판(111)을 위치시킨다. 이때, 기판(111)의 상부면(111a)이 캐리어 기판(400)과 마주보도록 위치시킨 후 기판(111)을 캐리어 기판(400)에 부착한다. 기판(111)의 상부면(111a) 위에 위치하는 컨택 전극(CT), 캡핑층(145), 및 층간 절연막(190)이 캐리어 기판(400) 위에 부착될 수 있다. 컨택 전극(CT)과 캐리어 기판(400) 사이, 캡핑층(145)과 캐리어 기판(400) 사이, 및 층간 절연막(190)과 캐리어 기판(400) 사이에는 접착 부재(420)가 배치될 수 있다.
캐리어 기판(400)은 기판(111)과 실질적으로 같은 면적을 가지거나, 더 큰 면적을 가질 수 있다. 캐리어 기판(400)은 예를 들면, 반도체 웨이퍼, 세라믹 기판, 또는 유리 기판일 수 있다. 접착 부재(420)는 필름 형태로 이루어질 수 있다. 예를 들면, 접착 부재(420)는 베이스 필름 및 베이스 필름의 양면에 부착된 접착층을 포함할 수 있다. 베이스 필름은 예를 들면, 폴리에틸렌 테레프탈레이트(PET) 또는 폴리에틸렌-2,6-나프탈렌디카르복실레이트(PEN)와 같은 폴리에틸렌계 필름이거나 폴리올리핀계 필름일 수 있다. 베이스 필름은, 폴리에틸렌계 필름 또는 폴리올리핀계 필름에 실리콘(silicone) 또는 테프론(teflon)을 코딩하여 형성할 수 있다. 접착층은 예를 들면, 아크릴계 고분자 수지, 에폭시 수지 또는 이들의 혼합으로 이루어질 수 있다.
도 23에 도시된 바와 같이, 식각 공정을 진행하여 기판(111)을 제거할 수 있다. 식각 공정은 예를 들면, 습식 식각 방식으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 이 경우, 절연 패턴(110)은 기판(111)과 식각 선택비를 갖는 물질을 포함할 수 있다. 이에 따라, 절연 패턴(110)은 식각 정지막의 역할을 수행할 수 있다. 즉, 기판(111)을 식각하는 과정에서, 절연 패턴(110)이 노출되면 식각 공정을 중지할 수 있다.
기판(111)을 식각하는 과정은, 더미 소스/드레인 패턴(200) 및 예비 관통 비아 패턴(210)에 대한 식각률이 상대적으로 높은 식각액을 이용하여 식각 공정을 진행할 수 있다. 예를 들면, 기판(111)이 실리콘(Si)을 포함하고, 더미 소스/드레인 패턴(200) 및 예비 관통 비아 패턴(210)이 실리콘 저마늄(SiGe)을 포함하는 경우, 실리콘에 대한 식각률이 상대적으로 높은 식각액을 이용하여 식각 공정을 진행할 수 있다.
기판(111)이 제거됨에 따라 더미 소스/드레인 패턴(200), 예비 관통 비아 패턴(210), 및 절연 패턴(110)이 노출될 수 있다.
도 24에 도시된 바와 같이, 더미 소스/드레인 패턴(200), 예비 관통 비아 패턴(210), 및 절연 패턴(110)을 덮도록 하부 절연층(100)을 형성할 수 있다. 따라, 하부 절연층(100)은 더미 소스/드레인 패턴(200), 예비 관통 비아 패턴(210), 및 절연 패턴(110)과 각각 접할 수 있다.
하부 절연층(100)은 더미 소스/드레인 패턴(200), 예비 관통 비아 패턴(210), 및 절연 패턴(110)을 덮도록 예비 하부 절연층을 형성한 후, 화학적 기계적 연마(CMP, Chemical Mechanical Polishing) 공정을 진행하여 하부 절연층(100)의 상부면을 평탄화할 수 있으나, 이에 제한되는 것은 아니다.
도 23 및 도 24에서는 식각 공정을 진행하여 기판(111)을 제거하고, 기판(111)을 제거한 영역에 하부 절연층(100)을 형성하는 것으로 도시하였지만, 이에 제한되지 않고, 도 23 및 도 24의 공정이 생략될 수도 있다. 예를 들면, 기판(111)을 전면 식각하여 제거하지 않고, 기판(111)의 일부 영역을 선택적으로 제거할 수도 있다. 이때, 예비 관통 비아 패턴(210)이 노출되도록 포토 및 식각 공정을 이용하여 기판(111)을 패터닝할 수 있다.
또는, 식각 공정을 통해 기판(111)을 완전히 제거하지 않고, 예비 관통 비아 패턴(210)과 더미 소스/드레인 패턴(200)이 노출되도록 기판(111)의 일부를 제거할 수도 있다. 기판(111)은 백그라인딩(backgrinding) 또는 백랩(back lap)을 통하여 제거할 수 있다. 또는, CMP(ChemicalMechanical Polishing) 공정, 에치백 공정 또는 이들의 조합으로 기판(111)을 제거할 수도 있다.
도 25에 도시된 바와 같이, 포토 및 식각 공정을 진행하여, 하부 절연층(100)의 일부를 제거하여, 예비 관통 비아 패턴(210)이 노출되는 관통 홀(TH)을 형성할 수 있다. 관통 홀(TH)의 측면은 예를 들면, 하부 절연층(100)으로 이루어질 수 있다. 관통 홀(TH)의 하부면은 예를 들면, 예비 관통 비아 패턴(210)으로 이루어질 수 있다.
도 26에 도시된 바와 같이, 관통 홀(TH)을 채우며 소스/드레인 패턴(150)과 전기적으로 연결되는 관통 비아(300)를 형성한다.
먼저, 관통 홀(TH)에 의해 노출된 예비 관통 비아 패턴(210)을 제거한다.
예비 관통 비아 패턴(210)은 식각 공정을 진행하여 제거할 수 있다. 식각 공정은 예를 들면, 습식 식각 방식으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 이 경우, 예비 관통 비아 패턴(210)은 하부 절연층(100)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예비 관통 비아 패턴(210)은 절연 패턴(110)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예비 관통 비아 패턴(210)은 하부 패턴(BP)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예비 관통 비아 패턴(210)은 소스/드레인 패턴(150)과 식각 선택비를 갖는 물질을 포함할 수 있다.
예비 관통 비아 패턴(210)이 제거됨에 따라, 제2 소스/드레인 패턴(152)이 노출될 수 있다.
예비 관통 비아 패턴(210)을 식각하는 과정은, 제2 소스/드레인 패턴(152)에 대한 식각률이 상대적으로 높은 식각액을 이용하여 식각 공정을 진행할 수 있다. 예를 들면, 예비 관통 비아 패턴(210)이 실리콘 저마늄(SiGe)을 포함하고, 제2 소스/드레인 패턴(152)의 제2 라이너막(152a)이 실리콘(Si)을 포함하는 경우, 실리콘에 대한 식각률이 상대적으로 높은 식각액을 이용하여 식각 공정을 진행할 수 있다.
이어서, 예비 관통 비아 패턴(210)이 제거된 영역에 제1 관통 비아(310)를 형성하고, 관통 홀(TH)을 채우며 제1 관통 비아(310)와 전기적으로 연결되는 제2 관통 비아(320)을 형성한다. 관통 비아(300)는 소스/드레인 패턴(150)을 덮으며 관통 홀(TH)을 채울 수 있다. 다만, 이에 한정되는 것은 아니고, 제1 관통 비아(310) 및 제2 관통 비아(320)를 일체로 형성할 수도 있다.
관통 비아(300)는, 관통 홀(TH)의 내측면, 관통 홀(TH)의 하부면, 및 관통 홀(TH)을 채우며 하부 절연층(100)의 하부면(100b)의 일부를 덮는 예비 도전층을 형성한 후, 하부 절연층(100)의 하부면(100b)의 일부를 덮는 예비 도전층의 부분을 제거하여 형성할 수 있다. 예비 도전층은 예를 들면, 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄화물, 도전성 금속 산화물, 도전성 금속 탄질화물 중 적어도 하나를 포함할 수 있다.
도 27에 도시된 바와 같이, 하부 절연층(100)의 하부면(100b) 상에 관통 비아(300)와 전기적으로 연결되는 하부 배선 구조체(410)를 형성한다. 하부 배선 구조체(410)는 하부 배선들(411) 및 하부 배선 절연층(412)을 포함할 수 있다. 하부 배선들(411)은 하부 절연층(100)의 하부면(100b) 위에 위치할 수 있다. 하부 배선들(411)은 금속(일 예로, 구리)를 포함할 수 있다.
하부 배선 절연층(412)은 하부 절연층(100)의 하부면(100b) 위에 위치할 수 있다. 하부 배선 절연층(412)은 하부 배선 구조체(410)를 덮을 수 있다. 즉, 하부 배선 절연층(412)은 하부 배선들(411)을 덮을 수 있고, 하부 배선들(411)은 하부 배선 절연층(412) 내에 배치될 수 있다. 하부 배선 절연층(412)은 일 예로, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 질산화물(SiON), 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
다음으로, 일 실시예에 따른 반도체 소자의 캐리어 기판(400) 및 접착 부재(410)를 제거한 후, 반도체 소자를 회전하여, 도 1 내지 도 4의 반도체 소자를 형성할 수 있다.
일 실시예에 따른 반도체 소자는 소스/드레인 패턴(150)을 형성하는 과정에서 예비 관통 비아 패턴(210)을 형성하고, 이후의 공정에서 예비 관통 비아 패턴(210)을 제거한 영역에 관통 비아(300)를 형성함으로써, 하부 배선 구조체(410)와 소스/드레인 패턴(150)을 전기적으로 연결할 수 있다. 이 경우, 하부 배선 구조체(410)가 하부 절연층(100)의 하부에 위치하므로, 하부 배선 구조체(410)가 반도체 소자의 상부에서 별도의 면적을 차지하지 않을 수 있다. 따라서, 반도체 소자의 상부에 위치하는 배선층들 사이의 절연 거리가 용이하게 확보될 수 있다.
또한, 관통 비아(300)는 제2 소스/드레인 패턴(152)과 전기적으로 연결되고, 제1 소스/드레인 패턴(151)과는 전기적으로 연결되지 않을 필요가 있다. 일 실시예에 따른 반도체 소자는 하부 절연층(100)과 활성 패턴(AP) 사이에 절연 패턴(110)이 위치함으로써, 관통 비아(300)와 제1 소스/드레인 패턴(151) 사이에 발생하는 누설 전류(Leakage Current)를 방지할 수 있다. 또, 관통 비아(300)와 서브 게이트 구조체(S_GS) 사이에 발생하는 누설 전류(Leakage Current)를 방지할 수 있다. 이에 따라, 일 실시예에 따른 반도체 소자의 신뢰성을 확보할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 하부 절연층
110: 절연 패턴
105: 필드 절연막
AP: 활성 패턴
NS: 시트 패턴
150: 소스/드레인 패턴
200: 더미 소스/드레인 패턴
GS: 게이트 구조체
120: 게이트 전극
CT: 컨택 전극
300: 관통 비아

Claims (10)

  1. 하부 절연층,
    상기 하부 절연층 위에 위치하는 절연 패턴,
    상기 절연 패턴 위에 위치하고, 하부 패턴과, 상기 하부 패턴 위에 이격된 복수의 시트 패턴을 포함하는 활성 패턴,
    상기 하부 패턴 위에 위치하고, 상기 시트 패턴을 감싸는 게이트 구조체,
    상기 게이트 구조체의 양측에 위치하는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴,
    상기 절연 패턴을 관통하고, 상기 제1 소소/드레인 패턴에 연결되어 있는 더미 소스/드레인 패턴,
    상기 하부 절연층의 하부면 위에 위치하는 하부 배선 구조체, 및
    상기 하부 절연층 및 상기 절연 패턴을 관통하고, 상기 제2 소스/드레인 패턴과 상기 하부 배선 구조체 사이에 연결되어 있는 관통 비아를 포함하는 반도체 소자.
  2. 제1항에서,
    상기 제1 소스/드레인 패턴의 하부면은 상기 절연 패턴의 상부면보다 상기 하부 절연층의 상부면으로부터 더 멀도록 위치하는 반도체 소자.
  3. 제2항에서,
    상기 게이트 구조체는
    상기 시트 패턴 위에 위치하는 메인 게이트 구조체, 및
    상기 시트 패턴 사이 및 상기 시트 패턴과 상기 하부 패턴 사이에 위치하는 복수의 서브 게이트 구조체들을 포함하고,
    상기 제1 소스/드레인 패턴의 하부면은 상기 복수의 서브 게이트 구조체 중에서 최하부 서브 게이트 구조체의 상부면보다 상기 하부 절연층의 상부면에 더 가깝도록 위치하는 반도체 소자.
  4. 제2항에서,
    상기 절연 패턴은 상기 게이트 구조체와 상기 하부 절연층의 두께 방향으로 중첩하는 반도체 소자.
  5. 제1항에서,
    상기 하부 절연층은 상기 절연 패턴과 상이한 물질을 포함하는 반도체 소자.
  6. 제1항에서,
    상기 제1 소스/드레인 패턴 및 상기 제2 소스/드레인 패턴은 각각 상기 게이트 구조체와 접하는 라이너막 및 상기 라이너막 위에 위치하는 필링막을 포함하고,
    상기 라이너막은 제1 물질을 포함하고,
    상기 필링막 및 상기 더미 소스/드레인 패턴은 각각 상기 제1 물질 및 상기 제1 물질과 상이한 제2 물질을 포함하고,
    상기 필링막에서 상기 제2 물질의 농도는 상기 더미 소스/드레인 패턴에서 상기 제2 물질의 농도보다 높은 반도체 소자.
  7. 제1항에서,
    상기 관통 비아는
    상기 제2 소스/드레인 패턴과 접하는 제1 관통 비아,
    상기 하부 배선 구조체와 상기 제1 관통 비아 사이에 위치하는 제2 관통 비아, 및
    상기 제1 관통 비아 및 상기 제2 관통 비아의 측면을 따라 연장되는 관통 절연막을 포함하는 반도체 소자.
  8. 제1항에서,
    상기 제1 소스/드레인 패턴 위에 위치하고, 상기 제1 소스/드레인 패턴에 전기적으로 연결되는 컨택 전극을 더 포함하는 반도체 소자.
  9. 기판,
    상기 기판의 상부면 위에 위치하는 절연 패턴,
    상기 절연 패턴 위에 위치하고, 하부 패턴과, 상기 하부 패턴 위에 이격된 복수의 시트 패턴을 포함하는 활성 패턴,
    상기 하부 패턴 위에 위치하고, 상기 시트 패턴을 감싸는 게이트 구조체,
    상기 게이트 구조체의 양측에 위치하는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴,
    상기 절연 패턴을 관통하고, 상기 제1 소소/드레인 패턴에 연결되어 있는 더미 소스/드레인 패턴,
    상기 기판의 하부면 위에 위치하는 하부 배선 구조체, 및
    상기 기판 및 상기 절연 패턴을 관통하고, 상기 제2 소스/드레인 패턴과 상기 하부 배선 구조체 사이에 연결되어 있는 관통 비아를 포함하되,
    상기 절연 패턴의 상부면은 상기 제1 소스/드레인 패턴의 하부면보다 상기 기판의 상부면에 더 가깝게 위치하는 반도체 소자.
  10. 제9항에서,
    상기 제1 소스/드레인 패턴 및 상기 제2 소스/드레인 패턴은 각각 상기 게이트 구조체와 접하는 라이너막 및 상기 라이너막 위에 위치하는 필링막을 포함하고,
    상기 라이너막은 제1 물질을 포함하고,
    상기 필링막 및 상기 더미 소스/드레인 패턴은 각각 상기 제1 물질 및 상기 제1 물질과 상이한 제2 물질을 포함하고,
    상기 필링막에서 상기 제2 물질의 농도는 상기 더미 소스/드레인 패턴에서 상기 제2 물질의 농도보다 높은 반도체 소자.
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