KR20220165506A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20220165506A
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sidewall
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강성진
백종민
정덕영
임준혁
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삼성전자주식회사
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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 상기 반도체 장치는, 기판 상에 배치된 식각 정지막, 식각 정지막 상의 층간 절연막, 제1 방향으로 이격되어 식각 정지막 및 층간 절연막을 관통하고, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 트렌치 및 제2 트렌치, 제1 트렌치의 측벽에 의해 노출된 층간 절연막을 덮는 제1 스페이서, 제2 트렌치의 측벽에 의해 노출된 층간 절연막을 덮는 제2 스페이서, 제1 스페이서의 측벽 및 제1 스페이서에 의해 노출된 제1 트렌치의 측벽과 바닥면을 따라 연장되는 제1 배리어층, 제1 배리어층 상에, 제1 트렌치를 채우는 제1 필링막, 제2 스페이서의 측벽 및 제2 스페이서에 의해 노출된 제2 트렌치의 측벽과 바닥면을 따라 연장되는 제2 배리어층, 및 제2 배리어층 상에, 제2 트렌치를 채우는 제2 필링막을 포함하고, 제1 방향에서, 제1 트렌치의 폭과 제2 트렌치의 폭은 다르고, 기판으로부터 제1 높이 지점에서, 제1 트렌치의 측벽 상의 제1 스페이서의 두께는 제2 트렌치의 측벽 상의 제2 스페이서의 두께와 다르다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THEREOF}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
전자기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라, 반도체 칩의 고집적화 및 저전력화가 요구되고 있다. 반도체 칩의 고집적화 및 저전력화의 요구에 대응하기 위해, 반도체 장치의 피쳐 크기(feature size)는 계속해서 감소되고 있다. 이에 따라 배선과 배선 사이의 거리가 감소되고 있다.
본 발명이 해결하려는 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 소자 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 상에 배치된 식각 정지막, 식각 정지막 상의 층간 절연막, 제1 방향으로 이격되어 식각 정지막 및 층간 절연막을 관통하고, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 트렌치 및 제2 트렌치, 제1 트렌치의 측벽에 의해 노출된 층간 절연막을 덮는 제1 스페이서, 제2 트렌치의 측벽에 의해 노출된 층간 절연막을 덮는 제2 스페이서, 제1 스페이서의 측벽 및 제1 스페이서에 의해 노출된 제1 트렌치의 측벽과 바닥면을 따라 연장되는 제1 배리어층, 제1 배리어층 상에, 제1 트렌치를 채우는 제1 필링막, 제2 스페이서의 측벽 및 제2 스페이서에 의해 노출된 제2 트렌치의 측벽과 바닥면을 따라 연장되는 제2 배리어층, 및 제2 배리어층 상에, 제2 트렌치를 채우는 제2 필링막을 포함하고, 제1 방향에서, 제1 트렌치의 폭과 제2 트렌치의 폭은 다르고, 기판으로부터 제1 높이 지점에서, 제1 트렌치의 측벽 상의 제1 스페이서의 두께는 제2 트렌치의 측벽 상의 제2 스페이서의 두께와 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 상에 배치된 식각 정지막, 식각 정지막 상의 층간 절연막, 층간 절연막 및 식각 정지막의 일부를 관통하는 상부 트렌치와, 상부 트렌치와 연결되어 식각 정지막의 나머지를 관통하는 하부 트렌치를 포함하는 트렌치, 상부 트렌치의 측벽을 따라 연장되되 하부 트렌치의 측벽을 따라 연장되지 않는 스페이서, 및 스페이서 상에, 트렌치를 채우는 배선을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판 상에 차례로 적층된 제1 식각 정지막, 제2 식각 정지막 및 제3 식각 정지막, 제3 식각 정지막 상의 층간 절연막, 층간 절연막 및 제1 내지 제3 식각 정지막을 관통하고, 제1 방향으로 이격되고, 제1 방향과 교차하는 제2 방향으로 연장되는 제1 트렌치 및 제2 트렌치, 제1 트렌치의 측벽에 의해 노출된 층간 절연막 및 제3 식각 정지막을 덮는 제1 스페이서, 제2 트렌치의 측벽에 의해 노출된 층간 절연막 및 제3 식각 정지막을 덮는 제2 스페이서, 제1 스페이서의 측벽 및 제1 스페이서에 의해 노출된 제1 트렌치의 측벽과 바닥면을 따라 연장되는 제1 배리어층, 제1 배리어층 상에, 제1 트렌치를 채우는 제1 필링막, 제2 스페이서의 측벽 및 제2 스페이서에 의해 노출된 제2 트렌치의 측벽과 바닥면을 따라 연장되는 제2 배리어층, 제2 배리어층 상에, 제2 트렌치를 채우는 제2 필링막, 및 제1 트렌치의 측벽과 제1 스페이서 사이, 및 제2 트렌치의 측벽과 제2 스페이서 사이에 배치되는 분리층을 포함하고, 제1 방향에서, 제1 및 제2 식각 정지막을 관통하는 제1 및 제2 트렌치의 폭은 제3 식각 정지막 및 층간 절연막을 관통하는 제1 및 제2 트렌치의 폭보다 작고, 제1 방향에서, 제1 트렌치의 폭은 제2 트렌치의 폭 보다 작고, 기판으로부터 제1 높이 지점에서, 제1 트렌치의 측벽 상의 제1 스페이서의 두께는 제2 트렌치의 측벽 상의 제2 스페이서의 두께보다 크다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 하부 배선이 형성된 제1 층간 절연막을 형성하고, 제1 층간 절연막 상에, 차례로 적층된 제1 식각 정지막, 제2 식각 정지막 및 제3 식각 정지막을 형성하고, 제3 식각 정지막 상에 제2 층간 절연막을 형성하고, 제2 층간 절연막 및 제3 식각 정지막을 관통하여 제2 식각 정지막을 노출시키는 상부 트렌치를 형성하고, 제2 층간 절연막의 상면, 및 상부 트렌치의 측벽과 바닥면을 따라 프리 스페이서를 형성하고, 프리 스페이서의 일부를 식각하여, 상부 트렌치의 측벽을 따라 연장되는 스페이서를 형성하고, 층간 절연막의 상면 및 제1 식각 정지막을 노출시키고, 노출된 제1 식각 정지막을 식각하여 하부 배선의 적어도 일부를 노출시키고, 노출된 하부 배선와 접촉하는 상부 배선을 형성하는 것을 포함하되, 상부 트렌치는, 제1 방향으로 이격되고 제1 방향에서 서로 다른 두께를 갖는 제1 상부 트렌치와 제2 상부 트렌치를 포함하고, 제1 상부 트렌치의 측벽과 바닥면을 따라 형성된 프리 스페이서의 두께는, 제2 상부 트렌치의 측벽과 바닥면을 따라 형성된 프리 스페이서의 두께와 다르다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A-A를 따라 절단한 단면도이다.
도 3 및 도 4는 도 2의 R1 영역의 확대도이다.
도 5는 도 2의 R1' 영역의 확대도이다.
도 6 내지 도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15 내지 도 20은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21 내지 도 23은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A-A를 따라 절단한 단면도이다. 도 3 및 도 4는 도 2의 R1 영역의 확대도이다. 도 5는 도 2의 R1' 영역의 확대도이다.
도 1 및 도 2를 참조하면, 몇몇 실시예에 따른 반도체 장치는, 하부 배선(140), 비아(245) 및 상부 배선(340, 350)을 포함할 수 있다.
하부 배선(140)은 상부 배선(340, 350)과 서로 교차하는 방향으로 연장될 수 있다. 예를 들어, 하부 배선(140)은 제1 방향(DR1)으로 연장될 수 있고 상부 배선(340, 350)은 제2 방향(DR2)으로 연장될 수 있다. 제2 방향(DR2)은 제1 방향(DR1)과 교차하는 방향일 수 있다.
하부 배선(140) 및 비아(245)는 예를 들어, MOL(Middle-of-Line) 공정에서 형성된 컨택 또는 컨택 배선일 수 있다. 또는 하부 배선(140)은 BEOL(Back-end-of-line) 공정에서 형성된 연결 배선일 수 있고, 비아(245)는 BEOL 공정에서 형성된 비아일 수 있다.
상부 배선(340, 350)은 제2 방향(DR2)으로 서로 이격된 제1 배선(340)과 제2 배선(350)을 포함할 수 있다. 제2 방향(DR2)에서 제1 배선(340)의 폭은 제2 배선(350)의 폭과 다를 수 있다. 제2 방향(DR2)에서 제1 배선(340)의 폭은 제2 배선(350)의 폭보다 작을 수 있다.
상부 배선(340, 350)은 비아(245)와 접촉할 수 있고, 비아(245)는 하부 배선(140)과 접촉할 수 있다. 이에 따라 상부 배선(340, 350)은 비아(245)를 통해 하부 배선(140)과 전기적으로 연결될 수 있다. 도 2에서는 제1 배선(340)이 비아(245)를 통해 하부 배선(140)과 연결되는 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 장치에서, 하부 배선(140), 비아(245) 및 상부 배선(340, 350)은 싱글 다마신 공정에 의해 형성될 수 있다.
하부 배선(140)은 하부 배리어막(141)과 하부 필링막(142)을 포함할 수 있다. 하부 필링막(142)은 하부 배리어막(141) 상에 형성될 수 있다.
제1 층간 절연막(220)은 하부 배선(140) 상에 배치될 수 있다. 제1 층간 절연막(220)은 비아 트렌치(245t)를 포함할 수 있다. 비아 트렌치(245t)는 제1 층간 절연막(220)을 관통하여 하부 배선(140)의 상면의 적어도 일부를 노출시킬 수 있다.
비아(245)는 비아 트렌치(245t)를 채울 수 있다. 비아(245)는 하부 배선(140)과 접촉할 수 있고, 하부 배선(140)과 연결될 수 있다. 비아(245)는 비아 배리어막(246)과 비아 필링막(247)을 포함할 수 있다.
비아 배리어막(246)은 비아 트렌치(245t)의 프로파일을 따라 컨포멀하게 형성될 수 있다. 비아 배리어막(246)은 비아 트렌치(245t)의 측벽 및 바닥면을 따라 연장될 수 있다. 비아 필링막(247)은 비아 배리어막(246) 상에 비아 트렌치(245t)를 채울 수 있다.
식각 정지막(310)은 제1 층간 절연막(220) 상에 배치될 수 있다. 몇몇 실시예에 따른 식각 정지막(310)은 제1 식각 정지막(311), 제2 식각 정지막(312) 및 제3 식각 정지막(313)을 포함할 수 있다. 제1 식각 정지막(311), 제2 식각 정지막(312) 및 제3 식각 정지막(313)은 제3 방향(DR3)으로 적층될 수 있다.
제1 식각 정지막(311) 및 제3 식각 정지막(313)은 제2 식각 정지막(312)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 식각 정지막(311) 및 제3 식각 정지막(313)은 금속을 포함할 수 있고 제2 식각 정지막(312)은 금속을 포함하지 않을 수 있다. 예를 들어, 제1 식각 정지막(311) 및 제3 식각 정지막(313)은 산화 알루미늄(Al2O3)을 포함할 수 있다. 제2 식각 정지막(312)은 예를 들어, 실리콘 산탄화물과 같은 산탄화물을 포함할 수 있다.
제2 층간 절연막(320)은 식각 정지막(310) 상에 배치될 수 있다. 제2 층간 절연막(320) 및 식각 정지막(310)은 상부 배선 트렌치(340t, 350t)를 포함할 수 있다. 상부 배선 트렌치(340t, 350t)는 제2 층간 절연막(320) 및 식각 정지막(310)을 관통할 수 있다. 상부 배선 트렌치(340t, 350t)는 예를 들어, 제1 층간 절연막(220) 및/또는 비아(245)의 적어도 일부를 노출시킬 수 있다.
제1 층간 절연막(220) 및 제2 층간 절연막(320)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 층간 절연막(120), 제1 층간 절연막(220) 및 제2 층간 절연막(320)은 도전 패턴 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다. 저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다.
저유전 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
상부 배선 트렌치(340t, 350t)는 제1 방향(DR1)으로 이격된 제1 트렌치(340t)와 제2 트렌치(350t)를 포함할 수 있다. 몇몇 실시예에서, 제1 트렌치(340t)와 제2 트렌치(350t)는 제1 방향(DR1)에서 서로 다른 폭을 가질 수 있다. 제1 방향(DR1)에서, 제1 트렌치(340t)의 최대 폭(W1)은 제2 트렌치(350t)의 최대 폭(W2)보다 작을 수 있다.
몇몇 실시예에서, 제1 방향(DR1)에서 상부 트렌치(342t, 352t)의 폭은 제3 방향(DR3)으로 갈수록 증가할 수 있다.
제1 트렌치(340t)와 제2 트렌치(350t)는 각각 하부 트렌치(341t, 351t)와 상부 트렌치(342t, 352t)를 포함할 수 있다. 하부 트렌치(341t, 351t)는 식각 정지막(310)의 적어도 일부를 관통할 수 있고, 상부 트렌치(342t, 352t)는 식각 정지막(310)의 나머지와 제2 층간 절연막(320)을 관통할 수 있다. 하부 트렌치(341t, 351t)는 제1 식각 정지막(311) 및 제2 식각 정지막(312)을 관통할 수 있고, 상부 트렌치(342t, 352t)는 제3 식각 정지막(313) 및 제2 층간 절연막(320)을 관통할 수 있다.
도 3을 참조하면, 몇몇 실시예에 따라, 제1 트렌치(340t)의 측벽은 계단 형태를 포함할 수 있다. 예를 들어, 제1 트렌치(340t)의 측벽은 제1 하부 트렌치(341t)와 제1 상부 트렌치(342t)의 연결 부분에서 계단 형태를 가질 수 있다. 제1 방향(DR1)에서, 제1 하부 트렌치(341t)의 폭은 제1 상부 트렌치(342t)의 폭보다 작을 수 있고, 제1 하부 트렌치(341t)의 최상부의 폭은 제1 상부 트렌치(342t)의 최하부의 폭보다 작을 수 있다. 몇몇 실시예에서, 제1 방향(DR1)으로의 제1 하부 트렌치(341t)의 폭은 실질적으로 일정할 수 있다.
제2 트렌치(350t)의 측벽은 제1 트렌치(340t)와 마찬가지로 계단 형태를 포함할 수 있다.
도 4를 참조하면, 몇몇 실시예에 따라, 제1 트렌치(340t)는 측벽은 제1 식각 정지막(311)을 향해 볼록한 부분을 포함할 수 있다. 예를 들어, 제1 식각 정지막(311) 내 제1 하부 트렌치(341t)의 측벽은 제1 식각 정지막(311)을 향해 볼록할 수 있다. 제1 방향(DR1)에서 제1 식각 정지막(311) 내 제1 하부 트렌치(341t)의 폭은 제3 방향(DR3)으로 갈수록 증가했다가 감소할 수 있다.
추후 설명할 제1 배리어막(341)은 제1 식각 정지막(311)을 향해 만입된 제1 하부 트렌치(341t)를 채울 수 있다. 제1 배리어막(341)은 제1 층간 절연막(220)과 제2 식각 정지막(312) 사이에서 제1 식각 정지막(311)을 향해 일부 연장될 수 있다.
제2 트렌치(350t)의 측벽은 제1 트렌치(240t)와 마찬가지로 제1 식각 정지막(311)을 향해 볼록한 부분을 포함할 수 있다.
도 5를 참조하면, 몇몇 실시예에 따라, 제1 트렌치(340t)의 측벽은 제3 식각 정지막(313)을 향해 볼록한 부분을 포함할 수 있다. 예를 들어, 제3 식각 정지막(313) 내 제1 상부 트렌치(342t)의 측벽은 제3 식각 정지막(313)을 향해 볼록할 수 있다. 제1 방향(DR1)에서 제3 식각 정지막(313) 내 제1 하부 트렌치(341t)의 폭은 제3 방향(DR3)으로 갈수록 증가했다가 감소할 수 있다.
추후 설명할 제1 스페이서(331)는 제3 식각 정지막(313)을 향해 만입된 제1 상부 트렌치(342t)를 채울 수 있다. 제1 스페이서(331)는 제2 층간 절연막(320)과 제2 식각 정지막(312) 사이에서 제3 식각 정지막(313)을 향해 일부 연장될 수 있다.
제2 트렌치(350t)의 측벽은 제1 트렌치(240t)와 마찬가지로 제3 식각 정지막(313)을 향해 볼록한 부분을 포함할 수 있다.
다시 도 1 및 도 2를 참조하면, 제1 스페이서(331)는 제1 상부 트렌치(342t)의 측벽 상에 배치될 수 있다. 제1 스페이서(331)는 제1 상부 트렌치(342t)의 측벽을 따라 제2 식각 정지막(312)의 상면까지 연장될 수 있다.
몇몇 실시예에서, 제1 트렌치(340t)의 측벽 상에서 제1 스페이서(331)의 두께(T1)는 실질적으로 일정할 수 있다.
제1 배선(340)은 제1 스페이서(331) 상에 배치될 수 있다. 제1 배선(340)은 제1 트렌치(340t)를 채울 수 있다. 제1 배선(340)은 제1 배리어막(341)과 제1 필링막(342)dmf 포함할 수 있다.
제1 배리어막(341)은 제1 스페이서(331) 및 제1 트렌치(341t)의 바닥면을 따라 연장될 수 있다. 제1 배리어막(341)은 제1 스페이서(331) 제1 하부 트렌치(341t)의 측벽과 바닥면을 따라 연장될 수 있다. 예를 들어, 제1 배리어막(341)은 제1 스페이서(331), 제1 하부 트렌치(341t)의 측벽과 바닥면을 따라 컨포멀하게 형성될 수 있다. 이에 따라, 제1 스페이서(331)는 제1 배리어막(341)과 제2 층간 절연막(320) 및 제3 식각 정지막(313) 사이에 배치될 수 있다. 제1 배리어막(341)은 제1 스페이서(331)에 의해 제2 층간 절연막(320) 및 제3 식각 정지막(313)과 이격될 수 있다.
제1 필링막(342)은 제1 배리어막(341) 상에 제1 트렌치(341t)를 채울 수 있다.
제2 스페이서(332)는 제2 상부 트렌치(352t)의 측벽 상에 배치될 수 있다. 제2 스페이서(332)는 제2 상부 트렌치(352t)의 측벽을 따라 제2 식각 정지막(312)의 상면까지 연장될 수 있다.
몇몇 실시예에서, 제2 트렌치(350t)의 측벽 상에서 제2 스페이서(332)의 두께(T2)는 실질적으로 일정할 수 있다.
몇몇 실시예에서, 제1 트렌치(340t)의 측벽 상에서 제1 스페이서(331)의 두께(T1)는 제2 트렌치(350t)의 측벽 상에서 제2 스페이서(332)의 두께(T2)와 실질적으로 동일할 수 있다. 제1 트렌치(340t)의 측벽 상에서 제1 스페이서(331)의 두께(T1)와 제2 트렌치(350t)의 측벽 상에서 제2 스페이서(332)의 두께(T2)는 제2 식각 정지막(312)으로부터 동일한 높이 지점에서 측정된 값일 수 있다.
제2 배선(350)은 제2 스페이서(332) 상에 배치될 수 있다. 제2 배선(350)은 제2 트렌치(350t)를 채울 수 있다. 제2 배선(350)은 제2 배리어막(351)과 제2 필링막(352)을 포함할 수 있다.
제2 배리어막(351)은 제2 스페이서(332) 및 제2 트렌치(350t)의 바닥면을 따라 연장될 수 있다. 제2 배리어막(351)은 제2 스페이서(332) 제1 하부 트렌치(351t)의 측벽과 바닥면을 따라 연장될 수 있다. 예를 들어, 제2 배리어막(351)은 제2 스페이서(332), 제2 하부 트렌치(351t)의 측벽과 바닥면을 따라 컨포멀하게 형성될 수 있다. 이에 따라, 제2 스페이서(332)는 제2 배리어막(351)과 제2 층간 절연막(320) 및 제3 식각 정지막(313) 사이에 배치될 수 있다. 제2 배리어막(351)은 제2 스페이서(332)에 의해 제2 층간 절연막(320) 및 제3 식각 정지막(313)과 이격될 수 있다.
몇몇 실시예에 따른 반도체 장치에서, 제1 스페이서(331) 및 제2 스페이서(332)로 인해 제1 배리어막(341) 및 제2 배리어막(351)이 제1 스페이서(331) 및 제2 스페이서(332)의 프로파일을 따라 컨포멀하게 형성될 수 있어, 제1 배리어막(341) 및 제2 배리어막(351)의 접착력이 향상될 수 있다.
제2 필링막(352)은 제2 배리어막(351) 상에 제2 트렌치(350t)를 채울 수 있다.
제1 스페이서(331)와 제2 스페이서(332)는 제2 층간 절연막(320)의 산화를 유발하지 않는 물질을 포함할 수 있다. 제1 스페이서(331)와 제2 스페이서(332)는 예를 들어, 저유전율 물질을 포함할 수 있다. 제1 스페이서(331)와 제2 스페이서(332)는 예를 들어, 실리콘 산화물(SiOx), 실리콘 탄화물(SiC), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN), 실리콘 탄산화물(SiOC) 및 SiCOH중 적어도 하나를 포함할 수 있다.
몇몇 실시예에 따른 반도체 장치에서, 제1 스페이서(331)와 제2 스페이서(332)는 실리콘 산화물을 포함할 수 있다.
비아 배리어막(246), 제1 배리어막(341), 제2 배리어막(351) 은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN), 백금(Pt), 이리듐(Ir) 및 로듐(Rh) 중 적어도 하나를 포함할 수 있다.
비아 필링막(247), 제1 필링막(342) 및 제2 필링막(352)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에 따라, 분리층(도 16 내지 도 22의 500)은 제1 트렌치(341t)의 양측벽과 제2 트렌치(332t)의 양측벽에 형성될 수 있다. 즉, 분리층(500)은 제1 트렌치(341t)의 양측벽을 정의하는 제2 층간 절연막(320), 제3 식각 정지막(313), 제2 식각 정지막(312), 및 제2 트렌치(332t)의 양측벽을 정의하는 제2 층간 절연막(320), 제3 식각 정지막(313), 제2 식각 정지막(312)에 형성될 수 있다. 또한 실시예에 따라, 분리층(500)은 제1 트렌치(341t)의 바닥면 및/또는 제2 트렌치(332t)의 바닥면에도 형성될 수 있다.
분리층(500)은 예를 들어, 추후 설명할 억제제 플라즈마(inhibitor plasma)에서 사용되는 억제제를 포함할 수 있다.
도 6 내지 도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의 상 도 1 내지 도 5를 참조하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 6 내지 도 14는 도 1의 A-A를 따라 절단한 단면도이다.
도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 폭(W1)을 갖는 제1 트렌치(340t)의 측벽 상에서 제1 스페이서(331)의 두께(T1)는, 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 제2 트렌치(350t)의 측벽 상에서 제2 스페이서(332)의 두께(T2)와 다를 수 있다. 예를 들어, 제2 스페이서(332)의 두께(T2)는 제1 스페이서(331)의 두께(T1)보다 작을 수 있다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 트렌치(341t)의 측벽 상의 제1 스페이서(331)의 두께(T1)는 제1 층간 절연막(220)으로부터 멀어질수록(즉, 제3 방향(DR3)으로 갈수록) 작아질 수 있다. 몇몇 실시예에 따라, 제2 트렌치(332t)의 측벽 상의 제2 스페이서(332)의 두께(T2)는 제1 층간 절연막(220)으로부터 멀어질수록(즉, 제3 방향(DR3)으로 갈수록) 작아질 수 있다.
몇몇 실시예에 따라, 제2 트렌치(332t)의 측벽 상의 제2 스페이서(332)의 두께(T2)는 제1 트렌치(341t)의 측벽 상의 제1 스페이서(331)의 두께(T1)보다 작을 수 있다. 제2 트렌치(332t)의 측벽 상의 제2 스페이서(332)의 두께(T2)와 제1 트렌치(341t)의 측벽 상의 제1 스페이서(331)의 두께(T1)는 식각 정지막(310)으로부터 동일한 높이 지점에서 측정된 값일 수 있다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 스페이서(331) 및 제2 스페이서(332) 중 적어도 하나는 복수의 스페이서막으로 구성될 수 있다.
예를 들어, 제1 스페이서(331)는 제1 스페이서막(331_1)과 제2 스페이서막(331_2)을 포함할 수 있다. 제1 스페이서막(331_1)은 상부 트렌치(342t)의 측벽을 따라 연장될 수 있다. 제2 스페이서막(331_2)은 제1 스페이서막(331_1)을 따라 연장될 수 있다. 제1 배선(340)은 제1 스페이서(331) 상에 배치될 수 있다.
제2 스페이서(332)는 제3 스페이서막(332_1)과 제3 스페이서막(332_1) 상의 제4 스페이서막(332_2)을 포함할 수 있다. 제3 스페이서막(332_1)은 상부 트렌치(352t)의 측벽을 따라 연장될 수 있다. 제4 스페이서막(332_2)은 제3 스페이서막(332_1)을 따라 연장될 수 있다. 제2 배선(350)은 제2 스페이서(332) 상에 배치될 수 있다.
제1 스페이서막(331_1), 제2 스페이서막(331_2), 제3 스페이서막(332_1) 및 제4 스페이서막(332_2)은 서로 동일한 물질을 포함할 수 있다. 제1 스페이서막(331_1)과 제2 스페이서막(331_2)의 경계 및/또는 제3 스페이서막(332_1)과 제4 스페이서막(332_2)의 경계는 구별되지 않을 수 있다. 예를 들어, 제1 스페이서막(331_1), 제2 스페이서막(331_2), 제3 스페이서막(332_1) 및 제4 스페이서막(332_2)은 실리콘 산화물을 포함할 수 있다. 또 다른 예를 들어, 제1 스페이서막(331_1), 제2 스페이서막(331_2), 제3 스페이서막(332_1) 및 제4 스페이서막(332_2)은 SiCOH을 포함할 수 있다.
제1 스페이서막(331_1)은 제2 스페이서막(331_2)과 다른 물질을 포함할 수 있고, 제3 스페이서막(332_1)은 제4 스페이서막(332_2)과 다른 물질을 포함할 수 있다. 예를 들어, 제1 스페이서막(331_1) 및 제3 스페이서막(332_1)은 실리콘 산화물을 포함할 수 있고, 제2 스페이서막(331_2) 및 제4 스페이서막(332_2)은 SiCOH를 포함할 수 있다. 또 다른 예를 들어, 제1 스페이서막(331_1) 및 제3 스페이서막(332_1)은 SiCOH를 포함할 수 있고, 제2 스페이서막(331_2) 및 제4 스페이서막(332_2)은 실리콘 산화물을 포함할 수 있다.
제1 스페이서막(331_1) 및 제3 스페이서막(332_1)은 도 2 내지 도 5의 제1 스페이서(331) 및 제2 스페이서(332)에 대해 설명한 것 중 어느 하나가 적용될 수 있다.
제1 스페이서막(331_1) 상에서 제2 스페이서막(331_2)의 두께 및 제3 스페이서막(332_1) 상에서 제4 스페이서막(333_2)의 두께는 예를 들어, 실질적으로 일정할 수 있다. 제1 스페이서막(331_1) 상에서 제2 스페이서막(331_2)의 두께 및 제3 스페이서막(332_1) 상에서 제4 스페이서막(333_2)의 두께는 또 다른 예를 들어, 제3 방향(DR3)으로 갈수록 작아질 수 있다.
몇몇 실시예에 따라, 분리층(미도시)은 제1 스페이서막(331_1)과 제2 스페이서막(331_2), 및 제3 스페이서막(332_1)과 제4 스페이서막(332_2) 사이에 더 형성될 수 있다. 분리층은 예를 들어, 추후 설명할 억제제 플라즈마에서 사용되는 억제제를 포함할 수 있다.
몇몇 실시예에 따라, 제1 상부 트렌치(341t)의 양측벽과 제2 상부 트렌치(332t)의 양측벽에 형성된 분리층 내 억제제의 농도는, 제1 스페이서막(331_1)과 제2 스페이서막(331_2), 및 제3 스페이서막(332_1)과 제4 스페이서막(332_2) 사이에 형성된 분리층 내 억제제의 농도와 같을 수도 있고, 다를 수도 있다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 층간 절연막(320)의 상부 측벽과 제1 스페이서(331)의 상부 측벽은 라운드질 수 있다. 제2 층간 절연막(320)의 상부 측벽과 제2 스페이서(332)의 상부 측벽은 라운드질 수 있다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 스페이서(331)의 상부 측벽 및 제2 스페이서(332)의 상부 측벽은 라운드질 수 있다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 식각 정지막(210)은 하부 배선(140)과 제1 층간 절연막(220) 사이에 더 배치될 수 있다. 식각 정지막(210)은 제1 식각 정지막(211), 제2 식각 정지막(212) 및 제3 식각 정지막(213)을 포함할 수 있다. 제1 식각 정지막(211), 제2 식각 정지막(212) 및 제3 식각 정지막(213)은 제3 방향(DR3)으로 적층될 수 있다.
제1 식각 정지막(211) 및 제3 식각 정지막(213)은 제2 식각 정지막(212)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 식각 정지막(211) 및 제3 식각 정지막(213)은 금속을 포함할 수 있고 제2 식각 정지막(112)은 금속을 포함하지 않을 수 있다. 예를 들어, 제1 식각 정지막(211) 및 제3 식각 정지막(213)은 산화 알루미늄(Al2O3)을 포함할 수 있다. 제2 식각 정지막(212)은 예를 들어, 실리콘 산탄화물과 같은 산탄화물을 포함할 수 있다.
몇몇 실시예에 따라, 제1 내지 제3 식각 정지막(211, 212, 213)은 제1 내지 제3 식각 정지막(311, 312, 313)과 동일한 물질을 포함할 수 있다.
비아 트렌치(245t)는 제1 층간 절연막(220)과 식각 정지막(210)을 관통할 수 있다. 비아 트렌치(245t)는 비아 하부 트렌치(246t)와 비아 상부 트렌치(247t)를 포함할 수 있다. 비아 하부 트렌치(246t)는 식각 정지막(210)의 적어도 일부를 관통할 수 있고, 비아 상부 트렌치(247t)는 식각 정지막(210)의 나머지와 제2 층간 절연막(320)을 관통할 수 있다. 비아 하부 트렌치(246t)는 제1 식각 정지막(211) 및 제2 식각 정지막(212)을 관통할 수 있고, 비아 상부 트렌치(247t)는 제3 식각 정지막(213) 및 제1 층간 절연막(120)을 관통할 수 있다.
비아 트렌치(245t)의 측벽은 계단 형태를 포함할 수 있다. 예를 들어, 비아 트렌치(245t)의 측벽은 비아 하부 트렌치(246t)와 비아 상부 트렌치(247t)의 연결 부분에서 계단 형태를 가질 수 있다. 제1 방향(DR1)에서, 비아 하부 트렌치(246t)의 폭은 비아 상부 트렌치(247t)의 폭보다 작을 수 있고, 비아 하부 트렌치(246t)의 최상부의 폭은 비아 상부 트렌치(247t)의 최하부의 폭보다 작을 수 있다. 몇몇 실시예에서, 제1 방향(DR1)으로의 비아 하부 트렌치(246t)의 폭은 실질적으로 일정할 수 있다.
비아 스페이서(231)는 비아 상부 트렌치(247t)의 측벽 상에 배치될 수 있다. 비아 스페이서(231)는 비아 상부 트렌치(247t)의 측벽을 따라 제2 식각 정지막(212)의 상면까지 연장될 수 있다.
예를 들어, 비아 트렌치(245t)의 측벽 상의 비아 스페이서(231)의 두께는 하부 배선(140)으로부터 멀어질수록(즉, 제3 방향(DR3)으로 갈수록) 작아질 수 있다. 또 다른 예를 들어, 비아 트렌치(245t)의 측벽 상의 비아 스페이서(231)의 두께는 실질적으로 일정할 수 있다.
비아 트렌치(240t)의 측벽 상의 비아 스페이서(231)의 두께는 예를 들어, 제2 트렌치(332t)의 측벽 상의 제2 스페이서(332)의 두께(T2) 및 제1 트렌치(341t)의 측벽 상의 제1 스페이서(331)의 두께(T1)와 실질적으로 동일할 수 있다.
비아 트렌치(240t)의 측벽 상의 비아 스페이서(231)의 두께는 예를 들어, 제2 트렌치(332t)의 측벽 상의 제2 스페이서(332)의 두께(T2)보다 클 수 있다. 비아 트렌치(240t)의 측벽 상의 비아 스페이서(231)의 두께와 제2 트렌치(332t)의 측벽 상의 제2 스페이서(332)의 두께(T2)는 식각 정지막(310)으로부터 동일한 높이 지점에서 측정된 값일 수 있다.
도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 비아(245) 및 상부 배선(340, 350)은 듀얼 다마신 공정에 의해 형성될 수 있다. 하부 배선(140)은 듀얼 다마신 공정에 의해 형성될 수 있다.
식각 정지막(310)은 하부 배선(140) 상에 배치될 수 있다. 제2 층간 절연막(320)은 식각 정지막(310) 상에 배치될 수 있다.
제1 트렌치(340t) 및 제2 트렌치(350t)는 비아 트렌치(245t)는 연결될 수 있다. 제1 트렌치(340t) 및 제2 트렌치(350t)는 상부 비아 트렌치(247t)와 연결될 수 있다. 상부 비아 트렌치(247t)는 제2 층간 절연막(230)과 제3 식각 정지막(313)을 관통할 수 있다. 하부 비아 트렌치(246t)는 제2 식각 정지막(312) 및 제1 식각 정지막(311)을 관통할 수 있다.
제1 스페이서(331)는 제1 트렌치(340t)의 측벽을 따라 연장될 수 있다. 제2 스페이서(332)는 제2 트렌치(350t)의 측벽을 따라 연장될 수 있다. 비아 스페이서(231)는 상부 비아 트렌치(247t)의 측벽을 따라 연장될 수 있다.
몇몇 실시예에 따라, 제1 및 제2 트렌치(340t, 350t)의 바닥면의 적어도 일부 상에는 제1 및 제2 스페이서(331, 332)가 배치되지 않을 수 있다. 비아 스페이서(231) 및/또는 상부 비아 트렌치(247t)의 측벽과 제1 및 제2 트렌치(340t, 350t)의 바닥면이 만나는 지점은 라운드질 수 있다. 이는 후술할 상부 모서리 라운딩(Top Corner Rounding: TCR) 공정에 기인할 수 있다.
제1 배리어막(341)과 비아 배리어막(346), 및 제2 배리어막(351)과 비아 배리어막(346)을 일체로 형성될 수 있다. 제1 필링막(342)과 비아 필링막(347), 및 제2 필링막(352)과 비아 필링막(347)은 일체로 형성될 수 있다.
도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치에서 하부 배선(140)은 BEOL(Back-end-of-line) 공정에서 형성된 연결 배선일 수 있다. 제1 컨택(35) 및 제2 컨택(40)은 MOL(Middle-of-Line) 공정에서 형성된 컨택 또는 컨택 배선일 수 있다.
기판(10)은 필드 절연막(12)과 필드 절연막(12)에 의해 정의되는 활성 영역을 포함할 수 있다. 기판(10)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(10)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다. 필드 절연막(12)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
트랜지스터(30)는 활성 영역 상에 배치될 수 있다. 트랜지스터(30)는 게이트 스페이서(31), 게이트 절연막(32), 게이트 전극(33), 게이트 캡핑막(34), 및 소오스/드레인(14)을 포함할 수 있다.
게이트 전극(33)은 활성 영역 상에 배치될 수 있다. 게이트 스페이서(31)는 게이트 전극(33)의 측벽 상에 형성될 수 있다. 게이트 절연막(24)은 게이트 전극(33)과 활성 영역 사이 및 게이트 전극(33)과 게이트 스페이서(31) 사이에 형성될 수 있다.
게이트 캡핑막(34)은 게이트 전극(33) 상에 형성될 수 있다. 게이트 캡핑막(34)은 게이트 스페이서(31) 사이에 형성될 수 있다. 게이트 캡핑막(34)의 상면은 게이트 스페이서(31)의 상면과 동일 평면에 배치될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 게이트 캡핑막(34)은 게이트 전극(33) 및 게이트 스페이서(31) 상에 형성될 수도 있다. 또는 게이트 캡핑막(34)이 생략되어 게이트 전극(33)의 상면은 게이트 스페이서(31)의 상면과 동일 평면 상에 배치될 수 있다.
소오스/드레인(14)은 게이트 전극(33)의 적어도 일측에 형성될 수 있다. 소오스/드레인(14)은 기판(10) 내에 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
하부 층간 절연막(20)은 기판(10) 상에 배치될 수 있다. 하부 층간 절연막(20)은 트랜지스터(30)를 덮을 수 있다. 하부 층간 절연막(20)은 제1 컨택 트렌치(35t)를 포함할 수 있다. 제1 컨택(35)은 제1 컨택 트렌치(35t)를 채울 수 있다. 제1 컨택(35)은 제1 컨택 트렌치(35t)의 측벽 및 바닥면을 따라 연장되는 하부 컨택 배리어막(36)과, 하부 컨택 배리어막(36) 상에 제1 컨택 트렌치(35t)를 채우는 하부 컨택 필링막(37)을 포함할 수 있다.
상부 층간 절연막(22)은 하부 층간 절연막(20) 상에 배치될 수 있다. 상부 층간 절연막(22)은 제2 컨택 트렌치(40t)를 포함할 수 있다. 제2 컨택(40)은 제2 컨택 트렌치(40t)를 채울 수 있다. 제2 컨택(40)은 제2 컨택 트렌치(40t)의 측벽 및 바닥면을 따라 연장되는 상부 컨택 배리어막(41)과, 상부 컨택 배리어막(41) 상에 제2 컨택 트렌치(40t)르 채우는 상부 컨택 필링막(42)을 포함할 수 있다.
제1 컨택(35)은 하부 층간 절연막(20)을 관통하여 제2 컨택(40)과 소오스/드레인(14)을 전기적으로 연결할 수 있고, 제2 컨택(40)은 상부 층간 절연막(22)을 관통하여 제1 컨택(35)과 하부 배선(140)을 전기적으로 연결할 수 있다.
몇몇 실시예에 따라, 제1 컨택(35)과 하부 층간 절연막(20) 사이, 및 제2 컨택(40)과 상부 층간 절연막(22) 사이에는 스페이서가 형성되지 않을 수 있다.
트랜지스터(30)는 기판(10) 상에 형성되는 평면(planar) 트랜지스터인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 트랜지스터(30)는 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 터널링 트랜지스터(tunneling FET), 나노 와이어를 포함하는 트랜지스터, 나노 시트(sheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 트랜지스터(30)는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 13을 이용하여 설명한 것과 다른 점을 중심으로, 도 14를 참조하여 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 14를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 하부 층간 절연막(20)과 상부 층간 절연막(22) 사이에 식각 정지막(21)이 형성될 수 있다. 식각 정지막(21)은 제1 식각 정지막(21_1), 제2 식각 정지막(21_2) 및 제3 식각 정지막(21_3)을 포함할 수 있다. 제1 식각 정지막(21_1), 제2 식각 정지막(21_2) 및 제3 식각 정지막(213_)은 제3 방향(DR3)으로 적층될 수 있다.
제1 식각 정지막(21_1) 및 제3 식각 정지막(21_3)은 제2 식각 정지막(21_2)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 식각 정지막(21_1) 및 제3 식각 정지막(21_3)은 금속을 포함할 수 있고 제2 식각 정지막(112)은 금속을 포함하지 않을 수 있다. 예를 들어, 제1 식각 정지막(21_1) 및 제3 식각 정지막(21_3)은 산화 알루미늄(Al2O3)을 포함할 수 있다. 제2 식각 정지막(21_2)은 예를 들어, 실리콘 산탄화물과 같은 산탄화물을 포함할 수 있다.
몇몇 실시예에 따라, 제1 내지 제3 식각 정지막(21_1, 21_2, 21_3)은 제1 층간 절연막(220) 상의 제1 내지 제3 식각 정지막(311, 312, 313) 및/또는 하부 배선(140) 상의 제1 내지 제3 식각 정지막(211, 212, 213)과 동일한 물질을 포함할 수 있다.
제2 컨택 트렌치(40t)는 상부 층간 절연막(22)과 식각 정지막(21)을 관통할 수 있다. 제2 컨택 트렌치(40t)는 컨택 하부 트렌치(41t)와 컨택 상부 트렌치(42t)를 포함할 수 있다. 컨택 하부 트렌치(41t)는 식각 정지막(21)의 적어도 일부를 관통할 수 있고, 컨택 상부 트렌치(42t)는 식각 정지막(21)의 나머지와 상부 층간 절연막(22)을 관통할 수 있다. 컨택 하부 트렌치(41t)는 제1 식각 정지막(21_1) 및 제2 식각 정지막(21_2)을 관통할 수 있고, 컨택 상부 트렌치(42t)는 제3 식각 정지막(21_3) 및 상부 층간 절연막(22)을 관통할 수 있다.
컨택 스페이서(43)는 컨택 하부 트렌치(41t)의 측벽 상에 배치될 수 있다. 컨택 스페이서(43)는 컨택 하부 트렌치(41t)의 측벽을 따라 하부 층간 절연막(20)의 상면까지 연장될 수 있다.
예를 들어, 제2 컨택 트렌치(40t)의 측벽 상에서 컨택 스페이서(43)의 두께는 제3 방향(DR3)갈수록 작아질 수 있다. 또 다른 예를 들어, 제2 컨택 트렌치(40t)의 측벽 상에서 컨택 스페이서(43)의 두께는 실질적으로 일정할 수 있다.
제2 컨택(40)은 컨택 스페이서(43) 상에 제2 컨택 트렌치(40t)를 채울 수 있다.
도시된 바와 달리, 제1 컨택(35)과 하부 층간 절연막(20) 사이에도 스페이서가 형성될 수 있다.
도 15 내지 도 20은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로 도 15 내지 도 20은 도 1의 A-A를 따라 절단한 단면도이며, 도 1의 하부 배선(140)이 생략된 도면이다.
도 15를 참조하면, 하부 배선(140) 상에 비아(245)가 형성된 제1 층간 절연막(220)이 형성될 수 있다. 제1 층간 절연막(220) 상에 제1 식각 정지막(311), 제2 식각 정지막(312) 및 제3 식각 정지막(313)이 차례로 적층된 식각 정지막(310)이 형성될 수 있다. 식각 정지막(310) 상에 제2 층간 절연막(320)이 형성될 수 있다.
제2 층간 절연막(320) 상에 마스크 패턴(400)이 형성될 수 있다. 마스크 패턴(400)은 제2 층간 절연막(320)의 상면을 노출시키는 제1 개구부(410)와 제2 개구부(420)를 포함할 수 있다. 제1 개구부(410)의 폭(W1)은 제2 개구부(420)의 폭(W2)보다 작을 수 있다.
마스크 패턴(400)은 예를 들어, 티타늄, 티타늄 질화물, 티타늄 산화물, 텅스텐, 텅스텐 질화물, 텅스텐 산화물, 탄탈륨, 탄탈륨 질화물, 탄탈륨 산화물 등과 같은 금속, 금속 질화물, 금속 산화물 등을 포함할 수 있다.
도 16을 참조하면, 마스크 패턴(400)을 이용하여 제2 층간 절연막(320)에 대해 식각 공정을 수행할 수 있다. 이에 따라 제2 층간 절연막(320) 내 서로 다른 폭을 갖는 제1 상부 트렌치(342t) 및 제2 상부 트렌치(352t)가 형성될 수 있다. 제1 상부 트렌치(342t)는 제1 개구부(410)에 대응될 수 있고, 제2 상부 트렌치(352t)는 제2 개구부(420)에 대응될 수 있다. 제1 상부 트렌치(342t)와 제2 상부 트렌치(352t)는 제2 식각 정지막(312)을 노출시킬 수 있다.
예를 들어, 제2 층간 절연막(320)에 의해 정의되는 제1 트렌치(331t)의 측벽의 기울기와 제2 층간 절연막(320)에 의해 정의되는 제2 트렌치(332t)의 측벽의 기울기는 다를 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
상기 식각 공정은 예를 들어, 제2 층간 절연막(320)에 대해 식각 선택비를 갖는 제3 식각 정지막(313)의 상면이 노출될때까지 제2 층간 절연막(320)을 먼저 식각한 후, 노출된 제3 식각 정지막(313)을 습식 식각함으로써 수행될 수 있다.
상기 습식 식각에 의해 제1 상부 트렌치(342t) 및 제2 상부 트렌치(352t) 내 식각 부산물이 제거될 수 있다. 이 때 마스크 패턴(400)도 함께 제거될 수 있다. 제2 식각 정지막(312)은 제3 식각 정지막(313)에 대해 식각 선택비를 가지므로 제거되지 않을 수 있다.
예를 들어, 상기 습식 식각은 불산(HF)을 포함하는 용액을 사용하여 수행될 수 있다.
이 때, 도시된 바와 달리, 상기 습식 식각에 의해 도 5와 같이, 제1 상부 트렌치(342t) 및 제2 상부 트렌치(352t)에 의해 노출된 제3 식각 정지막(313)이 제1 방향(DR1)으로 일부 제거될 수 있다. 이에 따라 제3 식각 정지막(313) 내 제1 상부 트렌치(342t)의 측벽 및 제2 상부 트렌치(352t)의 측벽은 제3 식각 정지막(313)을 향해 볼록할 수 있다. 제3 식각 정지막(313)을 향해 볼록한 제1 상부 트랜치(342t) 및 제2 상부 트렌치(352t)는 추후 형성되는 프리 스페이서(330)에 의해 채워질 수 있다.
이어서, 몇몇 실시예에 따라, 제2 층간 절연막(320), 제1 상부 트렌치(342t)에 의해 노출된 제3 식각 정지막(313)과 제2 식각 정지막(312), 및 제2 상부 트렌치(352t)에 의해 노출된 제3 식각 정지막(313)과 제2 식각 정지막(312)을 억제제 플라즈마에 노출함으로써 분리층(500)이 형성될 수 있다. 억제제 플라즈마는 패시베이션된 표면을 생성하여 추후 증착되는 프리 스페이서(330)의 생성을 억제할 수 있다. 예를 들어, 분리층(500)은 제1 시간 동안 제2 층간 절연막(320), 제1 상부 트렌치(342t)에 의해 노출된 제3 식각 정지막(313)과 제2 식각 정지막(312), 및 제2 상부 트렌치(352t)에 의해 노출된 제3 식각 정지막(313)과 제2 식각 정지막(312)을 억제제 플라즈마에 노출시킴으로써 형성될 수 있다.
몇몇 실시예에 따라, 제1 상부 트렌치(342t)의 폭이 제2 상부 트렌치(352t)의 폭보다 작기 때문에, 제1 상부 트렌치(342t)의 바닥면과 측벽은 제2 상부 트렌치(352t)의 바닥면과 측벽에 비해 플라즈마 처리가 덜 수행될 수 있다.
몇몇 실시예에 따라, 제1 상부 트렌치(342t) 및 제2 상부 트렌치(352t)의 형상으로 인해, 제1 상부 트렌치(342t)의 바닥면과 측벽, 및 제2 상부 트렌치(352t)의 바닥면과 측벽은, 제2 층간 절연막(320)의 상면에 비해 플라즈마 처리가 덜 수행될 수 있다.
몇몇 실시예에 따라, 제2 상부 트렌치(352t)의 폭이 큰 경우, 제2 상부 트렌치(352t)의 바닥면은 제2 층간 절연막(320)의 상면과 유사하게 플라즈마 처리가 수행될 수 있다.
몇몇 실시예에 따라, 분자 질소(N2)가 억제제 플라즈마를 위한 소스 가스로서 사용될 수 있다. 다른 예로서, 억제제 플라즈마의 소스 가스는 분자 질소(N2), 아르곤(Ar), 헬륨(He), 분자 수소(H2), 암모니아(NH3) 또는 이들의 조합으로 구성된 그룹으로부터 선택될 수 있다.
도 17을 참조하면, 분리층(500) 상에 원자층 증착(atomic layer deposition, ALD) 사이클이 수행될 수 있다. 이에 따라, 제2 층간 절연막(320)의 상면, 제1 상부 트렌치(332t)의 측벽과 바닥면, 및 제2 상부 트렌치(352t)의 측벽과 바닥면을 따라 프리 스페이서(330)가 형성될 수 있다.
이 때, 제1 상부 트렌치(342t)의 측벽과 바닥면은 제2 상부 트렌치(352t)의 측벽과 바닥면보다 더 적은 플라즈마 처리가 수행되기 때문에, 제1 상부 트렌치(342t)의 측벽에 형성된 프리 스페이서(300)의 두께(T12)는 제2 상부 트렌치(352t)의 측벽에 형성된 프리 스페이서(300)의 두께(T22)보다 클 수 있다. 제1 상부 트렌치(342t)의 바닥면에 형성된 프리 스페이서(300)의 두께(T13)는 제2 상부 트렌치(352t)의 바닥면에 형성된 프리 스페이서(300)의 두께(T23)보다 클 수 있다.
몇몇 실시예에 따라, 제1 상부 트렌치(342t)의 측벽과 바닥면, 및 제2 상부 트렌치(352t)의 측벽과 바닥면은 제2 층간 절연막(320)의 상면보다 더 적은 플라즈마 처리가 수행되기 때문에, 제1 상부 트렌치(342t)의 측벽 상의 프리 스페이서(300)의 두께(T12), 제1 상부 트렌치(342t)의 바닥면 상의 프리 스페이서(300)의 두께(T13), 제2 상부 트렌치(352t)의 측벽 상의 프리 스페이서(300)의 두께(T22), 및 제2 상부 트렌치(352t)의 바닥면 상의 프리 스페이서(300)의 두께(T23)는, 제2 층간 절연막(320) 상의 프리 스페이서(300)의 두께(T11)보다 클 수 있다.
몇몇 실시예에 따라, 제2 상부 트렌치(352t)의 폭이 큰 경우, 제2 상부 트렌치(352t)의 바닥면은 제2 층간 절연막(320)의 상면과 유사하게 플라즈마 처리가 수행되기 때문에, 제2 상부 트렌치(352t)의 바닥면에 형성된 프리 스페이서(330)의 두께(T23)는 제2 층간 절연막(320)의 상면에 형성된 프리 스페이서(330)의 두께(T11)와 실질적으로 동일할 수 있다.
본 발명의 실시예를 설명함에 있어서 프리 스페이서(330)의 증착을 위한 ALD 사이클의 수행 전에 분리층(500)을 형성하는 것, 즉 억제제 플라즈마 처리를 수행하는 것으로 설명하나, 이는 예시적인 것으로 본 발명이 이에 제한되지 않는다. 예를 들어, 첫번째 ALD 사이클(또는 첫번째 프리 스페이서(330)의 증착)의 수행 전에 분리층(500)을 형성하지 않고, 적어도 하나의 ALD 사이클이 수행된 이후에 분리층(500)을 형성할 수 있다.
억제제 플라즈마 처리를 수행한 후 ALD 사이클을 수행하는 것은 예를 들어, 복수 회 수행될 수 있다. 이에 따라 분리층(500)과 프리 스페이서(300)가 교대로 복수 회 적층될 수 있다.
억제제 플라즈마 처리를 수행한 후 ALD 사이클을 수행하는 것을 복수 회 수행할 경우, 각각의 억제제 플라즈마를 수행하는 시간은 다르거나 동일할 수 있다. 또한 각각의 억제제 플라즈마를 수행하는데 사용되는 소스 가스의 농도는 상이할 수 있다. 이에 따라 각각의 분리층(500)의 억제제의 농도가 상이할 수 있다. 즉, 도 17에 도시된 프리 스페이서(330)의 두께(T11, T12, T13, T22, T23)은 억제제 플라즈마의 수행 횟수, 수행 시간 및 소스 가스의 농도 중 적어도 하나에 의해 다양하게 조절될 수 있다.
또한 본 발명의 실시예를 설명함에 있어서 ALD에 의해 프리 스페이서(330)가 형성되는 것으로 설명하나, 이는 예시적인 것으로 본 발명이 이에 제한되지 않는다. 예를 들어, 프리 스페이서(330)는 SOG(Spin On Glass) 공정 또는 화학 기상 증착(CVD) 공정을 통해 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 화학 기상 증착은 예를 들어, 대기압 화학 기상 증착(AP-CVD) 공정, 저기압 화학 기상 증착(LP-CVD) 공정, 플라즈마 화학 기상 증착(PE-CVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 포함할 수 있다.
도 18을 참조하면, 프리 스페이서(300) 및 제2 식각 정지막(312)을 부분적으로 식각하여, 제1 상부 트렌치(342t)의 측벽을 따라 연장되는 제1 스페이서(331)와 제2 상부 트렌치(352t)의 측벽을 따라 연장되는 제2 스페이서(332)가 형성될 수 있다. 또한 제2 층간 절연막(320)의 상부와 제1 식각 정지막(311)의 상면이 노출될 수 있다.
상기 식각 공정은 예를 들어, 상부 모서리 라운딩 공정을 수반할 수 있다. 이에 따라 제2 층간 절연막(320)의 상부의 일부가 식각되어 제2 층간 절연막(320)의 상부 측벽은 라운드질 수 있다. 몇몇 실시예에 따라 제1 스페이서(331) 및/또는 제2 스페이서(332)의 상면도 같이 라운드질 수 있다.
도 19를 참조하면, 노출된 제1 식각 정지막(150)에 대해 세정 공정을 수행하여 제1 하부 트렌치(341t) 및 제2 하부 트렌치(352t)가 형성될 수 있다. 제1 하부 트렌치(341t) 및 제2 하부 트렌치(352t)는 비아(245) 및/또는 제1 층간 절연막(220)을 노출시킬 수 있다.
예를 들어, 상기 세정 공정은 불산(HF)을 포함하는 용액을 사용하여 수행될 수 있다.
제1 스페이서(331) 및 제2 스페이서(332)가 제3 식각 정지막(313)을 커버하므로, 제3 식각 정지막(313)은 제1 방향(DR1)으로 상기 세정 공정에 의해 제거되지 않을 수 있다. 따라서 제3 식각 정지막(313)의 제1 방향(DR1)으로의 식각에 의한 제1 배선(340)과 제2 배선(350) 간의 전기적 쇼트가 방지될 수 있다.
이 때, 도시된 바와 달리, 상기 세정 공정에 의해 도 4와 같이, 제1 하부 트렌치(341t) 및 제2 하부 트렌치(351t)에 의해 노출된 제1 식각 정지막(311)이 제1 방향(DR1)으로 일부 제거될 수 있다. 이에 따라 제1 식각 정지막(311) 내 제1 하부 트렌치(341t)의 측벽 및 제2 하부 트렌치(351t)의 측벽은 제1 식각 정지막(311)을 향해 볼록할 수 있다. 제1 식각 정지막(311)을 향해 볼록한 제1 하부 트렌치(341t) 및 제2 하부 트렌치(351t)는 추후 형성되는 프리 배리어막(341p)에 의해 채워질 수 있다.
몇몇 실시예에 따라, 상기 세정 공정에 의해 제1 트렌치(340t)의 측벽 상에서 제1 스페이서(331)의 두께(T1)와 제2 트렌치(350t)의 측벽 상에서 제2 스페이서(332)의 두께(T2)는 실질적으로 일정할 수 있다.
또한 몇몇 실시예에 따라, 제1 트렌치(340t)의 측벽 상에서 제1 스페이서(331)의 두께(T1)는 제2 트렌치(350t)의 측벽 상에서 제2 스페이서(332)의 두께(T2)와 실질적으로 동일할 수 있다.
도 20을 참조하면, 프리 배리어막(341p) 및 프리 필링막(342p)이 형성될 수 있다.
제2 층간 절연막(320)의 상면, 제1 스페이서(331)의 측벽, 제1 하부 트렌치(342t)의 측벽과 바닥면, 제2 스페이서(332)의 측벽 및 제2 하부 트렌치(352t)의 측벽과 바닥면을 따라 프리 배리어막(341p)이 형성될 수 있다. 예를 들어, 프리 배리어막(341p)은 제2 층간 절연막(320)의 상면, 제1 스페이서(331)의 측벽, 제1 하부 트렌치(342t)의 측벽과 바닥면, 제2 스페이서(332)의 측벽 및 제2 하부 트렌치(352t)의 측벽과 바닥면을 따라 일정한 두께로 컨포멀하게(conformally) 형성될 수 있다.
프리 배리어막(341p) 상에 프리 필링막(342p)이 형성될 수 있다. 프리 필링막(342p)은 제1 트렌치(340t) 및 제2 트렌치(350t)를 채울 수 있고 제2 층간 절연막(320)을 덮을 수 있다.
예를 들어, 프리 필링막(342p)은 프리 배리어막(341p) 상에 시드막(도시되지 않음)을 형성한 후, 전기 도금법을 수행하여 형성될 수 있다.
몇몇 실시예에 따라, 프리 필링막(342p)을 형성하기 이전에, 프리 배리어막(341p) 상에 라이너(liner)(도시되지 않음)가 더 형성될 수도 있다. 상기 라이너는 예를 들어, 코발트, 루테늄 등을 포함할 수 있다.
도 2를 참조하면, 제2 층간 절연막(320)의 상면이 노출될 때까지 프리 배리어막(341p) 및 프리 필링막(342p)을 평탄화하여, 제1 트렌치(340t)를 채우는 제1 배선(340)과 제2 트렌치(350t)를 채우는 제2 배선(350)을 형성할 수 있다. 몇몇 실시예에 따라, 상기 평탄화 공정 시 제2 층간 절연막(320)과 함께 제1 스페이서(331)의 상부 및 제2 스페이서(332)의 상부가 제거될 수 있다.
예를 들어, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
제2 층간 절연막(320) 상에 프리 스페이서(300)를 형성하지 않고 제2 층간 절연막(320)에 대한 상부 모서리 라운딩 공정을 수행하는 경우, 제2 층간 절연막(320)에 손상(damage)이 발생할 수 있다. 이에 따라 배선(340, 350)간의 기생 커패시턴스가 발생될 수 있고, RC 지연이 발생될 수 있다.
하지만, 몇몇 실시예에 따른 반도체 장치의 제조 방법에서, 제2 층간 절연막(320)에 대한 상부 모서리 라운딩 공정은, 제2 층간 절연막(320) 상에 프리 스페이서(300)가 형성된 후 수행될 수 있다. 이에 따라 제2 층간 절연막(320)의 손상을 방지할 수 있어 배선(340, 350)간의 기생 커패시턴스가 감소될 수 있고, RC 지연을 감소시킬 수 있다.
도 21 내지 도 23은 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 참고적으로 도 21 내지 도 23은 도 1의 A-A를 따라 절단한 단면도이며, 도 1의 하부 배선(140)이 생략된 도면이다. 도 21 내지 도 23은 각각 도 17 이후의 도면들이다.
도 21을 참조하면, 제1 상부 트렌치(342t)의 측벽 상에 배치되는 제1 스페이서(331)와 제2 상부 트렌치(352t)의 측벽 상에 배치되는 제2 스페이서(332)에 의해, 상부 모서리 라운딩 공정에서, 제2 층간 절연막(320)의 상부 측벽이 식각되지 않을 수 있다. 이에 따라 상부 모서리 라운딩 공정에서, 제1 스페이서(331)와 제2 스페이서(332)의 상면은 라운드지나, 제2 층간 절연막(320)의 상부 측벽은 라운드지지 않을 수 있다.
도 22를 참조하면, 도 17에서 몇몇 실시예에 따라, 제1 상부 트렌치(342t)의 측벽과 바닥면은 제2 상부 트렌치(352t)의 측벽과 바닥면보다 더 적은 플라즈마 처리가 수행되므로, 제1 상부 트렌치(342t)의 측벽에 형성된 프리 스페이서(330)의 두께(T12)는 제2 상부 트렌치(352t)의 측벽에 형성된 프리 스페이서(330)의 두께(T22)보다 클 수 있다. 따라서 제1 트렌치(331t)의 측벽 상의 제1 스페이서(331)의 두께(T1)는 제2 트렌치(332t)의 측벽 상의 제2 스페이서(332)의 두께(T2)보다 클 수 있다.
도 23을 참조하면, 도 17에서 몇몇 실시예에 따라, 제1 상부 트렌치(342t) 및 제2 상부 트렌치(352t)의 형상으로 인해, 제1 상부 트렌치(342t)의 측벽과 제2 상부 트렌치(352t)의 측벽은 제1 층간 절연막(220)과 가까워질수록 더 적은 플라즈마 처리가 수행될 수 있다. 제1 트렌치(331t)의 측벽에 형성된 프리 스페이서(330)의 두께(T11)와 제2 트렌치(332t)의 측벽에 형성된 프리 스페이서(330)의 두께(T13)는 제1 층간 절연막(220)과 가까워질수록 클 수 있다. 따라서 제1 트렌치(340t)의 측벽 상에서 제1 스페이서(331)의 두께(T1)와 제2 트렌치(350t)의 측벽 상에서 제2 스페이서(332)의 두께(T2)는 제3 방향(DR3)으로 갈수록 증가할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
140: 하부 배선 220, 320: 제1 및 제2 층간 절연막
231: 비아 스페이서 245: 비아
310: 식각 정지막 331, 332: 제1 및 제2 스페이서
340: 제1 배선 350: 제2 배선

Claims (20)

  1. 기판 상에 배치된 식각 정지막;
    상기 식각 정지막 상의 층간 절연막;
    제1 방향으로 이격되어 상기 식각 정지막 및 상기 층간 절연막을 관통하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 트렌치 및 제2 트렌치;
    상기 제1 트렌치의 측벽에 의해 노출된 상기 층간 절연막을 덮는 제1 스페이서;
    상기 제2 트렌치의 측벽에 의해 노출된 상기 층간 절연막을 덮는 제2 스페이서;
    상기 제1 스페이서의 측벽 및 상기 제1 스페이서에 의해 노출된 상기 제1 트렌치의 측벽과 바닥면을 따라 연장되는 제1 배리어층;
    상기 제1 배리어층 상에, 상기 제1 트렌치를 채우는 제1 필링막;
    상기 제2 스페이서의 측벽 및 상기 제2 스페이서에 의해 노출된 상기 제2 트렌치의 측벽과 바닥면을 따라 연장되는 제2 배리어층; 및
    상기 제2 배리어층 상에, 상기 제2 트렌치를 채우는 제2 필링막을 포함하고,
    상기 제1 방향에서, 상기 제1 트렌치의 폭과 상기 제2 트렌치의 폭은 다르고,
    상기 기판으로부터 제1 높이 지점에서, 상기 제1 트렌치의 측벽 상의 상기 제1 스페이서의 두께는 상기 제2 트렌치의 측벽 상의 상기 제2 스페이서의 두께와 다른 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 방향에서, 상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 작고,
    상기 기판으로부터 제1 높이 지점에서, 상기 제1 트렌치의 측벽 상의 상기 제1 스페이서의 두께는 상기 제2 트렌치의 측벽 상의 상기 제2 스페이서의 두께보다 큰 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 트렌치의 측벽 상의 상기 제1 스페이서의 두께 및 상기 제2 트렌치의 측벽 상의 상기 제2 스페이서의 두께는, 상기 기판으로부터 멀어질수록 감소하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 식각 정지막은, 상기 기판 상에 차례로 적층된 제1 식각 정지막, 제2 식각 정지막 및 제3 식각 정지막을 포함하고,
    상기 제1 식각 정지막은, 상기 제3 식각 정지막과 동일한 물질을 포함하고 상기 제2 식각 정지막과 다른 물질을 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 스페이서 및 상기 제2 스페이서는 실리콘 산화물을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 스페이서 및 상기 제2 스페이서 중 적어도 하나는 복수의 스페이서막으로 구성되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 트렌치의 측벽과 상기 제1 스페이서 사이, 및 상기 제2 트렌치의 측벽과 상기 제2 스페이서 사이에 배치되고, 억제제를 포함하는 분리층을 더 포함하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 스페이서의 상부 측벽 및 상기 제2 스페이서의 상부 측벽은 라운드진 반도체 장치.
  9. 제 1항에 있어서,
    상기 층간 절연막의 상부 측벽은 라운드진 반도체 장치.
  10. 기판 상에 배치된 식각 정지막;
    상기 식각 정지막 상의 층간 절연막;
    상기 층간 절연막 및 상기 식각 정지막의 일부를 관통하는 상부 트렌치와, 상기 상부 트렌치와 연결되어 상기 식각 정지막의 나머지를 관통하는 하부 트렌치를 포함하는 트렌치;
    상기 상부 트렌치의 측벽을 따라 연장되되 상기 하부 트렌치의 측벽을 따라 연장되지 않는 스페이서; 및
    상기 스페이서 상에, 상기 트렌치를 채우는 배선을 포함하는 반도체 장치.
  11. 제 10항에 있어서,
    상기 식각 정지막은, 상기 기판 상에 차례로 적층된 제1 식각 정지막, 제2 식각 정지막 및 제3 식각 정지막을 포함하고,
    상기 상부 트렌치는 상기 제3 식각 정지막을 관통하고,
    상기 하부 트렌치는 상기 제2 식각 정지막 및 상기 제1 식각 정지막을 관통하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제3 식각 정지막 내 상기 상부 트렌치의 측벽은, 상기 제1 식각 정지막을 향해 볼록하고,
    상기 스페이서는, 상기 제3 식각 정지막 내 상기 상부 트렌치를 채우는 반도체 장치.
  13. 제 10항에 있어서,
    상기 상부 트렌치의 폭은 상기 하부 트렌치의 폭보다 큰 반도체 장치.
  14. 제 10항에 있어서,
    상기 트렌치는,
    제1 방향으로 이격되어 상기 제1 방향에서 서로 다른 폭을 갖고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 트렌치와 제2 트렌치를 포함하고,
    상기 배선은,
    상기 제1 트렌치를 채우는 제1 배선과,
    상기 제2 트렌치를 채우는 제2 배선을 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 스페이서는,
    상기 제1 트렌치의 측벽 상에 배치되는 제1 스페이서와,
    상기 제2 트렌치의 측벽 상에 배치되는 제2 스페이서를 포함하고,
    상기 제1 방향에서, 상기 제1 스페이서의 두께는 상기 제2 스페이서의 두께와 다른 반도체 장치.
  16. 제 14항에 있어서,
    상기 스페이서는,
    상기 제1 트렌치의 측벽 상에 배치되는 제1 스페이서와,
    상기 제2 트렌치의 측벽 상에 배치되는 제2 스페이서를 포함하고,
    상기 제1 방향에서, 상기 제1 스페이서의 두께는 상기 제2 스페이서의 두께와 동일한 반도체 장치.
  17. 제 10항에 있어서,
    상기 스페이서는,
    상기 트렌치의 측벽을 따라 연장되는 제1 스페이서막과,
    상기 제1 스페이서막과 상기 배선 사이에 배치되는 제2 스페이서막을 포함하는 반도체 장치.
  18. 제 10항에 있어서,
    상기 상부 트렌치의 측벽 상에서 상기 스페이서의 두께는, 상기 기판으로부터 멀어질수록 감소하는 반도체 장치.
  19. 제 10항에 있어서,
    상기 층간 절연막과 상기 스페이서 사이에 배치되고 억제제를 포함하는 분리층을 더 포함하는 반도체 장치.
  20. 기판 상에 차례로 적층된 제1 식각 정지막, 제2 식각 정지막 및 제3 식각 정지막;
    상기 제3 식각 정지막 상의 층간 절연막;
    상기 층간 절연막 및 상기 제1 내지 제3 식각 정지막을 관통하고, 제1 방향으로 이격되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 트렌치 및 제2 트렌치;
    상기 제1 트렌치의 측벽에 의해 노출된 상기 층간 절연막 및 상기 제3 식각 정지막을 덮는 제1 스페이서;
    상기 제2 트렌치의 측벽에 의해 노출된 상기 층간 절연막 및 상기 제3 식각 정지막을 덮는 제2 스페이서;
    상기 제1 스페이서의 측벽 및 상기 제1 스페이서에 의해 노출된 상기 제1 트렌치의 측벽과 바닥면을 따라 연장되는 제1 배리어층;
    상기 제1 배리어층 상에, 상기 제1 트렌치를 채우는 제1 필링막;
    상기 제2 스페이서의 측벽 및 상기 제2 스페이서에 의해 노출된 상기 제2 트렌치의 측벽과 바닥면을 따라 연장되는 제2 배리어층;
    상기 제2 배리어층 상에, 상기 제2 트렌치를 채우는 제2 필링막; 및
    상기 제1 트렌치의 측벽과 상기 제1 스페이서 사이, 및 상기 제2 트렌치의 측벽과 상기 제2 스페이서 사이에 배치되는 분리층을 포함하고,
    상기 제1 방향에서, 상기 제1 및 상기 제2 식각 정지막을 관통하는 상기 제1 및 제2 트렌치의 폭은 상기 제3 식각 정지막 및 상기 층간 절연막을 관통하는 상기 제1 및 제2 트렌치의 폭보다 작고,
    상기 제1 방향에서, 상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭 보다 작고,
    상기 기판으로부터 제1 높이 지점에서, 상기 제1 트렌치의 측벽 상의 상기 제1 스페이서의 두께는 상기 제2 트렌치의 측벽 상의 상기 제2 스페이서의 두께보다 큰 반도체 장치.
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