KR20230003998A - 반도체 장치 제조방법 - Google Patents

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KR20230003998A
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Abstract

본 발명의 실시예들은 금속배선의 매립문제를 해결하고 금속배선 간 기생 캐패시턴스 증가를 방지할 수 있는 반도체 장치 제조 방법을 제공한다. 본 실시예에 따른 반도체 장치 제조 방법은 기판 기판 상부에 절연층을 형성하는 단계; 상기 절연층에 홀 형상의 파셜비아(partial Via)를 형성하는 단계; 상기 절연층에 상기 파셜비아와 일부가 오버랩되고 상기 파셜비아의 선폭보다 큰 선폭을 갖는 라인 형상의 트렌치를 형성하는 단계; 상기 파셜비아의 선폭보다 작은 선폭을 갖고 상기 파셜비아 저면의 절연층을 관통하는 홀 형상의 비아를 형성하는 단계; 및 상기 비아, 파셜비아 및 트렌치에 도전물질을 갭필하는 단계를 포함하고, 상기 트렌치의 저면은 상기 파셜비아의 저면보다 높은 레벨에 위치할 수 있다.

Description

반도체 장치 제조방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 상세하게는 금속배선을 포함하는 반도체 장치 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 금속배선의 폭 및 콘택 면적이 감소하여 콘택 저항을 비롯한 금속배선의 저항이 점차 증가하며, 금속배선 및 콘택 플러그 간의 간격이 좁아짐에 따라 금속배선 사이의 절연층으로 인해 유발되는 기생 캐패시턴스가 증가하는 문제점이 있다.
본 발명의 실시예들은 금속배선의 매립문제를 해결하고 금속배선 간 기생 캐패시턴스 증가를 방지할 수 있는 반도체 장치 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치 제조 방법은 기판 기판 상부에 절연층을 형성하는 단계; 상기 절연층에 홀 형상의 파셜비아(partial Via)를 형성하는 단계; 상기 절연층에 상기 파셜비아와 일부가 오버랩되고 상기 파셜비아의 선폭보다 큰 선폭을 갖는 라인 형상의 트렌치를 형성하는 단계; 상기 파셜비아의 선폭보다 작은 선폭을 갖고 상기 파셜비아 저면의 절연층을 관통하는 홀 형상의 비아를 형성하는 단계; 및 상기 비아, 파셜비아 및 트렌치에 도전물질을 갭필하는 단계를 포함하고, 상기 트렌치의 저면은 상기 파셜비아의 저면보다 높은 레벨에 위치할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법의 다른 일 예는 기판 상부에 절연층을 형성하는 단계; 상기 절연층에 일방향으로 연장된 라인 형상의 트렌치를 형성하는 단계; 상기 트렌치 저면의 절연층에 상기 트렌치의 일부와 오버랩되고 상기 트렌치의 선폭보다 작은 선폭의 홀 형상을 갖는 파셜비아(partial Via)를 형성하는 단계; 상기 파셜비아 저면의 절연층을 관통하고 상기 파셜비아의 선폭보다 작은 선폭의 홀 형상을 갖는 비아를 형성하는 단계; 및 상기 비아, 파셜비아 및 트렌치에 도전물질을 갭필하는 단계를 포함할 수 있다.
본 실시예에 따른 반도체 장치 제조 방법의 또 다른 일 예는 기판 상부에 절연층을 형성하는 단계; 상기 절연층에 일방향으로 연장된 라인 형상의 트렌치를 형성하는 단계; 상기 트렌치 저면의 절연층을 관통하고 상기 트렌치의 선폭보다 작은 선폭을 갖는 홀 형상의 비아를 형성하는 단계; 상기 비아의 상부 선폭을 증가시켜 파셜비아를 형성하는 단계; 및 상기 비아, 파셜비아 및 트렌치에 도전물질을 갭필하는 단계를 포함할 수 있다.
본 기술은 선폭이 다른 더블 비아를 적용하여 금속배선 매립을 개선함으로써 반도체 장치의 신뢰성을 개선하는 효과가 있다.
도 1 및 2는 본 실시예들에 따른 금속배선 구조를 설명하기 위한 사시도이다.
도 3a 내지 도 3g는 도 1에 대한 반도체 장치 제조 방법의 일 실시예를 도시한 단면도이다.
도 4a 내지 도 4g는 도 1에 대한 반도체 장치 제조 방법의 다른 실시예를 도시한 단면도이다.
도 5a 내지 도 5g는 도 2에 대한 반도체 장치 제조 방법의 일 실시예를 도시한 단면도이다.
도6a 내지 도 6g는 도 2에 대한 반도체 장치 제조 방법의 다른 실시예를 도시한 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1 및 2는 본 실시예들에 따른 금속배선 구조를 설명하기 위한 사시도이다.
도 1을 참조하면, 금속배선(ML)은 서로 다른 선폭을 갖는 비아 및 파셜비아(V1, V2)로 구성된 더블 비아(double Via)를 포함할 수 있다. 금속배선을 위한 도전물질은 예를 들어, 구리(Cu)를 포함할 수 있다. 금속배선(ML)은 라인 형상(line shape)을 포함할 수 있다. 금속배선(ML)은 일 방향으로 연장되는 라인 형상을 포함할 수 있다. 다른 실시예에서, 금속배선(ML)은 필요에 따라 나선형 또는 지그재그형 등으로 형성될 수 있다. 금속배선(ML)의 선폭은 비아(V1)의 선폭보다 클 수 있다. 금속배선(ML)의 선폭은 파셜비아(V2)의 선폭과 동일하거나, 파셜비아(V2)의 선폭보다 클 수 있다. 본 실시예에서, 금속배선(ML)의 선폭은 비아 및 파셜비아(V1, V2)의 선폭보다 크고, 파셜비아(V2)의 선폭은 비아(V1)의 선폭보다 클 수 있다.
비아 및 파셜비아(V1, V2)는 금속배선과 하부층(미도시)을 연결하기 위한 콘택(contact)으로, 금속배선의 일부와 오버랩될 수 있다. 비아 및 파셜비아(V1, V2)의 적층구조는 이웃하는 비아 및 파셜비아(V1, V2)의 적층구조들과 서로 이격 배치되는 섬 형상(Island shape)을 가질 수 있다. 파셜비아(V2)의 상면은 금속배선의 저면에 접촉하고, 비아(V1)의 저면은 하부층의 상면에 접촉할 수 있다. 비아 및 파셜비아(V1, V2)에 의해 금속배선은 하부층에 전기적으로 연결될 수 있다. 비아(V1)와 파셜비아(V2)는 서로 다른 선폭을 가질 수 있다. 비아(V1)의 선폭은 파셜비아(V2)의 선폭보다 작을 수 있다. 비아 및 파셜비아(V1, V2) 각각은 원기둥 형상일 수 있다. 다른 실시예에서, 비아 및 파셜비아(V1, V2)는 사각기둥 형상과 같은 다각형 기둥 형상일 수도 있다.
본 실시예는, 비아(V1), 파셜비아(V2) 및 금속배선(ML)으로 올라갈수록 선폭이 점차 증가하는 계단식 구조를 포함할 수 있다. 즉, 비아(V1)와 금속배선(ML) 사이에 비아(V1)의 선폭보다 크고, 금속배선(ML)의 선폭보다 작은 파셜비아(V2)를 적용하므로써, 비아의 종횡비(Aspect ratio)를 감소시키고, 비아와 금속배선 간의 접촉면적을 증가시킬 수 있다. 이에 따라, 금속배선을 위한 도전물질 매립시 갭필 마진(gap fill margin)을 확보하여, 보이드(void) 발생 문제를 개선할 수 있다. 또한, 비아와 금속배선 간의 오버랩 마진을 확보할 수 있다.
더욱이, 본 실시예는 금속배선(ML) 하부에 비아 및 파셜비아(V1, V2)를 포함하는 더블 비아를 적용하므로써, 상하부 금속배선(ML) 간의 간격을 증가시킬 수 있다. 이에 따라, 상하부 금속배선(ML) 간의 기생 캐패시턴스를 개선할 수 있으며, 메모리 동작 특성을 향상시킬 수 있다.
도 2를 참조하면, 금속배선(ML)은 금속배선(ML)에 접하는 파셜비아(V2) 및 상면의 선폭과 저면의 선폭이 상이한 비아(V1)를 포함할 수 있다. 금속배선을 위한 도전물질은 예를 들어, 구리(Cu)를 포함할 수 있다. 금속배선(ML)은 라인 형상(line shape)을 포함할 수 있다. 금속배선(ML)은 일 방향으로 연장되는 라인 형상을 포함할 수 있다. 다른 실시예에서, 금속배선(ML)은 필요에 따라 나선형 또는 지그재그형 등으로 형성될 수 있다. 금속배선(ML)의 선폭은 적어도 비아(V1)의 저면의 선폭보다 클 수 있다. 금속배선(ML)의 선폭은 파셜비아(V2)의 선폭과 동일하거나, 파셜비아(V2)의 선폭보다 클 수 있다. 본 실시예에서, 금속배선(ML)의 선폭은 비아 및 파셜비아(V1, V2)의 선폭보다 클 수 있다.
비아 및 파셜비아(V1, V2)는 금속배선과 하부층(미도시)을 연결하기 위한 콘택(contact)으로, 금속배선의 일부와 오버랩될 수 있다. 비아 및 파셜비아(V1, V2)의 적층구조는 이웃하는 비아 및 파셜비아(V1, V2)의 적층구조들과 서로 이격 배치되는 섬 형상(Island shape)을 가질 수 있다. 파셜비아(V2)의 상면은 금속배선의 저면에 접촉하고, 비아(V1)의 저면은 하부층의 상면에 접촉할 수 있다. 비아 및 파셜비아(V1, V2)에 의해 금속배선이 하부층에 전기적으로 연결될 수 있다. 비아(V1)와 파셜비아(V2)는 서로 다른 선폭을 가질 수 있다. 비아(V1)는 상면의 선폭과 저면의 선폭이 서로 상이할 수 있다. 비아(V1)의 저면의 선폭은 상면의 선폭보다 작을 수 있다. 비아(V1)의 상면의 선폭은 파셜비아(V2)의 선폭과 동일할 수 있다. 즉, 상부에서 하부로 갈수록 선폭이 감소하는 비아(V1)와 상하부의 선폭이 동일한 파셜비아(V2)는 '와인글래스 형상(wine glass shape)'을 가질 수 있다.
다른 실시예에서, 비아(V1)의 상면의 선폭은 파셜비아(V2)의 선폭보다 작을 수 있다. 비아(V1)는 상면과 저면의 지름이 상이한 원기둥 형상일 수 있다. 파셜비아(V1, V2)는 원기둥 형상일 수 있다. 다른 실시예에서, 비아 및 파셜비아(V1, V2)는 사각기둥 형상일 수도 있다. 다른 실시예에서, 비아(V1)는 상면과 저면의 선폭이 동일한 원기둥 형상이고, 파셜비아(V2)는 상면과 저면의 선폭이 상이한 원기둥 형상을 포함할 수도 있다. 파셜비아(V2)의 저면의 선폭은 비아(V1)의 선폭과 동일하거나, 비아(V1)의 선폭보다 클 수 있으며, 제2비아(V2)의 상면의 선폭은 제2비아(V2)의 저면의 선폭보다 클 수 있다. 파셜비아(V2)의 상면의 선폭은 금속배선(ML)의 선폭과 동일하거나, 금속배선(ML)의 선폭보다 작을 수 있다. 또 다른 실시예에서, 비아 및 파셜비아(V1, V2) 모두 상면의 선폭과 저면의 선폭이 상이한 원기둥 형상을 포함할 수도 있다. 본 실시예는 이에 한정되지 않으며, 비아(V1)로부터 금속배선(ML)으로 올라갈수록 선폭이 점진적으로 증가되는 모든 구조를 포함할 수 있다.
본 실시예는, 비아(V1), 파셜비아(V2) 및 금속배선(ML)으로 올라갈수록 선폭이 점차 증가될 수 있다. 즉, 비아(V1)와 금속배선(ML) 사이에 비아(V1)의 저면의 선폭보다 크고, 금속배선(ML)의 선폭보다 작은 파셜비아(V2)를 적용하므로써, 비아의 종횡비(Aspect ratio)를 감소시키고, 비아와 금속배선 간의 접촉면적을 증가시킬 수 있다. 이에 따라, 금속배선을 위한 도전물질 매립시 갭필 마진(gap fill margin)을 확보하여, 보이드(void) 발생 문제를 개선할 수 있다. 또한, 비아와 금속배선 간의 오버랩 마진을 확보할 수 있다.
더욱이, 본 실시예는 금속배선(ML) 하부에 비아 및 파셜비아(V1, V2)를 포함하는 더블 비아를 적용하므로써, 상하부 금속배선(ML) 간의 간격을 증가시킬 수 있다. 이에 따라, 상하부 금속배선(ML) 간의 기생 캐패시턴스를 개선할 수 있으며, 메모리 동작 특성을 향상시킬 수 있다.
도 3a 내지 도 3g는 도 1에 대한 반도체 장치 제조 방법의 일 실시예를 도시한 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이, 반도체 기판(11) 상부에 제1금속배선(13)이 매립된 제1절연층(12)이 형성될 수 있다.
반도체 기판(11)은 게이트, 비트라인 및 캐패시터 등의 하부 구조물(미도시)이 형성된 반도체 기판일 수 있다. 반도체 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 반도체 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 반도체 기판(11)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대, GaAs와 같은 화합물 반도체 기판을 포함할 수도 있다. 반도체 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
제1절연층(12)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
제1금속배선(13)은 도전물질을 포함할 수 있다. 제1금속배선(13)은 금속물질을 포함할 수 있다. 제1금속배선(13)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
이어서, 제1금속배선(13)을 포함하는 제1절연층(12) 상에 식각정지층(14)이 형성될 수 있다. 식각정지층(14)은 제1금속배선(13)의 확산을 방지하기 위한 배리어 역할도 할 수 있다. 식각정지층(14)은 실리콘질화물 또는 실리콘카본을 포함할 수 있다.
이어서, 식각정지층(14) 상에 제2절연층(15)을 형성할 수 있다. 제2절연층(15)의 두께는 식각정지층(14)의 두께보다 클 수 있다. 제2절연층(15)은 저유전 상수를 갖는 절연물질(low-k dielectric material)일 수 있다. 제2절연층(15)은 실리콘 산화물(SiO2)에 비해 더 낮은 유전상수를 갖는 유전물질, 바람직하게는 유전상수가 3.5 이하의 값을 가진 물질일 수 있다. 제2절연층(15)은 탄소를 함유하는 저유전물질을 포함할 수 있다. 제2절연층(15)은 탄소 및 수소를 함유하는 실리콘산화물을 포함할 수 있다. 제2절연층(15)은 예를 들어, SiCOH일 수 있다. SiCOH는 Si-C-O-H의 혼합물로서, 막 내에 전기적 분극성이 작은 원자인 수소(H)나 탄소(C)를 많이 함유할수록 유전상수가 낮아지는 특징을 갖는 물질이다.
이어서, 제2절연층(15) 상에 제1 및 제2하드마스크(16, 17)를 형성할 수 있다. 제1 및 제2하드마스크(16, 17)는 제2절연층(15)과 식각선택비를 갖는 물질을 포함할 수 있다. 제1 및 제2하드마스크(16, 17)는 쉽게 제거 가능한 물질을 포함할 수 있다. 제1 및 제2하드마스크(16, 17)는 서로 다른 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 제1하드마스크(16)는 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있고, 제2하드마스크(16)는 SOC(Spin On Carbon)를 포함할 수 있다. 제1 및 제2하드마스크(16, 17)은 서로 다른 두께를 포함할 수 있다. 제1하드마스크(16)의 두께는 제2절연층(15) 및 제2하드마스크(17)의 두께보다 작을 수 있다.
이어서, 제2하드마스크(17) 상에 제1반사방지층(18) 및 제1비아마스크(VM1)를 형성할 수 있다. 제1반사방지층(18)은 제1 및 제2하드마스크(17)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제1반사방지층(18)은 실리콘산질화물(SiON)을 포함할 수 있다. 제1비아마스크(VM1)는 파셜비아(partial Via)가 형성될 영역을 정의하며, 홀 형상(hole shape)으로 패터닝될 수 있다.
이어서, 제2절연층(15)에 파셜비아(VO1)를 형성할 수 있다. 파셜비아(VO1)는 배선과 배선 사이를 연결하기 위한 콘택 연결 부분에만 선택적으로 형성될 수 있다. 파셜비아(VO1)는 제2절연층(15)을 일정 깊이 식각하여 형성할 수 있다. 파셜비아(VO1)는 제1비아마스크(VM1)에 의해 제1반사방지층(18), 제2하드마스크(17) 및 제1하드마스크(16)를 차례로 식각한 후, 식각된 제2 및 제1하드마스크(17, 16)를 식각배리어로 제2절연층(15)을 일정 깊이 식각하는 일련의 공정을 통해 형성될 수 있다. 제1비아마스크(VM1) 및 제1반사방지층(18)은 제1 및 제2하드마스크(16, 17)를 식각한 후 제거되거나, 파셜비아(VO1)가 형성된 후 제거될 수 있다. 제2하드마스크(17)는 파셜비아(VO1)가 형성된 후 제거될 수 있다.
도 3c 및 도 3d에 도시된 바와 같이, 파셜비아(VO1) 및 제1하드마스크(16) 상에 제3하드마스크(19), 제2반사방지층(20) 및 트렌치마스크(TM)를 차례로 형성할 수 있다. 제3하드마스크(19)는 제2하드마스크(17, 도 3a 참조)와 동일한 물질을 포함할 수 있다. 제3하드마스크(19)는 SOC(Spin On Carbon)를 포함할 수 있다. 제3하드마스크(19)의 두께는 제1하드마스크(16)의 두께보다 클 수 있다.
제2반사방지층(20)은 제3하드마스크(19)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제2반사방지층(20)은 실리콘산질화물(SiON)을 포함할 수 있다. 제1비아마스크(VM1)는 포토레지스트(photo resist)를 포함할 수 있다. 트렌치마스크(TM)는 금속배선이 형성될 영역을 정의하며, 일방향으로 연장하는 라인 형상으로 패터닝될 수 있다. 트렌치마스크(TM)에 의해 정의된 영역은 파셜비아(VO1)에 일부 오버랩될 수 있다. 트렌치마스크(TM)에 의해 정의된 영역의 선폭은 파셜비아(VO1)의 선폭보다 크게 조절될 수 있으나, 이에 한정되는 것은 아니다.
이어서, 제2절연층(15)에 복수의 트렌치(TO)가 형성될 수 있다. 트렌치(TO)들은 제2금속배선이 형성되는 영역으로, 일부 트렌치(TO)들은 파셜비아(VO1)와 오버랩될 수 있다. 트렌치(TO)들의 저면은 파셜비아(VO1)의 저면보다 높은 레벨에 위치할 수 있다. 즉, 트렌치(TO)의 깊이는 파셜비아(VO1)의 깊이보다 낮게 조절될 수 있다.
트렌치(TO)들은 트렌치마스크(TM)에 의해 제2반사방지층(20) 및 제3하드마스크(19)를 차례로 식각한 후, 식각된 제3하드마스크(19)를 식각배리어로 파셜비아(VO1)의 저면보다 높은 저면을 갖도록 제2절연층(15)을 일정 깊이 식각하는 일련의 공정을 통해 형성될 수 있다. 트렌치마스크(TM) 및 제2반사방지층(20)은 제3하드마스크(19)를 식각한 후 제거되거나, 트렌치(TO)들이 형성된 후 제거될 수 있다. 제3하드마스크(19)는 트렌치(TO)들이 형성된 후 제거될 수 있다.
도 3e 및 도 3f에 도시된 바와 같이, 파셜비아(VO1), 트렌치(TO) 및 제1하드마스크(16) 상에 제4하드마스크(21), 제3반사방지층(22) 및 제2비아마스크(VM2)를 차례로 형성할 수 있다. 제4하드마스크(21)는 제2하드마스크(17, 도 3a 참조)와 동일한 물질을 포함할 수 있다. 제4하드마스크(21)는 SOC(Spin On Carbon)를 포함할 수 있다. 제4하드마스크(21)의 두께는 제1하드마스크(16)의 두께보다 클 수 있다.
제3반사방지층(22)은 제4하드마스크(21)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제3반사방지층(22)은 실리콘산질화물(SiON)을 포함할 수 있다. 제2비아마스크(VM2)는 포토레지스트(photo resist)를 포함할 수 있다. 제2비아마스크(VM2)는 비아(Via)가 형성될 영역을 정의하며, 홀 형상(hole shape)으로 패터닝될 수 있다. 제2비아마스크(VM2)에 의해 정의된 영역은 파셜비아(VO1)에 오버랩될 수 있다. 제2비아마스크(VM2)에 의해 정의된 영역의 선폭은 파셜비아(VO1)의 선폭보다 작을 수 있다.
이어서, 파셜비아(VO1) 저면에 제1금속배선(13)의 상면을 노출시키는 비아(VO2)를 형성할 수 있다. 비아(VO2)는 파셜비아(VO1)와 함께 배선과 배선 사이를 연결하기 위한 콘택 역할을 할 수 있다. 비아(VO2)는 파셜비아(VO1)의 저면에만 형성될 수 있다. 비아(VO2)는 파셜비아(VO1)의 선폭보다 작은 선폭으로 형성될 수 있다.
비아(VO2)는 제2비아마스크(VM2)에 의해 제3반사방지층(22) 및 제4하드마스크(21)를 차례로 식각한 후, 식각된 제4하드마스크(21)를 식각배리어로 파셜비아(VO1) 저면의 제2절연층(15)을 식각하는 일련의 공정을 통해 형성될 수 있다. 제2비아마스크(VM2) 및 제3반사방지층(22)은 제4하드마스크(21)를 식각한 후 제거되거나, 비아(VO2)가 형성된 후 제거될 수 있다. 제4하드마스크(21)는 비아(VO2)가 형성된 후 제거될 수 있다. 비아(VO2)와 파셜비아(VO1)는 '더블 비아(double Via)'라고 지칭될 수 있다. 더블 비아는 금속배선 사이를 연결하는 '금속배선콘택홀'이라고 지칭될 수도 있다.
비아(VO2)의 선폭은 파셜비아(VO1)의 선폭보다 작을 수 있다. 파셜비아(VO1)의 선폭은 트렌치(TO)의 선폭보다 작을 수 있다. 즉, 비아(VO2)부터 트렌치(TO)까지 선폭이 점진적으로 증가하는 계단식 구조일 수 있다.
도 3g에 도시된 바와 같이, 제2금속배선(23)을 형성할 수 있다. 제2금속배선(23)은 비아(VO2), 파셜비아(VO1) 및 트렌치(TO)를 포함하는 제2절연층(15)의 전면에 배리어층(미도시)을 형성하고, 배리어층(미도시) 상에 비아(VO2), 파셜비아(VO1) 및 트렌치(TO)를 매립하는 도전물질을 형성한 후, 제2절연층(15)의 상부면이 노출되도록, 도전물질 및 배리어층을 식각하는 일련의 공정을 통해 형성될 수 있다. 이때, 도전물질 및 배리어층을 식각하는 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch back) 등으로 진행할 수 있다.
배리어층(미도시)은 제2금속배선(23)의 확산방지 역할을 할 수 있다. 배리어층(미도시)은 Ta, TaN, TiN, WN 및 W-Si-N으로 구성되는 그룹 중에서 선택된 적어도 어느 하나의 물질로 형성될 수 있다. 제2금속배선(23)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
도 4a 내지 도 4g는 도 1에 대한 반도체 장치 제조 방법의 다른 실시예를 도시한 단면도이다.
도 4a 및 도 4b에 도시된 바와 같이, 반도체 기판(31) 상부에 제1금속배선(33)이 매립된 제1절연층(32)이 형성될 수 있다.
반도체 기판(31)은 게이트, 비트라인 및 캐패시터 등의 하부 구조물(미도시)이 형성된 반도체 기판일 수 있다. 반도체 기판(31)은 실리콘을 함유하는 물질로 이루어질 수 있다. 반도체 기판(31)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 반도체 기판(31)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대, GaAs와 같은 화합물 반도체 기판을 포함할 수도 있다. 반도체 기판(31)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
제1절연층(32)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
제1금속배선(33)은 도전물질을 포함할 수 있다. 제1금속배선(33)은 금속물질을 포함할 수 있다. 제1금속배선(33)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
이어서, 제1금속배선(33)을 포함하는 제1절연층(32) 상에 식각정지층(34)이 형성될 수 있다. 식각정지층(34)은 제1금속배선(33)의 확산을 방지하기 위한 배리어 역할도 할 수 있다. 식각정지층(34)은 실리콘질화물 또는 실리콘카본을 포함할 수 있다.
이어서, 식각정지층(34) 상에 제2절연층(35)을 형성할 수 있다. 제2절연층(35)의 두께는 식각정지층(34)의 두께보다 클 수 있다. 제2절연층(35)은 저유전 상수를 갖는 절연물질(low-k dielectric material)일 수 있다. 제2절연층(35)은 실리콘 산화물(SiO2)에 비해 더 낮은 유전상수를 갖는 유전물질, 바람직하게는 유전상수가 3.5 이하의 값을 가진 물질일 수 있다. 제2절연층(35)은 탄소를 함유하는 저유전물질을 포함할 수 있다. 제2절연층(35)은 탄소 및 수소를 함유하는 실리콘산화물을 포함할 수 있다. 제2절연층(35)은 예를 들어, SiCOH일 수 있다. SiCOH는 Si-C-O-H의 혼합물로서, 막 내에 전기적 분극성이 작은 원자인 수소(H)나 탄소(C)를 많이 함유할수록 유전상수가 낮아지는 특징을 갖는 물질이다.
이어서, 제2절연층(35) 상에 제1 및 제2하드마스크(36, 37)를 형성할 수 있다. 제1 및 제2하드마스크(36, 37)는 제2절연층(35)과 식각선택비를 갖는 물질을 포함할 수 있다. 제1 및 제2하드마스크(36, 37)는 쉽게 제거 가능한 물질을 포함할 수 있다. 제1 및 제2하드마스크(36, 37)는 서로 다른 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 제1하드마스크(36)는 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있고, 제2하드마스크(36)는 SOC(Spin On Carbon)를 포함할 수 있다. 제1 및 제2하드마스크(36, 37)은 서로 다른 두께를 포함할 수 있다. 제1하드마스크(36)의 두께는 제2절연층(35) 및 제2하드마스크(37)의 두께보다 작을 수 있다.
이어서, 제2하드마스크(37) 상에 제1반사방지층(38) 및 트렌치마스크(TM)를 형성할 수 있다. 제1반사방지층(38)은 제1 및 제2하드마스크(37)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제1반사방지층(38)은 실리콘산질화물(SiON)을 포함할 수 있다. 트렌치마스크(TM)는 포토레지스트(photo resist)를 포함할 수 있다. 트렌치마스크(TM)는 금속배선이 형성될 영역을 정의하며, 일방향으로 연장하는 라인 형상으로 패터닝될 수 있다.
이어서, 제2절연층(35)에 복수의 트렌치(TO)를 형성할 수 있다. 트렌치(TO)들은 제2금속배선이 형성되는 영역으로, 제2절연층(35)을 일정 깊이 식각하여 형성할 수 있다. 트렌치(TO)들은 트렌치마스크(TM)에 의해 제1반사방지층(38), 제2하드마스크(37) 및 제1하드마스크(36)를 차례로 식각한 후, 식각된 제2 및 제1하드마스크(37, 36)를 식각배리어로 제2절연층(35)을 일정 깊이 식각하는 일련의 공정을 통해 형성될 수 있다. 트렌치마스크(TM) 및 제1반사방지층(38)은 제1 및 제2하드마스크(36, 37)를 식각한 후 제거되거나, 트렌치(TO)들이 형성된 후 제거될 수 있다. 제2하드마스크(37)는 트렌치(TO)들이 형성된 후 제거될 수 있다.
도 4c 및 도 4d에 도시된 바와 같이, 트렌치(TO)들 및 제1하드마스크(36) 상에 제3하드마스크(39), 제2반사방지층(40) 및 제1비아마스크(VM1)를 차례로 형성할 수 있다. 제3하드마스크(39)는 제2하드마스크(37, 도 4a 참조)와 동일한 물질을 포함할 수 있다. 제3하드마스크(39)는 SOC(Spin On Carbon)를 포함할 수 있다. 제3하드마스크(39)의 두께는 제1하드마스크(36)의 두께보다 클 수 있다.
제2반사방지층(40)은 제3하드마스크(39)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제2반사방지층(40)은 실리콘산질화물(SiON)을 포함할 수 있다. 제1비아마스크(VM1)는 포토레지스트(photo resist)를 포함할 수 있다. 제1비아마스크(VM1)는 파셜비아(partial Via)가 형성될 영역을 정의하며, 홀 형상(hole shape)으로 패터닝될 수 있다. 제1비아마스크(VM1)에 의해 정의된 영역은 트렌치(TO)의 일부와 오버랩될 수 있다. 제1비아마스크(VM1)에 의해 정의된 영역의 선폭은 트렌치(TO)의 선폭보다 작을 수 있다.
이어서, 트렌치(TO) 저면에 파셜비아(VO1)를 형성할 수 있다. 파셜비아(VO1)는 배선과 배선 사이를 연결하기 위한 콘택 연결 부분에만 선택적으로 형성될 수 있다. 파셜비아(VO1)는 일부 트렌치(TO)의 저면에만 형성될 수 있다. 파셜비아(VO1)는 트렌치(TO)의 선폭보다 작은 선폭을 갖도록 형성될 수 있다. 파셜비아(VO1)는 제1비아마스크(VM1)에 의해 제2반사방지층(40) 및 제3하드마스크(39)를 차례로 식각한 후, 식각된 제3하드마스크(39)를 식각배리어로 트렌치(TO) 저면의 제2절연층(35)을 일정 깊이 식각하는 일련의 공정을 통해 형성될 수 있다. 제1비아마스크(VM1) 및 제2반사방지층(40)은 제3하드마스크(39)를 식각한 후 제거되거나, 파셜비아(VO1)가 형성된 후 제거될 수 있다. 제3하드마스크(39)는 파셜비아(VO1)가 형성된 후 제거될 수 있다.
도 4e 및 도 4f에 도시된 바와 같이, 파셜비아(VO1) 및 제1하드마스크(36) 상에 제4하드마스크(41), 제3반사방지층(42) 및 제2비아마스크(VM2)를 차례로 형성할 수 있다. 제4하드마스크(41)는 제2하드마스크(37, 도 4a 참조)와 동일한 물질을 포함할 수 있다. 제4하드마스크(41)는 SOC(Spin On Carbon)를 포함할 수 있다. 제4하드마스크(41)의 두께는 제1하드마스크(36)의 두께보다 클 수 있다.
제3반사방지층(42)은 제4하드마스크(41)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제3반사방지층(42)은 실리콘산질화물(SiON)을 포함할 수 있다. 제2비아마스크(VM2)는 포토레지스트(photo resist)를 포함할 수 있다. 제2비아마스크(VM2)는 비아(Via)가 형성될 영역을 정의하며, 홀 형상(hole shape)으로 패터닝될 수 있다. 제2비아마스크(VM2)에 의해 정의된 영역은 파셜비아(VO1)에 오버랩될 수 있다. 제2비아마스크(VM2)에 의해 정의된 영역의 선폭은 파셜비아(VO1)의 선폭보다 작을 수 있다.
이어서, 파셜비아(VO1) 저면에 제1금속배선(33)의 상면을 노출시키는 비아(VO2)를 형성할 수 있다. 비아(VO2)는 파셜비아(VO1)와 함께 배선과 배선 사이를 연결하기 위한 콘택 역할을 할 수 있다. 비아(VO2)는 파셜비아(VO1)의 저면에만 형성될 수 있다. 즉, 비아(VO2)는 일부 트렌치(TO)의 저면에만 형성될 수 있다. 비아(VO2)는 파셜비아(VO1)의 선폭보다 작은 선폭을 갖도록 형성될 수 있다. 비아(VO2)는 제2비아마스크(VM2)에 의해 제3반사방지층(42) 및 제4하드마스크(41)를 차례로 식각한 후, 식각된 제4하드마스크(41)를 식각배리어로 파셜비아(VO1) 저면의 제2절연층(35)을 식각하는 일련의 공정을 통해 형성될 수 있다. 제2비아마스크(VM2) 및 제3반사방지층(42)은 제4하드마스크(41)를 식각한 후 제거되거나, 비아(VO2)가 형성된 후 제거될 수 있다. 제4하드마스크(41)는 비아(VO2)가 형성된 후 제거될 수 있다. 비아(VO2)와 파셜비아(VO1)는 '더블 비아(double Via)'라고 지칭될 수 있다. 더블 비아는 금속배선 사이를 연결하는 '금속배선콘택홀'이라고 지칭될 수도 있다.
비아(VO2)의 선폭은 파셜비아(VO1)의 선폭보다 작을 수 있다. 파셜비아(VO1)의 선폭은 트렌치(TO)의 선폭보다 작을 수 있다. 즉, 비아(VO2)부터 트렌치(TO)까지 선폭이 점진적으로 증가하는 계단식 구조일 수 있다.
도 4g에 도시된 바와 같이, 제2금속배선(43)을 형성할 수 있다. 제2금속배선(43)은 비아(VO2), 파셜비아(VO1) 및 트렌치(TO)를 포함하는 제2절연층(35)의 전면에 배리어층(미도시)을 형성하고, 배리어층(미도시) 상에 비아(VO2), 파셜비아(VO1) 및 트렌치(TO)를 매립하는 도전물질을 형성한 후, 제2절연층(35)의 상부면이 노출되도록, 도전물질 및 배리어층을 식각하는 일련의 공정을 통해 형성될 수 있다. 이때, 도전물질 및 배리어층을 식각하는 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch back) 등으로 진행할 수 있다.
배리어층(미도시)은 제2금속배선(43)의 확산방지 역할을 할 수 있다. 배리어층(미도시)은 Ta, TaN, TiN, WN 및 W-Si-N으로 구성되는 그룹 중에서 선택된 적어도 어느 하나의 물질로 형성될 수 있다. 제2금속배선(43)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
본 실시예는, 비아(VO2), 파셜비아(VO1) 및 트렌치(TO)로 올라갈수록 선폭이 점차 증가할 수 있다. 즉, 비아(VO2)와 트렌치(TO) 사이에 비아(VO1)의 선폭보다 크고, 트렌치(TO)의 선폭보다 작은 파셜비아(VO1)를 적용하므로써, 비아의 종횡비(Aspect ratio)가 감소시키고, 비아와 금속배선 간의 접촉면적을 증가시킬 수 있다. 이에 따라, 금속배선(ML)을 위한 도전물질 매립시 갭필 마진(gap fill margin)을 확보하여, 보이드(void) 발생 문제를 개선할 수 있다. 또한, 비아(VO1)와 금속배선(ML) 간의 오버랩 마진을 확보할 수 있다.
더욱이, 본 실시예는 제2금속배선(43) 하부에 비아 및 파셜비아(VO2, VO1)를 포함하는 더블 비아를 적용하므로써, 제1금속배선(33)과의 간격(dL)을 증가시킬 수 있다. 이에 따라, 제1금속배선(33)과 제2금속배선(43) 간의 기생 캐패시턴스를 개선할 수 있으며, 메모리 동작 특성을 향상시킬 수 있다.
도 5a 내지 도 5g는 도 2에 대한 반도체 장치 제조 방법의 일 실시예를 도시한 단면도이다.
도 5a 및 도 5b에 도시된 바와 같이, 반도체 기판(51) 상부에 제1금속배선(53)이 매립된 제1절연층(52)이 형성될 수 있다.
반도체 기판(51)은 게이트, 비트라인 및 캐패시터 등의 하부 구조물(미도시)이 형성된 반도체 기판일 수 있다. 반도체 기판(51)은 실리콘을 함유하는 물질로 이루어질 수 있다. 반도체 기판(51)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 반도체 기판(51)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대, GaAs와 같은 화합물 반도체 기판을 포함할 수도 있다. 반도체 기판(51)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
제1절연층(52)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
제1금속배선(53)은 도전물질을 포함할 수 있다. 제1금속배선(53)은 금속물질을 포함할 수 있다. 제1금속배선(53)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
이어서, 제1금속배선(53)을 포함하는 제1절연층(52) 상에 식각정지층(54)이 형성될 수 있다. 식각정지층(54)은 제1금속배선(53)의 확산을 방지하기 위한 배리어 역할도 할 수 있다. 식각정지층(54)은 실리콘질화물 또는 실리콘카본을 포함할 수 있다.
이어서, 식각정지층(54) 상에 제2절연층(55)을 형성할 수 있다. 제2절연층(55)의 두께는 식각정지층(54)의 두께보다 클 수 있다. 제2절연층(55)은 저유전 상수를 갖는 절연물질(low-k dielectric material)일 수 있다. 제2절연층(55)은 실리콘 산화물(SiO2)에 비해 더 낮은 유전상수를 갖는 유전물질, 바람직하게는 유전상수가 3.5 이하의 값을 가진 물질일 수 있다. 제2절연층(55)은 탄소를 함유하는 저유전물질을 포함할 수 있다. 제2절연층(55)은 탄소 및 수소를 함유하는 실리콘산화물을 포함할 수 있다. 제2절연층(55)은 예를 들어, SiCOH일 수 있다. SiCOH는 Si-C-O-H의 혼합물로서, 막 내에 전기적 분극성이 작은 원자인 수소(H)나 탄소(C)를 많이 함유할수록 유전상수가 낮아지는 특징을 갖는 물질이다.
이어서, 제2절연층(55) 상에 제1 및 제2하드마스크(56, 57)를 형성할 수 있다. 제1 및 제2하드마스크(56, 57)는 제2절연층(55)과 식각선택비를 갖는 물질을 포함할 수 있다. 제1 및 제2하드마스크(56, 57)는 쉽게 제거 가능한 물질을 포함할 수 있다. 제1 및 제2하드마스크(56, 57)는 서로 다른 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 제1하드마스크(56)는 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있고, 제2하드마스크(56)는 SOC(Spin On Carbon)를 포함할 수 있다. 제1 및 제2하드마스크(56, 57)은 서로 다른 두께를 포함할 수 있다. 제1하드마스크(56)의 두께는 제2절연층(55) 및 제2하드마스크(57)의 두께보다 작을 수 있다.
이어서, 제2하드마스크(57) 상에 제1반사방지층(58) 및 트렌치마스크(TM)를 형성할 수 있다. 제1반사방지층(58)은 제1 및 제2하드마스크(56, 57)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제1반사방지층(58)은 실리콘산질화물(SiON)을 포함할 수 있다. 트렌치마스크(TM)는 포토레지스트(photo resist)를 포함할 수 있다. 트렌치마스크(TM)는 금속배선이 형성될 영역을 정의하며, 일방향으로 연장하는 라인 형상으로 패터닝될 수 있다.
이어서, 제2절연층(55)에 복수의 트렌치(TO)를 형성할 수 있다. 트렌치(TO)들은 제2금속배선이 형성되는 영역으로, 제2절연층(55)을 일정 깊이 식각하여 형성할 수 있다. 트렌치(TO)들은 트렌치마스크(TM)에 의해 제1반사방지층(58), 제2하드마스크(57) 및 제1하드마스크(56)를 차례로 식각한 후, 식각된 제2 및 제1하드마스크57, 56)를 식각배리어로 제2절연층(55)을 일정 깊이 식각하는 일련의 공정을 통해 형성될 수 있다. 트렌치마스크(TM) 및 제1반사방지층(58)은 제1 및 제2하드마스크(56, 57)를 식각한 후 제거되거나, 트렌치(TO)들이 형성된 후 제거될 수 있다. 제2하드마스크(57)는 트렌치(TO)들이 형성된 후 제거될 수 있다.
도 5c 및 도 5d에 도시된 바와 같이, 트렌치들(TO)들 및 제1하드마스크(56) 상에 제3하드마스크(59), 제2반사방지층(60) 및 제1비아마스크(VM1)를 차례로 형성할 수 있다. 제3하드마스크(59)는 제2하드마스크(57, 도 5a 참조)와 동일한 물질을 포함할 수 있다. 제3하드마스크(59)는 SOC(Spin On Carbon)를 포함할 수 있다. 제3하드마스크(59)의 두께는 제1하드마스크(56)의 두께보다 클 수 있다.
제2반사방지층(60)은 제3하드마스크(59)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제2반사방지층(60)은 실리콘산질화물(SiON)을 포함할 수 있다. 제1비아마스크(VM1)는 포토레지스트(photo resist)를 포함할 수 있다. 제1비아마스크(VM1)는 비아(Via)가 형성될 영역을 정의하며, 홀 형상(hole shape)으로 패터닝될 수 있다. 제1비아마스크(VM1)에 의해 정의된 영역은 트렌치(TO)에 오버랩될 수 있다. 제1비아마스크(VM1)에 의해 정의된 영역의 선폭은 트렌치(TO)의 선폭보다 작을 수 있다.
이어서, 트렌치(TO) 저면에 제1금속배선(53)의 상면을 노출시키는 비아(VO1)를 형성할 수 있다. 비아(VO1)는 제1비아마스크(VM1)에 의해 제2반사방지층(60) 및 제3하드마스크(59)를 차례로 식각한 후, 식각된 제3하드마스크(59)를 식각배리어로 제2절연층(55)을 식각하는 일련의 공정을 통해 형성될 수 있다. 제1비아마스크(VM1) 및 제2반사방지층(60)은 제3하드마스크(59)를 식각한 후 제거되거나, 비아(VO1)가 형성된 후 제거될 수 있다. 제3하드마스크(59)는 비아(VO1)가 형성된 후 제거될 수 있다.
도 5e 및 도 5f에 도시된 바와 같이, 비아(VO1) 및 제1하드마스크(56) 상에 제4하드마스크(61), 제3반사방지층(62) 및 제2비아마스크(VM2)를 차례로 형성할 수 있다. 제4하드마스크(61)는 제2하드마스크(57, 도 5a 참조)와 동일한 물질을 포함할 수 있다. 제4하드마스크(61)는 SOC(Spin On Carbon)를 포함할 수 있다. 제4하드마스크(61)의 두께는 제1하드마스크(56)의 두께보다 클 수 있다.
제3반사방지층(62)은 제4하드마스크(61)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제3반사방지층(62)은 실리콘산질화물(SiON)을 포함할 수 있다. 제2비아마스크(VM2)는 포토레지스트(photo resist)를 포함할 수 있다. 제2비아마스크(VM2)는 홀 형상(hole shape)으로 패터닝될 수 있다. 제2비아마스크(VM2)에 의해 정의된 영역은 트렌치(TO) 및 비아(VO1)에 오버랩될 수 있다. 제2비아마스크(VM2)에 의해 정의된 영역의 선폭은 트렌치(TO)의 선폭보다 작고, 비아(VO1)의 선폭보다 클 수 있다.
이어서, 적어도 상면의 선폭이 증가된 비아(VO2)를 형성할 수 있다. 비아(VO2)는 수직 프로파일(vertical profile)을 갖는 상부와 슬롭 프로파일(slope profile)을 갖는 하부를 포함할 수 있다. 비아(VO2)는 하부의 슬롭 프로파일에 의해 저면의 선폭이 상면의 선폭보다 작을 수 있다. 비아(VO2)는 와인 글래스 형상(wine glass shape)을 포함할 수 있다.
비아(VO2)는 제2비아마스크(VM2)에 의해 제3반사방지층(62) 및 제4하드마스크(61)를 차례로 식각한 후, 식각된 제4하드마스크(61)를 식각배리어로 트렌치(TO) 저면의 제2절연층(55)을 식각하는 일련의 공정을 통해 형성될 수 있다. 제2절연층(55)의 식각은 비아(VO2)의 상부를 형성하는 공정과 비아(VO2)의 하부를 형성하는 공정으로 나누어 진행될 수 있다. 비아(VO2)의 상부를 형성하는 공정은 비아(VO2)의 측면이 수직 프로파일을 갖는 조건으로 진행될 수 있고, 비아(VO2)의 하부를 형성하는 공정은 비아(VO2)의 측면이 슬롭 프로파일을 갖는 조건으로 진행될 수 있다. 다른 실시예에서, 비아(VO2)의 상부 및 하부를 형성하는 식각 공정은 연속으로 진행될 수도 있다.
제2비아마스크(VM2) 및 제3반사방지층(62)은 제4하드마스크(61)를 식각한 후 제거되거나, 비아(VO2)가 형성된 후 제거될 수 있다. 제4하드마스크(61)는 비아(VO2)가 형성된 후 제거되거나, 비아(VO2)의 상부를 형성한 후 제거될 수도 있다. 비아는 금속배선 사이를 연결하는 '금속배선콘택홀'이라고 지칭될 수도 있다.
도 5g에 도시된 바와 같이, 제2금속배선(63)을 형성할 수 있다. 제2금속배선(63)은 비아(VO2) 및 트렌치(TO)를 포함하는 제2절연층(55)의 전면에 배리어층(미도시)을 형성하고, 배리어층(미도시) 상에 비아(VO2) 및 트렌치(TO)를 매립하는 도전물질을 형성한 후, 제2절연층(55)의 상부면이 노출되도록, 도전물질 및 배리어층을 식각하는 일련의 공정을 통해 형성될 수 있다. 이때, 도전물질 및 배리어층을 식각하는 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch back) 등으로 진행할 수 있다.
배리어층(미도시)은 제2금속배선(63)의 확산방지 역할을 할 수 있다. 배리어층(미도시)은 Ta, TaN, TiN, WN 및 W-Si-N으로 구성되는 그룹 중에서 선택된 적어도 어느 하나의 물질로 형성될 수 있다. 제2금속배선(63)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
본 실시예는, 비아(VO2), 파셜비아(VO1) 및 트렌치(TO)로 올라갈수록 선폭이 점차 증가할 수 있다. 즉, 비아(VO2)와 트렌치(TO) 사이에 비아(VO1)의 선폭보다 크고, 트렌치(TO)의 선폭보다 작은 파셜비아(VO1)를 적용하므로써, 비아의 종횡비(Aspect ratio)가 감소시키고, 비아와 금속배선 간의 접촉면적을 증가시킬 수 있다. 이에 따라, 금속배선(ML)을 위한 도전물질 매립시 갭필 마진(gap fill margin)을 확보하여, 보이드(void) 발생 문제를 개선할 수 있다. 또한, 비아(VO1)와 금속배선(ML) 간의 오버랩 마진을 확보할 수 있다.
더욱이, 본 실시예는 제2금속배선(63) 하부에 비아 및 파셜비아(VO2, VO1)를 포함하는 더블 비아를 적용하므로써, 제1금속배선(53)과의 간격(dL)을 증가시킬 수 있다. 이에 따라, 제1금속배선(53)과 제2금속배선(63) 간의 기생 캐패시턴스를 개선할 수 있으며, 메모리 동작 특성을 향상시킬 수 있다.
도6a 내지 도 6g는 도 2에 대한 반도체 장치 제조 방법의 다른 실시예를 도시한 단면도이다.
도 6a 및 도 6b에 도시된 바와 같이, 반도체 기판(71) 상부에 제1금속배선(73)이 매립된 제1절연층(72)이 형성될 수 있다.
반도체 기판(71)은 게이트, 비트라인 및 캐패시터 등의 하부 구조물(미도시)이 형성된 반도체 기판일 수 있다. 반도체 기판(71)은 실리콘을 함유하는 물질로 이루어질 수 있다. 반도체 기판(71)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 반도체 기판(71)은 Ⅲ/Ⅴ족 반도체 기판, 예컨대, GaAs와 같은 화합물 반도체 기판을 포함할 수도 있다. 반도체 기판(71)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
제1절연층(72)은 실리콘산화물, 실리콘질화물 또는 실리콘 카본 및 보론을 포함하는 저유전 물질 중 하나로 형성될 수 있다.
제1금속배선(73)은 도전물질을 포함할 수 있다. 제1금속배선(73)은 금속물질을 포함할 수 있다. 제1금속배선(73)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
이어서, 제1금속배선(73)을 포함하는 제1절연층(72) 상에 식각정지층(74)이 형성될 수 있다. 식각정지층(74)은 제1금속배선(73)의 확산을 방지하기 위한 배리어 역할도 할 수 있다. 식각정지층(74)은 실리콘질화물 또는 실리콘카본을 포함할 수 있다.
이어서, 식각정지층(74) 상에 제2절연층(75)을 형성할 수 있다. 제2절연층(75)의 두께는 식각정지층(74)의 두께보다 클 수 있다. 제2절연층(75)은 저유전 상수를 갖는 절연층(low-k dielectric)일 수 있다. 제2절연층(75)은 실리콘 산화물(SiO2)에 비해 더 낮은 유전상수를 갖는 유전물질, 바람직하게는 유전상수가 3.5 이하의 값을 가진 물질일 수 있다. 제2절연층(75)은 탄소를 함유하는 저유전층일 수 있다. 제2절연층(75)은 탄소 및 수소를 함유하는 실리콘산화물을 포함할 수 잇다. 제2절연층(75)은 예를 들어, SiCOH일 수 있다. SiCOH는 Si-C-O-H의 혼합물로서, 막 내에 전기적 분극성이 작은 원자인 수소(H)나 탄소(C)를 많이 함유할수록 유전상수가 낮아지는 특징을 갖는 물질이다.
이어서, 제2절연층(75) 상에 제1 및 제2하드마스크(76, 77)를 형성할 수 있다. 제1 및 제2하드마스크(76, 77)는 제2절연층(75)과 식각선택비를 갖는 물질을 포함할 수 있다. 제1 및 제2하드마스크(76, 77)는 쉽게 제거 가능한 물질을 포함할 수 있다. 제1 및 제2하드마스크(76, 77)는 서로 다른 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 제1하드마스크(76)는 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있고, 제2하드마스크(76)는 SOC(Spin On Carbon)를 포함할 수 있다. 제1 및 제2하드마스크(76, 77)은 서로 다른 두께를 포함할 수 있다. 제1하드마스크(76)의 두께는 제2절연층(75) 및 제2하드마스크(77)의 두께보다 작을 수 있다.
이어서, 제2하드마스크(77) 상에 제1반사방지층(78) 및 트렌치마스크(TM)를 형성할 수 있다. 제1반사방지층(78)은 제1 및 제2하드마스크(76, 77)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제1반사방지층(78)은 실리콘산질화물(SiON)을 포함할 수 있다. 트렌치마스크(TM)는 포토레지스트(photo resist)를 포함할 수 있다. 트렌치마스크(TM)는 금속배선이 형성될 영역을 정의하며, 일방향으로 연장하는 라인 형상으로 패터닝될 수 있다.
이어서, 제2절연층(75)에 복수의 트렌치(TO)를 형성할 수 있다. 트렌치(TO)들은 제2금속배선이 형성되는 영역으로, 제2절연층(75)을 일정 깊이 식각하여 형성할 수 있다. 트렌치(TO)들은 트렌치마스크(TM)에 의해 제1반사방지층(78), 제2하드마스크(77) 및 제1하드마스크(76)를 차례로 식각한 후, 식각된 제2 및 제1하드마스크(77, 76)를 식각배리어로 제2절연층(75)을 일정 깊이 식각하는 일련의 공정을 통해 형성될 수 있다. 트렌치마스크(TM) 및 제1반사방지층(78)은 제1 및 제2하드마스크(76, 77)를 식각한 후 제거되거나, 트렌치(TO)들이 형성된 후 제거될 수 있다. 제2하드마스크(77)는 트렌치(TO)들이 형성된 후 제거될 수 있다.
도 6c 및 도 6d에 도시된 바와 같이, 트렌치들(TO)들 및 제1하드마스크(76) 상에 제3하드마스크(79), 제2반사방지층(80) 및 제1비아마스크(VM1)를 차례로 형성할 수 있다. 제3하드마스크(79)는 제2하드마스크(77, 도 6a 참조)와 동일한 물질을 포함할 수 있다. 제3하드마스크(79)는 SOC(Spin On Carbon)를 포함할 수 있다. 제3하드마스크(79)의 두께는 제1하드마스크(76)의 두께보다 클 수 있다.
제2반사방지층(80)은 제3하드마스크(79)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 제2반사방지층(80)은 실리콘산질화물(SiON)을 포함할 수 있다. 제1비아마스크(VM1)는 포토레지스트(photo resist)를 포함할 수 있다. 제1비아마스크(VM1)는 비아(Via)가 형성될 영역을 정의하며, 홀 형상(hole shape)으로 패터닝될 수 있다. 제1비아마스크(VM1)에 의해 정의된 영역은 트렌치(TO)에 오버랩될 수 있다. 제1비아마스크(VM1)에 의해 정의된 영역의 선폭은 트렌치(TO)의 선폭보다 작을 수 있다.
이어서, 트렌치(TO) 저면에 제1금속배선(73)의 상면을 노출시키는 비아(VO1)를 형성할 수 있다. 비아(VO1)는 제1비아마스크(VM1)에 의해 제2반사방지층(80) 및 제3하드마스크(79)를 차례로 식각한 후, 식각된 제3하드마스크(79)를 식각배리어로 제2절연층(75)을 식각하는 일련의 공정을 통해 형성될 수 있다. 제1비아마스크(VM1) 및 제2반사방지층(80)은 제3하드마스크(79)를 식각한 후 제거되거나, 비아(VO1)가 형성된 후 제거될 수 있다.
도 6e 및 도 6f에 도시된 바와 같이, 제3하드마스크(79)를 트리밍(trimming)할 수 있다. 트리밍된 제3하드마스크는 이하, 도면부호 79T로 표기하기로 한다. 제3하드마스크(79T)에 의해 정의되는 영역의 선폭은 트렌치(TO)의 선폭보다 작게 조절될 수 있다. 따라서, 제3하드마스크(79T)에 의해 트렌치(TO) 저면의 일부가 노출될 수 있다.
이어서, 노출된 트렌치(TO) 저면의 절연층(75)을 식각할 수 있다. 따라서, 상면의 선폭이 증가된 비아(VO2)를 형성할 수 있다. 비아(VO2)는 수직 프로파일(vertical profile)을 갖는 상부와 슬롭 프로파일(slope profile)을 갖는 하부를 포함할 수 있다. 비아(VO2)는 하부의 슬롭 프로파일에 의해 저면의 선폭이 상면의 선폭보다 작을 수 있다. 비아(VO2)는 와인 글래스 형상(wine glass shape)을 포함할 수 있다. 다른 실시예에서, 비아(VO2)는 슬롭 프로파일을 갖는 역 사다리꼴 형상으로 형성될 수도 있다.
비아(VO2)는 수직 프로파일의 상부를 형성하는 공정과 슬롭 프로파일의 하부를 형성하는 공정으로 나누어 진행될 수 있다. 다른 실시예에서, 비아(VO2)의 상부 및 하부를 형성하는 공정은 연속으로 진행될 수도 있다. 제3하드마스크(79T)는 비아(VO2)가 형성된 후 제거되거나, 비아(VO2)의 상부를 형성한 후 제거될 수도 있다. 비아는 금속배선 사이를 연결하는 '금속배선콘택홀'이라고 지칭될 수도 있다.
도 6g에 도시된 바와 같이, 제2금속배선(81)을 형성할 수 있다. 제2금속배선(81)은 비아(VO2) 및 트렌치(TO)를 포함하는 제2절연층(75)의 전면에 배리어층(미도시)을 형성하고, 배리어층(미도시) 상에 비아(VO2) 및 트렌치(TO)를 매립하는 도전물질을 형성한 후, 제2절연층(75)의 상부면이 노출되도록, 도전물질 및 배리어층을 식각하는 일련의 공정을 통해 형성될 수 있다. 이때, 도전물질 및 배리어층을 식각하는 공정은 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch back) 등으로 진행할 수 있다.
배리어층(미도시)은 제2금속배선(81)의 확산방지 역할을 할 수 있다. 배리어층(미도시)은 Ta, TaN, TiN, WN 및 W-Si-N으로 구성되는 그룹 중에서 선택된 적어도 어느 하나의 물질로 형성될 수 있다. 제2금속배선(81)은 텅스텐, 구리 또는 알루미늄을 포함할 수 있다.
본 실시예는, 비아(VO2), 파셜비아(VO1) 및 트렌치(TO)로 올라갈수록 선폭이 점차 증가할 수 있다. 즉, 비아(VO2)와 트렌치(TO) 사이에 비아(VO1)의 선폭보다 크고, 트렌치(TO)의 선폭보다 작은 파셜비아(VO1)를 적용하므로써, 비아의 종횡비(Aspect ratio)가 감소시키고, 비아와 금속배선 간의 접촉면적을 증가시킬 수 있다. 이에 따라, 금속배선(ML)을 위한 도전물질 매립시 갭필 마진(gap fill margin)을 확보하여, 보이드(void) 발생 문제를 개선할 수 있다. 또한, 비아(VO1)와 금속배선(ML) 간의 오버랩 마진을 확보할 수 있다.
더욱이, 본 실시예는 제2금속배선(81) 하부에 비아 및 파셜비아(VO2, VO1)를 포함하는 더블 비아를 적용하므로써, 제1금속배선(73)과의 간격(dL)을 증가시킬 수 있다. 이에 따라, 제1금속배선(73)과 제2금속배선(81) 간의 기생 캐패시턴스를 개선할 수 있으며, 메모리 동작 특성을 향상시킬 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
V1 : 제1비아
V2 : 파셜비아
ML : 금속배선

Claims (25)

  1. 기판 상부에 절연층을 형성하는 단계;
    상기 절연층에 홀 형상의 파셜비아(partial Via)를 형성하는 단계;
    상기 절연층에 상기 파셜비아와 일부가 오버랩되고 상기 파셜비아의 선폭보다 큰 선폭을 갖는 라인 형상의 트렌치를 형성하는 단계;
    상기 파셜비아의 선폭보다 작은 선폭을 갖고 상기 파셜비아 저면의 절연층을 관통하는 홀 형상의 비아를 형성하는 단계; 및
    상기 비아, 파셜비아 및 트렌치에 도전물질을 갭필하는 단계를 포함하고,
    상기 트렌치의 저면은 상기 파셜비아의 저면보다 높은 레벨에 위치하는
    반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 파셜비아를 형성하는 단계는,
    상기 절연층 상에 홀 형상의 하드마스크를 형성하는 단계; 및
    상기 하드마스크를 이용하여 상기 절연층을 일정 깊이 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  3. 제1항에 있어서,
    상기 비아 및 파셜비아는 원기둥 또는 다각형의 기둥 형상을 포함하는 반도체 장치 제조 방법.
  4. 제2항에 있어서,
    상기 하드마스크는 SOC(Spin on Carbon)를 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 절연층은 실리콘산화물보다 유전율이 낮은 저유전물질을 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 절연층은 탄소 및 수소를 포함하는 실리콘산화물을 포함하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 도전물질을 갭필하는 단계 전에, 배리어층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 도전물질은 구리, 텅스텐 및 알루미늄을 포함하는 반도체 장치 제조 방법.
  9. 기판 상부에 절연층을 형성하는 단계;
    상기 절연층에 일방향으로 연장된 라인 형상의 트렌치를 형성하는 단계;
    상기 트렌치 저면의 절연층에 상기 트렌치의 일부와 오버랩되고 상기 트렌치의 선폭보다 작은 선폭의 홀 형상을 갖는 파셜비아(partial Via)를 형성하는 단계;
    상기 파셜비아 저면의 절연층을 관통하고 상기 파셜비아의 선폭보다 작은 선폭의 홀 형상을 갖는 비아를 형성하는 단계; 및
    상기 비아, 파셜비아 및 트렌치에 도전물질을 갭필하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제9항에 있어서,
    상기 비아 및 파셜비아는 원기둥 또는 다각형의 기둥 형상을 포함하는 반도체 장치 제조 방법.
  11. 제9항에 있어서,
    상기 절연층은 실리콘산화물보다 유전율이 낮은 저유전물질을 포함하는 반도체 장치 제조 방법.
  12. 제9항에 있어서,
    상기 절연층은 탄소 및 수소를 함유하는 실리콘산화물을 포함하는 반도체 장치 제조 방법.
  13. 제9항에 있어서,
    상기 도전물질을 갭필하는 단계 전에, 배리어층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  14. 제9항에 있어서,
    상기 도전물질은 구리, 텅스텐 및 알루미늄을 포함하는 반도체 장치 제조 방법.
  15. 기판 상부에 절연층을 형성하는 단계;
    상기 절연층에 일방향으로 연장된 라인 형상의 트렌치를 형성하는 단계;
    상기 트렌치 저면의 절연층을 관통하고 상기 트렌치의 선폭보다 작은 선폭을 갖는 홀 형상의 비아를 형성하는 단계;
    상기 비아의 상부 선폭을 증가시켜 파셜비아를 형성하는 단계; 및
    상기 비아, 파셜비아 및 트렌치에 도전물질을 갭필하는 단계
    를 포함하는 반도체 장치 제조 방법.
  16. 제15항에 있어서,
    상기 파셜비아를 형성하는 단계는,
    상기 비아 및 트렌치를 포함하는 절연층 상에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 상기 비아와 오버랩되고 상기 비아의 선폭보다 큰 선폭의 홀 형상을 갖는 파셜비아마스크를 형성하는 단계;
    상기 파셜비아마스크를 이용하여 상기 하드마스크를 식각하는 단계; 및
    상기 하드마스크를 이용하여 상기 비아와 오버랩되는 상기 트렌치 저면의 절연층을 일정 깊이 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  17. 제15항에 있어서,
    상기 비아를 형성하는 단계는,
    상기 트렌치를 포함하는 절연층 상에 하드마스크를 형성하는 단계;
    상기 하드마스크 상에 상기 트렌치의 일부와 오버랩되고 상기 트렌치의 선폭보다 작은 선폭의 홀 형상을 갖는 비아마스크를 형성하는 단계;
    상기 비아마스크를 이용하여 상기 하드마스크를 식각하는 단계; 및
    상기 하드마스크를 이용하여 상기 트렌치 저면의 절연층을 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 파셜비아를 형성하는 단계는,
    상기 비아 상부의 하드마스크를 트리밍시키는 단계; 및
    트리밍된 상기 하드마스크를 이용하여 상기 트렌치 저면의 절연층을 일정 깊이 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  19. 제15항에 있어서,
    상기 파셜비아는 상기 비아의 저면의 선폭보다 크고 상기 트렌치의 선폭보다 작은 반도체 장치 제조 방법.
  20. 제15항에 있어서,
    상기 파셜비아는 수직 프로파일을 갖고, 상기 비아는 상부의 선폭이 하부의 선폭보다 큰 슬롭 프로파일(slope profile)을 갖는 반도체 장치 제조 방법.
  21. 제17항에 있어서,
    상기 하드마스크는 SOC(Spin on Carbon)를 포함하는 반도체 장치 제조 방법.
  22. 제15항에 있어서,
    상기 절연층은 실리콘산화물보다 유전율이 낮은 저유전물질을 포함하는 반도체 장치 제조 방법.
  23. 제15항에 있어서,
    상기 절연층은 탄소 및 수소를 함유하는 실리콘산화물을 포함하는 반도체 장치 제조 방법.
  24. 제15항에 있어서,
    상기 도전물질을 갭필하는 단계 전에, 배리어층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  25. 제15항에 있어서,
    상기 도전물질은 구리, 텅스텐 및 알루미늄을 포함하는 반도체 장치 제조 방법.
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