KR20210148845A - 다이폴 엔지니어링된 하이-k 게이트 유전체 및 그 형성 방법 - Google Patents

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KR20210148845A
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Abstract

방법이 반도체 영역 상에 산화물층을 형성하는 단계와, 산화물층 위에 제1 하이-k 유전체층을 퇴적하는 단계를 포함한다. 제1 하이-k 유전체층은 제1 하이-k 유전체 재료로 형성된다. 그 방법은 제1 하이-k 유전체층 위에 제2 하이-k 유전체층 - 제2 하이-k 유전체층은 제1 하이-k 유전체 재료와는 상이한 제2 하이-k 유전체 재료로 형성됨 - 을 퇴적하는 단계, 제1 하이-k 유전체층 및 제2 하이-k 유전체층으로부터 선택된 층 위에 있고 층과 접촉하는 다이폴막을 퇴적하는 단계, 다이폴막 내의 다이폴 도펀트를 그 층 내로 드라이브-인하기 위해 어닐링 공정을 수행하는 단계, 다이폴막을 제거하는 단계, 및 제2 하이-k 유전체층 위에 게이트 전극을 형성하는 단계를 더 포함한다.

Description

다이폴 엔지니어링된 하이-k 게이트 유전체 및 그 형성 방법{DIPOLE-ENGINEERED HIGH-K GATE DIELECTRIC AND METHOD FORMING SAME}
우선권 주장 및 교차 참조
본 출원은 2020년 5월 28일자로 발명의 명칭 "Novel High-k Gate Oxide Stack Engineering for Device Performance Boost"으로 출원된 미국 가출원 제63/031,099호를 우선권 주장하며, 이 출원은 이에 참조로 본 명세서에 포함된다.
금속 산화물 반도체(Metal-Oxide-Semiconductor)(MOS) 디바이스들은 집적 회로들에서의 기본 구성 엘리먼트들이다. MOS 디바이스들의 최근의 개발은 대체 게이트들을 형성하는 것을 포함하며, 이들 대체 게이트들은 하이-k 게이트 유전체들과 하이-k 게이트 유전체들 위의 금속 게이트 전극들을 포함한다. 대체 게이트의 형성은 하이-k 게이트 유전체층을 그리고 하이-k 게이트 유전체층 위에 금속층들을 퇴적하는 것과, 그 다음에 하이-k 게이트 유전체층 및 금속층들의 과다한 부분들을 제거하기 위해 화학 기계적 연마(Chemical Mechanical Polish)(CMP)를 수행하는 것을 통상적으로 수반한다. 금속층들의 남아있는 부분들은 금속 게이트들을 형성한다.
MOS 디바이스들의 기존의 형성 방법들에서, MOS 디바이스들의 문턱 전압들은 하이-k 유전체층들을 처리하기 위해 암모니아를 전도할 때 열 어닐 공정을 수행함으로써 조정될 수도 있다. 문턱 전압이 변경될 수 있지만, 문턱 전압들을 의도된 값들로 조정하는 것이 어려웠고, 상이한 일함수 금속들을 채택하고 일함수 금속들의 두께를 조정함으로써 추가의 조정이 성취되어야 했다.
본 개시의 양태들은 다음의 상세한 설명으로부터 첨부 도면들과 함께 읽을 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들이 축척대로 그려지지 않았음에 주의한다. 사실, 다양한 특징부들의 치수들은 논의의 명료화를 위해 자의적으로 확대되거나 또는 축소될 수도 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 및 도 10 내지 도 20은 일부 실시예들에 따른 Fin 전계효과 트랜지스터들(FinFET들)의 형성에서의 중간 스테이지들의 사시도들 및 단면도들을 예시한다.
도 21 내지 23은 일부 실시예들에 따른 다이폴 도펀트들의 분포들을 예시한다.
도 24는 일부 실시예들에 따른 FinFET들을 형성하기 위한 공정 흐름을 예시한다.
다음의 개시내용은 본 발명의 상이한 특징부들을 구현하기 위한 상이한 많은 실시형태들, 또는 예들을 제공한다. 본 개시를 단순화하는 컴포넌트들 및 배열체들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉으로 형성되는 실시예들을 포함할 수도 있고 추가적인 피처들이 제1 및 제2 피처들 사이에 형성될 수도 있는 실시예들을 또한 포함할 수도 있어서, 제1 및 제2 피처들은 직접 접촉되지 않을 수도 있다. 덧붙여서, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료화 목적을 위한 것이고 그것 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
게다가, "밑에 있는(underlying)", "아래(below)", "하부(lower)", "위에 놓인(overlying)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같은 하나의 엘리먼트 또는 특징부의 다른 엘리먼트(들) 또는 특징부(들)에 대한 관계를 설명하기 위한 설명 편의를 위해 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 배향 외에도 사용 또는 작업 시의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 달리 배향될 (90 도 회전될 또는 다른 배향들에 있을) 수도 있고 본 개시에서 사용되는 공간적으로 상대적인 디스크립터들이 그에 따라 해석될 수도 있다.
다이폴 엔지니어링된 하이-k 유전체층들을 갖는 트랜지스터들과 다이폴 도펀트들을 하이-k 유전체층들에 통합하는 방법이 다양한 실시예들에 따라 제공된다. 다이폴 도펀트들이 열확산을 통해 하이-k 유전체층들 내로 확산된다. 대응하는 트랜지스터들의 문턱 전압들은 조정된다. 조정의 크기는 하이-k 유전체층의 재료와 도핑의 포지션에 따라 다르다. 그에 따라, 하나를 초과하는 하이-k 유전체층들이 형성되며, 이들 하이-k 유전체층들은 상이한 유전 상수(k)값들을 가질 수도 있다. 다이폴 도펀트들은 상이한 문턱 전압 조정 능력을 제공하기 위해 하이-k 유전체층들 중 하나 이상의 하이-k 유전체층들 내로 선택적으로 도핑될 수도 있다. 더욱이, 디바이스 성능이 다이폴 도펀트들을 도핑하는 것을 통해 개선된다. 하이-k 유전체층들의 커패시턴스 등가 두께(Capacitance Equivalent Thickness)(CET)는 감소된다. 트랜지스터들을 형성하는 중간 스테이지들은 일부 실시예들에 따라 예시된다. 일부 실시예들의 일부 변형들이 논의된다. 다양한 도면들 및 예시적인 실시예들의 전체에 걸쳐, 유사한 참조 번호들이 유사한 엘리먼트들을 지정하기 위해 사용된다. 일부 실시예들에 따라서, Fin 전계효과 트랜지스터들(FinFET들)의 형성이 본 개시의 개념을 설명하기 위한 일 예로서 사용된다. 평면 트랜지스터들 및 GAA(Gate-All-Around) 트랜지스터들과 같은 다른 유형들의 트랜지스터들이 본 개시의 개념을 또한 채택할 수도 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 9a, 도 9b, 및 도 10 내지 도 20은 본 개시의 일부 실시예들에 따른 Fin 전계효과 트랜지스터들(FinFET들)의 형성에서 중간 스테이지들의 단면도들 및 사시도들을 예시한다. 이들 도면들에서 도시된 공정들은 도 24에 도시된 바와 같은 공정 흐름(400)에서 개략적으로 또한 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은 반도체 기판, 이를테면 벌크 반도체 기판, 반도체 온 절연체(Semiconductor-On-Insulator)(SOI) 기판 등일 수도 있으며, 이는 (예컨대, p형 또는 n형 도펀트로) 도핑되거나 또는 비도핑될 수도 있다. 반도체 기판(20)은 웨이퍼(10), 이를테면 실리콘 웨이퍼의 일부일 수도 있다. 일반적으로, SOI 기판이 절연체층 상에 형성된 반도체 재료의 층이다. 절연체층은, 예를 들어, 매립 산화물(Buried Oxide)(BOX)층, 실리콘 산화물층 등일 수도 있다. 절연체층은 기판, 통상적으로 실리콘 기판 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판들이 또한 사용될 수도 있다. 일부 실시예들에서, 반도체 기판(20)의 반도체 재료는 실리콘; 게르마늄; 탄화 실리콘, 갈륨 비소, 갈륨 인화물, 인화인듐, 인듐 비소화물, 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 그 조합들을 포함할 수도 있다.
도 1을 더 참조하면, 웰 영역(22)이 기판(20)에 형성된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 402로서 예시된다. 본 개시의 일부 실시예들에 따라서, 웰 영역(22)은 인, 비소, 안티몬 등일 수도 있는 n형 불순물을 기판(20) 내로 주입하는 것을 통해 형성되는 n형 웰 영역이다. 본 개시의 다른 실시예들에 따라서, 웰 영역(22)은 붕소, 인듐 등일 수도 있는 p형 불순물을 기판(20) 내로 주입하는 것을 통해 형성되는 p형 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상면까지 연장될 수도 있다. n형 또는 p형 불순물 농도는 1018 cm-3 이하, 이를테면 약 1017 cm-3 내지 1018 cm-3의 범위에 있을 수도 있다.
도 2를 참조하면, 절연 영역들(24)이 기판(20)의 상면에서부터 기판(20) 내로 연장하도록 형성된다. 절연 영역들(24)은 대안적으로 이하에서 얕은 트렌치 분리(Shallow Trench Isolation)(STI) 영역들이라고 지칭된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 404로서 예시된다. 이웃하는 STI 영역들(24) 사이의 기판(20)의 부분들은 반도체 스트립들(26)이라고 지칭된다. STI 영역들(24)을 형성하기 위해, 패드 산화물층(28)과 하드 마스크층(30)이 반도체 기판(20) 상에 형성된 다음, 패터닝된다. 패드 산화물층(28)은 실리콘 산화물로 형성된 박막일 수도 있다. 본 개시의 일부 실시예들에 따라서, 패드 산화물층(28)은 반도체 기판(20)의 상면층이 산화되는 열 산화 공정으로 형성된다. 패드 산화물층(28)은 반도체 기판(20)과 하드 마스크층(30) 사이의 접착층으로서 역할을 한다. 패드 산화물층(28)은 하드 마스크층(30)을 에칭하기 위한 에치 정지층(etch stop layer)으로서 역할을 또한 할 수도 있다. 본 개시의 일부 실시예들에 따라서, 하드 마스크층(30)이, 예를 들어, 저압 화학 기상 증착(Low-Pressure Chemical Vapor Deposition)(LPCVD)을 사용하여, 실리콘 질화물로 형성된다. 본 개시의 다른 실시예들에 따라서, 하드 마스크층(30)이 실리콘의 열 질화, 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition)(PECVD)에 의해 형성된다. 포토 레지스트(도시되지 않음)가 하드 마스크층(30) 상에 형성된 다음 패터닝된다. 하드 마스크층(30)은 그 다음에 도 2에 도시된 바와 같은 하드 마스크들(30)을 형성하기 위한 에칭 마스크로서 패터닝된 포토 레지스트를 사용하여 패터닝된다.
다음으로, 패터닝된 하드 마스크층(30)은 패드 산화물층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되며, 이어서 기판(20)에서의 결과적인 트렌치들을 유전체 재료(들)로 채운다. 화학 기계적 연마(CMP) 공정 또는 기계적 연삭(grinding) 공정과 같은 평탄화 공정이 유전체 재료들의 과다한 부분들을 제거하기 위해 수행되고, 유전체 재료(들)의 남아있는 부분들은 STI 영역들(24)이다. STI 영역들(24)은 라이너 유전체(도시되지 않음)를 포함할 수도 있으며, 이는 기판(20)의 표면층의 열 산화를 통해 형성된 열 산화물일 수도 있다. 라이너 유전체는 또한, 예를 들어, 원자 층 퇴적(Atomic Layer Deposition)(ALD), 고밀도 플라즈마(High-Density Plasma) 화학 기상 증착(HDPCVD), 또는 화학 기상 증착(CVD)을 사용하여 형성된 퇴적된 실리콘 산화물층, 실리콘 질화물층 등일 수도 있다. STI 영역들(24)은 라이너 산화물 위에, 유동가능(Flowable) 화학 기상 증착(FCVD), 스핀 온 코팅 등을 사용하여 형성될 수도 있는 유전체 재료를 또한 포함할 수도 있다. 라이너 유전체 위의 유전체 재료는 일부 실시예들에 따라 실리콘 산화물을 포함할 수도 있다.
하드 마스크들(30)의 상면들과 STI 영역들(24)의 상면들은 실질적으로 서로 같은 높이일 수도 있다. 반도체 스트립들(26)은 이웃하는 STI 영역들(24) 사이에 있다. 본 개시의 일부 실시예들에 따라서, 반도체 스트립들(26)은 원래의 기판(20)의 부분들이고, 그래서 반도체 스트립들(26)의 재료는 기판(20)의 재료와 동일하다. 본 개시의 대체 실시예들에 따라서, 반도체 스트립들(26)은 STI 영역들(24) 사이의 기판(20)의 부분들을 에칭하여 리세스들을 형성하고, 리세스들에서의 다른 반도체 재료를 재성장시키기 위해 에피택시를 수행함으로써 형성된 대체 스트립들이다. 그에 따라, 반도체 스트립들(26)은 기판(20)의 재료와는 상이한 반도체 재료로 형성된다. 일부 실시예들에 따라서, 반도체 스트립들(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 재료로 형성된다.
도 3을 참조하면, STI 영역들(24)은 리세싱되어서, 반도체 스트립들(26)의 상단 부분들은 STI 영역들(24)의 남아있는 부분들의 상면들(24A)보다 높게 돌출되어 돌출 핀들(36)을 형성한다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 406으로서 예시된다. 에칭은 예를 들어, HF3 및 NH3의 혼합물이 에칭 가스로서 사용되는 건식 에칭 공정을 사용하여 수행될 수도 있다. 에칭 공정 동안, 플라즈마가 생성될 수도 있다. 아르곤이 또한 포함될 수도 있다. 본 개시의 대체 실시예들에 따라서, STI 영역들(24)의 리세싱은 습식 에칭 공정을 사용하여 수행된다. 에칭 화학물질은, 예를 들어, HF를 포함할 수도 있다.
위에 예시된 실시예들에서, 핀(fin)들이 임의의 적합한 방법에 의해 패터닝될 수도 있다. 예를 들어, 핀들은 이중 패터닝 또는 멀티 패터닝 공정들을 포함한 하나 이상의 포토리소그래피 공정들을 사용하여 패터닝될 수도 있다. 일반적으로, 이중 패터닝 또는 멀티 패터닝 공정들은 포토리소그래피 및 자체 정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 달리 획득 가능한 것보다 더 작은 피치들을 갖는 패턴들이 생성되는 것을 허용한다. 예를 들어, 하나의 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자체 정렬 공정을 사용하여 패터닝된 희생층과 함께 형성된다. 희생층은 그 다음에 제거되고 남아있는 스페이서들, 또는 맨드릴들이, 그 다음에 핀들을 패터닝하는데 사용될 수도 있다.
도 4를 참조하면, 더미 게이트 스택들(38)이 (돌출한) 핀들(36)의 상면들 및 측벽들 상에서 연장하도록 형성된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 408로서 예시된다. 더미 게이트 스택들(38)은 더미 게이트 유전체들(40)(도 7b 및 도 7c에 도시됨)과 더미 게이트 유전체들(40) 위의 더미 게이트 전극들(42)을 포함할 수도 있다. 더미 게이트 전극들(42)은, 예를 들어, 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수도 있고, 다른 재료들이 또한 사용될 수도 있다. 더미 게이트 스택들(38) 각각은 더미 게이트 전극들(42) 위에 하나(또는 복수)의 하드 마스크층(44)을 또한 포함할 수도 있다. 하드 마스크층들(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 또는 그 다층들로 형성될 수도 있다. 더미 게이트 스택들(38)은 단일 하나 또는 복수의 돌출 핀들(36) 및/또는 STI 영역들(24) 위를 가로지를 수도 있다. 더미 게이트 스택들(38)은 돌출 핀들(36)의 길이 방향들에 수직인 길이 방향들을 또한 갖는다.
다음으로, 게이트 스페이서들(46)이 더미 게이트 스택들(38)의 측벽들 상에 형성된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정(408)으로서 또한 도시된다. 본 개시의 일부 실시예들에 따라서, 게이트 스페이서들(46)은 실리콘 질화물, 실리콘 탄질화물 등과 같은 유전체 재료(들)로 형성되고, 단일층 구조 또는 복수의 유전체층들을 포함하는 다층 구조를 가질 수도 있다.
더미 게이트 스택들(38) 및 게이트 스페이서들(46)에 의해 덮이지 않는 돌출 핀들(36)의 부분들은 그 다음에 에칭되어, 도 5에 도시된 구조가 되게 한다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 410으로서 예시된다. 리세싱은 비등방적일 수도 있고, 그래서 더미 게이트 스택들(38) 및 게이트 스페이서들(46) 바로 밑에 있는 핀들(36)의 부분들은 보호되고, 에칭되지 않는다. 리세싱된 반도체 스트립들(26)의 상면들은 일부 실시예들에 따라 STI 영역들(24)의 상면들(24A)보다 낮을 수도 있다. 리세스들(50)은 그에 따라 형성된다. 리세스들(50)은 더미 게이트 스택들(38)의 서로 반대측에 있는 측부들에 위치되는 부분들과, 돌출 핀들(36)의 남아있는 부분들 사이의 부분들을 포함한다.
다음으로, 에피택시 영역들(소스/드레인 영역들)(52)이 리세스들(50)에 반도체 재료를 (에피택시를 통해) 선택적으로 성장시킴으로써 형성되어, 도 6의 구조가 된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 412로서 예시된다. 결과적인 FinFET가 p형 FinFET인지 또는 n형 FinFET인지에 의존하여, p형 또는 n형 불순물이 에피택시의 진행과 함께 제자리(in-situ) 도핑될 수도 있다. 예를 들어, 결과적인 FinFET기 p형 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등이 성장될 수도 있다. 반대로, 결과적인 FinFET가 n형 FinFET인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수도 있다. 본 개시의 대체 실시예들에 따라서, 에피택시 영역들(52)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 그 조합들, 또는 그 다층들과 같은 III-V 화합물 반도체들을 포함한다. 리세스들(50)이 에피택시 영역들(52)로 채워진 후, 에피택시 영역들(52)의 추가의 에피택셜 성장은 에피택시 영역들(52)이 수평으로 확장되도록 하고 패싯(facet)들이 형성될 수도 있다. 에피택시 영역들(52)의 추가의 성장은 또한 이웃하는 에피택시 영역들(52)이 서로 병합되도록 할 수도 있다. 보이드들(에어 갭들)(53)이 생성될 수도 있다.
에피택시 공정 후, 에피택시 영역들(52)에는 p형 또는 n형 불순물이 추가로 주입되어 참조 번호 52를 사용하여 또한 표시된 소스 및 드레인 영역들을 형성할 수도 있다. 본 개시의 대체 실시예들에 따라서, 에피택시 영역들(52)이 에피택시 동안 p형 또는 n형 불순물로 제자리에서 도핑될 때 주입 공정은 스킵된다.
도 7a는 접촉 에치 정지층(Contact Etch Stop Layer)(CESL)(58) 및 층간 유전체(Inter-Layer Dielectric)(ILD)(60)의 형성 후의 구조의 사시도를 예시한다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 414로서 예시된다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수도 있고, CVD, ALD 등을 사용하여 형성될 수도 있다. ILD(60)는, 예를 들어, FCVD, 스핀 온 코팅, CVD, 또는 다른 퇴적 방법을 사용하여 형성된 유전체 재료를 포함할 수도 있다. ILD(60)는 산소 함유 유전체 재료로 형성될 수도 있으며, 이는 전구체로서의 TEOS(Tetra Ethyl Ortho Silicate), PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등을 사용하여 형성된 실리콘 산화물 계 재료일 수도 있다. CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 ILD(60), 더미 게이트 스택들(38), 및 게이트 스페이서들(46)의 상면들을 서로 같은 높이가 되도록 위해 수행될 수도 있다.
도 7b 및 도 7c는 동일한 기판(20) 상의 (그리고 동일한 다이 및 동일한 웨이퍼에의) 제1 FinFET 및 제2 FinFET의 형성에서 중간 구조의 단면도들을 예시한다. 도 7b에 도시된 제1 FinFET 및 제2 FinFET 둘 다의 단면도들은 도 7a에서 A-A선을 포함하는 수직면으로부터 획득된 단면도에 해당할 수도 있다. 도 7c에 도시된 제1 FinFET 및 제2 FinFET 둘 다의 단면도들은 도 7a에서 B-B선을 포함하는 수직면으로부터 획득된 단면도에 해당할 수도 있다. 일부 실시예들에 따라서, 제1 FinFET은 로직 디바이스(때때로 코어 디바이스라고 지칭됨)이고, 디바이스 영역(12-LG)에 형성된다. 제2 FinFET은 디바이스 영역(12-IO)에 형성된 입출력(IO) 디바이스이다.
도 7a, 도 7b, 및 도 7c에 도시된 구조가 형성된 후, 하드 마스크층들(44)과 더미 게이트 전극들(42)은 제거되어, 도 8a에 도시된 바와 같은 개구부들(61)을 형성한다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 416으로서 예시된다. 디바이스 영역들(12-LG 및 12-IO)에서의 돌출 핀들(36)의 상면들 및 측벽들은 둘 다가 노출된다. 다음으로, 포토 레지스트(62)와 같은 에칭 마스크가 디바이스 영역(12-IO)에서의 더미 게이트 유전체(40)를 보호하기 위해 디바이스 영역(12-IO)에 형성된다. 도 8b는 그 구조를 다른 단면에서 예시한다.
후속 공정에서, 디바이스 영역(12-LG)의 더미 게이트 유전체(40)가, 예를 들어, 건식 에칭 공정 또는 습식 에칭 공정일 수도 있는 등방성 에칭 공정을 통해 제거된다. 에칭 마스크(62)(도 8b 및 도 8c)는 그 다음에 제거된다. 결과적인 구조는 도 9a 및 도 9b에서 도시된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 418로서 예시된다.
도 10 내지 도 20은 일부 실시예들에 따라 디바이스 영역(100)의 FinFET 및 디바이스 영역(200)의 FinFET의 게이트 스택들의 형성과, 다이폴 엔지니어링 공정을 예시한다. 일부 실시예들에 따라서, 디바이스 영역들(100 및 200) 각각은, 코어 디바이스 영역, IO 디바이스 영역, 메모리 디바이스 영역 등으로부터 임의의 조합으로 선택될 수도 있다. 예를 들어, 디바이스 영역(100)은 코어 디바이스 영역(이를테면 도 9a 및 도 9b의 영역(12-LG))일 수도 있는 한편, 디바이스 영역(200)은 IO 디바이스 영역(이를테면 도 9a 및 도 9b의 영역(12-IO))일 수도 있다. 디바이스 영역들(100 및 200)은 또한 둘 다가 코어 디바이스 영역들이거나, 둘 다가 IO 영역들이거나, 둘 다가 메모리 영역들이거나 등일 수도 있다. 더욱이, 제1 FinFET 및 제2 FinFET 각각은 임의의 조합으로 n형 FinFET 또는 p형 FinFET일 수도 있다. 예를 들어, 디바이스 영역들(100 및 200)의 FinFET들의 양쪽 모두는 일부 실시예들에 따라 n형 FinFET들 또는 p형 FinFET들일 수도 있다. 본 개시의 대체 실시예들에 따라서, 디바이스 영역(100)의 FinFET는 n형 FinFET이고, 디바이스 영역(200)의 FinFET는 p형 FinFET이다. 다르게는, 디바이스 영역(100)의 FinFET은 p형 FinFET이고, 디바이스 영역(200)의 FinFET은 n형 FinFET이다. 후속하는 예시적인 예에서, 디바이스 영역들(100 및 200)의 둘 다가 로직 FinFET들이고, 대응하는 게이트 유전체들(40)은 계면층들로 대체된다고 가정된다. 대체 실시예들에 따라서, 디바이스 영역들(100 및 200)의 하나 또는 둘 다가 IO 디바이스 영역들이다. IO 디바이스들을 위한 대체 게이트 스택들의 형성은 게이트 유전체(40)가 계면층들로 대체되지 않는다는 점을 제외하면, 도 10 내지 도 20에 도시된 것들과 본질적으로 동일하다.
디바이스 영역(100)에서의 특징부들을 디바이스 영역(200)에서의 특징부들로부터 구별하기 위해, 디바이스 영역(100)에서의 특징부들은 도 7a에서의 대응하는 특징부들의 참조 번호들 더하기 숫자 100을 사용하여 표현될 수도 있고, 디바이스 영역(200)에서의 특징부들은 도 7a에서의 대응하는 특징부들의 참조 번호들 더하기 숫자 200을 사용하여 표현될 수도 있다. 예를 들어, 도 10의 소스/드레인 영역들(152 및 252)은 도 7a의 소스/드레인 영역(52)에 해당하고, 도 10의 게이트 스페이서들(146 및 246)은 도 7a의 게이트 스페이서들(46)에 해당한다.
도 10을 참조하면, 계면층들(interfacial layers)(IL들)(164 및 264)이 형성된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 420으로서 예시된다. IL들(164 및 264)은 돌출 핀들(136 및 236)의 상면들 및 측벽들 상에 형성되며, 도 10은 돌출 핀들(136 및 236)의 상면들 상의 IL들(164 및 264)의 부분들을 예시한다. 디바이스 영역 중 하나가 IO 영역인 대체 실시예들에 따라서, 원래의 게이트 유전체(40)(도 9b)는 남겨 지고, 그 뒤에 퇴적되는 하이-k 유전체층이 원래의 게이트 유전체(40) 위에 형성된다. IL들(164 및 264)은 실리콘 산화물층들과 같은 산화물층들을 포함할 수도 있으며, 이들 층들은 돌출 핀들(136 및 236)의 표면 부분들을 산화시키기 위해 열 산화 공정 또는 화학적 산화 공정을 통해 형성된다. IL들(164 및 264)은 또한 퇴적 공정을 통해 형성될 수도 있다. 화학적 산화 공정은 NH4OH, H2O2, 및 H2O를 포함하는 화학물질 용액(때때로 표준 세정 1(SC1) 용액이라고 함)을 사용하여 수행될 수도 있다. 화학적 산화 공정은 황산 및 과산화수소의 용액인 SPM(Sulfuric Peroxide Mixture) 용액을 사용하여 또한 수행될 수도 있다. 대안적으로, 화학적 산화 공정은 물에 용해된 오존(O3)을 포함하는 화학물질 용액을 사용하여 수행될 수도 있다.
대체 실시예들에 따라서, IL들(164 및 264)은 N2O, O2, N2O 및 H2의 혼합물, H2 및 O2의 혼합물 등과 같은 공정 가스들로 수행될 수도 있는 열 산화를 통해 형성된다. 산화 온도는 약 500℃ 내지 약 1,000℃의 범위에 있을 수도 있다. 일부 실시예들에 따라서, IO 디바이스의 게이트 유전체(40)는 약 15 Å를 초과하는 두께 T1(도 9b)를 갖고, 약 15 Å 내지 약 50 Å의 범위에 있을 수도 있다. 대체 IL들(이를테면 도 10의 IL들(164 및 264))의 두께 T2는 두께 T1 미만이다. 일부 실시예들에 따라서, 두께 T2는 약 5 Å 내지 약 15 Å의 범위에 있다.
다음으로, 도 11을 참조하면, 제1 하이-k 유전체층들(166 및 266)이 대응하는 IL들(164 및 264) 위에 퇴적된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 422로서 예시된다. 하이-k 유전체층들(166 및 266)이 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2) 등과, 또는 HfZrO, HfTiO 등과 같은 그 조합들과 같은 하이-k 유전체 재료로 형성될 수도 있다. 하이-k 유전체 재료는 순수할(이를테면 순수 HfO2, 순수 ZrO2, 또는 순수 TiO2일) 수도 있거나 또는 실질적으로 순수할 (예를 들어, 약 90 또는 95 퍼센트를 초과하는 원자 백분율을 가질) 수도 있다. 하이-k 유전체 재료의 유전 상수(k-값)는 3.9보다 높고, 약 7.0보다 높을 수도 있다. 하이-k 유전체층들(166 및 266)은 각각의 밑에 있는 IL들(164 및 264)(또는 게이트 유전체층들(40)) 위에 있고, 물리적으로 접촉할 수도 있다. 하이-k 유전체층들(166 및 266)은 컨포멀층(conformal layer)들로서 형성되고, 각각 돌출 핀들(136 및 236)의 측벽들 및 게이트 스페이서들(146 및 246)의 상면들 및 측벽들 상으로 연장된다. 본 개시의 일부 실시예들에 따라서, 하이-k 유전체층들(166 및 266)은 ALD 또는 CVD를 사용하여 형성된다. 퇴적 온도는 약 200℃ 내지 약 400℃의 범위에 있을 수도 있다. 두께 T3는 약 6 Å 내지 약 20 Å의 범위에 있을 수도 있다. 제1 하이-k 유전체층들(166 및 266)은 공통 공정으로 퇴적될 수도 있고 그래서 동일한 재료로 형성될 수도 있거나, 또는 상이한 공정들로 퇴적될 수도 있고 상이한 재료들로 형성될 수도 있다.
도 11을 더 참조하면, 제1 다이폴막(dipole film)이 퇴적 공정으로 퇴적된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 424로서 예시된다. 다이폴막은 디바이스 영역(100)의 다이폴막(부분)(168)과, 디바이스 영역(200)의 다이폴막(부분)(268)을 포함한다. 다이폴막들(168 및 268)은 ALD 공정 또는 CVD 공정과 같은 컨포멀 퇴적 공정을 통해 형성되어서, 다이폴막들(168 및 268)의 수평 부분들의 수평 두께 및 수직 부분들의 수직 두께는, 예를 들어, 두께들에서의 변동이 약 20 퍼센트 또는 10 퍼센트 미만의 차이를 가지면서, 서로 실질적으로 동일하다. 본 개시의 일부 실시예들에 따라서, 다이폴막들(168 및 268)은 개구부들(161 및 261) 내로 연장되고, ILD(60) 위의 일부 부분들을 포함한다.
다이폴막들(168 및 268)은 란타늄, 알루미늄, 이트륨, 티타늄, 마그네슘, 니오븀, 갈륨, 인듐 등과 같은 다이폴 엔지니어링 도펀트(이하 다이폴 도펀트라 지칭됨)를 포함한다. 이들 엘리먼트들은, 하이-k 유전체층들 내로 확산될 때, 다이폴 수를 증가시키고, 각각의 FinFET들의 문턱 전압들(Vt들)에서의 변경을 초래할 수도 있다. p형 트랜지스터들 및 n형 트랜지스터들에 대한 상이한 다이폴 도펀트들의 영향은 서로 상이할 수도 있다. 예를 들어, La 계 다이폴 도펀트는 n형 트랜지스터들의 Vt의 감소를 초래할 것이고, p형 트랜지스터들의 Vt를 증가시킬 것이다. 반대로, Al 계 다이폴 도펀트는 n형 트랜지스터들의 Vt의 증가와, p형 트랜지스터들의 Vt에서의 감소를 초래할 것이다. 각각의 다이폴 도펀트는 동시에 n형 트랜지스터 및 p형 트랜지스터 둘 다에 존재할 수도 있고, 임의의 조합들의 상이한 다이폴 도펀트들(위에서 언급됨)이 n형 FinFET 또는 p형 트랜지스터에, 또는 p형 트랜지스터 및 n형 트랜지스터의 둘 다에 동시에 존재할 수도 있다.
다이폴막들(168 및 268)은 다이폴 도펀트의 산화물들 및/또는 질화물들일 수도 있다. 예를 들어, La 함유 다이폴막들(168 및 268)은 란타늄 산화물(La2O3), 란타늄 질화물 (LaN) 등, 또는 그 조합들의 형태일 수도 있다. Al 함유 다이폴막들(168 및 268)이 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN) 등, 또는 그 조합들의 형태일 수도 있다. 다이폴막들(168 및 268)의 두께 T4는 약 0.3 Å 내지 약 30 Å의 범위에 있을 수도 있다. 다이폴막들(168 및 268)의 두께 T4는 의도된 문턱 전압 튜닝의 크기에 일반적으로 관련될 수도 있고, 더 큰 문턱 전압 튜닝이 의도될수록, 두께 T4가 더 크다는 것을 알게 되었다.
도 12를 참조하면, 에칭 마스크(70)는 형성되고 패터닝된다. 일부 실시예들에 따라서, 에칭 마스크(70)는 BARC(Bottom Anti-Reflective Coating)(70A)와, BARC(70A) 위의 포토 레지스트(70B)를 포함한다. 하드 마스크(도시되지 않음)는 에칭 공정을 보조하기 위해 BARC(70A) 밑에 또한 추가될 수도 있다. 하드 마스크는 티타늄 산화물 또는 붕소 질화물과 같은 금속 산화물, 티타늄 질화물과 같은 금속 질화물로 형성될 수도 있거나, 또는 금속 산화물층 위의 금속 질화물층을 포함할 수도 있다.
다음으로, 에칭 마스크(70)가 다이폴막(168)을 제거하기 위해 사용되는 에칭 공정이 수행된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 426으로서 예시된다. 그 결과, 하이-k 유전체층(166)이 드러난다. 결과적인 구조는 도 13에 도시되어 있다. 본 개시의 일부 실시예들에 따라서, 에칭 공정은 습식 에칭을 통해 수행된다. 예를 들어, 다이폴막(168)이 La 계 재료로 형성되는 경우, 산성 습식 에칭 화학물질 용액이 채택될 수도 있다. 예를 들어, 습식 에칭 화학물질은 HCl, H2SO4, H2CO3, HF 등과 같은 산을 포함할 수도 있고, 그 산은 과산화수소(H2O2)와 물 등과 혼합될 수도 있다. 다이폴막(168)이 Al 계 재료로 형성되는 경우, 알칼리 습식 에칭 화학물질 용액이 채택될 수도 있다. 예를 들어, 습식 에칭 화학물질은 암모니아(NH3), 과산화수소(H2O2), 및 물 등을 포함할 수도 있다.
에칭 마스크(70)는 그 다음에 제거되어, 도 14에 도시된 구조가 되는데, 이 구조에서 다이폴막(268)은 하이-k 유전체층(266) 위에 남아있는 반면, 다이폴막은 하이-k 유전체층(166) 위에 없다. 도 14를 더 참조하면, 드라이브-인(drive-in) 어닐링 공정(72)이 수행된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 428로서 예시된다. 일부 실시예들에 따라서, 어닐링 공정(72)은 쇼크 어닐링, 스파이크 급속 열 어닐링 등을 통해 수행된다. 쇼크 어닐이 채택되는 경우, 어닐링 지속기간은 약 5 초 내지 약 5 분의 범위에 있을 수도 있다. 어닐링 온도는 약 500℃ 내지 약 950℃ 사이의 범위에 있을 수도 있다. 어닐링 공정은 N2, H2, NH3, 또는 그 혼합물과 같은 공정 가스로 수행될 수도 있다. 스파이크 급속 열 어닐링 공정이 채택되는 경우, 어닐링 지속기간은 약 0.5 초 내지 약 3.5 초의 범위에 있을 수도 있다. 어닐링 온도는 약 700℃ 내지 약 950℃ 사이의 범위에 있을 수도 있다. 어닐링 공정은 N2, H2, NH3, 또는 그 혼합물과 같은 공정 가스로 또한 수행될 수도 있다. 어닐링은 다이폴 도펀트가 하이-k 유전체층(266) 내로 주입되게 한다. 설명의 전체에 걸쳐, 다이폴 도펀트가 도핑된 하이-k 유전체층(266)은 (다이폴 도펀트 함유) 하이-k 유전체층(266')이라 지칭된다. 확산의 성질로 인해, 다이폴 도펀트의 최고 농도는 인터페이스층들(266' 및 268) 사이의 계면에 있고, 도펀트 농도는 화살표들(73)의 방향들에서 점차 감소한다. 일부 실시예들에 따라서, 하이-k 유전체층 및 밑에 있는 층들에서의 다이폴 도펀트의 투여량은 약 0 원자/cm2 내지 약 1E17 원자/cm2 사이의 범위에 있다.
드라이브-인 어닐링 공정(72) 후, 다이폴막(268)이 에칭 공정으로 제거된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 430으로서 예시된다. 에칭 공정은 도 12에 도시된 에칭 공정과 같이, 동일한 그룹의 후보 공정들로부터 선택될 수도 있고 동일한 그룹의 후보 에칭 화학물질들을 사용하고 있을 수도 있다. 따라서 세부사항들은 여기서 반복되지 않는다. 결과적인 구조는 도 15에 도시되어 있다.
대체 실시예들에 따라서 그리고/또는 다른 디바이스 영역에서, 드라이브-인 어닐링 공정(72) 전에 다이폴막(168)을 제거하는 공정이 생략된다. 그에 따라, 다이폴막(168)에서의 다이폴 도펀트는 하이-k 유전체(166) 내로 또한 확산된다. 이들 실시예들에 따라서, 하이-k 유전체층들(166 및 266) 둘 다는 다이폴 도펀트들로 도핑된다.
도 16 내지 도 20은 일부 실시예들에 따른 제2 하이-k 유전체층의 퇴적과 제2 드라이브-인 어닐링 공정을 도시한다. 재료들 및 공정 세부사항들의 일부는 도 11 내지 도 15에 도시된 선행 공정들과 동일할 수도 있다는 것이 이해된다. 이들 세부사항들은 반복되지 않고, 선행하는 공정들의 설명을 참조하여 발견될 수도 있다.
도 16을 참조하면, 하이-k 유전체층들(174 및 274)이 퇴적된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 432로서 예시된다. 하이-k 유전체층들(174 및 274)의 재료는 하이-k 유전체층들(166 및 266)(도 11)을 형성하기 위한 동일한 그룹의 후보 재료들로부터 선택될 수도 있고, HfO2, ZrO2, TiO2 등, 또는 HfZrO, HfTiO 등과 같은 그 조합들을 포함할 수도 있다. 하이-k 유전체층들(174 및 274)은 각각의 밑에 있는 하이-k 유전체층들(166 및 266) 위에 있고, 하이-k 유전체층들(166 및 266)과 접촉할 수도 있다. 본 개시의 일부 실시예들에 따라서, 하이-k 유전체층들(174 및 274)이 ALD 또는 CVD를 사용하여 형성된다. 퇴적 온도는 약 200℃ 내지 약 400℃의 범위에 있을 수도 있다. 두께 T5는 밑에 있는 하이-k 유전체층들(166 및 266')의 두께 이하일 수도 있다. 두께 T5는 약 1 Å 내지 약 20 Å의 범위에 있을 수도 있다.
일부 실시예들에 따라서, 하이-k 유전체층들(174 및 274)은 하이-k 유전체층(166)의 k값보다 낮은 k값을 갖는 재료로 형성된다. 예를 들어, 하이-k 유전체층들(174 및 274)은 HfO2로 형성될 수도 있는 한편, 하이-k 유전체층들(166 및 266)은 ZrO2 또는 TiO2로 형성될 수도 있다. 대체 실시예들에 따라서, 하이-k 유전체층들(174 및 274)은 하이-k 유전체층들(166 및 266)과 동일한 k값을 가지고, 동일한 재료로 형성된다. 다른 대체 실시예들에 따라서, 하이-k 유전체층들(174 및 274)은 하이-k 유전체층들(166 및 266)보다 큰 k값을 갖는다. 예를 들어, 하이-k 유전체층들(174 및 274)은 ZrO2 또는 TiO2로 형성될 수도 있는 한편, 하이-k 유전체층들(166 및 266)은 HfO2로 형성될 수도 있다.
도 16을 더 참조하면, 다이폴막들(176 및 276)이 ALD 공정 또는 CVD 공정과 같은 컨포멀 퇴적 공정을 통해 형성된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 434로서 예시된다. 다이폴막들(176 및 276)은 란타늄(이를테면 La2O3 또는 LaN), 알루미늄(이를테면 Al2O3 또는 AlN) 등과 같은 다이폴 도펀트를 포함한다. 다이폴막들(176 및 276)의 다이폴 도펀트는 다이폴막들(168 및 268)의 그것과 동일하거나 또는 상이할 수도 있다. 다이폴막들(176 및 276)의 두께 T6는 약 0.3 Å 내지 약 30 Å의 범위에 있을 수도 있다.
도 16은 에칭 마스크(70)의 구조와 유사한 구조를 가질 수도 있는 에칭 마스크(78)의 형성을 더 예시한다. 따라서 세부사항들은 여기서 반복되지 않는다. 후속 공정에서, 에칭 공정이 다이폴막(276)을 제거하기 위해 수행되고, 그래서 도 17에 도시된 바와 같이, 하이-k 유전체층(274)이 노출된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 436으로서 예시된다. 에칭 공정은 도 12 및 도 13에서 도시된 바와 동일할 수도 있다. 에칭 마스크(78)(도 16에 도시됨)는 그 다음에 제거되어, 다이폴막(176)을 드러낸다.
도 17을 더 참조하면, 드라이브-인 어닐링 공정(80)이 수행된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 438로서 예시된다. 드라이브-인 어닐링 공정(80)은 도 14의 드라이브-인 어닐링 공정(72)과 유사하고, 따라서 세부사항들은 여기서 반복되지 않는다. 다이폴막(176)에서의 다이폴 도펀트는 하이-k 유전체층(174) 내로 확산되고, 아마도 하이-k 유전체층(166)이 하이-k 유전체층(174)보다 낮은 도핑 농도를 갖는다. 후속 단락들에서, 다이폴 도펀트를 통합하는 하이-k 유전체층(174)은 (다이폴 도펀프 함유) 하이-k 유전체층(174')이라고 지칭된다.
드라이드 인 어닐링 공정 후, 다이폴막(176)은 에칭 공정으로 제거된다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 440으로서 예시된다. 에칭 공정은 도 12에 도시된 에칭 공정과 같이, 동일한 그룹의 후보 공정들로부터 선택될 수도 있고 동일한 그룹의 후보 에칭 화학물질들을 사용하고 있을 수도 있다. 따라서 세부사항들은 여기서 반복되지 않는다. 결과적인 구조는 도 18에 도시되어 있다.
대체 실시예들에 따라서 그리고/또는 다른 디바이스 영역에서, 드라이브-인 어닐링 공정(80) 전에 다이폴막(276)을 제거하는 공정이 생략된다. 그에 따라, 다이폴막(276)에서의 다이폴 도펀트는 하이-k 유전체(274) 내로 또한 확산된다. 이들 실시예들에 따라서, 하이-k 유전체층들(174 및 274) 둘 다는 다이폴 도펀트들로 도핑된다.
전술한 바와 같이, 하부 하이-k 유전체층들(166/266)의 k값은 상부 하이-k 유전체층들(174/274)의 k값보다 작거나, 같거나, 또는 클 수도 있다. 더욱이, 다이폴 도펀트 도핑은 하부 하이-k 유전체층(이를테면 266) 또는 상부 하이-k 유전체층(이를테면 174) 상에 형성될 수도 있다. 하부 하이-k 유전체층을 도핑하는 것은 상부 하이-k 유전체층을 도핑하는 것과는 조정에 있어서 상이한 효과를 갖는다. 예를 들어, 하부 하이-k 유전체층을 도핑하는 것은 상부 하이-k 유전체층을 도핑하는 것보다 Vt를 더 많이 변경시킬 수도 있다. 덧붙여서, 더 낮은 k값을 갖는 하이-k 유전체층을 도핑하는 것은 더 높은 k값을 갖는 하이-k 유전체층을 도핑하는 것보다 Vt를 조정함에 있어서 상이한 효과를 갖는다. 예를 들어, 더 높은 k값을 갖는 하이-k 유전체층을 도핑하는 것은 더 낮은 k값을 갖는 하이-k 유전체층을 도핑하는 것보다 Vt를 더 많이 변경시킬 수도 있다. 그러므로, 상부 하이-k 유전체층이 하부 하이-k 유전체층보다 더 높은 k값을 갖는지, 동일한 k값을 갖는지, 또는 더 낮은 k값을 갖는지(세 가지 가능성들을 가짐)를 선택하고, 상부 하이-k 유전체층을 도핑할지, 하부 하이-k 유전체층을 도핑할지, 또는 둘 다를 도핑할지(세 가지 가능성들을 가짐)를 선택함으로써, 9(3x3) 개의 잠재적인 Vt 조정 레벨들이 생기게 된다. 일부 실시예들에 따라서, 동일한 칩 상에, 이들 상이한 Vt 조정 레벨들을 갖는 FinFET들이 설계 요건에 따라 형성된다. 덧붙여서, La 및 Al과 같은 상이한 다이폴 도펀트들이 서로 상이한 Vt 조정 능력을 또한 가지므로, Vt 조정 레벨들은 상이한 FinFET들에 대해 상이한 다이폴 도펀트들을 채택함으로써 더 배가된다.
도 19는 적층된 층들(182 및 282)과 아마도 금속 충전 영역들(184 및 284)을 각각 포함하는 게이트 전극들(186 및 286)의 형성을 예시한다. 각각의 공정은 도 24에 도시된 바와 같은 공정 흐름(400)에서 공정 442로서 예시된다. 본 개시의 일부 실시예들에 따라서, 적층된 층들(182 및 282) 각각은 TiN, TiSiN 등으로 형성될 수도 있는 접착층(장벽층으로서 또한 알려지나, 도시되지 않음)을 포함한다. 적층된 층들(182 및 282)은 일함수층들을 또한 포함하며, 이는, 각각의 FinFET들이 p형 FinFET들인지 또는 n형 FinFET들인지에 의존하여 TiN층, TaN, 및/또는 Al계 층(예를 들어, TiAlN, TiAlC, TaAlN, 또는 TaAlC)을 포함할 수도 있다. 층들(182 및 282)이 트렌치들을 완전히 채우지 않으면, 층들(184 및 284)에 의해 표현되는 차단층(도시되지 않음) 및 충전 금속이 그 다음에 퇴적된다. 그렇지 않으면, 층들(184 및 284)은 필요하지 않다. CMP 공정 또는 기계적 연삭 공정과 같은 평탄화 공정이 그 다음에 수행되어, 게이트 전극들(186 및 286)을 형성한다. 대응하는 게이트 전극들(186 및 286)과 대응하는 게이트 유전체들(164/166/174' 및 264/266'/274)을 포함하는 대체 게이트 스택들(188 및 288)이 또한 형성된다. FinFET들(190 및 290)은 따라서 형성된다.
도 20을 참조하면, 게이트 스택들(188 및 288)이 리세싱되고, 유전체 재료(이를테면 SiN)로 채워져서 하드 마스크들(192 및 292)을 형성한다. 에치 정지층(93)이 하드 마스크들(192 및292) 및 ILD(60) 위에 형성된다. 에치 정지층(93)은 유전체 재료로 형성되며, 이는 탄화 실리콘, 실리콘 질화물, 실리콘 산화질화물 등을 포함할 수도 있다. ILD(94)는 에치 정지층(78) 위에 형성되고, 게이트 접촉 플러그들(195 및 295)이 형성된다.
도 21은 도 20에 도시된 게이트 스택들의 일부 부분들에서 다이폴 도펀트들의 분포를 예시한다. 게이트 스택(188)에서의 영역(502)(도 20)의 확대도와 게이트 스택(288)에서의 영역(504)(도 20)의 확대도가 도 21에 도시된다. 개략적인 도펀트 농도들이 영역들(502 및 504)의 대응하는 확대도들의 좌측들에 도시된다. 영역(502)에서, 적층된 금속층들(182)의 형성 전에, 다이폴 농도의 피크 농도는 하이-k 유전체층(174')의 상면에서 발생한다. 후속하는 열 공정들에서, 다이폴 도펀트는 위쪽으로 및 아래쪽으로 확산되고, 그래서 피크 다이폴 도펀트 농도 프로파일(506)이 하이-k 유전체층(174')의 상면에 (또는 그 상면보다 약간 아래에) 있는 도 21에 도시된 바와 같은 도펀트 프로파일이 만들어진다. 다이폴 도펀트 농도는 위쪽 및 아래쪽 방향들로 점차 감소한다. 영역(504)에서, 피크 다이폴 도펀트 농도 프로파일(508)은 하이-k 유전체층(266')의 상면에 (또는 그 상면보다 약간 아래에) 있고, 위쪽 및 아래쪽 방향들로 점차 감소한다.
도 22는 도 14에 도시된 바와 같은 드리이브 인 어닐링 공정(72)이 수행될 때, 도펀트막(dopant film)(168)(도 12)이 제거되지 않는다고 가정하여 도펀트 농도를 예시한다. 그에 따라, 영역(502)에서, 하이-k 유전체층들(166)은 다이폴 도펀트로 또한 확산되고, 그래서 하이-k 유전체층들(166')을 형성한다. 결과적인 다이폴 도펀트 농도 프로파일들(510 및 512)은 개략적으로 예시되는데, 다이폴 도펀트 농도 프로파일(510)이 다이폴막(168)의 도펀트를 나타내며, 다이폴막(168)의 도펀트는 하이-k 유전체층(166')의 상면에서 (또는 그 상면보다 약간 아래에서) 피크를 갖는다. 다이폴 도펀트 농도 프로파일(512)는 다이폴막(176)의 도펀트를 나타내며, 다이폴막(176)의 도펀트는 하이-k 유전체층들(174')의 상면에서 (또는 그 상면보다 약간 아래에서) 피크를 갖는다. 총 다이폴 도펀트 농도는 따라서 다이폴 도펀트 농도 프로파일들(510 및 512)의 합이다. 다이폴 도펀트의 프로파일들(510 및 512)은 서로 동일하거나 또는 서로 상이할 수도 있다. 다이폴 도펀트의 510 및 512는 서로 동일하거나 또는 서로 상이할 수도 있다. 예를 들어, 하나의 도펀트 프로파일(510)은 La의 것일 수도 있는 한편, 다른 도펀트 프로파일은 Al의 것일 수도 있다. La 및 Al이 반대 효과들을 가질 수도 있지만(하나는 Vt를 증가시키고, 다른 하나는 Vt를 감소시키지만), 그 조합은 추가적인 Vt 레벨을 초래한다.
도 23은 하이-k 유전체층들(166 및 174) 각각이 복수의 퇴적 공정들을 통해 형성되어 복수의 서브층들을 형성하는 예시적 실시예를 도시한다. 복수의 다이폴막 퇴적 공정들, 드라이브-인 어닐링 공정들 및 도펀트막 제거 공정들이 하이-k 유전체층들(166 및 174)의 각각의 서브층에 대한 복수의 퇴적 공정들 사이에 삽입된다. 이들 실시예들에 따라서, 하이-k 유전체층(166)의 서브층들이 동일한 하이-k 유전체 재료로 형성되고 동일한 k값을 갖는다. 하이-k 유전체층(166)의 서브층들의 제1 다이폴 도펀트들이 또한 서로 동일하다. 마찬가지로, 하이-k 유전체층(174)의 서브층들이 동일한 하이-k 유전체 재료로 형성되고 동일한 k값을 갖는다. 하이-k 유전체층(174)의 서브층들의 제2 다이폴 도펀트들이 또한 서로 동일하다. 제1 다이폴 도펀트들은 제2 다이폴 도펀트들과는 동일하거나 또는 상이할 수도 있다. 제1 다이폴 도펀트들의 프로파일은 514로서 도시되고, 제2 다이폴 도펀트들의 프로파일은 516으로서 도시된다. 교번 퇴적 및 드라이브-인 어닐링 공정들이 더 균일한 다이폴 도펀트 분포를 초래할 수도 있다.
도 21, 도 22, 및 도 23을 포함하는 전술한 실시예들이 동일한 칩에 그리고 동일한 반도체 기판(20) 상에 함께 존재할 수도 있다는 것이 이해된다. 더욱이, 더 많은 (이를테면 1, 2, 또는 3 개의) 하이-k 유전체층들이 도 20에 도시된 유전체층들 위에 형성될 수도 있으며, 하이-k 유전체층들 각각은 각각의 후속 다이폴 도펀트 퇴적 및 드라이브-인 어닐링 공정에 의해 도핑되거나 또는 도핑되지 않는다. 이는 동일한 칩 상의 상이한 FinFET들에 대해 Vt의 더 많은 조정 레벨들을 생성한다.
본 개시의 실시예들은 유리한 특징들을 갖는다. 동일한 k값들 또는 상이한 k값들을 갖는 다수의 하이-k 유전체층들을 형성함으로써, 그리고 또한 하이-k 유전체층들 중 선택적인 하이-k 유전체층들에 대해 다이폴 도펀트들을 선택적으로 도핑함으로써, Vt 조정의 다수의 레벨들이 상이한 회로 요건들에 대해 성취될 수도 있다. 다이폴들의 도핑을 통해, 트랜지스터들의 CET값들은 개선되고, CET 스케일링 실현가능성이 개선된다.
본 개시의 일부 실시예들에 따라서, 방법이 제1 반도체 영역 상에 제1 산화물층을 형성하는 단계; 제1 산화물층 위에 제1 하이-k 유전체층 - 제1 하이-k 유전체층은 제1 하이-k 유전체 재료로 형성됨 - 을 퇴적하는 단계; 제1 하이-k 유전체층 위에 제2 하이-k 유전체층 - 제2 하이-k 유전체층은 제1 하이-k 유전체 재료와는 상이한 제2 하이-k 유전체 재료로 형성됨 - 을 퇴적하는 단계; 제1 하이-k 유전체층 및 제2 하이-k 유전체층으로부터 선택된 제1 층 위에 있고 제1 층과 접촉하는 제1 다이폴막을 퇴적하는 단계; 제1 다이폴막 내의 제1 다이폴 도펀트를 제1 층 내로 드라이브-인하기 위해 제1 어닐링 공정을 수행하는 단계; 제1 다이폴막을 제거하는 단계; 및 제2 하이-k 유전체층 위에 제1 게이트 전극을 형성하는 단계를 포함한다. 일 실시예에서, 제1 다이폴막은 제1 하이-k 유전체층 위에 퇴적되고 제1 하이-k 유전체층과 접촉한다. 일 실시예에서, 제1 다이폴막은 제2 하이-k 유전체층 위에 퇴적되고 제2 하이-k 유전체층과 접촉한다. 일 실시예에서, 제2 하이-k 유전체층은 제1 하이-k 유전체층보다 높은 k값을 갖는다. 일 실시예에서, 제2 하이-k 유전체층은 제1 하이-k 유전체층보다 낮은 k값을 갖는다. 일 실시예에서, 그 방법은 제2 반도체 영역 상에 제2 산화물층을 형성하는 단계 - 제1 하이-k 유전체층 및 제2 하이-k 유전체층 둘 다는 제2 산화물층 상에서 더 연장됨 - ; 제1 하이-k 유전체층 및 제2 하이-k 유전체층으로부터 선택된 제2 층 위에 있고 제2 층과 접촉하는 제2 다이폴막을 퇴적하는 단계 - 제2 층은 제1 층과는 상이하고, 제2 다이폴막은 제2 반도체 영역과 중첩됨 - ; 제2 다이폴막 내의 제2 다이폴 도펀트를 제2 층 내로 드라이브-인하기 위해 제2 어닐링 공정을 수행하는 단계; 제2 다이폴막을 제거하는 단계; 및 제2 하이-k 유전체층 위에 제2 게이트 전극을 형성하는 단계 - 제2 게이트 전극은 제2 반도체 영역과 중첩됨 - 를 더 포함한다. 일 실시예에서, 그 방법은, 제2 어닐링 공정 전에, 제1 반도체 영역 바로 위의 영역으로부터 제2 다이폴막을 제거하는 단계를 더 포함한다. 일 실시예에서, 제1 다이폴막은 란타늄 산화물, 란타늄 질화물, 알루미늄 산화물, 알루미늄 질화물, 또는 그 조합들로부터 선택된 재료를 포함한다.
본 개시의 일부 실시예들에 따라서, 디바이스가, 제1 반도체 영역 상의 제1 산화물층; 제1 하이-k 유전체 재료를 포함하는 제1 하이-k 유전체층; 제1 하이-k 유전체 재료와는 상이한 제2 하이-k 유전체 재료를 포함하는 제2 하이-k 유전체층 - 제2 하이-k 유전체층은 제1 하이-k 유전체층 위에 있고 제1 하이-k 유전체층과 접촉함 - ; 제1 하이-k 유전체층 및 제2 하이-k 유전체층에서의 제1 다이폴 도펀트 - 제1 다이폴 도펀트의 제1 피크 농도는 제1 하이-k 유전체층의 제1 상면 또는 제2 하이-k 유전체층의 제2 상면에 있음 - ; 제2 하이-k 유전체층 위의 게이트 전극; 및 게이트 전극의 측부 상의 소스/드레인 영역을 포함한다. 일 실시예에서, 제1 다이폴 도펀트는 란타늄을 포함한다. 일 실시예에서, 제1 다이폴 도펀트는 알루미늄을 포함한다. 일 실시예에서, 제1 다이폴 도펀트의 제1 피크 농도는 제1 상면에 있고, 디바이스는 제1 다이폴 도펀트와는 상이한 제2 다이폴 도펀트를 더 포함하며, 제2 다이폴 도펀트는 제2 상면에서 제2 피크 농도를 갖는다. 일 실시예에서, 제1 다이폴 도펀트 및 제2 다이폴 도펀트 중 첫번째 것은 란타늄이고, 제1 다이폴 도펀트 및 제2 다이폴 도펀트 중 두번째 것은 알루미늄이며, 란타늄 및 알루미늄 둘 다는 제1 하이-k 유전체층 및 제2 하이-k 유전체층 각각 내로 확산된다. 일 실시예에서, 제2 하이-k 유전체층은 제1 하이-k 유전체층보다 낮은 k값을 갖는다.
본 개시의 일부 실시예들에 따라서, 디바이스가, 제1 하이-k 유전체층의 제1 부분; 제2 하이-k 유전체층의 제1 부분 - 제2 하이-k 유전체층은 제1 하이-k 유전체층 위에 있고, 제1 하이-k 유전체층 및 제2 하이-k 유전체층은 상이한 k값들을 가짐 - ; 및 제1 하이-k 유전체층의 제1 부분과 제2 하이-k 유전체층의 제1 부분 사이의 계면에서 제1 피크 농도를 갖는 제1 다이폴 도펀트를 포함하는 제1 트랜지스터와, 제1 하이-k 유전체층의 제2 부분; 제2 하이-k 유전체층의 제2 부분; 및 제2 하이-k 유전체층의 상면에서 제2 피크 농도를 갖는 제2 다이폴 도펀트를 포함하는 제2 트랜지스터를 포함한다. 일 실시예에서, 제1 다이폴 도펀트는 제2 다이폴 도펀트와 동일하다. 일 실시예에서, 제1 다이폴 도펀트와 제2 다이폴 도펀트는 서로 상이하다. 일 실시예에서, 제1 다이폴 도펀트와 제2 다이폴 도펀트는 란타늄 및 알루미늄으로부터 선택된다. 일 실시예에서, 제1 다이폴 도펀트 및 제2 다이폴 도펀트 중 제1 하나는 란타늄이고, 제1 다이폴 도펀트 및 제2 다이폴 도펀트 중 제2 하나는 알루미늄이다. 일 실시예에서, 제1 트랜지스터와 제2 트랜지스터는 동일한 전도 유형을 갖는다.
전술한 바는 본 기술분야의 통상의 기술자들이 본 개시의 양태들을 더 잘 이해할 수도 있도록 여러 실시예들의 특징들을 개괄한다. 본 기술분야의 통상의 기술자들은 동일한 목적들을 수행하며 그리고/또는 본 개시에서 소개되는 실시예들의 동일한 장점들을 성취하기 위한 다른 공정들 및 구조체들을 설계 또는 수정하기 위한 근거로서 본 개시를 쉽사리 사용할 수도 있다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자들은 이러한 동등한 구성들이 본 개시의 정신 및 범위로부터 벗어나지 않는다는 것과, 본 개시의 정신 및 범위로부터 벗어남 없이 본 개시 내에서 다양한 변경들, 치환들, 및 개조들을 할 수도 있다는 것 또한 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
제1 반도체 영역 상에 제1 산화물층을 형성하는 단계;
상기 제1 산화물층 위에 제1 하이-k 유전체층(high-k dielectric layer)을 퇴적하는 단계 - 상기 제1 하이-k 유전체층은 제1 하이-k 유전체 재료로 형성됨 - ;
상기 제1 하이-k 유전체층 위에 제2 하이-k 유전체층을 퇴적하는 단계 - 상기 제2 하이-k 유전체층은 상기 제1 하이-k 유전체 재료와는 상이한 제2 하이-k 유전체 재료로 형성됨 - ;
상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층 위에 있고 상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층과 접촉하는 제1 다이폴막(dipole film)을 퇴적하는 단계 - 상기 제1 다이폴막은 제1 층과 접촉하고, 상기 제1 층은 상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층 중 하나임 - ;
상기 제1 다이폴막 내의 제1 다이폴 도펀트를 상기 제1 층 내로 드라이브-인(drive-in)하기 위해 제1 어닐링 공정을 수행하는 단계;
상기 제1 다이폴막을 제거하는 단계; 및
상기 제2 하이-k 유전체층 위에 제1 게이트 전극을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 다이폴막은 상기 제1 하이-k 유전체층 위에 퇴적되고 상기 제1 하이-k 유전체층과 접촉하는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 다이폴막은 상기 제2 하이-k 유전체층 위에 퇴적되고 상기 제2 하이-k 유전체층과 접촉하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 제2 하이-k 유전체층은 상기 제1 하이-k 유전체층보다 높은 k값을 갖는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 제2 하이-k 유전체층은 상기 제1 하이-k 유전체층보다 낮은 k값을 갖는 것인, 방법.
실시예 6. 실시예 1에 있어서,
제2 반도체 영역 상에 제2 산화물층을 형성하는 단계 - 상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층 둘 다는 상기 제2 산화물층 상에서 더 연장됨 - ;
상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층으로부터 선택된 제2 층 위에 있고 상기 제2 층과 접촉하는 제2 다이폴막을 퇴적하는 단계 - 상기 제2 층은 상기 제1 층과는 상이하고, 상기 제2 다이폴막은 상기 제2 반도체 영역과 중첩됨 - ;
상기 제2 다이폴막 내의 제2 다이폴 도펀트를 상기 제2 층 내로 드라이브-인하기 위해 제2 어닐링 공정을 수행하는 단계;
상기 제2 다이폴막을 제거하는 단계; 및
상기 제2 하이-k 유전체층 위에 제2 게이트 전극을 형성하는 단계 - 상기 제2 게이트 전극은 상기 제2 반도체 영역과 중첩됨 -
를 더 포함하는, 방법.
실시예 7. 실시예 6에 있어서, 상기 제2 어닐링 공정 전에, 상기 제1 반도체 영역 바로 위의 영역으로부터 상기 제2 다이폴막을 제거하는 단계를 더 포함하는, 방법.
실시예 8. 실시예 1에 있어서, 상기 제1 다이폴막은 란타늄 산화물, 란타늄 질화물, 알루미늄 산화물, 알루미늄 질화물, 또는 이들의 조합들로부터 선택된 재료를 포함하는 것인, 방법.
실시예 9. 디바이스에 있어서,
제1 반도체 영역 상의 제1 산화물층;
제1 하이-k 유전체 재료를 포함하는 제1 하이-k 유전체층;
상기 제1 하이-k 유전체 재료와는 상이한 제2 하이-k 유전체 재료를 포함하는 제2 하이-k 유전체층 - 상기 제2 하이-k 유전체층은 상기 제1 하이-k 유전체층 위에 있고 상기 제1 하이-k 유전체층과 접촉함 - ;
상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층에서의 제1 다이폴 도펀트 - 상기 제1 다이폴 도펀트의 제1 피크 농도는 상기 제1 하이-k 유전체층의 제1 상면 또는 상기 제2 하이-k 유전체층의 제2 상면에 있음 - ;
상기 제2 하이-k 유전체층 위의 게이트 전극; 및
상기 게이트 전극의 측부 상의 소스/드레인 영역
을 포함하는, 디바이스.
실시예 10. 실시예 9에 있어서, 상기 제1 다이폴 도펀트는 란타늄을 포함하는 것인, 디바이스.
실시예 11. 실시예 9에 있어서, 상기 제1 다이폴 도펀트는 알루미늄을 포함하는 것인, 디바이스.
실시예 12. 실시예 9에 있어서, 상기 제1 다이폴 도펀트의 제1 피크 농도는 상기 제1 상면에 있고, 상기 디바이스는 상기 제1 다이폴 도펀트와는 상이한 제2 다이폴 도펀트를 더 포함하며, 상기 제2 다이폴 도펀트는 상기 제2 상면에서 제2 피크 농도를 갖는 것인, 디바이스.
실시예 13. 실시예 12에 있어서, 상기 제1 다이폴 도펀트 및 상기 제2 다이폴 도펀트 중 첫번째 것은 란타늄이고, 상기 제1 다이폴 도펀트 및 상기 제2 다이폴 도펀트 중 두번째 것은 알루미늄이며, 란타늄 및 알루미늄 둘 다는 상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층 각각 내로 확산되는 것인, 디바이스.
실시예 14. 실시예 9에 있어서, 상기 제2 하이-k 유전체층은 상기 제1 하이-k 유전체층보다 낮은 k값을 갖는 것인, 디바이스.
실시예 15. 디바이스에 있어서,
제1 트랜지스터로서,
제1 하이-k 유전체층의 제1 부분;
제2 하이-k 유전체층의 제1 부분 - 상기 제2 하이-k 유전체층은 상기 제1 하이-k 유전체층 위에 있고, 상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층은 상이한 k값들을 가짐 - ; 및
상기 제1 하이-k 유전체층의 제1 부분과 상기 제2 하이-k 유전체층의 제1 부분 사이의 계면에서 제1 피크 농도를 갖는 제1 다이폴 도펀트를 포함하는, 상기 제1 트랜지스터; 및
상기 제2 트랜지스터로서,
상기 제1 하이-k 유전체층의 제2 부분;
상기 제2 하이-k 유전체층의 제2 부분; 및
상기 제2 하이-k 유전체층의 상면에서 제2 피크 농도를 갖는 제2 다이폴 도펀트를 포함하는, 상기 제2 트랜지스터
를 포함하는, 디바이스.
실시예 16. 실시예 15에 있어서, 상기 제1 다이폴 도펀트는 상기 제2 다이폴 도펀트와 동일한 것인, 디바이스.
실시예 17. 실시예 15에 있어서, 상기 제1 다이폴 도펀트와 상기 제2 다이폴 도펀트는 서로 상이한 것인, 디바이스.
실시예 18. 실시예 15에 있어서, 상기 제1 다이폴 도펀트와 상기 제2 다이폴 도펀트는 란타늄 및 알루미늄으로부터 선택되는 것인, 디바이스.
실시예 19. 실시예 15에 있어서, 상기 제1 다이폴 도펀트 및 상기 제2 다이폴 도펀트 중 첫번째 것은 란타늄이고, 상기 제1 다이폴 도펀트 및 상기 제2 다이폴 도펀트 중 두번째 것은 알루미늄인 것인, 디바이스.
실시예 20. 실시예 19에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 동일한 전도 유형을 갖는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    제1 반도체 영역 상에 제1 산화물층을 형성하는 단계;
    상기 제1 산화물층 위에 제1 하이-k 유전체층(high-k dielectric layer)을 퇴적하는 단계 - 상기 제1 하이-k 유전체층은 제1 하이-k 유전체 재료로 형성됨 - ;
    상기 제1 하이-k 유전체층 위에 제2 하이-k 유전체층을 퇴적하는 단계 - 상기 제2 하이-k 유전체층은 상기 제1 하이-k 유전체 재료와는 상이한 제2 하이-k 유전체 재료로 형성됨 - ;
    상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층 위에 있고 상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층과 접촉하는 제1 다이폴막(dipole film)을 퇴적하는 단계 - 상기 제1 다이폴막은 제1 층과 접촉하고, 상기 제1 층은 상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층 중 하나임 - ;
    상기 제1 다이폴막 내의 제1 다이폴 도펀트를 상기 제1 층 내로 드라이브-인(drive-in)하기 위해 제1 어닐링 공정을 수행하는 단계;
    상기 제1 다이폴막을 제거하는 단계; 및
    상기 제2 하이-k 유전체층 위에 제1 게이트 전극을 형성하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 다이폴막은 상기 제1 하이-k 유전체층 위에 퇴적되고 상기 제1 하이-k 유전체층과 접촉하는 것인, 방법.
  3. 제1항에 있어서, 상기 제1 다이폴막은 상기 제2 하이-k 유전체층 위에 퇴적되고 상기 제2 하이-k 유전체층과 접촉하는 것인, 방법.
  4. 제1항에 있어서, 상기 제2 하이-k 유전체층은 상기 제1 하이-k 유전체층보다 높은 k값을 갖는 것인, 방법.
  5. 제1항에 있어서, 상기 제2 하이-k 유전체층은 상기 제1 하이-k 유전체층보다 낮은 k값을 갖는 것인, 방법.
  6. 제1항에 있어서,
    제2 반도체 영역 상에 제2 산화물층을 형성하는 단계 - 상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층 둘 다는 상기 제2 산화물층 상에서 더 연장됨 - ;
    상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층으로부터 선택된 제2 층 위에 있고 상기 제2 층과 접촉하는 제2 다이폴막을 퇴적하는 단계 - 상기 제2 층은 상기 제1 층과는 상이하고, 상기 제2 다이폴막은 상기 제2 반도체 영역과 중첩됨 - ;
    상기 제2 다이폴막 내의 제2 다이폴 도펀트를 상기 제2 층 내로 드라이브-인하기 위해 제2 어닐링 공정을 수행하는 단계;
    상기 제2 다이폴막을 제거하는 단계; 및
    상기 제2 하이-k 유전체층 위에 제2 게이트 전극을 형성하는 단계 - 상기 제2 게이트 전극은 상기 제2 반도체 영역과 중첩됨 -
    를 더 포함하는, 방법.
  7. 제6항에 있어서, 상기 제2 어닐링 공정 전에, 상기 제1 반도체 영역 바로 위의 영역으로부터 상기 제2 다이폴막을 제거하는 단계를 더 포함하는, 방법.
  8. 제1항에 있어서, 상기 제1 다이폴막은 란타늄 산화물, 란타늄 질화물, 알루미늄 산화물, 알루미늄 질화물, 또는 이들의 조합들로부터 선택된 재료를 포함하는 것인, 방법.
  9. 디바이스에 있어서,
    제1 반도체 영역 상의 제1 산화물층;
    제1 하이-k 유전체 재료를 포함하는 제1 하이-k 유전체층;
    상기 제1 하이-k 유전체 재료와는 상이한 제2 하이-k 유전체 재료를 포함하는 제2 하이-k 유전체층 - 상기 제2 하이-k 유전체층은 상기 제1 하이-k 유전체층 위에 있고 상기 제1 하이-k 유전체층과 접촉함 - ;
    상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층에서의 제1 다이폴 도펀트 - 상기 제1 다이폴 도펀트의 제1 피크 농도는 상기 제1 하이-k 유전체층의 제1 상면 또는 상기 제2 하이-k 유전체층의 제2 상면에 있음 - ;
    상기 제2 하이-k 유전체층 위의 게이트 전극; 및
    상기 게이트 전극의 측부 상의 소스/드레인 영역
    을 포함하는, 디바이스.
  10. 디바이스에 있어서,
    제1 트랜지스터로서,
    제1 하이-k 유전체층의 제1 부분;
    제2 하이-k 유전체층의 제1 부분 - 상기 제2 하이-k 유전체층은 상기 제1 하이-k 유전체층 위에 있고, 상기 제1 하이-k 유전체층 및 상기 제2 하이-k 유전체층은 상이한 k값들을 가짐 - ; 및
    상기 제1 하이-k 유전체층의 제1 부분과 상기 제2 하이-k 유전체층의 제1 부분 사이의 계면에서 제1 피크 농도를 갖는 제1 다이폴 도펀트를 포함하는, 상기 제1 트랜지스터; 및
    상기 제2 트랜지스터로서,
    상기 제1 하이-k 유전체층의 제2 부분;
    상기 제2 하이-k 유전체층의 제2 부분; 및
    상기 제2 하이-k 유전체층의 상면에서 제2 피크 농도를 갖는 제2 다이폴 도펀트를 포함하는, 상기 제2 트랜지스터
    를 포함하는, 디바이스.
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