KR102373065B1 - 결함이 감소된 트랜지스터 및 이의 형성 방법 - Google Patents

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Abstract

디바이스는, 반도체 영역, 반도체 영역 위에 있으며 반도체 산화물을 포함하는 계면 층, 계면 층 위의 하이-k 유전체 층, 하이-k 유전체 층 위의 혼합(intermixing) 층을 포함한다. 상기 혼합 층은, 산소, 하이-k 유전체 층에서의 금속, 및 추가 금속을 포함한다. 일함수 층이 혼합 층 위에 있다. 금속-충전 영역이 일함수 층 위에 있다.

Description

결함이 감소된 트랜지스터 및 이의 형성 방법 {TRANSISTORS WITH REDUCED DEFECT AND METHODS FORMING SAME}
본 발명은 결함이 감소된 트랜지스터 및 이의 형성 방법에 관한 것이다.
금속 산화물 반도체(MOS; Metal-Oxide-Semiconductor) 디바이스는 집적 회로에서의 기본 구성 요소이다. MOS 디바이스는, 이온 주입 또는 열 확산과 같은 도핑 프로세스를 사용하여 도핑되는, p-타입 또는 n-타입 불순물로 도핑된 폴리실리콘으로 형성되는 게이트 전극을 가질 수 있다. 게이트 전극의 일함수는 실리콘의 밴드-에지(band-edge)로 조정될 수 있다. n-타입 금속 산화물 반도체(NMOS; n-type Metal-Oxide-Semiconductor) 디바이스에 대하여, 일함수는 실리콘의 전도대에 가깝도록 조정될 수 있다. p-타입 금속 산화물 반도체(PMOS; p-type Metal-Oxide-Semiconductor) 디바이스에 대하여, 일함수는 실리콘의 가전자대에 가깝도록 조정될 수 있다. 폴리실리콘 게이트 전극의 일함수를 조정하는 것은 적합한 불순물을 선택함으로써 달성될 수 있다.
폴리실리콘 게이트 전극을 갖는 MOS 디바이스는 캐리어 공핍 효과를 나타내는데, 이는 폴리 공핍 효과(poly depletion effect)로도 알려져 있다. 폴리 공핍 효과는, 인가된 전기장이 게이트 유전체에 가까운 게이트 영역으로부터 캐리어를 쓸어내며 공핍 층을 형성할 때 일어난다. n-도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비-이동 도너(donor) 사이트를 포함하며, p-도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비-이동 어셉터(acceptor) 사이트를 포함한다. 공핍 효과로 인해, 유효 게이트 유전체 두께가 증가하게 되며, 반도체의 표면에서 반전(inversion) 층이 생성되는 것을 더 어렵게 한다.
폴리 공핍 문제는 금속 게이트 전극을 형성함으로써 해결될 수 있으며, NMOS 디바이스 및 PMOS 디바이스에서 사용된 금속성 게이트는 또한 밴드-에지 일함수를 가질 수 있다. 따라서, 결과적인 금속 게이트는 NMOS 디바이스 및 PMOS 디바이스의 요건을 충족시키도록 복수의 층을 포함한다.
금속 게이트의 형성은 통상적으로, 금속 층을 퇴적한 다음, 금속 층의 과도한 부분을 제거하도록 화학 기계적 연마(CMP; Chemical Mechanical Polish) 프로세스를 수행하는 것을 수반한다. 금속 층의 남은 부분은 금속 게이트를 형성한다.
디바이스는, 반도체 영역, 반도체 영역 위에 있으며 반도체 산화물을 포함하는 계면 층, 계면 층 위의 하이-k 유전체 층, 하이-k 유전체 층 위의 혼합(intermixing) 층을 포함한다. 상기 혼합 층은, 산소, 하이-k 유전체 층에서의 금속, 및 추가 금속을 포함한다. 일함수 층이 혼합 층 위에 있다. 금속-충전 영역이 일함수 층 위에 있다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10a, 도 10b, 도 11 내지 도 18, 도 23 및 도 24는 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)의 형성에 있어서 중간 단계들의 사시도 및 단면도를 예시한다.
도 19 및 도 20은 일부 실시예에 따라 FinFET의 게이트 스택의 일부 부분의 단면도를 예시한다.
도 21 및 도 22는 일부 실시예에 따라 FinFET의 게이트 스택의 형성에 있어서 중간 단계들의 단면도를 예시한다.
도 25 내지 도 30은 일부 실시예에 따른 샘플 FinFET의 결과를 예시한다.
도 31 및 도 32는 일부 실시예에 따라 각각 p-타입 및 n-타입 트랜지스터의 게이트 스택의 비교를 예시한다.
도 33은 일부 실시예에 따라 게이트 스택을 형성하기 위한 프로세스 흐름을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “아래의”, “밑에”, “하부”, “위의”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
대체 게이트를 갖는 트랜지스터 및 이를 형성하는 방법이 다양한 실시예에 따라 제공된다. 트랜지스터를 형성하는 중간 단계들이 일부 실시예에 따라 예시된다. 일부 실시예의 일부 변형예들이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호들은 유사한 요소들을 지정하는 데에 사용된다. 예시된 예의 실시예에서, 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)의 형성이 본 개시의 개념을 설명하기 위한 예로서 사용된다. 평면 트랜지스터 및 GAA(Gate-All-Around) 트랜지스터와 같은 다른 유형의 트랜지스터도 또한 본 개시의 개념을 채용할 수 있다. 본 개시의 일부 실시예에 따르면, 실리콘 게르마늄 핀이 형성된다. 실리콘 산화물 및 게르마늄 산화물을 포함하는 계면 층(IL; interfacial layer)이 실리콘 게르마늄 핀 상에 형성되며, 그 다음에 하이-k 유전체 층의 퇴적이 이어진다. 금속 층이 하이-k 유전체 층 위에 형성된다. 어닐 프로세스가 수행된다. 어닐 프로세스의 결과, IL에서의 산소 원자가 금속 층에서의 금속 안으로 확산하여 그 금속과 본딩하게 된다. 반면에, IL에서의 게르마늄 원자는 실리콘 게르마늄 핀 안으로 하향 확산한다. 따라서, IL은 게르마늄 산화물의 제거로 인해 실리콘-리치(silicon-rich)가 된다. IL은 또한 더 얇아지게 되며, 게이트 유전체의 유효 산화물 두께(EOT; Effective Oxide Thickness)가 감소된다. 아래의 게르마늄-함유 핀은 게르마늄 리치가 되며, 그 결과 채널 모빌리티가 증가한다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10a, 도 10b, 도 11 내지 도 18, 도 23 및 도 24는 본 개시의 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET)의 형성에 있어서 중간 단계들의 단면도 및 사시도를 예시한다. 이들 도면에 도시된 프로세스들은 또한 도 33에 도시된 프로세스 흐름(200)에도 개략적으로 반영되어 있다.
도 1에서, 기판(20)이 제공된다. 기판(20)은, 도핑되거나(예컨대, p 타입 또는 n 타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 반도체 기판(20)은 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어 매립 산화물(BOX; Buried Oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 1을 더 참조하면, 웰 영역(22)이 기판(20)에 형성된다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 202로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 웰 영역(22)은, 인, 비소, 안티몬 등일 수 있는 n-타입 불순물을 기판(20) 안으로 주입하는 것을 통해 형성된 n-타입 웰 영역이다. 본 개시의 다른 실시예에 따르면, 웰 영역(22)은, 붕소, 인듐 등일 수 있는 p-타입 불순물을 기판(20) 안으로 주입하는 것을 통해 형성된 p-타입 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상부 표면으로 연장할 수 있다. n-타입 또는 p-타입 불순물 농도는 1018 cm-3 이하, 예컨대 약 1017 cm-3와 약 1018 cm-3 사이 범위 내에 있을 수 있다.
도 2를 참조하면, 아이솔레이션 영역(24)이 기판(20)의 상부 표면으로부터 기판(20) 안으로 연장하도록 형성된다. 이하, 아이솔레이션 영역(24)은 대안으로서 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation)으로 지칭된다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 204로서 예시되어 있다. 이웃하는 STI 영역(24) 사이의 기판(20)의 부분은 반도체 스트립(26)으로서 지칭된다. STI 영역(24)을 형성하기 위해, 패드 산화물 층(28) 및 하드 마스크 층(30)이 반도체 기판(20) 상에 형성되고, 그 다음 패터닝된다. 패드 산화물 층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시의 일부 실시예에 따르면, 패드 산화물 층(28)은 열 산화 프로세스로 형성되며, 반도체 기판(20)의 상부 표면 층이 산화된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이의 접착 층으로서 작용한다. 패드 산화물 층(28)은 또한 하드 마스크 층(30)을 에칭하기 위한 에칭 정지 층으로서 작용할 수 있다. 본 개시의 일부 실시예에 따르면, 하드 마스크 층(30)은 예를 들어 저압 화학적 기상 증착(LPCVD; Low-Pressure Chemical Vapor Deposition)을 사용하여 실리콘 질화물로 형성된다. 본 개시의 다른 실시예에 따르면, 하드 마스크 층(30)은 실리콘의 열 질화 또는 플라즈마 강화 화학적 기상 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition)에 의해 형성된다. 포토 레지스트(도시되지 않음)가 하드 마스크 층(30) 상에 형성되고, 그 다음 패터닝된다. 그 다음, 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 하드 마스크 층(30)이 패터닝되어, 도 2에 도시된 바와 같이 하드 마스크(30)를 형성한다.
다음으로, 패터닝된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되며, 이어서 기판(20)에서의 결과적인 트렌치를 유전체 재료(들)로 채운다. 유전체 재료의 과도한 부분을 제거하도록 화학 기계적 연마(CMP) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행되고, 유전체 재료(들)의 남은 부분은 STI 영역(24)이다. STI 영역(24)은 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 유전체(도시되지 않음)를 포함할 수 있다. 라이너 유전체는 또한, 예를 들어 원자층 퇴적(ALD; Atomic Layer Deposition), 고밀도 플라즈마 화학적 기상 증착(HDPCVD; High-Density Plasma Chemical Vapor Deposition), 또는 화학적 기상 증착(CVD; Chemical Vapor Deposition)을 사용하여 형성되는, 퇴적된 실리콘 산화물 층, 실리콘 질화물 층 등일 수 있다. STI 영역(24)은 또한, 라이너 산화물 위의 유전체 재료를 포함할 수 있으며, 유전체 재료는 유동가능 화학적 기상 증착(FCVD; Flowable Chemical Vapor Deposition), 스핀온 코팅 등을 사용하여 형성될 수 있다. 일부 실시예에 따르면 라이너 유전체 위의 유전체 재료는 실리콘 산화물을 포함할 수 있다.
하드 마스크(30)의 상부 표면 및 STI 영역(24)의 상부 표면은 실질적으로 서로 같은 높이일 수 있다. 반도체 스트립(26)은 이웃하는 STI 영역들(24) 사이에 있다. 본 개시의 일부 실시예에 따르면, 반도체 스트립(26)은 원래 기판(20)의 일부이며, 따라서 반도체 스트립(26)의 재료는 기판(20)의 재료와 동일하다. 본 개시의 대안의 실시예에 따르면, 반도체 스트립(26)은, 리세스를 형성하도록 STI 영역들(24) 사이의 기판(20)의 부분을 에칭하고 에피텍시를 수행하여 리세스에 또다른 반도체 재료를 재성장시킴으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(26)은 기판(20)의 재료와는 상이한 반도체 재료로 형성된다. 일부 실시예에 따르면, 반도체 스트립(26)은 실리콘 게르마늄과 같은 게르마늄-함유 재료로 형성된다. 일부 실시예에 따르면 돌출 핀(36)에서의 게르마늄 원자 퍼센티지는 약 30 퍼센트와 약 70 퍼센트 사이 범위 내에 있을 수 있다.
도 3을 참조하면, STI 영역(24)은, 돌출 핀(36)을 형성하기 위해 반도체 스트립(26)의 상부 부분이 STI 영역(24)의 남은 부분의 상부 표면(24A)보다 더 높이 돌출하도록 리세싱된다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 206로서 예시되어 있다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 예를 들어 HF3 및 NH3가 에칭 가스로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수 있다. 아르곤도 또한 포함될 수 있다. 본 개시의 대안의 실시예에 따르면, STI 영역(24)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물질은 예를 들어 HF를 포함할 수 있다.
본 개시의 일부 실시예에 따르면, 돌출 핀(36)은 실리콘 게르마늄과 같은 게르마늄-함유 재료로 형성된다. 대안의 실시예에 따르면, 돌출 핀(36)은 실리콘을 포함하며 게르마늄이 없다. 게르마늄을 포함하는 반도체 핀 및 게르마늄이 없는 반도체 핀은 동일 웨이퍼에 형성될 수 있다. 예를 들어, 도 8b를 참조하면, 웨이퍼(10)에는, 각각 n-타입 FinFET 및 p-타입 FinFET이 형성될 n-타입 FinFET 영역(21N) 및 p-타입 FinFET 영역(21P)이 있을 수 있다. 돌출 핀(36A)은 실리콘-함유 핀(게르마늄이 없음)일 수 있고, 돌출 핀(36B)은 실리콘 게르마늄 핀일 수 있다. 다음의 설명에서, 달리 명시되지 않는 한, 돌출 핀은 실리콘 게르마늄으로 형성될 수 있는 돌출 핀(36B)을 지칭한다.
상기 예시된 실시예에서, 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 더블 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 방향성 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 스페이서가 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서 또는 맨드릴(mandrel)이 핀을 패터닝하는 데에 사용될 수 있다.
도 4를 참조하면, 더미 게이트 스택(38)이 (돌출) 핀(36)의 상부 표면 및 측벽 상에 연장하도록 형성된다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 208로서 예시되어 있다. 더미 게이트 스택(38)은 더미 게이트 유전체(40) 및 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 전극(42)은 예를 들어 폴리실리콘을 사용하여 형성될 수 있고, 다른 재료도 또한 사용될 수 있다. 더미 게이트 스택(38)의 각각은 또한 더미 게이트 전극(42) 위의 하나의(또는 복수의) 하드 마스크 층(44)을 포함할 수 있다. 하드 마스크 층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(38)은 단일 하나의 또는 복수의 돌출 핀(36) 및/또는 STI 영역(24) 위에 교차할 수 있다. 더미 게이트 스택(38)은 또한, 돌출 핀(36)의 길이(lengthwise) 방향에 수직인 길이 방향을 갖는다.
다음으로, 게이트 스페이서(46)가 더미 게이트 스택(38)의 측벽 상에 형성된다. 해당 프로세스는 또한 도 33에 도시된 프로세스 흐름(200)에서 프로세스 208로서 도시되어 있다. 본 개시의 일부 실시예에 따르면, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄화질화물 등과 같은 유전체 재료(들)로 형성되고, 단층 구조 또는 복수의 유전체 층을 포함한 다층 구조를 가질 수 있다.
그 다음, 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 커버되지 않는 돌출 핀(36)의 부분을 에칭하도록 에칭 프로세스가 수행되며, 그 결과 도 5에 도시된 구조물이 된다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 210으로서 예시되어 있다. 리세싱은 이방성일 수 있고, 따라서 더미 게이트 스택(38) 및 게이트 스페이서(46) 바로 아래의 핀(36)의 부분이 보호되며 에칭되지 않는다. 일부 실시예에 따르면, 리세싱된 반도체 스트립(26)의 상부 표면은 STI 영역(24)의 상부 표면(24A)보다 더 낮을 수 있다. 그에 따라 리세스(50)가 형성된다. 리세스(50)는, 더미 게이트 스택(38)의 대향 측 상에 위치된 부분 및 돌출 핀(36)의 남은 부분 사이의 부분을 포함한다.
다음으로, 리세스(50)에 반도체 재료를 (에피텍시를 통해) 선택적으로 성장시킴으로써 에피텍시 영역(소스/드레인 영역)(54)이 형성되며, 그 결과 도 6에서의 구조물이 된다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 212로서 예시되어 있다. 결과적인 FinFET이 p-타입 FinFET인지 아니면 n-타입 FinFET인지에 따라, p-타입 또는 n-타입 불순물이 에피텍시의 진행에 따라 인시추(in-situ) 도핑될 수 있다. 예를 들어, 결과적인 FinFET이 p-타입 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등이 성장될 수 있다. 반대로, 결과적인 FinFET이 n-타입 FinFET일 때, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안의 실시예에 따르면, 에피텍시 영역(54)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층과 같은 III-V 화합물 반도체를 포함한다. 리세스(50)가 에피텍시 영역(54)으로 채워진 후에, 에피텍시 영역(54)의 부가의 에피텍셜 성장은 에피텍시 영역(54)을 수평으로 확장시키며, 패싯(facet)이 형성될 수 있다. 에피텍시 영역(54)의 부가의 성장은 또한, 이웃하는 에피텍시 영역(54)을 서로 합쳐지게 할 수 있다. 보이드(에어 갭)(56)가 생성될 수 있다.
도 7a는 콘택 에칭 정지 층(CESL; Contact Etch Stop Layer)(58) 및 층간 유전체(ILD; Inter-Layer Dielectric)(60)의 형성 후의 구조물의 사시도를 예시한다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 214로서 예시되어 있다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(60)는 예를 들어 FCVD, 스핀온 코팅, CVD, 또는 또다른 퇴적 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(60)는 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 실리콘-산화물 기반의 재료일 수 있는 산소-함유 유전체 재료로 형성될 수 있다. ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)의 상부 표면을 서로 동등한 높이가 되게 하도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
도 7b는 더미 게이트 스택(38)이 예시되어 있는 도 7a에서 기준 단면 7B-7B를 예시한다. 다음으로, 하드 마스크 층(44), 더미 게이트 전극(42) 및 더미 게이트 유전체(40)를 포함하는 더미 게이트 스택(38)이 에칭 프로세스(들)에서 제거되며, 도 8a에 도시된 바와 같이 게이트 스페이서(46) 사이에 트렌치(62)를 형성한다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 216로서 예시되어 있다. 도 8b에 도시된 바와 같이, 돌출 핀(36)의 상부 표면 및 측벽이 트렌치(62)에 노출된다. 도 8b는 도 8a에서의 기준 단면 8B-8B로부터 얻은 단면도를 예시하며, N-타입 트랜지스터 영역(21N) 및 p-타입 트랜지스터 영역(21P) 둘 다 예시되어 있다. 또한, 전술한 바와 같이, 돌출 핀(36)은 n-타입 FinFET 영역(21N)에서의 실리콘-함유 핀(36A)(게르마늄이 없을 수 있음) 및 p-타입 FinFET 영역(21P)에서의 게르마늄-함유 핀(36B)(실리콘 게르마늄을 포함할 수 있음)을 포함할 수 있다.
도 9는 산화 프로세스를 통해 각각 돌출 핀(36A 및 36B) 상의 IL(64A 및 64B)의 형성을 예시한다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 218로서 예시되어 있다. 일부 실시예에 따르면, 산화 프로세스는, 오존화(O3) 탈이온수(DI water), 과산화수소(H2O2), 황산(H2SO4), 수산화암모늄(NH4OH) 등, 또는 이들의 조합 중의 하나 이상의 혼합물을 포함한 화학 용액에 웨이퍼(10)를 접촉시킴으로써 수행되는 화학적 산화 프로세스를 포함한다. 산화 프로세스는 상온(예를 들어, 약 21 ℃) 내지 약 80 ℃ 범위의 온도에서 수행될 수 있다. 대안의 실시예에 따르면, 산화 프로세스는, 웨이퍼(10)가 산소(O2), 오존(O3) 등을 포함한 산소-포함 환경에서 어닐링되는 열 산화 프로세스를 포함한다. IL(64A)은 실리콘 산화물(SiO2)을 포함할 수 있고, 게르마늄 산화물이 없을 수 있다. IL(64B)은 실리콘 산화물 및 게르마늄 산화물을 포함할 수 있다(실리콘 게르마늄 산화물로도 지칭됨).
다음으로, 도 10a 및 도 10b에 도시된 바와 같이, 대체 게이트 스택(72)이 트렌치(62)를 채우게 되도록 추가의 컴포넌트가 형성된다(도 8A). 도 10b는 도 10a에서의 기준 단면 10B-10B를 예시한다. 대체 게이트 스택(72)은 게이트 유전체(67) 및 대응하는 게이트 전극(70)을 포함한다.
도 10b에 도시된 바와 같이, 게이트 유전체(67)는 IL(64) 및 IL(64) 위에 형성된 하이-k 유전체 층(66)을 포함한다. 하이-k 유전체 층(66)의 형성 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 220로서 예시되어 있다. 하이-k 유전체 층(66)은 하프늄 산화물, 란탄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이-k 유전체 재료를 포함한다. 하이-k 유전체 재료의 유전 상수(k-값)는 3.9보다 더 높고, 약 7.0보다 더 높을 수 있으며 가끔은 21.0 이상으로 높을 수 있다. 하이-k 유전체 층(66)은 컨포멀(conformal) 층으로서 형성되고, 돌출 핀(36)의 측벽 및 게이트 스페이서(46)의 상부 표면과 측벽 상에 연장한다. 본 개시의 일부 실시예에 따르면, 하이-k 유전체 층(66)은 ALD, CVD, PECVD, 분자 빔 증착(MBD; Molecular-Beam Deposition) 등을 사용하여 형성된다.
도 10a 및 도 10b를 더 참조하면, 게이트 전극(70)이 게이트 유전체(67) 상에 형성된다. 게이트 전극(70)은, 컨포멀 층으로서 형성될 수 있는 복수의 금속-함유 층(74), 및 복수의 금속-함유 층(74)에 의해 채워지지 않은 트렌치의 나머지를 채우는 금속-충전(filling-metal) 영역(76)을 포함할 수 있다. 금속-함유 층(74)은 배리어 층, 배리어 층 위의 하나 또는 복수의 일함수 층, 및 일함수 층 위의 하나 또는 복수의 금속 캡핑 층을 포함할 수 있다. 금속-함유 층(74)의 세부 구조는, 일부 실시예에 따라 p-타입 FinFET을 위한 게이트 구조물을 도시한 도 11 내지 도 18을 참조하여 설명된다.
도 10b는, 핀(36)의 부분, IL(64B)의 부분, 하이-k 유전체 층(66)의 부분, 금속-함유 층(74)의 부분, 및 금속-충전 영역(76)의 부분이 포함되어 있는 영역(78)을 개략적으로 예시한다. 도 11 내지 도 18은 일부 실시예에 따라 영역(78) 안으로 연장하는 피처(feature)의 형성을 예시한다. 하이-k 유전체 층(66) 및 금속-함유 층(74), 및 금속-충전 영역(76)은 ILD(60) 및 게이트 스페이서(46)의 상부 상의 수평 부분을 포함할 수 있으며, 이 수평 부분이 평탄화 프로세스에서 제거되여 도 10b에 도시된 구조물이 된다는 것을 알아야 한다.
도 11을 참조하면, IL(64B)(도 8b도 참조)은 돌출 핀(36) 상에 있다. 하이-k 유전체 층(66)은 IL(64B) 위에 있으며 IL(64B)과 접촉한다. 일부 실시예에 따라, TSN(Titanium Silicon Nitride)(120)이 하이-k 유전체 층(66) 위에 형성된다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 222로서 예시되어 있다. TSN 층(120)은 ALD 또는 CVD를 사용하여 형성될 수 있고, TSN 층(120)은 교대로(alternatingly) 퇴적된 TiN 층 및 SiN 층을 포함할 수 있다. TiN 층 및 SiN 층이 매우 얇으므로, 이들 층은 서로 구별될 수가 없으며, 따라서 조합하여 TSN 층을 형성할 수 있다.
PMA(Post-Metallization Anneal) 프로세스(122)가 수행된다. 해당 프로세스는 또한 도 33에 도시된 프로세스 흐름(200)에서 프로세스 222로서 예시되어 있다. PMA 프로세스(122)는 노 어닐(furnace anneal), 플래시 어닐 등을 사용하여 수행될 수 있다. PMA 프로세스(122)의 온도는 약 600 ℃와 약 900 ℃ 사이 범위 내에 있을 수 있다. 어닐링 기간은 약 2 초와 약 120 초 사이 범위 내에 있을 수 있다. PMA 프로세스(122)는 NH3, N2, H2, O2, 등을 포함한 프로세스 가스를 이용해 수행될 수 있다.
도 12는 실리콘 캡핑 층(124)의 퇴적을 예시한다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 224로서 예시되어 있다. 일부 실시예에 따르면, 실리콘 캡핑 층(124)은 실란, 디실란, DCS(dichlorosilane) 등을 포함한 실리콘-함유 전구체를 사용하여 퇴적된다. 퇴적 후에, PCA(Post-Capping Annealing) 프로세스(126)가 수행된다. 해당 프로세스는 또한 도 33에 도시된 프로세스 흐름(200)에서 프로세스 224로서 예시되어 있다. PCA 프로세스는 노 어닐, 플래시 어닐 등을 사용하여 수행될 수 있다. PCA 프로세스(126)의 온도는 약 650℃와 약 1,100 ℃ 사이 범위 내에 있을 수 있다. 어닐링 기간은 약 2 초와 약 120 초 사이 범위 내에 있을 수 있다. PCA 프로세스(126)는 NH3, N2, H2, O2, 등을 포함한 프로세스 가스를 이용해 수행될 수 있다.
다음으로, TSN 층(120) 및 실리콘 캡핑 층(124)이 에칭 프로세스(들)에서 제거된다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 226으로서 예시되어 있다. 결과적인 구조물이 도 13에 도시되어 있다. TSN 층(120) 및 실리콘 캡핑 층(124)의 퇴적, 어닐링 및 후속 제거는 하이-k 유전체 층(66)의 신뢰성 및 그의 열 안정성을 개선할 수 있다. 본 개시의 대안의 실시예에 따르면, TSN 층(120) 및 실리콘 캡핑 층(124)의 퇴적, 어닐링 및 후속 제거가 스킵된다.
도 14는 블록킹 층(128) 및 금속 층(130)의 퇴적을 예시한다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 228 및 230으로서 예시되어 있다. 일부 실시예에 따르면, 블록킹 층(128)은 TiN 층, TaN 층, 또는 이들의 복합 층이거나 이를 포함한다. 퇴적 프로세스는 CVD, ALD 등을 포함할 수 있다. 다음 문단에서 설명되는 바와 같이, 금속 층(130)에서의 금속은, 어닐될 때 블록킹 층(128)을 관통할 수 있도록 그리고 바람직한 특성을 갖는 혼합(intermixing) 층을 형성할 수 있도록, 선택된다. 금속 층(130)에서의 금속은, 하이-k 유전체 층에서 추가적인 베이컨시(vacancy)를 만들지 않고서 계면 층으로부터 산소를 빼낼 수 있도록(scavenge) 선택되며, 그리하여 선택된 금속 층(130)의 산화물은 SiOx 및 GeOx보다는 더 나은 안정성 그리고 하이-k 산화물보다는 덜한 안정성을 갖는다. 일부 실시예에 따르면, 금속 층(130)은 Al, Ti, Hf, Zr,Ta, Cr, W, V, Mo 또는 이들의 합금을 포함한다. 퇴적 방법은 예를 들어 물리적 기상 증착(PVD; Physical Vapor Deposition), 또는 원자층 증착(ALD; Atomic layer deposition) 또는 플라즈마 강화 원자층 증착(PEALD; Plasma enhanced Atomic layer deposition) 또는 화학적 기상 증착(CVD; Chemical vapor deposition)을 포함할 수 있다.
블록킹 층(128)의 두께(T1)는, 도 15에 도시된 바와 같은 후속 어닐링 프로세스에서, 금속 층(130)에서의 금속의 하이-k 유전체 층(66) 안으로의 과도한 확산을 막도록 기능할 수 있으면서 동시에 금속 층(130)에서의 충분한 양의 금속이 블록킹 층(128)과 하이-k 유전체 층(66) 사이의 계면에 도달하여 혼합 층을 형성할 수 있도록, 선택된다. 블록킹 층(128)은 또한, IL(64B) 및 IL(64A)에서의 산소 원자가 금속 층(130)에 도달하도록 위로 관통할 수 있게 해준다. 일부 실시예에 따르면, 두께(T1)는 약 5 Å와 약 40 Å 사이 범위 내에 있다. 두께(T1)가 약 40 Å보다 더 큰 것과 같이 너무 크다면, 산소 원자는 블록킹 층(128)을 통해 위로 확산할 수 없으며, 후속으로 수행되는 어닐링 프로세스의 목적이 무효화된다. 두께(T1)가 약 5 Å보다 더 작은 것과 같이 너무 작다면, 금속 층(130)에서의 과도한 금속 원자가 아래로 확산하고 블록킹 층(128)을 관통하며 하이-k 유전체 층(66) 안으로 확산할 것이다. 하이-k 유전체 층(66)에서의 확산된 금속 원자는 따라서 하이-k 유전체 층(66)의 특성에 악영향을 미칠 것이다. 금속 층(130)의 두께(T2)는 약 5 Å와 약 150 Å 사이 범위 내에 있을 수 있다.
도 15는 PDA(Post-Deposition-Anneal) 프로세스(132)를 예시한다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 232로서 예시되어 있다. PDA 프로세스는 노 어닐, 플래시 어닐 등을 사용하여 수행될 수 있다. 후속 문단에서 설명되는 바와 같이 바람직한 효과가 달성되면서 어떠한 악영향도 받지 않도록, 온도 및 어닐링 기간이 제어된다. 예를 들어, 온도가 너무 높고 그리고/또는 어닐 기간이 너무 길면, 금속 층(130)에서의 금속은 전체 하이-k 유전체 층(66) 안으로 확산하며, 그의 특성을 저하시킬 수 있고, 또한 하이-k 막이 결정화될 수 있다. 온도가 너무 낮거나 어닐 기간이 너무 짧다면, 바람직한 효과가 달성되지 않는다. 따라서, PDA 프로세스(132)는 약 400 ℃와 약 535 ℃ 사이 범위 내의 온도에서 수행될 수 있다. 어닐링 기간은 약 15 초와 약 45 초 사이 범위 내에 있을 수 있다. PDA 프로세스(132)는 N2, H2, Ar, He, 등을 포함한 프로세스 가스를 이용해 수행될 수 있다.
PDA 프로세스(132)에서, IL(64B)에서의 게르마늄 산화물이 PMOS 디바이스 영역(21P)에서 분해되고, IL(64A)에서의 실리콘 산화물이 NMOS 디바이스 영역(21N)에서 분해된다. IL(64B)에서의 실리콘 산화물은 게르마늄 산화물보다 더 안정적이고, 분해되지 않는다. IL(64B)에서의 게르마늄 산화물의 이 우선적 분해로 인해, IL(64B)에서의 실리콘 원자 퍼센티지에 대한 게르마늄 원자 퍼센티지의 비(ratio)가 감소된다. 분해된 게르마늄 산화물에서의 산소 원자는 금속 층(130) 안으로 위로 확산하며, 금속 층(130)의 하부 부분(또는 전체)과 함께 금속 산화물 층(136)을 형성한다. 예를 들어, 금속 층(130)이 Al, Ti, Hf, Ta, Cr, W, V, Mo 또는 Zr을 포함하는지에 따라, 금속 산화물 층(136)은 각각 알루미늄 산화물, 티타늄 산화물, 하프늄 산화물, 또는 지르코늄 산화물을 포함할 수 있다.
PDA 프로세스(132)에서, 분해된 게르마늄 산화물에서의 게르마늄 원자는 돌출 핀(36)의 상부 표면 부분 안으로 아래로 확산하고, 게르마늄-리치(germanium-rich) 층(36-S)을 형성하며, 이는 각자의 트랜지스터의 채널 영역의 적어도 일부를 형성한다. 돌출 핀(36)의 상부 표면 부분 안으로 첨가된 추가의 게르마늄 원자로 인해, 게르마늄-리치 층(36-S)에서의 게르마늄 원자 퍼센티지는, 돌출 핀(36)의 원래 상부 표면 부분에서의 게르마늄 원자 퍼센티지보다 ΔC 만큼 더 높고, 돌출 핀(36)의 하부 부분에서의 게르마늄 원자 퍼센티지보다도 ΔC 만큼 더 높다. 원자 퍼센티지 차이 ΔC는 약 1 퍼센트와 약 4 퍼센트 사이 범위 내에 있을 수 있다. 게르마늄-리치 층(36-S)의 두께(T3)는 약 0.5 nm와 약 1 nm 사이 범위 내에 있을 수 있다.
게르마늄 산화물의 분해 및 게르마늄 원자와 산소 원자의 외부 확산(out-diffusion)으로 인해, PMOS 디바이스 영역(21P)에서 IL(64B)의 두께는 감소된다. 또한, 실리콘 산화물의 분해 및 산소 원자의 외부 확산으로 인해, NMOS 디바이스 영역(21N)에서 IL(64A)의 두께는 감소된다. 예를 들어, 금속 층(130)의 퇴적 전에, IL(64B) 또는 IL(64A)(도 13)의 두께(T4)는 T4이다. PDA 프로세스(132) 후에, IL(64B) 및 IL(64A) 중의 하나 또는 둘 다의 두께는 T4'(도 15)로 감소되며, 이는 약 25%*T4와 약 80%*T4 사이 범위 내에 있다. 예를 들어, T4는 약 10 Å와 약 120 Å 사이 범위 내에 있을 수 있고, 두께(T4')는 약 2 Å와 약 80 Å 사이 범위 내에 있을 수 있다. 따라서, 결과적인 게이트 유전체의 EOT가 감소된다.
PDA 프로세스(132)에서, 하이-k 유전체 층(66)과 블록킹 층(128)의 경계 영역에서 혼합 층(134)이 또한 형성된다. 혼합 층(134)은, 하이-k 유전체 층(66)으로부터의 금속(예컨대 Hf), IL(64B)로부터의 확산된 산소, 금속 층(130)으로부터 확산된 금속, 및 블록킹 층(128)으로부터의 금속(예컨대, Ti)을 포함한다. 금속 층(130)으로부터의 금속은 하이-k 유전체 층(66)에서의 금속(들)과 동일하거나 상이할 수 있고, 층(142A, 142B, 144, 146, 및 148(도 18))에서의 금속(들)과 동일하거나 상이할 수 있다. 일부 실시예에 따르면, 혼합 층(134)은 Mx-Ti-Hf-O을 포함하며, Mx는 금속 층(130)에서의 금속이다. 혼합 층(134)은 유전체 층이고, 금속 층(130)에서의 금속에 따라, Ti-리치, Zr-리치, Al-리치, 또는 Hf-리치일 수 있다. 혼합 층(134)은 일부 이로운 특징을 갖는다. 예를 들어, Ti-리치 및 Zr-리치 혼합 층(134)은 하이-k 유전체 층(66)의 유전 상수(kHK)보다 더 높은 유전 상수(kIM)를 가지며, 예를 들어 k 값 차이(kIM - kHK)는 약 1보다 더 크고, 약 1과 8 사이 범위 내에 있을 수 있다. 혼합 층(134)은 위의 일함수 금속 층(후속 형성됨)이 하이-k 유전체 층(66) 안으로 확산하는 것을 막는 기능을 가지며, 그에 의해 각자의 디바이스의 하이-k 막 품질, 누설, 및 신뢰성을 개선한다. 또한, Al-리치 혼합 층(134)은 p-타입 다이폴(dipole)을 부스트하도록 도우며, p-타입 트랜지스터의 문턱 전압을 감소시킬 수 있다. Zr-리치 혼합 층(134)은 하이-k 유전체 층(66)에서의 정방정 상(tetragonal phase)을 안정화할 수 있고, 하이-k 유전체 층(66)의 열 안정성을 개선할 수 있다.
도 25는 일부 실시예에 따라 도 15에 도시된 바와 같이 다양한 층에서의 일부 원소의 조성 프로파일을 예시한다. 조성 프로파일은 도 15에서의 구조물이 위에 형성되어 있는 샘플 웨이퍼로부터 측정된다. 보다 쉬운 이해를 위해 예시된 층에서의 예의 원소가 마킹되어 있다. 예를 들어, 샘플 구조는 Hf로 형성된 금속 층(130) 및 TiN으로 형성된 블록킹 층(128)을 갖는다. 도 24에서, 라인 338, 340, 342, 344, 346, 348, 및 350은 각각 Ge, Si, O, Hf, N, Ti, 및 Al의 원자 퍼센티지를 나타낸다. 게르마늄-리치 SiGe 층(36-S)에서의 Ge 원자 퍼센티지(라인 338)는 SiGe 돌출 핀(36)에서보다 더 높으며, 따라서 그 이름이 게르마늄-리치이다. 대응하여, 게르마늄-리치 SiGe 층(36-S)에서의 Si 원자 퍼센티지(라인 340)는 SiGe 돌출 핀(36)에서보다 더 낮다.
도 25는, IL 층(64B)이 Ge-리치 SiGe 층(36-S)과 돌출 핀(36) 둘 다에서보다 상당히 더 낮은 게르마늄-실리콘 비를 갖는 것을 더 예시하며, 게르마늄 원자가 Ge-리치 SiGe 층(36-S)으로 외부 확산하였음을 명확하게 나타낸다. Hf, O, Ti 및 Al의 높은 원자 퍼센티지를 갖는 혼합 층(134)도 또한 명확하게 나타나 있다.
도 26은 혼합 층(134), 하이-k 유전체 층(66) 및 IL(64B), 그리고 돌출 핀(36)(Ge-리치 SiGe 층(36-S)을 포함함)에서의 일부 원소의 원자 퍼센티지를 예시하며, X 축은 웨이퍼(10)의 상부 표면으로부터 측정된 깊이를 나타내고, Y 축은 원자 퍼센티지를 나타낸다. 원소들은 마킹되어 있다. 또한, 혼합 층(134)도 명확하게 관찰될 수 있다.
다음으로, 도 15에 도시된 바와 같은 블록킹 층(128), 금속 산화물 층(136), 및 금속 층(130)이 에칭되고, 결과적인 구조물이 도 16에 도시되어 있다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 234로서 예시되어 있다. 에칭 화학물질은, 금속 층(130) 및 블록킹 층(128)의 재료에 따라 선택될 수 있고, NH4OH, HCl, HF, H3PO4, H2O2, H2O, 및 이들의 조합으로부터 선택될 수 있다. 예를 들어, 금속 층(130)이 Al, Ti, Hf, 및/또는 Zr을 포함할 때 그리고 블록킹 층(28)이 TiN을 포함할 때, 에칭 화학물질은 NH4OH와 HCl 중의 하나 또는 둘 다를 포함할 수 있고, H2O2 및 H2O를 더 포함한다. 금속 층(130)이 Al, Ti, Hf, Ta, Cr, W, V, Mo 및/또는 Zr을 포함할 때 그리고 블록킹 층(28)이 TaN을 포함할 때, 에칭 화학물질은 HF, NH4OH, H2O2, 및 H2O의 혼합물을 포함할 수 있다. 에칭 후에, 혼합 층(134)이 드러난다.
도 17은 일부 실시예에 따라 배리어 층(142A)의 퇴적을 예시한다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 236으로서 예시되어 있다. 배리어 층(142A)은 종종 접착 층으로도 지칭되며, TiN, TaN 등으로 형성될 수 있다.
배리어 층(142A)이 형성된 후에, 배리어 층(142A) 상에 퇴적되는 또다른 배리어 층(142B)이 있을 수 있다(또는 없을 수도 있음). 다른 실시예에 따르면, 층(142A 및 142B)의 어느 것도 형성되지 않고, 후속 형성되는 일함수 층(144)이 혼합 층(134)과 접촉한다.
다음으로, 도 18에 또한 도시된 바와 같이, 일함수 층(144)이 배리어 층(142B)(형성된 경우) 위에 형성된다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 238로서 예시되어 있다. 일함수 층(144)은 게이트의 일함수를 결정하고, 적어도 하나의 층 또는 상이한 재료로 형성된 복수의 층을 포함한다. 일부 실시예에 따르면, 일함수 층(144)은 TaN 층, TaN 층 위의 TiN 층, 및 TiN 층 위의 TiAl 층을 포함할 수 있다. 일함수 층은 상이하 재료를 포함할 수 있다는 것을 알아야 하며, 이 또한 고려된다.
본 개시의 일부 실시예에 따르면, 도 18에 도시된 바와 같이, 금속 캡핑 층(146)이 일함수 층(144) 위에 형성된다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 240으로서 예시되어 있다. 금속 캡핑 층(146)은 일부 실시예에 따라 TiN과 같은 금속 질화물로 형성될 수 있고, TaN과 같은 다른 재료가 사용될 수 있다. 층(142A, 142B, 144, 및 146)은 집합적으로 도 10b에서의 적층된 층(74)에 대응한다.
도 18은 도 10b에서의 금속-충전 영역(76)에 대응하는 금속-충전 영역(148)의 형성을 예시한다. 해당 프로세스는 도 33에 도시된 프로세스 흐름(200)에서 프로세스 242로서 예시되어 있다. 혼합 층(134) 및 위의 층을 포함한 스택은 도 10b에서의 적층된 층(74)에 대응한다. 일부 실시예에 따르면, 금속-충전 영역(148)은 텅스텐 또는 코발트로 형성되며, 이는 ALD, CVD 등을 사용하여 형성될 수 있다. 금속-충전 영역(148)의 형성 후에, 도 18에 도시된 바와 같이 퇴적된 층의 과도한 부분을 제거하도록 평탄화 프로세스가 수행될 수 있으며, 그 결과 도 10a 및 도 10b에 도시된 바와 같은 게이트 스택(72)이 된다.
전술한 바와 같이, 확산 배리어(142A 및 142B)가 형성될 수 있거나 형성되지 않을 수 있다. 확산 배리어(142A 및 142B)가 형성되지 않을 때, 결과적인 게이트 스택(72)은 도 19에 도시된 바와 같이 이루어지며, 일함수 층(144)이 혼합 층(134) 위에 있고 이와 물리적 접촉한다. 다른 실시예에 따르면, 확산 배리어(142B)가 형성될 수 있는 반면에, 확산 배리어(142A)는 형성되지 않는다. 대응하는 게이트 스택(72)은 도 20에 도시되어 있으며, 일함수 층(144)이 확산 배리어(142B) 위에 있고 이와 물리적 접촉한다.
도 21 및 도 22는 대안의 실시예에 따른 게이트 스택(72)의 형성에 있어서 중간 단계들을 예시한다. 달리 지정되지 않는 한, 이들 실시예에서의 컴포넌트의 재료 및 형성 프로세스는 도 1 내지 도 18에 도시된 앞의 실시예에서의 비슷한 참조 번호로 표시되어 있는 비슷한 컴포넌트와 본질적으로 동일하다. 따라서 도 21 및 도 22에 도시된 컴포넌트의 형성 프로세스 및 재료에 관한 세부사항은 앞의 실시예의 설명에서 찾아볼 수 있다.
이들 실시예의 초기 단계는 도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10a, 도 10b, 및 도 11 내지 도 15에 도시된 바와 본질적으로 동일하다. 후속 프로세스에서, 도 15에 도시된 바와 같은 금속 층(130) 및 금속 산화물 층(136)이 에칭 프로세스에서 제거되며, 도 21에 도시된 바와 같이 블록킹 층(128)은 에칭되지 않는다. 따라서, 대응하는 에칭 프로세스는 부분 에칭 프로세스로 지칭된다. 일부 실시예에 따르면, 금속 층(130)이 Al, Ti, Hf, Ta, Cr, W, V, Mo 및/또는 Zr을 포함할 때 그리고 블록킹 층(28)이 TaN을 포함할 때, 부분 에칭 화학물질은 HF, NH4OH, H2O2, 및 H2O의 혼합물을 포함할 수 있다. 금속 층(130)이 Al, Ti, Hf, Ta, Cr, W, V, Mo 및/또는 Zr을 포함할 때 그리고 블록킹 층(28)이 TaN을 포함할 때, 에칭 화학물질은 H2O2, H3PO4, 및 H2O의 혼합물, NH4OH, H2O2, 및 H2O의 혼합물, HCl, H2O2, 및 H2O의 혼합물, 또는 NH4OH, HCl, H2O2, 및 H2O의 혼합물로부터 선택될 수 있다. 부분 에칭 프로세스 후에, 도 21에 도시된 바와 같이, 블록킹 층(128)이 남아 있다. 블록킹 층(128)은 도 18에 도시된 바와 같이 확산 배리어 층(142A)과 유사한 재료로 형성되고, 확산 배리어 층(142A)과 동일한 기능을 갖는다. 도 22는 위의 확산 배리어 층(142B), 일함수 층(144), 캡핑 층(146) 및 충전 금속(148)을 예시한다. 마찬가지로, 확산 배리어(142B)가 형성될 수 있거나 형성되지 않을 수 있다.
도 23은 일부 실시예에 따라 하드 마스크(80)의 형성을 예시한다. 하드 마스크(80)의 형성은, 게이트 스페이서(46) 사이에 리세스가 형성되도록 게이트 스택(72)을 리세싱하기 위한 에칭 프로세스를 수행하고, 리세스를 유전체 재료로 채운 다음, 유전체 재료의 과도한 부분을 제거하도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스를 수행하는 것을 포함할 수 있다. 하드 마스크(80)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화탄화질화물 등으로 형성될 수 있다.
도 24는 소스/드레인 콘택 플러그(82)의 형성을 예시한다. 소스/드레인 콘택 플러그(82)의 형성은, CESL(58)의 아래 부분을 노출시키도록 ILD(60)를 에칭한 다음, 소스/드레인 영역(54)을 드러내도록 CESL(58)의 노출된 부분을 에칭하는 것을 포함한다. 후속 프로세스에서, 금속 층(예컨대, Ti 층)이 퇴적되고 콘택 플러그 안으로 연장한다. 금속 질화물 캡핑 층이 형성될 수 있다. 그 다음, 도 24에 도시된 바와 같이, 실리사이드 영역(84)을 형성하기 위해 금속 층을 소스/드레인 여역(54)의 상부 부분과 반응시키도록 어닐 프로세스가 수행된다. 다음으로, 앞서 형성된 금속 질화물 층이 제거되지 않고서 남아 있거나, 또는 앞서 형성된 금속 질화물 층이 제거된 다음, 새로운 금속 질화물 층(예컨대, 티타늄 질화물 층)의 퇴적이 이어진다. 그 다음 텅스텐, 코발트 등과 같은 충전-금속성 재료가 콘택 개구 안에 채워지고, 그 다음에 과도한 재료를 제거하기 위한 평탄화가 이어지며, 그 결과 소스/드레인 콘택 플러그(82)가 된다. 게이트 콘택 플러그(도시되지 않음)도 또한 하드 마스크(80) 각각의 일부를 통해 관통하도록 형성되어 게이트 전극(70)과 접촉한다. 따라서, 하나의 FinFET으로서 병렬로 접속될 수 있는 FinFET(86)이 형성된다.
도 27은 PMOS 디바이스 영역(21P)에서 실리콘의 바인딩 에너지를 예시한다. 102.8 eV의 바인딩 에너지에 가까운 피크는 Si-O 결합을 나타내며, 이는 IL(64B)에 대응한다. 100 eV의 바인딩 에너지에 가까운 피크는 Si-Si 결합 및/또는 Si-Ge 결합을 나타내며, 이는 채널 영역에 대응한다. 금속 층(130)(도 15)이 형성되지 않고 어닐 프로세스(132)(도 15)가 수행되지 않는 종래의 방법을 사용하여 형성된 제1 샘플로부터 신호 강도 라인(152)이 얻어진다. 금속 층(130)(도 15)이 형성되고 어닐 프로세스(132)(도 15)가 수행되는 본 개시의 일부 실시예에 따라 형성된 제2 샘플로부터 신호 강도 라인(154)이 얻어진다. 실험 결과에서는, 102.8 eV(도 27)의 바인딩 에너지에 가까운 피크에서, 라인(154)의 신호 강도가 라인(152)의 신호 강도보다 더 높은 것을 보여주며, 제2 샘플의 IL에서, 실리콘 원자 퍼센티지가 제1 샘플에서의 이상으로 증가됨을 나타내고, 이는 또한 게르마늄 확산으로 인해 게르마늄 원자 퍼센티지가 IL(64B)에서 감소됨을 의미한다. 100 eV(도 27)의 바인딩 에너지에 가까운 피크에서, 라인(154)의 신호 강도는 라인(152)의 신호 강도보다 더 낮으며, Ge-리치 SiGe 층(36-S)에서,실리콘 원자 퍼센티지가 제1 샘플에서보다 제2 샘플에서 감소됨을 나타내고, 이는 또한 채널에서 게르마늄 원자 퍼센티지가 증가됨을 의미한다.
도 28 및 도 29는 게르마늄의 바인딩 에너지를 예시한다. 도 28에서의 33.5 eV 및 도 19에서의 1,222 eV의 바인딩 에너지에 가까운 신호 강도는 Ge-O 결합을 나타내며, 이는 IL(64B)에 대응한다. 도 28에서의 30 eV 및 도 19에서의 1,218 eV의 바인딩 에너지에 가까운 피크는 Ge-Si 결합 및 Ge-Ge 결합을 각각 나타내며, 이는 채널 영역에 대응한다. 종래의 방법을 사용하여 형성된 제1 샘플로부터 신호 강도 라인(156)이 얻어진다. 본 개시의 일부 실시예에 따라 형성된 제2 샘플로부터 신호 강도 라인(158)이 얻어진다. 실험 결과에서는, 33.5 eV(도 28) 및 1,222 eV(도 29)의 바인딩 에너지에 가까이, 라인(158)의 신호 강도가 신호 강도 라인(156)의 신호 강도보다 더 낮은 것을 보여주며, 제2 샘플의 IL에서, 게르마늄 원자 퍼센티지가 감소됨을 나타내고, IL에서의 게르마늄 산화물로부터 금속 층(130) 안으로의 산소의 스캐빈징(scavenging) 및 채널로의 게르마늄의 외부 확산으로 인해 IL(64B)에서의 더 적은 Ge-O 결합을 나타낸다. 30 eV(도 28) 및 1,218 eV(도 29)의 바인딩 에너지에 가까운 피크에서, 라인(158)의 신호 강도는 라인(156)의 신호 강도보다 더 높으며, Ge-리치 SiGe 층(36-S)에서, 게르마늄 원자 퍼센티지가 증가됨을 나타낸다.
도 30은 NMOS 디바이스 영역(21N)에서 실리콘의 바인딩 에너지를 예시한다. 102.8 eV의 바인딩 에너지에 가까운 피크는 Si-O 결합을 나타내며, 이는 IL(64A)에 대응한다. 100 eV의 바인딩 에너지에 가까운 피크는 Si-Si 결합을 나타내며, 이는 Si 채널 영역에 대응한다. 금속 층(130)(도 15)이 형성되지 않고 어닐 프로세스(132)(도 15)가 수행되지 않는 종래의 방법을 사용하여 형성된 제1 샘플로부터 신호 강도 라인(160)이 얻어진다. 금속 층(130)(도 15)이 형성되고 어닐 프로세스(132)(도 15)가 수행되는 본 개시의 일부 실시예에 따라 형성된 제2 샘플로부터 신호 강도 라인(162)이 얻어진다. 실험 결과에서는, 102.8 eV(도 30)의 바인딩 에너지에 가까운 피크에서, 라인(162)의 신호 강도가 라인(160)의 신호 강도보다 더 낮은 것을 보여주며, 제2 샘플의 IL(64A)에서, 실리콘 원자 퍼센티지가 제1 샘플에서의 이상으로 감소됨을 나타내고, 이는 또한 IL(64A) 두께가 감소됨을 의미한다.
도 31은 일부 실시예에 따라 저전압 p-타입 트랜지스터, 표준 전압 p-타입 트랜지스터, 및 고전압 p-타입 트랜지스터의 적층 방식의 비교를 예시한다. 이들 디바이스는 확산 배리어 층(142A(또는 128) 및 142B)을 포함하는지 여부에 있어서 서로 차이가 있다. 이들 트랜지스터의 형성은 Ge-리치 SiGe 층(64), IL(66), 혼합 층(134) 및 일함수 층(144)을 형성하기 위해 공통 프로세스를 공유할 수 있다. 확산 배리어 층(142A 및 142B)을 상이한 트랜지스터마다 상이하게 형성하기 위해, 제1 확산 배리어 층(142A)이 3개의 트랜지스터 영역 전부에 형성될 수 있고, 그 다음 저전압 및 표준 전압 트랜지스터 영역 둘 다로부터 제거될 수 있다. 다음으로, 3개의 트랜지스터 영역 전부에 제2 확산 배리어 층(142B)이 형성된 다음, 저전압 트랜지스터 영역으로부터 제거될 수 있다. 얇은 IL 층(64B)은 실리콘-리치 및 게르마늄-부족(germanium-deficit) 산화물을 포함하고, 일함수 층(144)은 P-타입 일함수 금속을 포함한다. 또한, Ge-리치 SiGe 층(36-S)은 모든 3개의 트랜지스터 영역에 형성된다.
도 32는 일부 실시예에 따라 저전압 n-타입 트랜지스터, 표준 전압 n-타입 트랜지스터, 및 고전압 n-타입 트랜지스터의 적층 방식의 비교를 예시한다. 이들 디바이스는 확산 배리어 층(142A(또는 128) 및 142B)을 포함하는지 여부에 있어서 서로 차이가 있다. 대응하는 IL은 얇은 실리콘 산화물(64A)을 포함하고, 일함수 층은 n-타입 일함수 금속을 포함한다. 어떠한 Ge-리치 층도 3개의 트랜지스터 영역의 채널 전부에 형성되지 않는다.
본 개시의 실시예는 일부 이로운 특징을 갖는다. n-타입 트랜지스터의 게이트의 형성 동안 금속 층을 형성하고 금속 층을 어닐링함으로써, 실리콘 산화물을 포함하는 IL로부터 산소가 빼앗길 수 있다. p-타입 트랜지스터의 게이트의 형성 동안 금속 층을 형성하고 금속 층을 어닐링함으로써, 실리콘 산화물 및 게르마늄 산화물을 포함하는 IL로부터 산소가 빼앗길 수 있다. 게르마늄은 또한 아래의 채널로 확산된다. 따라서, IL에서의 게르마늄 산화물의 양이 감소된다. 게르마늄 산화물은 실리콘 산화물보다 덜 안정적이며, 산소와 결합하여 일산화게르마늄을 형성하는 경향이 있는데, 이는 기체상이고 증발하여 IL에 베이컨시를 남길 수 있다. 또한, 산소 베이컨시 형성 에너지는 실리콘 산화물 또는 하이-k 산화물에 비교하여 그보다 게르마늄 산화물에서 더 낮다. 따라서, IL에서의 게르마늄 산화물은 너무 많은 결함에 기여한다. 그에 따라, 게르마늄 산화물의 감소는, IL에서의 결함을 감소시키게 되고 p-타입 트랜지스터에서의 계면 트랩의 밀도를 감소시키게 된다. IL은 또한 n-타입 트랜지스터 및 p-타입 트랜지스터 둘 다에서 더 얇아지게 되고, 게이트 유전체의 EOT가 감소된다. 채널 영역으로 확산된 게르마늄의 결과로서, p-타입 트랜지스터에 대한 채널 모빌리티의 바람직한 증가를 가져다준다. 또한, 혼합 층이 형성되며, 이는 하이-k 값 및 다른 이로운 특징을 갖는다.
본 개시의 일부 실시예에 따르면, 디바이스는, 반도체 영역; 상기 반도체 영역 위의 계면 층으로서, 반도체 산화물을 포함하는, 상기 계면 층; 상기 계면 층 위의 하이-k 유전체 층; 상기 하이-k 유전체 층 위의 혼합 층으로서, 산소, 상기 하이-k 유전체 층에서의 금속, 및 추가 금속을 포함하는, 상기 혼합 층; 상기 혼합 층 위의 일함수 층; 및 상기 일함수 층 위의 금속-충전 영역을 포함한다. 실시예에서, 상기 추가 금속은, 알루미늄, 티타늄, 하프늄, 지르코늄, 크롬, 텅스텐, 바나듐, 몰리브덴, 및 이들의 조합으로 구성된 그룹으로부터 선택된다. 실시예에서, 상기 반도체 영역은, 제1 게르마늄 원자 퍼센티지를 갖는 실리콘 게르마늄을 포함한 하부 부분; 및 상기 하부 부분 위에 있으며 상기 하부 부분과 접촉하는 상부 부분을 포함하고, 상기 상부 부분은 상기 제1 게르마늄 원자 퍼센티지보다 더 큰 제2 게르마늄 원자 퍼센티지를 갖는 실리콘 게르마늄을 포함한다. 실시예에서, 상기 상부 부분은 약 0.5 nm와 약 1 nm 사이 범위 내의 두께를 갖는다. 실시예에서, 상기 제2 게르마늄 원자 퍼센티지는 상기 제1 게르마늄 원자 퍼센티지보다, 약 1 퍼센트와 약 4 퍼센트 사이 범위 내의 차이만큼 더 크다. 실시예에서, 상기 일함수 층은 상기 혼합 층과 접촉한다. 실시예에서, 상기 디바이스는 상기 혼합 층과 상기 금속-충전 영역 사이의 티타늄 질화물 층을 더 포함한다. 실시예에서, 상기 계면 층, 상기 하이-k 유전체 층, 상기 혼합 층, 상기 일함수 층, 및 상기 금속-충전 영역은 트랜지스터의 게이트 스택을 형성한다.
본 개시의 일부 실시예에 따르면, 디바이스는, 실리콘 게르마늄 핀; 상기 실리콘 게르마늄 핀 상의 게이트 스택으로서, 상기 실리콘 게르마늄 핀과 접촉하는 계면 층과; 상기 계면 층 위의 하이-k 유전체 층과; 상기 하이-k 유전체 층에 있으며 상기 하이-k 유전체 층과 접촉하는 혼합 층으로서, 상기 하이-k 유전체 층은 제1 유전 상수를 갖고, 상기 혼합 층은 상기 제1 유전 상수보다 더 큰 제2 유전 상수를 갖는 것인, 상기 혼합 층과; 상기 혼합 층 위에 있으며 상기 혼합 층과 접촉하는 티타늄 질화물 층을 포함하는, 상기 게이트 스택; 및 상기 게이트 스택의 측부 상의 소스/드레인 영역을 포함한다. 실시예에서, 상기 혼합 층은, 상기 하이-k 유전체 층, 및 상기 게이트 스택에 있으며 상기 혼합 층 위에 있는 층들에서의 금속과는 상이한 금속을 포함한다. 실시예에서, 상기 혼합 층은 산소, 그리고 알루미늄, 티타늄, 하프늄, 지르코늄, 크롬, 텅스텐, 바나듐, 몰리브덴, 및 이들의 조합으로 구성된 그룹으로부터 선택된 금속을 포함한다. 실시예에서, 상기 실리콘 게르마늄 핀은, 제1 게르마늄 원자 퍼센티지를 갖는 하부 부분; 및 상기 하부 부분 위에 있으며 상기 하부 부분과 접촉하는 상부 부분을 포함하고, 상기 상부 부분은 상기 제1 게르마늄 원자 퍼센티지보다 더 높은 제2 게르마늄 원자 퍼센티지를 갖는다. 실시예에서, 상기 하부 부분과 상기 상부 부분 사이의 계면에서, 상기 제1 게르마늄 원자 퍼센티지로부터 상기 제2 게르마늄 원자 퍼센티지로의 급격한 증가가 있다. 실시예에서, 상기 실리콘 게르마늄 핀, 상기 게이트 스택, 및 상기 소스/드레인 영역은 p-타입 트랜지스터의 부분이다.
본 개시의 일부 실시예에 따르면, 방법은, 반도체 영역 위에, 반도체 산화물을 포함하는 계면 층을 형성하는 단계; 상기 계면 층 위에 하이-k 유전체 층을 퇴적하는 단계: 상기 하이-k 유전체 층 위에 블록킹 층을 퇴적하는 단계; 상기 블록킹 층 위에 금속 층을 퇴적하는 단계; 상기 금속 층이 상기 블록킹 층 위에 있을 때 어닐링 프로세스를 수행하는 단계; 및 상기 금속 층을 제거하는 단계를 포함한다. 실시예에서, 상기 어닐링 프로세스에 의해 상기 블록킹 층과 상기 하이-k 유전체 층 사이에 혼합 층이 형성된다. 실시예에서, 상기 방법은, 상기 블록킹 층을 제거하는 단계; 상기 블록킹 층이 제거된 후에 일함수 층을 형성하는 단계; 및 상기 일함수 층 위에 금속-함유 캡핑 층을 형성하는 단계를 더 포함한다. 실시예에서, 상기 방법은, 상기 블록킹 층 위에 일함수 층을 형성하는 단계를 더 포함한다. 실시예에서, 상기 금속 층을 퇴적하는 단계는, 알루미늄, 티타늄, 하프늄, 지르코늄, 크롬, 텅스텐, 바나듐, 몰리브덴, 및 이들의 조합으로 구성된 그룹으로부터 선택된 금속을 퇴적하는 단계를 포함한다. 실시예에서, 상기 어닐링 프로세스는 약 400 ℃와 약 535 ℃ 사이 범위 내의 온도에서 수행된다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 디바이스에 있어서,
반도체 영역;
상기 반도체 영역 위의 계면 층으로서, 반도체 산화물을 포함하는, 상기 계면 층;
상기 계면 층 위의 하이-k 유전체 층;
상기 하이-k 유전체 층 위의 혼합(intermixing) 층으로서, 산소, 상기 하이-k 유전체 층에서의 금속, 및 추가 금속을 포함하는, 상기 혼합 층;
상기 혼합 층 위의 일함수 층; 및
상기 일함수 층 위의 금속-충전 영역
을 포함하는 디바이스.
실시예 2. 실시예 1에 있어서, 상기 추가 금속은, 알루미늄, 티타늄, 하프늄, 지르코늄, 크롬, 텅스텐, 바나듐, 몰리브덴, 및 이들의 조합으로 구성된 그룹으로부터 선택되는 것인 디바이스.
실시예 3. 실시예 1에 있어서, 상기 반도체 영역은,
제1 게르마늄 원자 퍼센티지를 갖는 실리콘 게르마늄을 포함한 하부 부분; 및
상기 하부 부분 위에 있으며 상기 하부 부분과 접촉하는 상부 부분으로서, 상기 제1 게르마늄 원자 퍼센티지보다 더 큰 제2 게르마늄 원자 퍼센티지를 갖는 실리콘 게르마늄을 포함하는, 상기 상부 부분
을 포함하는 것인 디바이스.
실시예 4. 실시예 3에 있어서, 상기 상부 부분은 약 0.5 nm와 약 1 nm 사이 범위 내의 두께를 갖는 것인 디바이스.
실시예 5. 실시예 3에 있어서, 상기 제2 게르마늄 원자 퍼센티지는 상기 제1 게르마늄 원자 퍼센티지보다, 약 1 퍼센트와 약 4 퍼센트 사이 범위 내의 차이만큼 더 큰 것인 디바이스.
실시예 6. 실시예 3에 있어서, 상기 계면 층에서의 실리콘 원자 퍼센티지에 대한 게르마늄 원자 퍼센티지의 제1 비(ratio)는, 상기 반도체 영역의 상부 영역에서의 실리콘 원자 퍼센티지에 대한 게르마늄 원자 퍼센티지의 제2 비보다 더 낮고, 상기 반도체 영역의 하부 영역에서의 실리콘 원자 퍼센티지에 대한 게르마늄 원자 퍼센티지의 제3 비보다 더 낮은 것인 디바이스.
실시예 7. 실시예 1에 있어서, 상기 일함수 층은 상기 혼합 층과 접촉하는 것인 디바이스.
실시예 8. 실시예 1에 있어서, 상기 혼합 층과 상기 금속-충전 영역 사이의 티타늄 질화물 층을 더 포함하는 디바이스.
실시예 9. 디바이스에 있어서,
실리콘 게르마늄 핀;
상기 실리콘 게르마늄 핀 상의 게이트 스택으로서,
상기 실리콘 게르마늄 핀과 접촉하는 계면 층과;
상기 계면 층 위의 하이-k 유전체 층과;
상기 하이-k 유전체 층 위에 있으며 상기 하이-k 유전체 층과 접촉하는 혼합 층으로서, 상기 하이-k 유전체 층은 제1 유전 상수를 갖고, 상기 혼합 층은 상기 제1 유전 상수보다 더 큰 제2 유전 상수를 갖는 것인, 상기 혼합 층과;
상기 혼합 층 위에 있으며 상기 혼합 층과 접촉하는 티타늄 질화물 층
을 포함하는, 상기 게이트 스택; 및
상기 게이트 스택의 측부 상의 소스/드레인 영역
을 포함하는 디바이스.
실시예 10. 실시예 9에 있어서, 상기 혼합 층은, 상기 하이-k 유전체 층, 및 상기 게이트 스택에 있으며 상기 혼합 층 위에 있는 층들에서의 금속과는 상이한 금속을 포함하는 것인 디바이스.
실시예 11. 실시예 9에 있어서, 상기 혼합 층은 산소, 그리고 알루미늄, 티타늄, 하프늄, 지르코늄, 크롬, 텅스텐, 바나듐, 몰리브덴, 및 이들의 조합으로 구성된 그룹으로부터 선택된 금속을 포함하는 것인 디바이스.
실시예 12. 실시예 9에 있어서, 상기 실리콘 게르마늄 핀은,
제1 게르마늄 원자 퍼센티지를 갖는 하부 부분; 및
상기 하부 부분 위에 있으며 상기 하부 부분과 접촉하는 상부 부분으로서, 상기 제1 게르마늄 원자 퍼센티지보다 더 높은 제2 게르마늄 원자 퍼센티지를 갖는, 상기 상부 부분
을 포함하는 것인 디바이스.
실시예 13. 실시예 12에 있어서, 상기 하부 부분과 상기 상부 부분 사이의 계면에서, 상기 제1 게르마늄 원자 퍼센티지로부터 상기 제2 게르마늄 원자 퍼센티지로의 급격한 증가가 있는 디바이스.
실시예 14. 실시예 9에 있어서, 상기 실리콘 게르마늄 핀, 상기 게이트 스택, 및 상기 소스/드레인 영역은 p-타입 트랜지스터의 부분인 것인 디바이스.
실시예 15. 방법에 있어서,
반도체 영역 위에, 반도체 산화물을 포함하는 계면 층을 형성하는 단계;
상기 계면 층 위에 하이-k 유전체 층을 퇴적하는 단계:
상기 하이-k 유전체 층 위에 블록킹 층을 퇴적하는 단계;
상기 블록킹 층 위에 금속 층을 퇴적하는 단계;
상기 금속 층이 상기 블록킹 층 위에 있을 때 어닐링 프로세스를 수행하는 단계; 및
상기 금속 층을 제거하는 단계를 포함하는 방법.
실시예 16. 실시예 14에 있어서, 상기 어닐링 프로세스에 의해 상기 블록킹 층과 상기 하이-k 유전체 층 사이에 혼합 층이 형성되는 것인 방법.
실시예 17. 실시예 15에 있어서,
상기 블록킹 층을 제거하는 단계;
상기 블록킹 층이 제거된 후에 일함수 층을 형성하는 단계; 및
상기 일함수 층 위에 금속-함유 캡핑 층을 형성하는 단계를 더 포함하는 방법.
실시예 18. 실시예 15에 있어서, 상기 블록킹 층 위에 일함수 층을 형성하는 단계를 더 포함하는 방법.
실시예 19. 실시예 15에 있어서, 상기 금속 층을 퇴적하는 단계는, 알루미늄, 티타늄, 하프늄, 지르코늄, 크롬, 텅스텐, 바나듐, 몰리브덴, 및 이들의 조합으로 구성된 그룹으로부터 선택된 금속을 퇴적하는 단계를 포함하는 것인 방법.
실시예 20. 실시예 15에 있어서, 상기 어닐링 프로세스는 약 400 ℃와 약 535 ℃ 사이 범위 내의 온도에서 수행되는 것인 방법.

Claims (10)

  1. 디바이스에 있어서,
    반도체 영역;
    상기 반도체 영역 위의 계면 층으로서, 반도체 산화물을 포함하는, 상기 계면 층;
    상기 계면 층 위의 하이-k 유전체 층;
    상기 하이-k 유전체 층 위의 혼합(intermixing) 층으로서, 산소, 상기 하이-k 유전체 층에서의 금속, 및 추가 금속을 포함하는, 상기 혼합 층;
    상기 혼합 층 위의 일함수 층; 및
    상기 일함수 층 위의 금속-충전 영역
    을 포함하는 디바이스.
  2. 청구항 1에 있어서, 상기 추가 금속은, 알루미늄, 티타늄, 하프늄, 지르코늄, 크롬, 텅스텐, 바나듐, 몰리브덴, 및 이들의 조합으로 구성된 그룹으로부터 선택되는 것인 디바이스.
  3. 청구항 1에 있어서, 상기 반도체 영역은,
    제1 게르마늄 원자 퍼센티지를 갖는 실리콘 게르마늄을 포함한 하부 부분; 및
    상기 하부 부분 위에 있으며 상기 하부 부분과 접촉하는 상부 부분으로서, 상기 제1 게르마늄 원자 퍼센티지보다 더 큰 제2 게르마늄 원자 퍼센티지를 갖는 실리콘 게르마늄을 포함하는, 상기 상부 부분
    을 포함하는 것인 디바이스.
  4. 청구항 3에 있어서, 상기 제2 게르마늄 원자 퍼센티지는 상기 제1 게르마늄 원자 퍼센티지보다, 1 퍼센트와 4 퍼센트 사이 범위 내의 차이만큼 더 큰 것인 디바이스.
  5. 청구항 3에 있어서, 상기 계면 층에서의 실리콘 원자 퍼센티지에 대한 게르마늄 원자 퍼센티지의 제1 비(ratio)는, 상기 반도체 영역의 상부 영역에서의 실리콘 원자 퍼센티지에 대한 게르마늄 원자 퍼센티지의 제2 비보다 더 낮고, 상기 반도체 영역의 하부 영역에서의 실리콘 원자 퍼센티지에 대한 게르마늄 원자 퍼센티지의 제3 비보다 더 낮은 것인 디바이스.
  6. 청구항 1에 있어서, 상기 일함수 층은 상기 혼합 층과 접촉하는 것인 디바이스.
  7. 청구항 1에 있어서, 상기 혼합 층과 상기 금속-충전 영역 사이의 티타늄 질화물 층을 더 포함하는 디바이스.
  8. 디바이스에 있어서,
    실리콘 게르마늄 핀;
    상기 실리콘 게르마늄 핀 상의 게이트 스택으로서,
    상기 실리콘 게르마늄 핀과 접촉하는 계면 층과;
    상기 계면 층 위의 하이-k 유전체 층과;
    상기 하이-k 유전체 층 위에 있으며 상기 하이-k 유전체 층과 접촉하는 혼합 층으로서, 상기 하이-k 유전체 층은 제1 유전 상수를 갖고, 상기 혼합 층은 상기 제1 유전 상수보다 더 큰 제2 유전 상수를 갖는 것인, 상기 혼합 층과;
    상기 혼합 층 위에 있으며 상기 혼합 층과 접촉하는 티타늄 질화물 층
    을 포함하는, 상기 게이트 스택; 및
    상기 게이트 스택의 측부 상의 소스/드레인 영역
    을 포함하는 디바이스.
  9. 청구항 8에 있어서, 상기 혼합 층은, 상기 하이-k 유전체 층, 및 상기 게이트 스택에 있으며 상기 혼합 층 위에 있는 층들에서의 금속과는 상이한 금속을 포함하는 것인 디바이스.
  10. 방법에 있어서,
    반도체 영역 위에, 반도체 산화물을 포함하는 계면 층을 형성하는 단계;
    상기 계면 층 위에 하이-k 유전체 층을 퇴적하는 단계:
    상기 하이-k 유전체 층 위에 블록킹 층을 퇴적하는 단계;
    상기 블록킹 층 위에 금속 층을 퇴적하는 단계;
    상기 금속 층이 상기 블록킹 층 위에 있을 때 어닐링 프로세스를 수행하는 단계 - 상기 어닐링 프로세스에 의해 상기 블록킹 층과 상기 하이-k 유전체 층 사이에 혼합 층이 형성됨 -; 및
    상기 금속 층을 제거하는 단계를 포함하는 방법.
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