KR20140086595A - 고유전층과 금속게이트를 갖는 반도체장치 및 그 제조 방법 - Google Patents

고유전층과 금속게이트를 갖는 반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 CMOS 집적 공정시 NMOS의 문턱전압과 PMOS의 문턱전압을 독립적으로 조정할 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술의 반도체장치는 제1게이트유전층, 상기 제1게이트유전층 상에 형성된 제1금속함유전극 및 상기 제1게이트유전층과 제1금속함유전극의 계면에 형성된 다이폴형성층을 포함하는 N 채널 트랜지스터, 및 문턱전압조정종이 함유된 채널영역, 상기 채널영역 상의 제2게이트유전층 및 상기 제2게이트유전층 상의 유효일함수조정종을 함유하는 제2금속함유전극을 포함하는 P 채널 트랜지스터를 포함할 수 있으며, 문턱전압조정종과 유효일함수조정종은 PMOS의 문턱전압을 쉬프트시키고, 다이폴형성층은 NMOS의 문턱전압을 쉬프트시킨다.

Description

고유전층과 금속게이트를 갖는 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH METAL GATE AND HIGH―K DIELECTRIC AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체장치에 관한 것으로, 상세하게는 고유전층 및 금속게이트를 갖는 반도체장치 및 그 제조 방법에 관한 것이다.
CMOS 장치는 고속 동작을 실현하기 위해서는, N 채널 트랜지스터(N-channel Transistor) 및 P 채널 트랜지스터(P-channel transistor)의 문턱전압(Threshold voltage, Vth)을 낮게 조절할 필요가 있다. N 채널 트랜지스터의 게이트전극으로서 N형 폴리실리콘이 사용되고, P 채널 트랜지스터의 게이트전극으로서 P형 폴리실리콘이 사용되었다.
그러나, 트랜지스터의 크기가 미세화됨에 따라 CMOS 장치에서는 폴리실리콘의 공핍(Depletion)에 의한 구동전류(Drive current)의 열화(Degradation)가 발생하고 있다. 폴리실리콘의 공핍은 게이트유전층과의 계면에서 도펀트의 도핑농도가 낮아지는 현상이다. 폴리실리콘에 도핑된 도펀트는 후속 열공정 등에 의해 외확산되어 도핑농도가 낮아질 수 있다.
따라서, N형 폴리실리콘 및 P형 폴리실리콘은 각 트랜지스터의 문턱전압을 최적화시키는데 한계가 있다.
최근에, 트랜지스터의 미세화에 대응하여 게이트전극의 재료로서 금속을 이용한 금속게이트전극(Metal gate electrode)을 갖는 트랜지스터가 개발되고 있다. N 채널 트랜지스터에는 일함수(work function)가 낮은 금속을 사용하고, P 채널 트랜지스터에는 일함수가 높은 금속을 사용한다. 여기서, 일함수가 낮은 금속은 N형 폴리실리콘의 일함수(4.1eV 이하) 정도의 값을 갖는 물질이다. 일함수가 높은 금속은 P형 폴리실리콘의 일함수(4.7eV 이상) 정도의 값을 갖는 물질이다.
그러나, 금속의 일함수를 조절하는 방법만으로는 각 트랜지스터의 문턱전압을 충분히 작게 조절하는데 한계가 있다. 또한, N 채널 트랜지스터와 P 채널 트랜지스터에 적합한 일함수를 조절하기 위한 공정이 매우 복잡하여 생산성이 저하된다.
본 발명의 실시예는 N 채널 트랜지스터와 P 채널 트랜지스터의 문턱전압을 독립적으로 최적화할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명에 따른 반도체장치는 제1게이트유전층, 상기 제1게이트유전층 상에 형성된 제1금속함유게이트전극 및 상기 제1게이트유전층과 제1금속함유게이트전극의 계면에 형성된 다이폴형성층을 포함하는 N 채널 트랜지스터, 및 문턱전압조정종이 함유된 채널영역, 상기 채널영역 상의 제2게이트유전층 및 상기 제2게이트유전층 상의 유효일함수조정종을 함유하는 제2금속함유게이트전극을 포함하는 P 채널 트랜지스터를 포함할 수 있다. 상기 제2금속함유게이트전극은 제1유효일함수를 갖고, 상기 유효일함수조정종은 상기 제1유효일함수보다 큰 제2유효일함수로 변화시키도록 선택될 수 있다. 상기 유효일함수조정종은 질소를 포함할 수 있다. 상기 제1금속함유게이트전극과 제2금속함유게이트전극은 동일 재료일 수 있다. 상기 제2금속함유게이트전극은, 상기 유효일함수조정종이 함유된 금속질화물을 포함할 수 있다. 상기 제2금속함유게이트전극은 상기 유효일함수조정종으로서 질소가 과함유된 티타늄질화물을 포함할 수 있다. 상기 문턱전압조정종은 저마늄을 포함할 수 있다. 상기 다이폴형성층은, 제1원소와 상기 제1원소보다 작은 전기음성도를 갖는 제2원소를 포함할 수 있다. 상기 다이폴형성층은 질소와 비소를 함유하는 금속함유층을 포함할 수 있다. 상기 다이폴형성층은 비소가 도핑된 금속질화물을 포함할 수 있다. 상기 다이폴형성층은 과함유 질소를 함유하는 금속질화물을 포함하고, 상기 금속질화물은 상기 질소보다 전기음성도가 작은 원소를 더 포함할 수 있다.
또한, 본 발명에 따른 트랜지스터는 기판, 상기 기판 상의 게이트유전층, 및 상기 게이트유전층 상에 형성된 게이트전극이 질소를 과함유하는 금속질화물을 포함하며, 상기 금속질화물은 상기 게이트유전층과의 계면에서 상기 과함유된 질소와 결합하여 다이폴을 형성하도록 주입된 원소를 더 포함할 수 있다. 상기 원소는 상기 트랜지스터의 문턱전압을 쉬프트시키기 위한 다이폴을 형성하도록 선택된다. 상기 원소는 상기 질소보다 더 작은 전기음성도를 갖는 원소를 포함할 수 있다. 상기 원소는 비소를 포함할 수 있다.
그리고, 본 발명에 따른 반도체장치 제조 방법은 제1영역과 제2영역을 포함하는 기판의 상기 제2영역의 기판 표면 아래에 문턱전압조정영역을 형성하는 단계, 상기 기판의 전면에 게이트유전층을 형성하는 단계, 상기 게이트유전층 상에 제1원소가 함유된 금속함유층을 형성하는 단계, 상기 제1영역의 금속함유층과 게이트유전층의 계면에 제2원소를 주입하여 다이폴형성층을 형성하는 단계, 및 상기 금속함유층, 다이폴형성층 및 게이트유전층을 패터닝하여 상기 제1영역과 제2영역에 각각 게이트적층체를 형성하는 단계를 포함할 수 있다.
본 기술은 CMOS 집적 공정시 N 채널 트랜지스터와 P 채널 트랜지스터의 문턱전압을 각각 독립적으로 조절할 수 있는 효과가 있다. P 채널영역에 저마늄을 함유시키므로써 P 채널영역의 에너지밴드갭(Energy band gap)을 감소시키므로 P 채널 트랜지스터의 문턱전압을 감소시킬 수 있다. 아울러, 유효일함수조정종이 함유된 고유효일함수물질을 금속함유게이트전극으로 사용하므로써 게이트적층체의 유효일함수를 증가시켜 문턱전압을 더욱더 감소시킬 수 있다.
그리고, 본 기술은 금속함유게이트전극과 게이트유전층의 계면에 다이폴형성층을 형성하므로써 N 채널 트랜지스터의 문턱전압을 감소시킬 수 있다. 또한, 금속함유게이트전극측에 다이폴 형성을 위한 원소를 첨가하므로 게이트유전층의 신뢰성 열화나 유전율의 변화를 방지할 수 있다.
도 1은 본 실시예에 따른 게이트적층체를 도시한 도면이다.
도 2a 내지 도 2j는 본 실시예에 따른 반도체장치의 제조 방법을 도시한 도면이다.
도 3은 메모리 카드를 보여주는 개략도이다.
도 4는 전자 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 실시예에서 유효일함수(Effective work function)는 게이트유전층과 게이트전극의 CV 측정에 의한 플랫밴드(Flat band)로부터 구해지는 값이며, 게이트전극으로 사용된 물질의 고유 일함수 외에, 게이트유전층의 재료, 게이트유전층과 게이트전극의 계면특성 등의 영향을 받는다. 유효일함수는 게이트전극을 구성하는 물질의 고유 일함수와는 구별된다. 게이트전극의 유효일함수는 게이트전극으로 사용되는 물질의 증착법 및 증착조건, 물질에 함유되는 다른 원소의 종류 등에 의해 변동될 수 있다. 게이트전극의 유효일함수를 조절하므로써 게이트적층체의 유효일함수가 조절될 수 있다.
도 1은 본 실시예에 따른 게이트적층체를 도시한 도면이다. 도 1은 CMOS 장치의 게이트적층체를 도시하고 있다.
도 1을 참조하면, 기판(100)은 제1영역과 제2영역을 포함한다. 제1영역과 제2영역은 소자분리영역(101)에 의해 분리되어 있다. 제1영역과 제2영역은 트랜지스터영역을 포함할 수 있다. 예를 들어, 제1영역은 N 채널 트랜지스터가 형성되는 영역(NMOS)이고, 제2영역은 P 채널 트랜지스터가 형성되는 영역(PMOS)이다.
제1영역(NMOS)의 기판(100) 상에 제1게이트적층체(103N)가 형성되고, 제2영역(PMOS)의 기판(100) 상에 제2게이트적층체(103P)가 형성된다.
제1게이트적층체(103N)는 제1게이트유전층(105N), 다이폴형성층(109N), 제1금속함유게이트전극(106N), 제1버퍼층(107N) 및 제1캡핑층(108N)의 순서로 적층된다.
제2게이트적층체(103P)는 제2게이트유전층(105P), 제2금속함유게이트전극(106P), 제2버퍼층(107P) 및 제2캡핑층(108P)의 순서로 적층된다.
위와 같이, 제1영역(NMOS)과 제2영역(PMOS)은 게이트적층체를 구성하는 물질이 다르게 된다. 제1 및 제2게이트적층체(103N, 103P)는 각각 제1,2게이트유전층(105N, 105P) 아래에 형성된 제1,2계면층(104N, 104P)을 더 포함한다. 제2게이트적층체(103P) 아래의 기판(100), 즉 채널영역에는 문턱전압조정영역(102P)이 형성된다. 문턱전압조정영역(102P)은 결정질이며, 저마늄이 다량 함유될 수 있다. 문턱전압조정영역(102P)은 실리콘저마늄 구조를 가질 수 있다.
제1게이트적층체(103N)에 포함된 다이폴형성층(109N)은 제1게이트유전층(105N)과 제1금속함유게이트전극(106N)의 계면에 위치하여 다이폴(Dipole)을 형성한다. 이와 같이, 다이폴을 형성하므로써 트랜지스터의 문턱전압을 쉬프트시킨다. 다이폴형성층(109N)은 서로 다른 전기음성도를 갖는 원소들을 포함할 수 있다. 예를 들어, 다이폴형성층(109N)은 제1원소와 제2원소를 포함할 수 있고, 제1원소는 제2원소보다 전기음성도가 작거나 클 수 있다. 이하, 실시예에서, 제1원소가 제2원소보다 더 큰 전기음성도를 갖는다. 제1원소는 질소를 포함할 수 있다. 폴링 스케일을 사용한 전기음성도의 주기율표에 의하면, 질소는 약 3.04의 전기음성도를 갖는다. 제2원소는 질소보다 작은 전기음성도를 갖는 원소들 중에서 선택될 수 있다. 제2원소는 이온주입(Implant)이 용이한 원소를 포함할 수 있다. 또한, 제2원소는 제1게이트유전층(105N)을 열화시키지 않는 원소를 포함할 수 있다. 이하, 실시예에서, 제2원소는 비소(As)를 포함할 수 있다. 비소는 이온주입에 의해 용이하게 주입될 수 있는 원소이며, 전기음성도가 약 2.18로서 질소보다 현저히 낮은 전기음성도를 갖는다.
위와 같이, 다이폴형성층(109N)은 제1전기음성도를 갖는 제1원소와 제2전기음성도를 갖는 제2원소를 포함한다. 제1전기음성도는 제2전기음성도보다 더 큰 값을 가질 수 있고, 이에 따라 다이폴이 형성된다. 다이폴형성층(109N)은 질소와 비소를 포함할 수 있다. 질소와 비소는 서로 다른 전기음성도를 갖고, 이러한 전기음성도 차이에 의해 다이폴이 형성될 수 있다.
제1,2계면층(104N, 104P)은 실리콘산화물(Silicon oxide), 실리콘산질화물(Silicon oxynitride)을 포함할 수 있다. 예를 들어, 제1,2계면층(104N, 104P)은 SiO2, SiON을 포함할 수 있다. 제1,2계면층(104N, 104P)은 기판(100)과 제1,2게이트유전층(105N, 105P)간의 계면특성을 개선시켜 전자 이동도(Electron Mobility) 특성을 향상시키는 역할을 한다.
제1,2게이트유전층(105N, 105P)은 고유전율(High-k)을 갖는 고유전층(High-k materials)을 포함한다. 고유전층은 일반적인 게이트유전층으로 사용되는 SiO2의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전층은 물리적으로 SiO2보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 고유전층은 제1,2계면층(104N, 104P)보다 큰 유전율을 가질 수 있다.
제1,2게이트유전층(105N, 105P)은 금속산화물, 금속실리케이트, 금속실리케이트질화물 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide), 알루미늄산화물(Alumium oxide), 란탄늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide) 또는 이들 재료들의 조합을 포함할 수 있다. 예를 들어, 금속산화물은 HfO2, Al2O3, La2O3, ZrO2 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 예를 들어, 금속실리케이트는 하프늄실리케이트(Hafnium silicate, HfSiO), 지르코늄 실리케이트(Ziconium silicate, ZrSiO) 또는 이들의 조합을 포함할 수 있다. 금속실리케이트 질화물은 하프늄실리케이트질화물(HfSiON), 지르코늄 실리케이트질화물(ZrSiON) 또는 이들의 조합을 포함할 수 있다.
제1금속함유게이트전극(106N)과 제2금속함유게이트전극(106P)은 고유효일함수 물질(High effective workfunction materials)을 포함한다. 제2금속함유게이트전극(106P)은 유효일함수조정종(effective workfunction adjusting species)을 함유할 수 있다. 유효일함수조정종에 의해 제2금속함유게이트전극(106P)은 P 채널 트랜지스터에 적합한 유효일함수를 갖는다. 따라서, 제2금속함유게이트전극(106P)은 'P형 유효일함수 금속함유층'을 포함할 수 있다. P형 유효일함수 금속함유층은 유효일함수가 4.7eV∼5.2eV인 물질을 포함할 수 있다. 제2금속함유게이트전극(106P)은 제1유효일함수를 갖고, 유효일함수조정종을 함유함에 따라 제1유효일함수보다 큰 제2유효일함수로 변화될 수 있다. 예를 들어, 제1유효일함수는 미드갭 일함수(Midgap workfunction)를 포함할 수 있다. 제2유효일함수는 4.7eV 이상의 값을 갖는다. 따라서, 제2금속함유게이트전극(106P)은 고유효일함수 물질(High effective workfunction materials; HEWF)이 된다. 유효일함수조정종은 질소(Nitrogen)를 포함할 수 있다.
제2금속함유게이트전극(106P)은 질소가 과함유된 금속질화물(Nitrogen-rich Metal nitride)을 포함할 수 있다. 질소가 과함유된 금속질화물은 금속과 질소의 화학양론적인(Stoichiometric) 조성비보다 질소가 더 많이 함유된 금속질화물이다. 금속질화물은 티타늄질화물을 포함할 수 있다. 제2금속함유게이트전극(106P)은 유효일함수증가종이 함유된 티타늄질화물을 포함할 수 있다. 제2금속함유게이트전극(106P)은 유효일함수증가종으로서 질소를 포함할 수 있다. 따라서, 제2금속함유게이트전극(106P)은 질소가 과함유된 티타늄질화물을 포함할 수 있다. 질소가 과함유된 티타늄질화물이란, 티타늄과 질소의 화학양론적인 조성비보다 질소가 더 많은 티타늄질화물을 일컫는다. 질소가 과함유된 티타늄질화물은 '질소 리치 티타늄질화물(N-rich TiN)'이라 한다. 티타늄질화물(TiN)은 티타늄과 질소의 조성비에 따라 유효일함수가 다르다. 예를 들어, 질소의 함량이 많은 질소 리치 티타늄질화물은 P 채널 트랜지스터에 적합한 유효일함수를 갖는다. 반대로, 티타늄의 함량이 많은 티타늄 리치 티타늄질화물(Ti-rich TiN)은 N 채널 트랜지스터에 적합한 유효일함수를 갖는다. 이로써, 티타늄 리치 티타늄질화물은 저유효일함수(Low Effective work function; LEWF)를 가질 수 있다. 질소 리치 티타늄질화물(N-rich TiN)은 물리기상증착법(PVD)을 이용하여 형성할 수 있다. 이에 따라, 티타늄질화물 내 티타늄과 질소의 조성비를 조절하기가 용이하다. 제2금속함유게이트전극(106P)이 P채널 트랜지스터에 적합한 고유효일함수를 가지므로, 제2금속함유게이트전극(106P)으로서 질소 리치 티타늄질화물을 형성한다. 질소 리치 티타늄질화물 형성시 질소의 유량을 선택적으로 조절하므로써 질소와 티타늄의 조성비를 조절한다. 예를 들어, 질소의 유량은 20∼200sccm으로 조절할 수 있다. 이와 같이, 질소의 유량을 제어하므로써 4.7∼5.1eV의 고유효일함수를 갖는 질소 리치 티타늄질화물을 형성할 수 있다. 질소 리치 티타늄질화물(N-rich TiN)은 원자층증착법(ALD)을 이용하여 형성할 수도 있다.
제1금속함유게이트전극(106N)은 제2금속함유게이트전극(106P)과 동일한 물질을 포함할 수 있다. 따라서, 제1금속함유게이트전극(106N)은 질소가 과함유된 금속질화물을 포함할 수 있다. 제1금속함유게이트전극(106N)은 질소 리치 티타늄질화물(N-rich TiN)을 포함할 수 있다.
제1금속함유게이트전극(106N)에 과함유된 질소는 다이폴형성종으로서 역할을 수행할 수 있다.
제1,2버퍼층(107N, 107P)은 이온주입 공정시 이온충격을 완화하기 위한 물질이다. 제1,2버퍼층(107N, 107P)은 실리콘함유물질을 포함할 수 있다. 제1,2버퍼층(107N, 107P)은 실리콘층을 포함할 수 있고, 실리콘층은 도펀트가 미도핑된 언도프드 실리콘층을 포함할 수 있다.
제1,2캡핑층(108N, 108P)은 실리콘함유층을 포함할 수 있다. 제1,2캡핑층(108N, 108P)은 도프드 실리콘층을 포함할 수 있다. 예를 들어, 제1,2캡핑층(108N, 108P)은 N형 실리콘층 또는 P형 실리콘층이 가능하다. 제1,2버퍼층(107N, 107P)과 제1,2캡핑층(108N, 108P)은 제1,2금속함유전극(106N, 106P)의 산화를 방지하는 산화방지층의 역할을 수행할 수 있다. 제1,2캡핑층(108N, 108P)은 도프드 실리콘층을 포함할 수 있다. 도프드 실리콘층의 도전타입은 N채널 트랜지스터와 P채널 트랜지스터에 무관하게 N형 또는 P형 모두 가능하다. 즉, 제1영역(NMOS)에서 N형 실리콘층 또는 P형 실리콘층이 모두 가능하며, 제2영역(PMOS)에서도 N형 실리콘층 또는 P형 실리콘층이 모두 가능하다. 또한, 제1영역(NMOS)과 제2영역(PMOS) 모두 N형 실리콘층으로 형성하거나 또는 P형 실리콘층으로 형성할 수도 있다. 결국, 제1영역(NMOS)과 제2영역(PMOS)에서 제1,2캡핑층(108N, 108P)은 동일 재료 및 동일 도전타입의 재료로 형성될 수 있다.
도시 하지 않았으나, 제1,2캡핑층(108N, 108P) 상에 저저항 금속함유층을 더 형성할 수 있다. 저저항 금속함유층은 텅스텐을 포함할 수 있다. 저저항 금속함유층은 게이트적층체의 저항을 낮추는 역할을 한다.
제1게이트적층체(103N) 양측의 기판(100) 내에 제1소스/드레인(110N)이 형성된다. 제2게이트적층체(103P) 양측의 기판(100) 내에 제2소스/드레인(110P)이 형성된다. 제1소스/드레인(110N)은 N형의 소스/드레인이고, 제2소스/드레인(110P)은 P형의 소스/드레인이다.
제2게이트적층체(103P) 아래의 기판(100) 내에 문턱전압조정영역(102P)가 형성된다. 문턱전압조정영역(102P)은 저마늄이 다량 함유된다. 문턱전압조정영역(102P)은 저마늄이 다량 함유된(Ge-rich) 실리콘저마늄(SiGe) 구조를 가질 수 있다.
도 1에 따르면, 기판(100)에 제1게이트적층체(103N)를 포함하는 제1트랜지스터가 형성되고, 제2게이트적층체(103P)를 포함하는 제2트랜지스터가 형성된다. 제1트랜지스터는 NMOS를 포함하는 N 채널 트랜지스터이고, 제2트랜지스터는 PMOS를 포함하는 P 채널 트랜지스터이다. 제2트랜지스터는 채널영역에 문턱전압조정영역(102P)이 형성된다.
상술한 실시예에 따르면, 제1게이트적층체(103N)는 다이폴형성층(109N)이 제1금속함유게이트전극(106N)과 제1게이트유전층(105N)의 계면에 형성된다. 이로써, N 채널 트랜지스터의 문턱전압을 쉬프트(Shift)시킬 수 있다. 부연하면, 제1금속함유게이트전극(106N)과 제1게이트유전층(105N)의 계면에 형성된 다이폴형성층(109N)에 함유된 원소들의 전기음성도 차이에 따라 다이폴(Dipoles)이 형성되고, 이러한 다이폴이 N 채널 트랜지스터의 문턱전압을 쉬프트시킨다.
제2게이트적층체(201P) 아래에 문턱전압조정영역(102P)이 형성되어 있으므로, P 채널 트랜지스터의 문턱전압을 쉬프트시킬 수 있다. 부연하면, P 채널에 저마늄이 다량 함유된 영역을 형성하므로써 에너지밴드갭 감소가 발생하고, 이에 따라 P채널트랜지스터에 적합한 문턱전압으로 조절할 수 있다. 아울러, 유효일함수조정종이 과함유된 물질을 제2금속함유게이트전극(106P)으로 사용함에 따라 P 채널 트랜지스터의 문턱전압을 더욱더 감소시킬 수 있다.
결국, 실시예는 CMOS 장치의 집적 공정시 N 채널 트랜지스터와 P 채널 트랜지스터의 문턱전압을 각각 독립적으로 조절할 수 있다.
도 2a 내지 도 2j는 본 실시예에 따른 반도체장치의 제조 방법을 도시한 도면이다. 이하, 실시예는 CMOS 장치의 제조 방법을 설명하기로 한다. 본 발명은 CMOS 장치에 한정되지는 않는다. N 채널 트랜지스터와 P 채널 트랜지스터가 형성되는 모든 반도체장치 제조 방법에 적용 가능하다. 또한, 각각 N 채널 트랜지스터 제조 방법 및 P 채널 트랜지스터 제조 방법에도 적용 가능하다. P 채널 트랜지스터는 PMOSFET(이하, PMOS)를 포함할 수 있다. N 채널 트랜지스터는 NMOSFET(이하, 'NMOS')를 포함할 수 있다.
도 2a에 도시된 바와 같이, 기판(21)을 준비한다. 기판(21)은 트랜지스터가 형성되는 복수의 영역을 포함할 수 있다. 복수의 영역은 제1영역(도면부호 'NMOS') 및 제2영역(도면부호 'PMOS')을 포함할 수 있다. 기판(21)은 반도체 물질을 포함할 수 있다. 기판(21)은 반도체기판을 포함할 수 있다. 기판(21)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다.
기판(21)에 소자분리영역(22)을 형성한다. 소자분리영역(22)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 예를 들어, 기판(21) 상에 패드층(Pad layer, 도시 생략)을 형성한 후 소자분리마스크(도시 생략)를 이용하여 패드층 및 기판(21)을 식각한다. 이로써 트렌치가 형성된다. 트렌치 형성 이후에 트렌치에 절연물질을 갭필하므로써 소자분리영역(22)이 형성된다. 소자분리영역(22)은 측벽산화물(Wall oxide), 라이너(liner) 및 갭필절연물(Gapfill Dielectric)을 순차적으로 형성할 수 있다. 라이너는 실리콘질화물(Silicon nitride)과 실리콘산화물(Silicon oxide)를 적층하여 형성할 수 있다. 실리콘질화물은 Si3N4를 포함할 수 있고, 실리콘산화물은 SiO2를 포함할 수 있다. 갭필절연물은 스핀온절연물(Spin On Dielectric; SOD)을 포함할 수 있다. 다른 실시예에서, 소자분리영역(22)은 실리콘질화물을 갭필절연물로 사용할 수도 있다.
다음으로, 기판(21)의 전면에 보호층(23)을 형성한다. 보호층(23)은 후속 이온주입 공정시 스크린 역할을 한다. 예를 들어, 보호층(23)은 기판(21) 내에 도펀트 또는 다른 물질을 이온주입하는 동안 기판(21)에 가해지는 손상을 최소화하는 역할을 한다. 보호층(23)은 예를 들면 열산화(Thermal oxidation) 방법에 의해 형성될 수 있다. 보호층(23)은 SiO2를 포함할 수 있다. 보호층(23)은 스크린산화물(screen oxide)이라 일컫는다. 보호층(23)은 50~100Å의 두께로 형성할 수 있다.
보호층(23)을 형성한 이후에, 제1마스크패턴(24)을 형성한다. 제1마스크패턴(24)은 제1영역(NMOS)과 제2영역(PMOS) 중 어느 하나의 영역을 오픈시킨다. 제1마스크패턴(24)은 제2영역(PMOS)을 오픈시킬 수 있다.
제1마스크패턴(24)을 이온주입마스크로 하여 제2영역(PMOS)에 문턱전압조정종(Vt adjust species)을 주입한다(도면부호 25). 이를 문턱전압조정종 주입(25)이라 한다. 문턱전압조정종은 P 채널 트랜지스터의 문턱전압을 조절하기 위한 물질이다. 문턱전압조정종은 저마늄(Ge)을 포함할 수 있다. 문턱전압조정종 주입(25)은 이온주입(Implant)을 적용할 수 있다. 문턱전압조정종 주입(25)은 1∼10KeV의 에너지와 1×1014~1×1017atoms/cm2의 도즈로 진행할 수 있다. 문턱전압조정종 주입(25)은 제2영역(PMOS)의 채널영역에 수행될 수 있다. 문턱전압조정종 주입(25)시 도즈가 너무 낮거나 너무 높으면 P 채널 트랜지스터에서 원하는 문턱전압을 얻기 위한 문턱전압 시프트 정도가 너무 작거나 너무 커서 원하는 전기적 특성을 얻는 데 적합하지 않다. 따라서, 1×1014~1×1017atoms/cm2의 범위 내에서 원하는 문턱전압 시프트 정도에 따라 문턱전압조정종 주입(25)시의 도즈 및 에너지를 적절하게 결정할 수 있다.
이와 같이 문턱전압조정종 주입(25)을 진행하면, 제2영역(PMOS)의 기판(21) 표면 아래에는 일정 깊이를 갖는 문턱전압조정영역(26)이 형성된다. 예를 들어, 문턱전압조정종인 저마늄인 경우, 저마늄은 기판(21)의 실리콘 성분과 반응함으로써, 실리콘저마늄(SiGe) 구조의 저마늄함유영역을 형성하게 된다.
도시하지 않았지만, 문턱전압조정종 주입(25) 이전에 통상적인 웰 형성 공정 및 채널 형성 공정을 실시할 수 있다.
제2영역(PMOS)에는 N형 웰을 형성하고, 제1영역(NMOS)에는 P형 웰을 형성한다. P형 웰을 형성하기 위하여 보론(Boron, B) 또는 이불화보론(BF2)과 같은 P형 도펀트의 이온주입을 실시할 수 있다. 그리고, N형 웰을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 도펀트의 이온주입을 실시할 수 있다.
웰 형성 공정 이후에 통상적인 채널 형성 공정을 통하여 N 채널 및 P 채널이 형성될 수 있다. 제1영역(NMOS)에는 N 채널을 형성하고, 제2영역(PMOS)에는 P 채널을 형성할 수 있다. P 채널을 형성하기 위하여 인(P) 또는 비소(As)와 같은 N형 도펀트의 이온주입을 실시할 수 있다. N 채널을 형성하기 위하여 붕소(B)와 같은 P형 도펀트의 이온주입을 실시할 수 있다. 채널 형성 공정은 문턱전압조정종 주입(25) 이후에 진행할 수도 있다. P 채널 트랜지스터의 채널영역에 N형 도펀트를 주입하므로써 문턱전압을 설정하고 있으나, 문턱전압을 더욱 감소시키는데 한계가 있다. 따라서, 본 실시예는 채널영역에 저마늄을 함유시키므로써 에너지밴드갭을 조절하여 문턱전압을 더욱더 감소시킬 수 있다.
도 2b에 도시된 바와 같이, 세정 공정을 통해 보호층(23)을 제거한다. 보호층(23)은 습식 식각을 이용하여 제거할 수 있다. 예를 들어, 보호층(23)이 실리콘산화물을 포함하는 경우, 불산(HF) 또는 불산을 포함하는 케미컬(Chemical)을 이용할 수 있다.
다음으로, 후처리(27)를 실시한다. 후처리(27)를 통해 문턱전압조정영역(26)의 거칠기를 개선할 수 있다. 또한, 후처리(27)를 통해 문턱전압조정영역(26)을 결정화시킬 수 있다. 본 실시예에서, 후처리(27)는 열공정을 포함할 수 있다. 후처리(27)는 열산화 공정을 포함할 수 있다. 예를 들어, 후처리(27)를 통해 희생산화층(28)을 형성할 수 있다. 희생산화층(28)은 750∼900℃의 온도에서 30∼100Å의 두께로 형성할 수 있다. 희생산화층(28)은 실리콘산화물을 포함할 수 있다.
이와 같이, 희생산화층(28)을 형성하므로써 결정질의 문턱전압조정영역(26P)이 형성될 수 있고, 문턱전압조정영역(26P)의 거칠기를 개선할 수 있다. 문턱전압조정영역(26P)은 저마늄부화영역(Ge rich region)이 될 수 있다. 예컨대,실리콘저마늄 구조를 갖는 문턱전압조정영역(26)의 상부가 후처리(27)의 열산화공정에 의해 실리콘이 소모됨에 따라 저마늄이 다량 함유된 결정질의 문턱전압조정영역(26P)이 형성된다.
문턱전압조정영역(26P)을 형성하므로써 P 채널 트랜지스터의 문턱전압을 더욱 낮게 조절할 수 있다.
도 2c에 도시된 바와 같이, 세정공정을 통해 희생산화층(28)을 제거한다. 세정공정은 불산(HF)을 포함하는 용액을 이용한다. 이와 같이, 세정 공정을 진행하므로써 기판(21) 표면의 희생산화층(28)을 제거함과 동시에 기판(21) 표면의 댕글링본드(dangling bond)를 수소(Hydrogen)로 보호(passivation)하여 후속 공정 진행전까지 자연산화물이 성장되는 것을 억제한다.
기판(21) 상에 계면층(29)을 형성한 후, 계면층(29) 상에 고유전층(High-k materials, 30A)을 형성한다. 계면층(29)은 실리콘산화물(Silicon oxide), 실리콘산질화물(Silicon oxynitride)을 포함할 수 있다. 예를 들어, 계면층(29)은 SiO2, SiON을 포함할 수 있다. 계면층(29)은 기판(21)과 고유전층(30A)간의 계면특성을 개선시켜 전자 이동도(Electron Mobility) 특성을 향상시키는 역할을 한다. 계면층(29)으로서 실리콘산화물은 오존(Ozone)을 이용한 습식방식으로 성장될 수 있다. 특히, 계면층(29)으로서 실리콘산화물이 오존을 이용한 습식방식으로 성장되고, 고유전층(30A)이 하프늄을 함유하는 실리케이트물질인 경우, 고유전층(30A) 형성시 하프늄이 다량 함유된(Hf rich) 물성의 하프늄실리케이트(HfSiO)가 형성된다. 이로써, 고유전층(30A)의 유전상수 증가 효과를 얻는다. 계면층(29)은 5∼13Å의 두께로 형성한다.
고유전층(30A)은 제1영역(NMOS)과 제2영역(PMOS)에서 동일한 재료로 형성될 수 있다. 게이트유전층으로서 사용되는 고유전층(30A)은 고유전율(High-k)을 갖는 물질(High-k materials)을 포함한다. 고유전층(30A)은 일반적인 게이트유전층으로 사용되는 SiO2의 유전율(약 3.9)보다 더 큰 유전율을 갖는다. 또한, 고유전층(30A)은 물리적으로 SiO2보다 상당히 더 두껍고, 더 낮은 등가산화막두께(Equivalent oxide thickness, EOT) 값을 갖는다. 고유전층(30A)은 계면층(29)보다 큰 유전율을 가질 수 있다.
고유전층(30A)은 금속산화물 또는 금속실리케이트 등의 금속함유물질을 포함한다. 금속산화물은 하프늄(Hf), 알루미늄(Al), 란탄늄(La), 지르코늄(Zr) 등의 금속을 함유하는 산화물을 포함한다. 금속산화물은 하프늄 산화물(hafnium oxide), 알루미늄산화물(Alumium oxide), 란탄늄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide) 또는 이들 재료들의 조합을 포함할 수 있다. 예를 들어, 금속산화물은 HfO2, Al2O3, La2O3, ZrO2 또는 이들 재료들의 조합을 포함할 수 있다. 금속실리케이트는 하프늄(Hf), 지르코늄(Zr) 등의 금속을 함유하는 실리케이트를 포함한다. 예를 들어, 금속실리케이트는 하프늄실리케이트(Hafnium silicate, HfSiO), 지르코늄 실리케이트(Ziconium silicate, ZrSiO) 또는 이들의 조합을 포함할 수 있다. 이하, 실시예에서 고유전층(30A)은 하프늄실리케이트(HfSiO)가 사용될 수 있다. 제1영역(NMOS)과 제2영역(PMOS)에서 고유전층(30A)을 동시에 형성하므로써 공정을 단순화시킨다. 한편, 고유전층(30A)은 제1영역(NMOS)과 제2영역(PMOS)에서 서로 다른 재료가 사용될 수도 있다. 고유전층(30A)의 형성 공정은 증착될 재료에 적합한 적절한 증착 기술을 포함할 수 있다. 예를 들어, 화학기상증착법(Chemical Vapor Deposition, CVD), 저압 화학기상증착법(Low-Pressure CVD, LPCVD), 플라즈마-인핸스드 화학기상증착법(Plasma-enhanced CVD, PECVD), 유기금속 화학기상증착법(Metal-Organic CVD, MOCVD), 원자층 증착법(Atomic Layer Deposition, ALD), 플라즈마-인핸스드 원자층증착법(Plasma Enhanced ALD, PEALD) 등이 있다. 균일한 막 형성을 위해 원자층증착법(ALD) 또는 플라즈마-인핸스드 원자층증착법(PEALD)을 이용할 수 있다. 고유전층(30A)은 15∼60Å의 두께로 형성할 수 있다.
도 2d에 도시된 바와 같이, 고유전층(30A)은 질화 공정(31)에 노출될 수 있다. 질화 공정(31)은 플라즈마질화(Plasma Nitridation) 공정을 포함한다. 이에 따라 고유전층(30A)에 질소가 주입된다. 이하, 질소가 주입된 고유전층은 도면부호 '30B'라 한다. 예컨대, 고유전층(30A)이 하프늄실리케이트(HfSiO)인 경우, 질화 공정(31)에 의해 'HfSiON'의 고유전층(30B)이 형성될 수 있다. 이와 같이, 금속실리케이트에 질소를 주입하면 유전상수가 증가하고 후속 열공정시 금속실리케이트의 결정화를 억제할 수 있다. 플라즈마 질화 공정은 400∼600℃의 온도에서 진행할 수 있다. 또한, 플라즈마 질화 공정시 반응가스로서 아르곤(Ar)과 질소 가스(N2)를 혼합하여 사용할 수 있다.
이와 같은 플라즈마 질화 공정시 질소 플라즈마에 의해 고유전층(30A)이 노출되므로써, 금속실리케이트가 사용된 고유전층(30A)은 금속실리케이트 질화물의 고유전층(30B)이 된다. 질소 플라즈마를 위한 질소 공급원으로는 질소가스(N2)외에 다른 가스가 사용될 수도 있다. 예컨대, 질소 공급원은 암모니아(NH3), 히드라진(N2H4) 등을 포함할 수 있다.
도 2e에 도시된 바와 같이, 고유전층(30B)은 어닐 공정(32)에 노출된다. 어닐공정(32)은 질화 공정(31) 후에 진행하므로 질화 후 어닐(Post Nitridation Anneal)이라 한다. 플라즈마 질화를 통해 하프늄실리케이트는 표면에서 질소 부화(Nitrogen-rich) 상태이다. 어닐공정(32)을 진행하면 하프늄실리케이트(HfSiO)에 주입된 질소원자를 하프늄실리케이트(HfSiO) 내부에 균일하게 확산시킬 수 있다. 어닐공정(32)은 500∼900℃의 온도에서 질소 가스(N2) 분위기로 진행할 수 있다.
어닐공정(32)이 실시된 후 고유전층은 도면부호 '30'가 된다. 이하, 도면부호 '30'를 게이트유전층이라 한다.
상술한 바와 같은 일련의 고유전층(30A) 형성, 질화 공정(31) 및 어닐공정(32)에 의해 고유전율을 갖는 게이트유전층(30)이 형성된다. 게이트유전층(30)은 고유전층을 포함하며, 특히, 금속실리케이트 질화물을 포함한다. 금속실리케이트 질화물을 이용하여 게이트유전층(30)을 형성하면, 유전상수를 증가시킬 수 있고, 아울러 후속 열공정시 결정화를 억제할 수 있다. 게이트유전층(30)은 하프늄을 함유하는 물질을 포함한다.
도 2f에 도시된 바와 같이, 게이트유전층(30) 상에 금속함유층(Metal containing layer, 33)을 형성한다. 금속함유층(33)은 게이트유전층(30)을 포함한 기판(21)의 전면에 형성될 수 있다. 금속함유층(33)은 유효일함수조정종(effective workfunction adjust species)을 함유할 수 있다. 유효일함수조정종에 의해 금속함유층(33)은 P 채널 트랜지스터에 적합한 유효일함수를 갖는다. 따라서, 금속함유층(33)은 'P형 유효일함수 금속함유층'이 될 수 있다. P형 유효일함수 금속함유층은 유효일함수가 4.7eV∼5.2eV인 물질을 포함할 수 있다. 금속함유층(33)은 제1유효일함수를 갖고, 유효일함수조정종을 함유함에 따라 제1유효일함수보다 큰 제2유효일함수로 변화될 수 있다. 예를 들어, 제1유효일함수는 미드갭 일함수를 포함할 수 있다. 제2유효일함수는 4.7eV 이상의 값을 갖는다. 따라서, 금속함유층(33)은 고유효일함수 물질(High effective workfunction materials)이 된다. 유효일함수조정종은 질소를 포함할 수 있다.
금속함유층(33)은 질소가 과함유된 금속질화물을 포함할 수 있다. 질소가 과함유된 금속질화물은 금속과 질소의 화학양론적인 조성비보다 질소가 더 많이 함유된 금속질화물이다. 금속질화물은 티타늄질화물을 포함할 수 있다. 금속함유층(33)은 유효일함수증가종이 함유된 티타늄질화물을 포함할 수 있다. 금속함유층(33)은 유효일함수증가종으로서 질소를 포함할 수 있다. 따라서, 금속함유층(33)은 질소가 과함유된 티타늄질화물을 포함할 수 있다. 질소가 과함유된 티타늄질화물이란, 티타늄과 질소의 화학양론적인 조성비보다 질소가 더 많은 티타늄질화물을 일컫는다. 질소가 과함유된 티타늄질화물은 '질소 리치 티타늄질화물(N-rich TiN)'이라 한다. 티타늄질화물(TiN)은 티타늄과 질소의 조성비에 따라 유효일함수가 다르다. 예를 들어, 질소의 함량이 많은 질소 리치 티타늄질화물은 P 채널 트랜지스터에 적합한 유효일함수를 갖는다. 반대로, 티타늄의 함량이 많은 티타늄 리치 티타늄질화물(Ti-rich TiN)은 N 채널 트랜지스터에 적합한 유효일함수를 갖는다. 이로써, 티타늄 리치 티타늄질화물은 저유효일함수(Low Effective work function; LEWF)를 가질 수 있다. 질소 리치 티타늄질화물(N-rich TiN)은 물리기상증착법(PVD)을 이용하여 형성할 수 있다. 이에 따라, 티타늄질화물 내 티타늄과 질소의 조성비를 조절하기가 용이하다. 금속함유층(33)이 P채널 트랜지스터에 적합한 고유효일함수를 가지므로, 금속함유층(33)으로서 질소 리치 티타늄질화물을 형성한다. 질소 리치 티타늄질화물 형성시 질소의 유량을 선택적으로 조절하므로써 질소와 티타늄의 조성비를 조절한다. 예를 들어, 질소의 유량은 20∼200sccm으로 조절할 수 있다. 이와 같이, 질소의 유량을 제어하므로써 4.7∼5.1eV의 고유효일함수를 갖는 질소 리치 티타늄질화물을 형성할 수 있다. 질소 리치 티타늄질화물(N-rich TiN)은 원자층증착법(ALD)을 이용하여 형성할 수도 있다.
금속함유층(33)에 과함유된 유효일함수조정종은 금속함유층(33)의 유효일함수를 변화시키는 역할을 할뿐만 아니라 다른 원소와 결합하여 다이폴(Dipole)을 형성할 수도 있다. 예컨대, 유효일함수조정종은 제1전기음성도(Electronnegativity)를 가질 수 있다. 유효일함수조정종으로서 사용된 질소는 약 3.04의 큰 전기음성도를 갖는다. 이하, 유효일함수조정종은 '제1원소'라 약칭한다. 따라서, 금속함유층(33)은 금속과 제1원소를 함유하는 금속함유층을 포함할 수 있다. 특히, 제1원소가 과함유된 금속함유층을 포함할 수 있다.
도 2g에 도시된 바와 같이, 금속함유층(33) 상에 버퍼층(34)을 형성한다. 버퍼층(34)은 후속 이온주입 공정시 이온충격을 완화하기 위한 물질이다. 버퍼층(34)은 실리콘함유물질을 포함할 수 있다. 버퍼층(34)은 실리콘층을 포함할 수 있고, 실리콘층은 도펀트가 미도핑된 언도프드 실리콘층을 포함할 수 있다. 버퍼층(34)은 50∼200Å의 두께로 형성할 수 있다.
제1영역(NMOS)의 금속함유층(33)과 게이트유전층(30)의 계면에 다이폴형성층(37)을 형성한다. 다이폴형성층(37)은 금속함유층(33)을 구성하는 제1원소와 결합하여 다이폴을 형성하는 제2원소를 포함할 수 있다. 다이폴형성층(37)은 금속함유층(33)과 게이트유전층(30)의 계면에서 금속함유층(33)측에 형성될 수 있다.
다이폴형성층(37)을 형성하는 방법의 일예는 다음과 같다.
버퍼층(34) 상에 제2마스크패턴(35)을 형성한다. 제2마스크패턴(35)은 제1영역(NMOS)과 제2영역(PMOS) 중 어느 하나의 영역을 오픈시킬 수 있다. 여기서, 제2마스크패턴(35)은 제1영역(NMOS)을 오픈시킨다.
제2마스크패턴(35)을 이온주입마스크로 하여 제2원소의 이온주입(36)을 실시한다. 제2원소는 금속함유층(33)을 구성하는 제1원소와는 다른 전기음성도를 가질 수 있다. 제2원소는 제1원소보다 작은 제2전기음성도를 가질 수 있다.
제2원소는 비소(As)를 포함할 수 있다. 비소는 약 2.18의 전기음성도를 갖는다. 질소와 비소간에는 전기음성도 차이에 의한 다이폴이 형성될 수 있다. 제2원소는 비소 외에 다른 원소를 포함할 수도 있다. 제2원소는 제1원소와 전기음성도 차이가 크고, N 채널 트랜지스터의 문턱전압을 감소시킬 수 있는 다이폴을 형성하는 원소를 포함할 수 있다. 제2원소의 예로는, 인(P), 붕소(B), 탄소(C) 등을 포함할 수 있다. 제2원소는 게이트유전층(30)의 열화를 방지할 수 있는 원소가 선택될 수 있다. 즉, 게이트유전층(30)으로 확산하지 않고 제1원소와 결합할 수 있는 원소가 선택될 수 있다. 따라서, 제2원소는 비소가 선택될 수 있다. 비소는 확산도가 느리기 때문에 게이트유전층(30)으로 쉽게 확산하지 않는다. 따라서, 금속함유층(33)과 게이트유전층(30)의 계면에 고농도로 주입할 수 있다.
제2원소의 이온주입(36)은 1∼10KeV의 에너지와 1×1014~1×1017atoms/cm2의 도즈로 진행할 수 있다. 제2원소의 이온주입(36)은 금속함유층(33)에 수행되며, 특히 게이트유전층(30)과 접하는 영역에 수행될 수 있다.
이와 같은 제2원소의 이온주입(36)에 의해 금속함유층(33)과 게이트유전층(30)의 계면에 다이폴형성층(37)이 형성된다. 다이폴형성층(37)은 서로 다른 전기음성도를 갖는 제1원소와 제2원소를 포함하고, 제1원소와 제2원소의 전기음성도 차이에 의해 다이폴이 형성된다. 다이폴형성층(37)에 의해 N채널 트랜지스터의 문턱전압을 감소시킬 수 있다.
제2원소의 이온주입(36)이 금속함유층(33)에 수행되므로, 다이폴형성층(37)은 제1원소와 제2원소를 함유하는 금속함유층이 될 수 있다. 예를들어, 다이폴형성층(37)은 제1원소로서 질소를 포함하고, 제2원소로서 비소를 포함하는 금속함유층이 될 수 있다. 또한, 다이폴형성층(37)은 비소를 포함하는 금속질화물이 될 수 있다. 또한, 다이폴형성층(37)은 비소를 포함하는 질소 리치 티타늄질화물이 될 수 있다. 질소 리치 티타늄질화물에서 과함유된 질소가 비소와 결합하여 다이폴을 형성시킬 수 있다. 이에 따라 질소리치티타늄질화물의 일함수가 낮게 변화될 수 있다. 결국, 질소 리치 티타늄질화물을 포함하는 게이트적층체는 P 채널 트랜지스터에 적합한 높은 유효일함수를 갖고, N 채널 트랜지스터의 게이트적층체는 과함유된 질소가 비소와 결합하여 다이폴을 형성하므로써 유효일함수가 낮아진다.
도 2h에 도시된 바와 같이, 제2마스크패턴(35)을 제거한다. 버퍼층(34)을 포함한 전면에 캡핑층(38)을 형성한다. 캡핑층(38)은 실리콘함유층을 포함한다. 캡핑층(38)은 도프드 실리콘층을 포함할 수 있다. 예를 들어, 캡핑층(38)은 N형 실리콘층 또는 P형 실리콘층이 가능하다. 버퍼층(34)과 캡핑층(38)은 금속함유층(33)의 산화를 방지하는 산화방지층의 역할을 수행할 수 있다.
캡핑층(38)은 도프드 실리콘층을 포함할 수 있으므로, 제1영역(NMOS)과 제2영역(PMOS)에 형성되는 캡핑층(38)은 모두 도프드 실리콘층이 될 수 있다. 도프드 실리콘층의 도전타입은 N채널 트랜지스터와 P채널 트랜지스터에 무관하게 N형 또는 P형 모두 가능하다. 즉, 제2영역(PMOS)에서 N형 실리콘층 또는 P형 실리콘층이 모두 가능하며, 제1영역(NMOS)에서도 N형 실리콘층 또는 P형 실리콘층이 모두 가능하다. 또한, 제2영역(PMOS)과 제1영역(NMOS) 모두 N형 실리콘층으로 형성하거나 또는 P형 실리콘층으로 형성할 수도 있다. 결국, 제2영역(PMOS)과 제1영역(NMOS)에서 캡핑층은 동일 재료 및 동일 도전타입의 재료로 형성될 수 있다.
도시 하지 않았으나, 캡핑층(38) 상에 저저항 금속함유층을 더 형성할 수 있다. 저저항 금속함유층은 텅스텐을 포함할 수 있다. 저저항 금속함유층은 게이트적층체의 저항을 낮추는 역할을 한다.
도 2i에 도시된 바와 같이, 게이트마스크(도시생략)를 이용하여 게이트패터닝 공정을 진행한다.
이로써, 제1영역(NMOS)의 기판(21) 상에 제1게이트적층체(201N)가 형성되고, 제2영역(PMOS)의 기판(21) 상에 제2게이트적층체(201P)가 형성된다. 제1게이트적층체(201N)는 제1게이트유전층(30N), 다이폴형성층(37N), 제1금속함유게이트전극(33N), 제1버퍼층(34N) 및 제1캡핑층(38N)의 순서로 적층된다. 제2게이트적층체(201P)는 제2게이트유전층(30P), 제2금속함유게이트전극(33P), 제2버퍼층(34P) 및 제2캡핑층(38P)의 순서로 적층된다. 제1영역(NMOS)과 제2영역(PMOS)은 게이트적층체를 구성하는 물질이 다르게 된다. 제1 및 제2게이트적층체(201N, 201P)는 각각 제1,2게이트유전층(30N, 30P) 아래에 형성된 제1,2계면층(29N, 29P)을 더 포함한다. 제2게이트적층체(201P) 아래의 기판(21), 즉 P 채널에는 저마늄을 함유하는 문턱전압조정영역(26P)이 형성된다.
도 2j에 도시된 바와 같이, 게이트 패터닝 공정에 후속하여, 당해 기술분야에서 알려진 공정들을 진행할 수 있다. 예컨대, 소스/드레인 형성 공정 등이 수행될 수 있다. 소스/드레인은 N형 소스/드레인(39N)과 P형 소스/드레인(39P)을 포함한다. N형 소스/드레인(39N)은 제1영역(NMOS)에 형성된다. P형의 소스/드레인(39P)은 제2영역(PMOS)에 형성된다. 제2영역(PMOS)에서 P형 소스/드레인(39P) 사이의 P 채널에 문턱전압조정영역(26P)이 형성된다.
위와 같이, N형 소스/드레인(39N)과 P형 소스/드레인(39P)을 형성하므로써 제1트랜지스터와 제2트랜지스터가 형성된다. 제1트랜지스터는 제1게이트적층체(201N)를 포함하고, 제2트랜지스터는 제2게이트적층체(201P)를 포함한다. 제1트랜지스터는 NMOS를 포함하는 N채널 트랜지스터이고, 제2트랜지스터는 PMOS를 포함하는 P채널 트랜지스터이다. 제2트랜지스터는 채널영역에 문턱전압조정영역(26P)이 형성된다.
상술한 실시예에 따르면, 제1게이트적층체(201N)는 다이폴형성층(37N)이 제1금속함유게이트전극(33N)과 제1게이트유전층(30N)의 계면에 형성된다. 이로써, N 채널 트랜지스터의 문턱전압을 감소시킬 수 있다. 부연하면, 제1금속함유게이트전극(33N)과 제1게이트유전층(30N)의 계면에 형성된 다이폴형성층(37N)에 함유된 원소들의 전기음성도 차이에 따라 다이폴(Dipoles)이 형성되고, 이러한 다이폴이 N 채널트랜지스터의 문턱전압을 감소시킨다.
제2게이트적층체(201P) 아래에 문턱전압조정영역(26P)이 형성되어 있으므로, P 채널트랜지스터의 문턱전압을 감소시킬 수 있다. 부연하면, P 채널에 저마늄이 다량 함유된 영역을 형성하므로써 에너지밴드갭 감소가 발생하고, 이에 따라 P채널트랜지스터에 적합한 문턱전압으로 조절할 수 있다. 아울러, 제2게이트적층체(201P)가 유효일함수증가종을 함유하는 제2금속함유게이트전극(33P)을 포함하므로써, P 채널 트랜지스터의 문턱전압을 더욱더 감소시킬 수 있다.
결국, 본 실시예는 CMOS 장치의 집적 공정시 N 채널 트랜지스터와 P 채널 트랜지스터의 문턱전압을 각각 독립적으로 조절할 수 있다.
본 실시예에 따른 CMOS 장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
도 3은 메모리 카드를 보여주는 개략도이다.
도 3을 참조하면, 메모리 카드(300)는 제어기(310) 및 메모리(320)를 포함할 수 있다. 제어기(310) 및 메모리(320)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(310)의 명령에 따라서 메모리(320) 및 제어기(310)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(300)는 메모리(320)에 데이터를 저장하거나 또는 메모리(320)로부터 데이터를 외부로 출력할 수 있다. 메모리(320)의 특정 부분에는 앞서 설명한 바와 같은 CMOS 장치를 포함할 수 있다. 이러한 메모리 카드(300)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(300)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 4는 전자 시스템을 보여주는 블록도이다.
도 4를 참조하면, 전자 시스템(400)은 프로세서(410), 입/출력 장치(430) 및 칩(420)을 포함할 수 있고, 이들은 버스(440)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(410)는 프로그램을 실행하고, 전자 시스템(400)을 제어하는 역할을 할 수 있다. 입/출력 장치(430)는 전자 시스템(400)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(400)은 입/출력 장치(430)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(420)은 프로세서(410)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(410)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(420)은 앞서 설명한 CMOS 장치를 포함할 수 있다. 전자 시스템(400)은 칩(420)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품(household appliances) 등에 이용될 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100 : 기판 101 : 소자분리영역
102P : 문턱전압조정영역 103N : 제1게이트적층체
103P : 제2게이트적층체 104N, 104P : 제1,2계면층
105N, 105P : 제1,2게이트유전층 106N, 106P : 제1,2금속함유전극
107N, 107P : 제1,2버퍼층 108N, 108P : 제1,2캡핑층
109N : 다이폴형성층 110N, 110P : 제1,2소스/드레인영역

Claims (24)

  1. 제1게이트유전층, 상기 제1게이트유전층 상에 형성된 제1금속함유게이트전극 및 상기 제1게이트유전층과 제1금속함유게이트전극의 계면에 형성된 다이폴형성층을 포함하는 N 채널 트랜지스터; 및
    문턱전압조정종이 함유된 채널영역, 상기 채널영역 상의 제2게이트유전층 및 상기 제2게이트유전층 상의 유효일함수조정종을 함유하는 제2금속함유게이트전극을 포함하는 P 채널 트랜지스터
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2금속함유게이트전극은 제1유효일함수를 갖고, 상기 유효일함수조정종은 상기 제1유효일함수보다 큰 제2유효일함수로 변화시키도록 선택되는 반도체 장치.
  3. 제1항에 있어서,
    상기 유효일함수조정종은, 질소를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1금속함유게이트전극과 제2금속함유게이트전극은 동일 재료인 반도체 장치.
  5. 제1항에 있어서,
    상기 제2금속함유게이트전극은, 상기 유효일함수조정종이 함유된 금속질화물을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2금속함유게이트전극은, 상기 유효일함수조정종으로서 질소가 과함유된 티타늄질화물을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 문턱전압조정종은 저마늄을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 다이폴형성층은, 제1원소와 상기 제1원소보다 작은 전기음성도를 갖는 제2원소를 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 다이폴형성층은, 질소와 비소를 함유하는 금속함유층을 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 다이폴형성층은, 비소가 도핑된 금속질화물을 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 다이폴형성층은, 과함유 질소를 함유하는 금속질화물을 포함하고, 상기 금속질화물은 상기 질소보다 전기음성도가 작은 원소를 더 포함하는 반도체 장치.
  12. 기판;
    상기 기판 상의 게이트유전층; 및
    상기 게이트유전층 상에 형성된 게이트전극이 질소를 과함유하는 금속질화물을 포함하며,
    상기 금속질화물은 상기 게이트유전층과의 계면에서 상기 과함유된 질소와 결합하여 다이폴을 형성하도록 주입된 원소를 더 포함하는
    트랜지스터.
  13. 제12항에 있어서,
    상기 원소는 상기 트랜지스터의 문턱전압을 쉬프트시키기 위한 다이폴을 형성하도록 선택되는 트랜지스터.
  14. 제12항에 있어서,
    상기 원소는 상기 질소보다 작은 전기음성도를 갖는 원소를 포함하는 트랜지스터.
  15. 제12항에 있어서,
    상기 원소는 비소를 포함하는 트랜지스터.
  16. 제12항에 있어서,
    상기 금속질화물은 티타늄과 질소의 화학양론적인 조성비보다 질소가 더 많은 질소 리치 티타늄질화물을 포함하는 트랜지스터.
  17. 제1영역과 제2영역을 포함하는 기판의 상기 제2영역의 기판 표면 아래에 문턱전압조정영역을 형성하는 단계;
    상기 기판의 전면에 게이트유전층을 형성하는 단계;
    상기 게이트유전층 상에 제1원소가 함유된 금속함유층을 형성하는 단계;
    상기 제1영역의 금속함유층과 게이트유전층의 계면에 제2원소를 주입하여 다이폴형성층을 형성하는 단계; 및
    상기 금속함유층, 다이폴형성층 및 게이트유전층을 패터닝하여 상기 제1영역과 제2영역에 각각 게이트적층체를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  18. 제17항에 있어서,
    상기 제2원소와 제1원소는 서로 다른 전기음성도를 갖는 원소를 포함하는 반도체장치 제조 방법.
  19. 제17항에 있어서,
    상기 제2원소는 비소를 포함하고, 상기 제1원소는 질소를 포함하는 반도체장치 제조 방법.
  20. 제17항에 있어서,
    상기 제1원소가 함유된 금속함유층을 형성하는 단계에서,
    상기 제1원소는 질소를 포함하고, 상기 금속함유층은 상기 질소가 과함유된 금속질화물을 포함하는 반도체장치 제조 방법.
  21. 제17항에 있어서,
    상기 제1원소가 함유된 금속함유층을 형성하는 단계에서,
    상기 금속함유층은 상기 제1원소로서 질소가 과함유된 티타늄질화물을 포함하는 반도체장치 제조 방법.
  22. 제17항에 있어서,
    상기 문턱전압조정영역을 형성하는 단계는,
    상기 기판의 표면에 저마늄을 이온주입하는 단계;
    상기 기판의 표면을 열산화시켜 희생산화층을 형성하는 단계; 및
    상기 희생산화층을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  23. 제17항에 있어서,
    상기 제2원소를 주입하는 단계는,
    상기 금속함유층 상에 버퍼층을 형성하는 단계;
    상기 버퍼층 상에 상기 제1영역을 오픈시키는 마스크패턴을 형성하는 단계; 및
    상기 마스크패턴을 이온주입마스크로 하여 상기 게이트유전층과 접하는 상기 금속함유층의 하부측에 비소를 이온주입하는 단계
    를 포함하는 반도체장치 제조 방법.
  24. 제23항에 있어서,
    상기 비소를 이온주입하는 단계 이후에,
    상기 버퍼층 상에 캡핑층을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
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