KR20190022255A - 반도체 디바이스 및 제조 방법 - Google Patents

반도체 디바이스 및 제조 방법 Download PDF

Info

Publication number
KR20190022255A
KR20190022255A KR1020170157248A KR20170157248A KR20190022255A KR 20190022255 A KR20190022255 A KR 20190022255A KR 1020170157248 A KR1020170157248 A KR 1020170157248A KR 20170157248 A KR20170157248 A KR 20170157248A KR 20190022255 A KR20190022255 A KR 20190022255A
Authority
KR
South Korea
Prior art keywords
layer
dopants
dielectric layer
ion beam
capping layer
Prior art date
Application number
KR1020170157248A
Other languages
English (en)
Other versions
KR102030722B1 (ko
Inventor
찬춘 왕
춘펭 니에
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190022255A publication Critical patent/KR20190022255A/ko
Application granted granted Critical
Publication of KR102030722B1 publication Critical patent/KR102030722B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/48—Ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/30—Electron-beam or ion-beam tubes for localised treatment of objects
    • H01J37/317—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation
    • H01J37/3171—Electron-beam or ion-beam tubes for localised treatment of objects for changing properties of the objects or for applying thin layers thereon, e.g. for ion implantation for ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Analytical Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체 디바이스 및 제조 방법이 제공된다. 몇몇 실시예들에서, 캡핑층 - 캡핑층은 제 1 금속층, 유전체층, 및 반도체 핀 위의 계면층 위에 위치됨 - 내에 이온들을 주입하기 위해 다이버전트 이온 빔이 이용된다. 이어서, 이온들은 캡핑층으로부터 제 1 금속층, 유전체층, 및 계면층 중 하나 이상 내로 추동된다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
본 발명은 반도체 디바이스 및 제조 방법에 관한 것이다.
반도체 디바이스들은, 예를 들어 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 사용된다. 반도체 디바이스들은 일반적으로 반도체 기판 위에 절연층들 또는 유전체층들, 도전층들, 및 반도체 재료층들을 순차적으로 퇴적시키고, 리소그래피 및 에칭 프로세스들을 사용하여 다양한 재료층들을 패터닝하여 반도체 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은, 지속적인 최소 피처 사이즈 감소에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 향상시키는 것을 지속하고 있으며, 이는 보다 많은 컴포넌트들이 주어진 영역 내에 집적되는 것을 가능하게 한다. 그러나, 최소 피처 사이즈들이 감소됨에 따라, 사용되는 프로세스들 각각 내에서 추가적인 문제들이 발생하고, 이들 추가적인 문제들이 처리되어야 한다.
본 개시의 양태는 첨부 도면들과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처가 축척대로 도시되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 및 도 1b는 몇몇 실시예들에 따른 기판 위의 반도체 핀을 예시한다.
도 2는 몇몇 실시예들에 따른 계면층, 유전체층 및 제 1 금속층의 퇴적을 예시한다.
도 3은 몇몇 실시예들에 따른 제 1 어닐링 프로세스를 예시한다.
도 4는 몇몇 실시예들에 따른 캡핑(capping)층의 퇴적을 예시한다.
도 5a 및 도 5b는 몇몇 실시예들에 따른 주입 프로세스를 예시한다.
도 6은 몇몇 실시예들에 따른 제 2 어닐링 프로세스를 예시한다.
도 7은 몇몇 실시예들에 따른 캡핑층의 제거를 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예시가 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어는 도면에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어가 그에 따라 유사하게 해석될 수 있다.
금속 게이트 및 채널 성능을 향상시키기 위해 주입 프로세스를 사용하여 금속 게이트가 제조될 수 있는, 20 nm 프로세스 노드, 9 nm 프로세스 노드, 7 nm 프로세스 노드와 같은 반도체 제조 프로세스 노드에 대한 실시예들이 아래에서 설명된다. 그러나, 설명되는 실시예들은 매우 다양한 프로세스들 및 디바이스들에 이용될 수 있으며, 위에 나열된 실시예들에 제한되는 것은 아니다.
이제 도 1a 및 도 1b를 참조하면, 기판(101) 내에 형성되는 제 1 트렌치들(105)간에 위치되는 핀들(103)[점선(102)에 의해 기판(101)의 나머지로부터 분리된 것으로서 도시됨], 및 제 1 트렌치들(105) 내의 제 1 격리 영역들(107)을 갖는 기판(101)을 포함하는 반도체 디바이스(100)가 예시된다. 실시예에서, 기판(101)은 예를 들어 도핑된 또는 도핑되지 않은, 벌크 실리콘, 게르마늄, (갈륨 비소, 인듐 비소 등과 같은) III-V족 재료, 또는 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판의 활성층을 포함할 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된, 실리콘과 같은 반도체 재료층을 포함한다. 절연체층은, 예를 들어 매립 산화물(buried oxide; BOX)층 또는 실리콘 산화물층일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 글래스 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판들이 또한 사용될 수 있다.
핀들(103) 및 제 1 트렌치들(105)은 기판(101)으로부터 형성될 수 있다. 실시예에서, 핀들(103)은 패터닝된 마스크(도 1a 및 도 1b에 별도로 예시되지는 않음)를 초기에 기판(101) 위에 형성함으로써 기판(101)으로부터 형성될 수 있다. 이어서, 예를 들어 포토리소그래피 기술들을 사용하여 실리콘 질화물, 실리콘 산화물, 이들의 조합들 등과 같은 패터닝된 마스크의 재료가 패터닝된다. 일반적으로, 포토리소그래피 기술들은 포토레지스트 재료를 퇴적시키고 포토레지스트 재료를 패턴에 따라 조사하는 것을 포함한다. 그 후, 포토레지스트 재료가 현상되어 포토레지스트 재료의 일부분을 제거한다. 남아있는 포토레지스트 재료는 그 아래에 있는 재료를 에칭과 같은 후속 프로세싱 단계들 동안 보호한다. 이 경우, 포토레지스트 재료는 핀들(103) 및 제 1 트렌치들(105)을 규정하기 위한 패터닝된 마스크를 생성하는데 이용된다.
패터닝된 마스크가 형성되면, 측벽들 - 측벽들은 (001) 표면을 포함할 수 있음 - 을 갖는 양각(raised) 부분을 형성하기 위해, 패터닝된 마스크를 따라 감삭(subtractive) 에칭 프로세스를 사용하여 핀들(103)이 형성될 수 있다. 예를 들어, 기판(101)의 노출된 부분들이 에칭되어 기판(101)으로부터 핀들(103) 및 제 1 트렌치들(105)을 형성할 수 있다. 실시예에서, 기판(101)은 예를 들어 HBr/O2, HBr/Cl2/O2, 또는 SF6/Cl2 플라즈마에 의해 에칭될 수 있다. 실시예에서, 핀들(103)은 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 반도체 디바이스 내에서 최종적으로 채널용으로 사용되도록 패터닝될 수 있다.
그러나, 당업자가 인식할 바와 같이, 핀들(103)을 형성하기 위한 위에서 설명된 감삭 프로세스는 예시적이도록 의도되며, 실시예들을 제한하도록 의도되는 것은 아니다. 이 보다는, 핀들(103)을 형성하기 위해, 기판(101) 및 마스크를 사용하는 에피택셜 성장 프로세스와 같은 임의의 적절한 프로세스가 이용될 수 있다. 기판(101)으로부터 핀들(103)을 형성하기 위한 임의의 적절한 프로세스가 이용될 수 있고, 모든 그러한 프로세스들은 실시예들의 범위 내에 완전히 포함되도록 의도된다.
제 1 트렌치들(105) 및 핀들(103)이 형성되면, 제 1 트렌치들(105)은 유전체 재료로 충전될 수 있고, 유전체 재료가 제 1 트렌치들(105) 내에서 리세싱되어 제 1 격리 영역들(107)을 형성할 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(high-density plasma; HDP) 산화물 등일 수 있다. 유전체 재료는, 제 1 트렌치들(105)의 선택적 세정 및 라이닝 후에, 화학적 기상 증착(chemical vapor deposition; CVD) 방법(예를 들어, HARP 프로세스), 고밀도 플라즈마 CVD 방법, 또는 본 기술분야에 알려진 것과 같은 다른 적절한 형성 방법을 사용하여 형성될 수 있다.
제 1 트렌치들(105)은 유전체 재료로 제 1 트렌치들(105) 및 기판(101)을 과충전(overfilling)함으로써 충전될 수 있고, 이어서 화학적 기계적 폴리싱(chemical mechanical polishing; CMP), 에칭, 이들의 조합 등과 같은 적절한 프로세스를 통해 제 1 트렌치들(105) 및 핀들(103)의 외부에 있는 과잉 재료를 제거한다. 실시예에서, 제거 프로세스는 핀들(103) 위에 위치되는 임의의 유전체 재료를 또한 제거하여, 이 유전체 재료의 제거가 추가 프로세싱 단계들을 위해 핀들(103)의 표면을 노출시킬 것이다.
제 1 트렌치들(105)이 유전체 재료로 충전되면, 이어서 유전체 재료가 핀들(103)의 표면으로부터 리세싱될 수 있다. 리세싱이 수행되어 핀들(103)의 최상면에 인접해 있는 핀들(103)의 측벽들의 적어도 일부를 노출시킬 수 있다. 유전체 재료는, H2와 같은 다른 에천트들, 반응성 이온 에칭, NH3/NF3와 같은 에천트들로의 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 세정과 같은 다른 방법들이 사용될 수 있지만, HF와 같은 에천트 내로 핀들(103)의 최상면을 딥핑(dipping)함으로써 습식 에칭을 사용하여 리세싱될 수 있다. 유전체 재료는 약 400 Å과 같이, 약 50 Å 내지 약 500 Å 사이의 핀들(103)의 표면으로부터의 거리로 리세싱될 수 있다. 추가적으로, 리세싱은 또한 핀들(103) 위에 위치되는 임의의 남아있는 유전체 재료를 제거하여, 추가적인 프로세싱을 위해 핀들(103)이 노출되는 것을 보장할 수 있다.
그러나, 당업자가 인식할 바와 같이, 위에서 설명된 단계들은 유전체 재료를 충전하고 리세싱하는데 사용되는 전체 프로세스 흐름의 일부일뿐일 수 있다. 예를 들어, 제 1 트렌치들(105)을 형성하고 유전체 재료로 충전하기 위해, 라이닝 단계들, 세정 단계들, 어닐링 단계들, 갭 충전 단계들, 이들의 조합들 등이 또한 이용될 수 있다. 가능한 프로세스 단계들 모두가 본 실시예의 범위 내에 완전히 포함되도록 의도된다.
도 2는 핀들(103) 위의 계면층(201), 하이-k(high-k) 유전체층(203), 및 제 1 금속층(205)의 배치를 예시한다. 실시예에서, 핀들(103)과, 예를 들어 하이-k 유전체층(203) 사이의 데미지를 감소시키기 위해 계면층(201)이 이용된다(아래에서 더 설명됨). 실시예에서, 계면층(201)은 임의의 적절한 재료가 이용될 수 있지만, 실리콘 산화물과 같은 버퍼(buffer) 재료를 포함할 수 있다. 계면층(201)은, 약 9Å과 같이, 약 1 Å 내지 약 20 Å 사이의 두께로, CVD, PVD와 같은 프로세스, 또는 심지어 핀들(103)의 산화를 사용하여 형성될 수 있다. 그러나, 임의의 적절한 프로세스 또는 두께들이 이용될 수 있다.
계면층(201)이 형성되면, 계면층(201) 위에 하이-k 유전체층(203)이 형성될 수 있다. 실시예에서, 하이-k 유전체층(203)은, 원자 층 증착(atomic layer deposition), 화학적 기상 증착 등과 같은 프로세스를 통해 퇴적되는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합들 등과 같은 하이-k 재료이다. 하이-k 유전체층(203)은, 임의의 적절한 재료 및 두께가 이용될 수 있지만, 약 16 Å과 같이, 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다.
제 1 금속층(205)은 하이-k 유전체층(203)에 인접하여 형성될 수 있고, TiN, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, Ti, TaN, Ru, Mo, WN, 다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속 산화물들, 전이 금속 질화물들, 전이 금속 실리케이트들, 금속들의 산화질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합들 등과 같은 금속성 재료로 형성될 수 있다. 제 1 금속층(205)은, 임의의 적절한 퇴적 프로세스 또는 두께가 사용될 수 있지만, 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여, 약 16 Å과 같이, 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다.
도 3은, 제 1 금속층(205)이 형성된 후 제 1 어닐링 프로세스(301로 라벨링된 물결선들에 의해 도 3에 나타내어짐)가 수행될 수 있다는 것을 예시한다. 실시예에서, 제 1 어닐링 프로세스(301)는, 예를 들어 노(furnace) 내에서 불활성 분위기(inert atmosphere) 내에서 기판(101)이 가열되는 열 어닐링일 수 있다. 제 1 어닐링 프로세스(301)는 약 850 °C와 같이, 약 600 °C 내지 약 900 °C 사이의 온도로 수행될 수 있고, 약 0.5 분과 같이 약 1 초 내지 약 1 분 사이의 시간 동안 지속될 수 있다.
도 4는, 제 1 어닐링 프로세스(301)가 완료되고, 캡핑층(401)이 그 아래에 있는 제 1 금속층(205)이 후속 프로세싱에서 데미지를 받는 것을 방지하기 위해 제 1 금속층(205) 위에 형성되는 것을 예시한다. 실시예에서, 캡핑층(401)은 SiN, SiCN, SiON, SiC, Si가 풍부한(Si-rich) 산화물, 이들의 조합들 등과 같은 다른 적절한 재료들이 이용될 수 있지만 실리콘이며, 캡핑층(401)은 CVD, 스핀 온 글래스(spin-on-glass) 프로세스, 유동 가능(flow-able) CVD, 원자 층 증착(ALD), 분자 층 증착(molecular layer deposition; MLD) 등에 의해 형성될 수 있다. 캡핑층(401)은 약 30 Å과 같이, 약 5 Å 내지 약 40 Å 사이의 두께로 형성될 수 있다. 그러나, 임의의 다른 적절한 재료들, 프로세스들, 및 두께들이 이용될 수 있다.
도 5a 및 도 5b는, 초기에 제 1 도펀트를 캡핑층(401) 내에 주입함으로써 핀들(103), 계면층(201), 하이-k 유전체층(203), 및 제 1 금속층(205) 내에 제 1 도펀트를 포함시키는 것을 돕는데 이용되는 주입 프로세스(501로 라벨링된 선들에 의해 도 5a에 나타내어짐)를 예시한다. 실시예에서, 제 1 도펀트는 산소 공핍(vacancy)들의 수를 감소시키고, 실리콘 단글링 결합(dangling bond)들의 수를 감소시키는 것을 도울 수 있거나, 또는 각각이 반도체 디바이스(100)의 전체 성능을 저하시킬 수 있는 약한 실리콘 수소 결합을 완화시키는 것을 도울 수 있는 재료이다. 예를 들어, 핀들(103), 제 1 금속층(205)이 티타늄 질화물이고, 하이-k 유전체층(203)이 하프늄 산화물이며, 계면층(201)이 실리콘 산화물인 실시예들에서, 주입될 제 1 도펀트는, 탄소 및 질소와 같은 임의의 다른 적절한 도펀트들이 이용될 수 있지만 불소일 수 있다.
도 5b는, 제 1 도펀트를 캡핑층(401) 내에 주입하기 위해 이온 주입 프로세스(501) 동안 이용될 수 있는 이온 주입기(500)를 예시한다. 실시예에서, 이온 주입기(500)는 이온 소스(516), 질량 분석 마그넷(mass analysis magnet)(503), 선형 가속기(linear accelerator)(505), 컨버징 유닛(converging unit)(502), 애퍼처(aperture)(517), 엔드 스테이션(end station)(507), 웨이퍼 핸들링 유닛(509) 및 이온 주입기(500)의 동작을 제어하기 위한 제어기(511)를 포함할 수 있다. 이들 부속들 각각은 다음 단락들에서 논의될 것이다.
이온 소스(516)는 이온 빔(513)을 생성한다. 그러나, 이온 소스(516)가 전하 대 질량비(charge-to-mass ratio)의 범위를 갖는 이온들을 생성하고 몇몇 범위의 이온들만이 주입을 위해 적절하므로, 이온 빔(513)은 주입을 위한 원하는 전하 대 질량비를 갖는 이온들을 원치않는 전하 대 질량비를 갖는 이온들과 전자기적으로 분리하기 위해 질량 분석 마그넷(503)을 향해 지향된다. 적절한 전하 대 질량비의 결맞음(coherent) 이온 빔(515)이 획득되면, 결맞음 이온 빔(515)이 선형 가속기(505)로 전송된다.
선형 가속기(505)는, 결맞음 이온 빔(515)이 선형 가속기(505)를 통과함에 따라 결맞음 이온 빔(515)에 추가적인 에너지를 부여하는데 사용된다. 선형 가속기(505)는 전자기장 - 전자기장은 결맞음 이온 빔(515)이 전자기장을 통과할 때 결맞음 이온 빔(515)을 가속하는 작용을 함 - 을 생성하는 일련의 전극들(도시 생략)을 사용하여 이 추가적인 에너지를 부여한다. 선형 가속기(505)는 전자기장들을 시간에 따라 주기적으로 변화시킬 수 있거나, 또는 상이한 초기 속도들을 갖는 이온들뿐만 아니라 상이한 원자 번호들을 갖는 이온들에 부응하여 전자기장들의 위상을 조정할 수 있다.
결맞음 이온 빔(515)이 선형 가속기(505)를 통과한 후, 결맞음 이온 빔(515)은 결맞음 이온 빔(515)[선형 가속기(505)로부터 실질적으로 평행 빔으로서 도달됨]의 컨버전스 및 다이버전스를 변경하는데 이용되는 컨버징 유닛(502)을 통과한다. 실시예에서, 컨버징 유닛(502)은 균일 다중극 렌즈(uniformity multipole lens) 및 콜리메이터(collimator) 다중극 렌즈와 같은 (3개와 같은) 하나 이상의 다중극 렌즈를 포함한다. 그러나, 임의의 적절한 수 및 유형의 렌즈들이 이용될 수 있다.
특정 실시예에서, 컨버징 유닛(502)은 하나 이상의 4중극(quadrupole) 렌즈를 포함한다. 예를 들어, 컨버징 유닛(502)은 제 1 4중극 렌즈(504), 제 2 4중극 렌즈(506), 및 제 3 4중극 렌즈(508)와 같은 3개의 4중극 렌즈들을 포함할 수 있다. 제 1 4중극 렌즈(504), 제 2 4중극 렌즈(506), 및 제 3 4중극 렌즈(508) 각각은 분리적으로 자기장 렌즈 또는 전기장 렌즈일 수 있다. 그러나, 결맞음 이온 빔(515)의 컨버전스 및 다이버전스를 변경할 수 있는 임의의 적절한 유닛이 이용될 수 있다.
제 2 4중극 렌즈(504)가 전기장 렌즈인 특정 실시예에서, 제 1 4중극 렌즈(504)는 제 1 방향으로 서로 반대측에 있는 한 쌍의 제 1 전극들(510) 및 제 1 방향에 수직인 제 2 방향으로 서로 반대측에 있는 한 쌍의 제 2 전극들(512)을 포함한다. 이와 같이, 한 쌍의 제 1 전극들(510)에 대한 전위를 변화시킴으로써, 결맞음 이온 빔(515) 내의 개개의 이온들에 제 1 방향으로 제 1 척력 또는 인력이 인가될 수 있다. 추가적으로, 한 쌍의 제 2 전극들(512)에 대한 전위를 변화시킴으로써, 결맞음 이온 빔(515) 내의 개개의 이온들에 제 2 방향으로 제 2 척력 또는 인력이 인가될 수 있다. 이와 같이, 제 1 4중극 렌즈(504)의 제어 및 응용이 결맞음 이온 빔(515) 내의 이온들의 컨버전스 및 다이버전스를 제어하는 것을 돕는다.
추가적으로, 제 2 4중극 렌즈(506)는 제 1 4중극 렌즈(504)와 유사할 수 있지만(예를 들어, 한 쌍의 제 1 전극들 및 한 쌍의 제 2 전극들을 포함함), [제 1 4중극 렌즈(504) 내의] 한 쌍의 제 1 전극들(510) 및 한 쌍의 제 2 전극들(512)에 인가되는 전위들과는 반대인 전위들을 인가하도록 제어될 수 있다. 이와 같이, 제 2 4중극 렌즈(506)는 제 1 방향 및 제 2 방향으로 제 1 4중극 렌즈(504)와는 반대로 결맞음 이온 빔을 변경하는 것을 도울 수 있다.
최종적으로, 컨버징 유닛(502)이 제 3 4중극 렌즈(508)를 이용하는 실시예에서, 제 3 4중극 렌즈(508)는 제 1 4중극 렌즈(504)와 유사할 수 있다. 예를 들어, 제 3 4중극 렌즈(508)는 한 쌍의 제 1 전극들 및 한 쌍의 제 2 전극들을 가질 수 있고, [제 1 4중극 렌즈(504) 내의] 한 쌍의 제 1 전극들(510) 및 한 쌍의 제 2 전극들(512)에 인가되는 전위들과 동일하지는 않더라도 유사한 전위들을 인가함으로써 제어될 수 있다. 그러나, 다른 실시예들에서, 제 3 4중극 렌즈(508)는 제 1 4중극 렌즈(504)와 상이할 수 있다.
결맞음 이온 빔(515)이 컨버징 유닛(502)을 통과한 후, 결맞음 이온 빔(515)은 결맞음 이온 빔(515)의 다이버전스를 더 향상시키고 제어하기 위해 애퍼처(517)를 통과한다. 실시예에서, 애퍼처(517)는 결맞음 이온 빔(515)의 크기(magnitude)를 조정할 수 있는 조정가능한 폭을 갖는 애퍼처이다. 예를 들어, 애퍼처(517)는 조정가능하고 이동가능한 플레이트(plate)들을 포함할 수 있어서 플레이트들간의 간격이 조정될 수 있고, 이에 의해 빔 전류 크기의 조정을 가능하게 한다.
추가적으로, 원한다면, 컨버징 유닛(502)과 엔드 스테이션(507) 사이에 시케인(chicane)(도 5b에 별도로 예시되지는 않음)이 이용될 수 있다, 실시예에서, 결맞음 이온 빔(515)의 경로를 원하는 최종 위치로[예를 들어, 기판(101) 상으로] 지향하고 벤딩하기 위해 시케인이 이용된다. 그러나, 임의의 적절한 디바이스가 이용될 수 있다.
결맞음 이온 빔(515)이 [선형 가속기(505)를 통해] 가속되고 결맞음 이온 빔(515)의 다이버전스가 [컨버징 유닛(502)을 통해] 변경되면, 결맞음 이온 빔(515)은 엔드 스테이션(507)을 향해 지향된다. 엔드 스테이션(507)은, 결맞음 이온 빔(515)으로부터 이온들이 주입될 기판(101)을 핸들링하는 웨이퍼 핸들링 유닛(509)을 하우징할 수 있다. 웨이퍼 핸들링 유닛(509)은, 결맞음 이온 빔(515)으로 기판(101)의 상이한 섹션들을 조사하기 위해 결맞음 이온 빔(515)에 대해 기판(101)을 이동시키는데 이용된다. 예를 들어, 웨이퍼 핸들링 유닛(509)은, 결맞음 이온 빔(515)에 대해 x 방향 및 y 방향과 같은 적어도 2개의 방향들로 기판(101)의 위치를 제어하는데 사용될 수 있는 2개의 모터들(도시 생략)을 포함할 수 있다.
그러나, 당업자는 결맞음 이온 빔(515)에 대해 기판(101)을 이동시키는 것이 단지 결맞음 이온 빔(515)으로 기판(101)의 상이한 섹션들을 조사하는 하나의 예시적인 방법일 뿐이라는 점을 인식할 것이다. 결맞음 이온 빔(515)에 대해 기판(101)을 시프팅하는 것 대신에 기판(101)에 대해 결맞음 이온 빔(515)의 방향을 시프팅하기 위해 결맞음 이온 빔(515)의 경로를 따라 편향 전극들을 사용하는 것, 다수의 웨이퍼들을 순서대로 조사하기 위해 다수의 웨이퍼 회전 시스템을 사용하는 것, 또는 각도 주입 방법들을 사용하는 것과 같은 다른 적절한 방법들이 또한 이용될 수 있다. 이들 방법들, 및 결맞음 이온 빔(515)으로 기판(101)의 상이한 위치들을 조사하기 위한 임의의 다른 적절한 방법은 본 개시의 범위 내에 완전히 포함되도록 의도된다.
제어기(511)는 동작 동안 이온 주입기(500)의 동작 파라미터들을 제어하는데 사용된다. 제어기(511)는 하드웨어 또는 소프트웨어로 구현될 수 있고, 파라미터들은 입력 포트를 통해 제어기(511)에 제공되거나 또는 하드코딩될 수 있다. 제어기(511)는, 원하는 이온 빔 전류, 가속기 전극들로의 전류 등과 같은 이온 주입기(500)의 동작과 연관된 파라미터들을 저장하고 제어하는데 사용될 수 있다. 추가적으로, 제어기(511)는 또한, 웨이퍼 핸들링 유닛(509), 보다 구체적으로 결국 결맞음 이온 빔(515)에 대한 기판(101)의 속도를 제어하는, 웨이퍼 핸들링 유닛(509)의 모터들의 속도를 제어하는데 사용될 수 있다.
이제 도 5a 및 도 5b 둘 다를 참조하면, 제 1 도펀트(예를 들어, 불소 이온들)를 캡핑층(401) 내에 주입하기 위해, 웨이퍼 핸들링 유닛(509) 상에 기판(101)이 위치되고 결맞음 이온 빔(515)이 생성된다. 추가적으로, 결맞음 이온 빔(515)이 컨버징 유닛(502) 및 애퍼처(517)를 통과하고, 결맞음 이온 빔(515)은 다이버전트 이온 빔(519)으로 전환된다. 실시예에서, 다이버전트 이온 빔(519)은 평행으로부터 약 ± 10°와 같이, 약 ± 0.1° 내지 ± 20° 사이의 강도 다이버전스를 갖는다. 그러나, 0°보다 큰 임의의 적절한 다이버전스가 이용될 수 있다.
추가적으로, 이온 주입 프로세스(501)는, 캡핑층(401) 내로의 제 1 도펀트들의 주입을 가능하게 하지만 그 아래에 있는 층들[예를 들어, 제 1 금속층(205), 하이-k 유전체층(203), 계면층(201), 및 핀들(103)]에 가해지는 데미지를 최소화하거나 또는 방지하는 것을 돕는 에너지 레벨로 수행될 수 있다. 예를 들어, 실시예에서, 이온 주입 프로세스(501)는 약 300 eV와 같이 1 keV 이하의 주입으로 수행될 수 있다. 그러나, 임의의 적절한 주입 전력이 이용될 수 있다.
(평행 이온 빔 대신에) 다이버전트 이온 빔(519)을 이용함으로써, 캡핑층(401) 내에서 제 1 도펀트들의 보다 나은 정형성(conformality)이 달성될 수 있다. 예를 들어, 실시예에서 제 1 도펀트들은, 약 8 x 1014 atoms/cm2과 같이, 약 5 x 1013 atoms/cm2 내지 약 5 x 1015 atoms/cm2 사이의 0°의 기울기에서의 이온 주입기의 영역 농도로 캡핑층(401) 내에 주입될 수 있다.
도 6은, 제 1 주입 프로세스(501)가 수행된 후, 제 1 도펀트들을 캡핑층(401)으로부터 제 1 금속층(205), 하이-k 유전체층(203), 계면층(201), 및 핀들(103) 중 하나 이상 내로 추동하기(drive) 위해 제 2 어닐링 프로세스(601로 라벨링된 물결선들에 의해 도 6에 나타내어짐)가 수행될 수 있다는 것을 예시한다. 실시예에서, 제 2 어닐링 프로세스(601)는, 예를 들어 노 내에서 불활성 분위기 내에서 기판(101)이 가열되는 스파이크(spike) 어닐링일 수 있다. 제 2 어닐링 프로세스(601)는 약 903 °C와 같이, 약 800 °C 내지 약 1000 °C 사이의 온도로 수행될 수 있고, 약 1 초와 같이 약 0.5 초 내지 약 1 분 사이의 시간 동안 지속될 수 있다.
제 2 어닐링 프로세스(601)를 사용함으로써, 캡핑층(401) 내에 이전에 주입된 제 1 도펀트들은 캡핑층(401) 내의 (그들이 주입된) 그들의 위치로부터 제 1 금속층(205), 하이-k 유전체층(203), 계면층(201), 및 핀들(103) 중 하나 이상 내로 추동될 수 있다. 이와 같이, 제 1 도펀트들을 제 1 금속층(205), 하이-k 유전체층(203), 계면층(201), 및 핀들(103) 내에 위치시키기 위해 확산 프로세스를 이용함으로써, 제 1 금속층(205), 하이-k 유전체층(203), 계면층(201), 및 핀들(103) 각각 내에 상이한 비제로(non-zero) 농도 구배가 형성된다.
예를 들어, 제 1 금속층(205)이 티타늄 질화물이고 제 1 도펀트가 불소인 실시예에서, 제 1 금속층(205)은 약 1 x 1021/cm3과 같이, 약 1 x 1020/cm3 내지 약 1 x 1022/cm3 사이의 제 1 농도를 갖는 [캡핑층(401)을 향하는] 제 1 표면을 가질 수 있다. 추가적으로, 제 1 금속층(205)은, 약 5 x 1020/cm3과 같이, 약 1 x 1020/cm3의 최소 농도 및 약 1 x 1021/cm3의 최대 농도를 갖는 제 1 금속층(205)에 걸친 농도 구배를 위해, 가령 약 1 x 1020/cm3과 같이, 약 1 x 1019/cm3 내지 약 1 x 1021/cm3 사이의 제 2 농도를 갖는, 제 1 농도보다 낮은 제 2 농도를 갖는 [예를 들어, 캡핑층(401)을 등지고 하이-k 유전체층(203)을 향하는] 제 2 표면을 갖는다. 그러나, 임의의 적절한 농도가 이용될 수 있다.
또한, 제 1 도펀트들이 하이-k 유전체층(203) 내로 확장되는 실시예들에서, 농도 구배는 하이-k 유전체층(203) 내에서도 보일 수 있다. 예를 들어, 제 1 도펀트가 불소이고 하이-k 유전체층(203)이 하프늄 산화물인 실시예에서, 하이-k 유전체층(203)은 약 1 x 1020/cm3과 같이, 약 1 x 1019/cm3 내지 약 1 x 1021/cm3 사이의 제 3 농도를 갖는 [제 1 금속층(205)을 향하는] 제 3 표면을 갖는다. 추가적으로, 하이-k 유전체층(203)은, 약 7 x 1019/cm3과 같이, 약 1 x 1020/cm3 내지 약 5 x 1019/cm3 사이의 하이-k 유전체층(203)에 걸친 농도 구배를 위해, 가령 약 5 x 1019/cm3과 같이, 약 1 x 1019/cm3 내지 약 1 x 1020/cm3 사이의 제 4 농도를 갖는, 제 3 농도보다 낮은 제 4 농도를 갖는 [예를 들어, 제 1 금속층(205)을 등지는] 제 4 표면을 갖는다. 그러나, 임의의 적절한 농도가 이용될 수 있다.
추가적으로, 제 1 도펀트들이 계면층(201) 내로 확장되는 실시예들에서, 농도 구배는 계면층(201) 내에서도 보일 수 있다. 예를 들어, 제 1 도펀트가 불소이고 계면층(201)이 실리콘 이산화물인 실시예에서, 계면층(201)은 약 5 x 1018/cm3과 같이, 약 5 x 1018/cm3 내지 약 1 x 1019/cm3 사이의 제 5 농도를 갖는 [하이-k 유전체층(203)을 향하는] 제 5 표면을 갖는다. 추가적으로, 계면층(201)은, 약 4 x 1018/cm3과 같이, 약 5 x 1018/cm3 내지 약 3 x 1018/cm3 사이의 계면층(201)에 걸친 농도 구배를 위해, 가령 약 3 x 1018/cm3과 같이, 약 1 x 1018/cm3 내지 약 1 x 1019/cm3 사이의 제 6 농도를 갖는, 제 5 농도보다 낮은 제 6 농도를 갖는 [예를 들어, 하이-k 유전체층(203)을 등지는] 제 6 표면을 갖는다. 그러나, 임의의 적절한 농도가 이용될 수 있다.
최종적으로, 제 1 도펀트들이 핀들(103) 내로 확장되는 실시예들에서, 농도 구배는 핀들(103) 내에서도 보일 수 있다. 예를 들어, 제 1 도펀트가 불소이고 핀들(103)이 실리콘인 실시예에서, 핀들(103)은 약 3 x 1018/cm3과 같이, 약 1 x 1018/cm3 내지 약 1 x 1019/cm3 사이의 제 7 농도를 갖는 [계면층(201)을 향하는] 제 7 표면을 갖는다. 추가적으로, 핀들(103) 내의 제 1 도펀트들의 농도는, 농도가 0에 도달할 때까지 제 7 표면으로부터 멀어지는 방향으로 감소되는 것을 지속할 것이다. 특정 실시예에서, 제 1 도펀트들은, 약 1 x 1018/cm3과 같이, 약 3 x 1018/cm3 내지 약 5 x 1017/cm3 사이의 핀들(103)에 걸친 농도 구배를 위해, 핀들(103) 내로 약 2 nm와 같이, 약 1 nm 내지 약 5 nm 사이의 거리로 확산될 것이다. 그러나, 임의의 적절한 농도 및 깊이가 이용될 수 있다.
상이한 층들 각각 내에 불소를 주입함으로써, 다수의 문제들이 동시에 해결될 수 있다. 예를 들어, 계면층(201)이 실리콘 이산화물이고 핀들(103)이 실리콘인 실시예들에 대해, 실리콘 이산화물과 실리콘 사이의 계면이 강화될 수 있다. 예를 들어, (약 3.18 eV의 결합 강도를 가질 수 있는) 실리콘 수소 결합과 같은 결합들을 (약 5.73 eV의 결합 강도를 가질 수 있는) 실리콘 불소 결합과 같은 보다 강한 결합들로 대체함으로써, 핀들(103)과 계면층(201) 사이의 결합이 강화될 수 있다. 이와 같이, 전체 계면 패시베이션이 또한 강화될 것이다.
추가적으로, 제 1 도펀트(예를 들어, 불소)를 하이-k 유전체층(203) 내로 확산시킴으로써, 제 1 도펀트는 또한 하이-k 유전체층(203) 내에서 발생할 수 있는 산소 공핍들(Vo)을 자연스럽게 패시베이팅할 것이다. 예를 들어, 하이-k 유전체층(203)이 하프늄 산화물인 실시예에서, 하이-k 유전체층(203)을 통해 확산되는 불소를 기존에 존재하던 산소 공핍들(Vo)과 자연스럽게 반응시킴으로써, 2.5 eV를 방출하는 발열(exothermic) 반응으로 불소가 산소 공핍들(Vo)을 대체할 것이다. 이와 같이, 하이-k 유전체층(203) 내에서 산소 공핍들(Vo)의 수가 감소되거나 또는 산소 공핍들(Vo)이 제거되어, 또한 하이-k 유전체층(203) 내에서 임의의 남아있는 갭 상태들을 감소시키거나 또는 제거할 수 있다.
최종적으로, 캡핑층(401) 내로의 보다 정형의(conformal) 주입을 야기하기 위해 다이버전트 이온 빔(519)을 사용하고, 이어서 제 1 도펀트를 핀들(103) 내로 추동함으로써, 제 1 도펀트들의 농도에 있어서 핀들(103)의 제 1 측벽들 내의 제 1 도펀트의 농도가 증가를 보일 것이다. 예를 들어, 위에서 설명된 다이버전트 이온 빔(519) 및 프로세스들을 사용함으로써, 핀들(103)의 측벽들을 따르는 제 1 도펀트들의 농도는, 다이버전트 이온 빔(519) 없이 획득될 수 있는 측벽 농도로부터 약 3% 내지 약 4% 사이로 증가될 수 있다. 이와 같이, 약 3 x 1020/cm3 미만의 정형성과 같이, [핀들(103)의 최상부와 측벽들 사이의] 핀들(103)의 보다 정형의 도핑이 획득될 수 있다.
제 1 도펀트를 이용함으로써, 이들 문제들 모두가 해결되고 완화될 수 있다. 이와 같이, 핀들(103)로부터 형성되는 디바이스들의 채널 저항(Rch)이 향상을 보일 수 있다. 예를 들어, n형 초저 임계 전압 디바이스(n-type ultra-low voltage threshold device)에서, 채널 저항(Rch)은 1.42 kΩ/fin로부터 약 1.32 kΩ/fin으로 향상될 수 있다. 추가적으로, p형 초저 임계 전압 디바이스(p-type ultra-low voltage threshold device)에서, 채널 저항(Rch)은 2.03 kΩ/fin로부터 약 1.98 kΩ/fin으로 향상될 수 있다.
도 7은 제 2 어닐링(601)이 수행된 후, 캡핑층(401)이 제거될 수 있다는 것을 예시한다. 실시예에서, 캡핑층(401)의 제거는, 예를 들어 캡핑층(401)의 재료에 대해 선택적인 에천트들을 이용하는, 습식 에칭 프로세스 또는 건식 에칭 프로세스와 같은 에칭 프로세스를 사용하여 수행될 수 있다. 예를 들어, 캡핑층(401)이 실리콘인 실시예에서, 캡핑층(401)은 희석된 HF(dilute-HF)와 같은 에천트로 습식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수 있다.
제 1 도펀트들의 주입을 수용하기 위해 캡핑층(401)을 이용하고 이어서 캡핑층(401)을 제거함으로써, 반도체 디바이스(100)의 최종 구조물 내의 제 1 금속층(205), 하이-k 유전체층(203), 계면층(201), 및 핀들(103) 내에서 이온 주입 프로세스(501)로부터의 데미지가 회피될 수 있다. 특히, 이온 주입 프로세스(501)로부터의 임의의 데미지는, 캡핑층(401)으로부터의 제 1 도펀트들의 이전(transference) 후 후속하여 제거되는 캡핑층(401) 내에서 대부분 제한될 것이다.
선택적으로, 제 1 도펀트들의 확산 후, 소스/드레인 영역들을 형성하기 위해 핀들(103)이 도핑될 수 있다. 실시예에서, 핀들(103) 내에 (원하는 디바이스에 따라) n형 도펀트 또는 p형 도펀트가 주입될 수 있다. 추가적으로, n형 도펀트들 또는 p형 도펀트들이 주입되면, 주입된 p형 및/또는 n형 도펀트들을 활성화시키기 위해 활성화 어닐링이 수행될 수 있다. 실시예에서, 활성화 어닐링은 약 850 °C와 같이, 약 700 °C 내지 약 1000 °C 사이의 온도로 수행될 수 있다. 그러나, 임의의 적절한 온도가 이용될 수 있다.
추가적으로, 캡핑층(401)이 제거되면, 핀들(103)을 포함하는 구조물을 기능적으로 완전히 연결된 집적 회로 내에 통합시키기 위해 추가적인 단계들이 수행될 수 있다. 예를 들어, 핀들(103) 위에 금속층들(도시 생략)이 형성될 수 있는 한편, 핀들(103) 및 제 1 금속층(205)과의 전기 연결을 구성하기 위해 접촉부들(도시 생략)이 아래로 드리워질 수 있으며, 링 오실레이터(ring oscillator; RO) 또는 펄스 제어 모듈레이터(pulse controlled modulator; PCM)와 같은 보다 복잡한 디바이스들을 형성하기 위해 전체 구조물이 이용될 수 있다. 링 오실레이터 내에 핀들(103)이 통합되는 실시예들에서, 링 오실레이터는, 핀들(103)의 채널 저항을 감소시키는 보다 나은 패시베이션 및 보다 높은 이동도(mobility) 때문에, 약 1.6 %와 같이, 약 1 %(70 %로부터 약 71 %로) 내지 약 2 % 사이의 전기적 테스트키(testkey)를 통해 측정되는, 베이스 타겟으로부터의 Ion 전류와 같은 DC 성능에서 이득을 보일 수 있다.
실시예에서, 방법은 캡핑층 - 캡핑층은 제 1 금속층, 제 1 유전체층, 및 반도체 핀 위에 위치됨 - 내에 도펀트들을 주입하는 단계로서, 도펀트들을 주입하는 단계는 다이버전트 이온 빔으로 수행되는 것인, 도펀트들을 주입하는 단계; 및 도펀트들을 캡핑층으로부터 제 1 금속층을 통해 제 1 유전체층 내로 추동하는 단계를 포함한다. 실시예에서 도펀트들을 추동하는 단계는, 도펀트들을 제 1 유전체층과 반도체 핀 사이에 위치된 계면층 내로 추동하는 것을 더 포함한다. 실시예에서, 도펀트들은 불소를 포함한다. 실시예에서, 다이버전트 이온 빔은 ± 10°에서 가장 큰 빔 강도를 갖는다. 실시예에서, 방법은 도펀트들을 캡핑층으로부터 제 1 유전체층 내로 추동한 후 캡핑층을 제거하는 단계를 더 포함한다. 실시예에서, 캡핑층은 실리콘을 포함한다. 실시예에서, 제 1 유전체층은 하프늄 산화물을 포함한다.
다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 반도체 기판 위에 핀을 형성하는 단계; 핀 위에 제 1 유전체층을 도포하는 단계; 제 1 유전체층 위에 제 1 금속층을 도포하는 단계; 제 1 금속층 위에 캡핑층을 도포하는 단계; 다이버전트 이온 빔을 사용하여 캡핑층 내에 도펀트들을 주입하는 단계; 도펀트들을 제 1 금속층 내로 추동하는 단계; 및 캡핑층을 제거하는 단계를 포함한다. 실시예에서, 도펀트들을 제 1 금속층 내로 추동하는 단계는 적어도 부분적으로 어닐링으로 수행된다. 다른 실시예에서, 어닐링은 스파이크 어닐링이다. 실시예에서, 캡핑층 내에 도펀트들을 주입하는 단계는, 제 1 금속층에 데미지를 주지 않고 캡핑층에 데미지를 준다. 실시예에서, 다이버전트 이온 빔은 ± 10°에서 가장 큰 빔 강도를 갖는다. 실시예에서, 제 1 금속층은 제 1 농도 구배의 도펀트들을 갖는다. 실시예에서, 제 1 유전체층은 제 1 농도 구배와는 상이한 제 2 농도 구배의 도펀트들을 갖는다.
다른 실시예에서, 반도체 디바이스는, 기판 위의 반도체 핀; 반도체 핀 위의 계면층; 제 1 비제로 농도 구배의 제 1 도펀트를 갖는 계면층; 계면층 위의 하이-k 유전체층 - 하이-k 유전체층은 제 2 비제로 농도 구배의 제 1 도펀트를 가짐 - ; 및 하이-k 유전체층 위의 제 1 금속층 - 제 1 금속층은 제 3 비제로 농도 구배의 제 1 도펀트를 가짐 - 을 포함한다. 실시예에서, 제 1 도펀트는 불소이다. 실시예에서, 계면층은 실리콘 산화물을 포함한다. 실시예에서, 하이-k 유전체층은 하프늄 산화물을 포함한다. 실시예에서, 제 1 금속층은 티타늄 질화물을 포함한다. 실시예에서, 하이-k 유전체층은 주입 데미지를 받지 않는다.
다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 이온 빔을 생성하는 단계; 이온 빔의 컨버전스를 변경하여 다이버전트 이온 빔을 생성하는 단계; 다이버전트 이온 빔으로부터의 이온들을 캡핑층 - 캡핑층은 제 1 금속층 및 제 1 유전체층 위에 위치됨 - 내에 주입하는 단계; 및 이온들을 캡핑층으로부터 제 1 금속층 및 제 1 유전체층 내로 추동하는 단계를 포함한다. 실시예에서, 다이버전트 이온 빔은 ± 10°에서 가장 큰 빔 강도를 갖는다. 실시예에서, 다이버전트 이온 빔은 불소 이온들을 포함한다. 실시예에서, 방법은 이온들을 캡핑층으로부터 제 1 금속층 내로 추동한 후 캡핑층을 제거하는 단계를 더 포함한다.
다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 제 1 금속층 - 제 1 금속층은 반도체 핀 위에 있음 - 위에 캡핑층을 형성하는 단계; 캡핑층 내에 도펀트를 주입하는 단계로서, 도펀트를 캡핑층 내에 주입한 후, 도펀트를 캡핑층 내에 주입한 후의 정형성의 도펀트 농도는 약 3 x 1020/cm3 미만인 것인, 도펀트를 주입하는 단계; 및 도펀트를 캡핑층 내에 주입한 후 캡핑층을 어닐링하는 단계로서, 캡핑층을 어닐링하는 단계는 도펀트들을 제 1 금속층을 통해 추동하는 것인, 캡핑층을 어닐링하는 단계를 포함한다. 실시예에서, 캡핑층을 어닐링하는 동안, 캡핑층과 반도체 핀 사이에 위치된 유전체층 내에서 발열 반응이 발생한다. 실시예에서, 도펀트를 주입하는 단계는 다이버전트 이온 빔으로 수행된다.
다른 실시예에서, 반도체 디바이스는, 기판 위의 반도체 핀 - 반도체 핀은 제 1 엘리먼트를 포함함 - ; 반도체 핀 위의 계면층 - 계면층은 제 2 엘리먼트 및 제 1 도펀트를 포함하고, 제 1 도펀트는 제 1 엘리먼트와 제 2 엘리먼트 사이의 결합 강도보다 큰 실리콘 결합 강도를 가짐 - ; 계면층 위의 하이-k 유전체층 - 하이-k 유전체층은 제 1 농도 구배의 제 1 도펀트를 가짐 - ; 및 하이-k 유전체층 위의 제 1 금속층 - 제 1 금속층은 제 2 농도 구배의 제 1 도펀트를 가짐 - 을 포함한다. 실시예에서, 제 1 도펀트는 불소이다. 실시예에서, 하이-k 유전체층은 하프늄 산화물이다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
캡핑(capping)층 - 상기 캡핑층은 제 1 금속층, 제 1 유전체층, 및 반도체 핀 위에 위치됨 - 내에 도펀트들을 주입하는 단계로서, 상기 도펀트들을 주입하는 단계는 다이버전트(divergent) 이온 빔으로 수행되는 것인, 상기 도펀트들을 주입하는 단계; 및
상기 도펀트들을 상기 캡핑층으로부터 상기 제 1 금속층을 통해 상기 제 1 유전체층 내로 추동하는(driving) 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 도펀트들을 추동하는 단계는, 상기 도펀트들을 상기 제 1 유전체층과 상기 반도체 핀 사이에 위치된 계면층 내로 추동하는 것을 더 포함하는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 도펀트들은 불소를 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 도펀트들을 상기 캡핑층으로부터 추동하는 단계는, 어닐링 프로세스를 수행하는 것을 포함하는 것인, 방법.
실시예 5. 실시예 1에 있어서, 상기 도펀트들을 상기 캡핑층으로부터 상기 제 1 유전체층 내로 추동한 후 상기 캡핑층을 제거하는 단계를 더 포함하는, 방법.
실시예 6. 실시예 1에 있어서, 상기 캡핑층은 실리콘을 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 제 1 유전체층은 하프늄 산화물을 포함하는 것인, 방법.
실시예 8. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 기판 위에 핀을 형성하는 단계;
상기 핀 위에 제 1 유전체층을 도포하는 단계;
상기 제 1 유전체층 위에 제 1 금속층을 도포하는 단계;
상기 제 1 금속층 위에 캡핑층을 도포하는 단계;
다이버전트 이온 빔을 사용하여 상기 캡핑층 내에 도펀트들을 주입하는 단계;
상기 도펀트들을 상기 제 1 금속층 내로 추동하는 단계; 및
상기 캡핑층을 제거하는 단계
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서, 상기 도펀트들을 제 1 금속층 내로 추동하는 단계는, 적어도 부분적으로 어닐링으로 수행되는 것인, 방법.
실시예 10. 실시예 9에 있어서, 상기 어닐링은 스파이크(spike) 어닐링인 것인, 방법.
실시예 11. 실시예 8에 있어서, 상기 캡핑층 내에 상기 도펀트들을 주입하는 단계는, 상기 제 1 금속층에 데미지를 주지 않고 상기 캡핑층에 데미지를 주는 것인, 방법.
실시예 12. 실시예 8에 있어서, 상기 제 1 금속층은 금속 게이트의 일부인 것인, 방법.
실시예 13. 실시예 8에 있어서, 상기 제 1 금속층은 제 1 농도 구배(concentration gradient)의 도펀트들을 갖는 것인, 방법.
실시예 14. 실시예 13에 있어서, 상기 제 1 유전체층은 상기 제 1 농도 구배와는 상이한 제 2 농도 구배의 도펀트들을 갖는 것인, 방법.
실시예 15. 반도체 디바이스에 있어서,
기판 위의 반도체 핀;
상기 반도체 핀 위의 계면층 - 상기 계면층은 제 1 비제로(non-zero) 농도 구배의 제 1 도펀트를 가짐 - ;
상기 계면층 위의 하이-k(high-k) 유전체층 - 상기 하이-k 유전체층은 제 2 비제로 농도 구배의 제 1 도펀트를 가짐 - ; 및
상기 하이-k 유전체층 위의 제 1 금속층 - 상기 제 1 금속층은 제 3 비제로 농도 구배의 제 1 도펀트를 가짐 -
을 포함하는, 반도체 디바이스.
실시예 16. 실시예 15에 있어서, 상기 제 1 도펀트는 불소인 것인, 반도체 디바이스.
실시예 17. 실시예 15에 있어서, 상기 계면층은 실리콘 산화물을 포함하는 것인, 반도체 디바이스.
실시예 18. 실시예 17에 있어서, 상기 하이-k 유전체층은 하프늄 산화물을 포함하는 것인, 반도체 디바이스.
실시예 19. 실시예 18에 있어서, 상기 제 1 금속층은 티타늄 질화물을 포함하는 것인, 반도체 디바이스.
실시예 20. 실시예 15에 있어서, 상기 하이-k 유전체층은 주입 데미지를 받지 않는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    캡핑(capping)층 - 상기 캡핑층은 제 1 금속층, 제 1 유전체층, 및 반도체 핀 위에 위치됨 - 내에 도펀트들을 주입하는 단계로서, 상기 도펀트들을 주입하는 단계는 다이버전트(divergent) 이온 빔으로 수행되는 것인, 상기 도펀트들을 주입하는 단계; 및
    상기 도펀트들을 상기 캡핑층으로부터 상기 제 1 금속층을 통해 상기 제 1 유전체층 내로 추동하는(driving) 단계
    를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 도펀트들을 추동하는 단계는, 상기 도펀트들을 상기 제 1 유전체층과 상기 반도체 핀 사이에 위치된 계면층 내로 추동하는 것을 더 포함하는 것인, 방법.
  3. 제 1 항에 있어서, 상기 도펀트들은 불소를 포함하는 것인, 방법.
  4. 제 1 항에 있어서, 상기 도펀트들을 상기 캡핑층으로부터 추동하는 단계는, 어닐링 프로세스를 수행하는 것을 포함하는 것인, 방법.
  5. 제 1 항에 있어서, 상기 도펀트들을 상기 캡핑층으로부터 상기 제 1 유전체층 내로 추동한 후 상기 캡핑층을 제거하는 단계를 더 포함하는, 방법.
  6. 제 1 항에 있어서, 상기 캡핑층은 실리콘을 포함하는 것인, 방법.
  7. 제 1 항에 있어서, 상기 제 1 유전체층은 하프늄 산화물을 포함하는 것인, 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에 핀을 형성하는 단계;
    상기 핀 위에 제 1 유전체층을 도포하는 단계;
    상기 제 1 유전체층 위에 제 1 금속층을 도포하는 단계;
    상기 제 1 금속층 위에 캡핑층을 도포하는 단계;
    다이버전트 이온 빔을 사용하여 상기 캡핑층 내에 도펀트들을 주입하는 단계;
    상기 도펀트들을 상기 제 1 금속층 내로 추동하는 단계; 및
    상기 캡핑층을 제거하는 단계
    를 포함하는, 방법.
  9. 반도체 디바이스에 있어서,
    기판 위의 반도체 핀;
    상기 반도체 핀 위의 계면층 - 상기 계면층은 제 1 비제로(non-zero) 농도 구배의 제 1 도펀트를 가짐 - ;
    상기 계면층 위의 하이-k(high-k) 유전체층 - 상기 하이-k 유전체층은 제 2 비제로 농도 구배의 제 1 도펀트를 가짐 - ; 및
    상기 하이-k 유전체층 위의 제 1 금속층 - 상기 제 1 금속층은 제 3 비제로 농도 구배의 제 1 도펀트를 가짐 -
    을 포함하는, 반도체 디바이스.
  10. 제 9 항에 있어서, 상기 하이-k 유전체층은 주입 데미지를 받지 않는 것인, 반도체 디바이스.
KR1020170157248A 2017-08-25 2017-11-23 반도체 디바이스 및 제조 방법 KR102030722B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/687,287 2017-08-25
US15/687,287 US10163657B1 (en) 2017-08-25 2017-08-25 Semiconductor device and method of manufacture

Publications (2)

Publication Number Publication Date
KR20190022255A true KR20190022255A (ko) 2019-03-06
KR102030722B1 KR102030722B1 (ko) 2019-10-11

Family

ID=64692214

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170157248A KR102030722B1 (ko) 2017-08-25 2017-11-23 반도체 디바이스 및 제조 방법

Country Status (5)

Country Link
US (4) US10163657B1 (ko)
KR (1) KR102030722B1 (ko)
CN (1) CN109427891B (ko)
DE (1) DE102017124086A1 (ko)
TW (1) TWI646584B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210148845A (ko) * 2020-05-28 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다이폴 엔지니어링된 하이-k 게이트 유전체 및 그 형성 방법
KR20220024938A (ko) * 2019-06-28 2022-03-03 어플라이드 머티어리얼스, 인코포레이티드 개선된 하이-k 신뢰성을 위한 플루오린 도핑된 질화물 막들
US11784052B2 (en) 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854459B2 (en) * 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
US10468258B1 (en) 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
CN112420502A (zh) * 2020-11-18 2021-02-26 上海华力集成电路制造有限公司 高介电常数金属栅mos晶体管的制造方法
US11777014B2 (en) * 2021-01-04 2023-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Controlled doping in a gate dielectric layer

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170024482A (ko) * 2015-08-25 2017-03-07 삼성전자주식회사 반도체 소자의 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8076228B2 (en) * 2007-01-29 2011-12-13 Infineon Technologies Ag Low noise transistor and method of making same
US8859377B2 (en) * 2007-06-29 2014-10-14 Texas Instruments Incorporated Damage implantation of a cap layer
US7994051B2 (en) * 2008-10-17 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Implantation method for reducing threshold voltage for high-K metal gate device
US8187928B2 (en) * 2010-09-21 2012-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuits
US8294211B2 (en) * 2010-01-14 2012-10-23 GlobalFoundries, Inc. Semiconductor transistor device structure with back side gate contact plugs, and related manufacturing method
US8890207B2 (en) 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US9142650B2 (en) 2013-09-18 2015-09-22 Taiwan Semiconductor Manufacturing Company Limited Tilt implantation for forming FinFETs
TWI501286B (zh) * 2014-06-27 2015-09-21 Advanced Ion Beam Tech Inc 離子佈植機
TWI523084B (zh) 2014-11-11 2016-02-21 漢辰科技股份有限公司 離子佈植法
CN105990240B (zh) * 2015-03-04 2019-06-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
US9978866B2 (en) 2015-04-22 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
WO2016179113A1 (en) 2015-05-07 2016-11-10 Finscale Inc. Super-thin channel transistor structure, fabrication, and applications
US9627484B1 (en) * 2015-10-12 2017-04-18 International Business Machines Corporation Devices with multiple threshold voltages formed on a single wafer using strain in the high-K layer
US9960053B2 (en) * 2015-12-15 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET doping methods and structures thereof
US9679985B1 (en) * 2016-06-20 2017-06-13 Globalfoundries Inc. Devices and methods of improving device performance through gate cut last process
US10490452B2 (en) * 2017-06-30 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor device
US10714598B2 (en) * 2017-06-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170024482A (ko) * 2015-08-25 2017-03-07 삼성전자주식회사 반도체 소자의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220024938A (ko) * 2019-06-28 2022-03-03 어플라이드 머티어리얼스, 인코포레이티드 개선된 하이-k 신뢰성을 위한 플루오린 도핑된 질화물 막들
KR20210148845A (ko) * 2020-05-28 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다이폴 엔지니어링된 하이-k 게이트 유전체 및 그 형성 방법
US11784052B2 (en) 2020-05-28 2023-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same
US12020941B2 (en) 2020-05-28 2024-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Dipole-engineered high-k gate dielectric and method forming same

Also Published As

Publication number Publication date
TW201913746A (zh) 2019-04-01
CN109427891B (zh) 2022-05-03
US20220310405A1 (en) 2022-09-29
US10741412B2 (en) 2020-08-11
US20190088498A1 (en) 2019-03-21
US11361977B2 (en) 2022-06-14
US20200365414A1 (en) 2020-11-19
US10163657B1 (en) 2018-12-25
KR102030722B1 (ko) 2019-10-11
TWI646584B (zh) 2019-01-01
DE102017124086A1 (de) 2019-02-28
CN109427891A (zh) 2019-03-05

Similar Documents

Publication Publication Date Title
KR102030722B1 (ko) 반도체 디바이스 및 제조 방법
US10103264B2 (en) Channel strain control for nonplanar compound semiconductor devices
US20150255557A1 (en) Semiconductor device and method for manufacturing the same
TWI599037B (zh) 半導體結構與其製作方法
KR101670558B1 (ko) 변형 생성 채널 유전체를 포함하는 비평면 디바이스 및 그 형성방법
US9613868B2 (en) Fin field-effect transistors and fabrication methods thereof
US8703593B2 (en) Techniques for FinFET doping
KR101393134B1 (ko) ＦｉｎＦＥＴ 소자를 위한 전위 ＳＭＴ
US6921691B1 (en) Transistor with dopant-bearing metal in source and drain
CN105097556A (zh) FinFET及其制造方法
US10153199B2 (en) Semiconductor device and fabrication method therefor
TW201729399A (zh) 半導體結構
US9934975B2 (en) N-type MOSFET and method for manufacturing the same
CN104576382A (zh) 一种非对称FinFET结构及其制造方法
US20150048458A1 (en) Semiconductor device and manufacturing method thereof
US10056261B2 (en) P type MOSFET
US7157356B2 (en) Method for forming a notched gate insulator for advanced MIS semiconductor devices and devices thus obtained
CN108615683A (zh) 半导体装置的形成方法
CN104008974A (zh) 半导体器件及其制造方法
US10770555B2 (en) Semiconductor device and method for forming the same
CN104008973A (zh) 半导体器件的制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right