TW201913746A - 半導體裝置及其形成方法 - Google Patents

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Abstract

一種半導體裝置及其形成方法被提供。在一些實施例中，使用發散離子束將離子佈植至蓋層中，其中上述蓋層係位於半導體鰭片上之第一金屬層、介電層以及介面層之上。接著，將上述離子自上述蓋層驅入至上述第一金屬層、介電層以及介面層之一或多者中。

Description

半導體裝置及其形成方法
本發明實施例關於一種半導體裝置之形成方法，且特別有關於一種佈植摻質之方法。
半導體裝置被使用於各種電子產品中，例如：個人電腦、手機、數位相機以及其他電子設備。半導體裝置的製造通常是藉由在半導體基板上沉積絕緣層或介電層材料、導電層材料以及半導體層材料，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。
經由持續降低最小特徵尺寸，半導體工業持續提高各種電子元件(例如：電晶體、二極體、電阻器、電容器等)之集積密度(integration density)，而使得更多的元件可被整合至一給定的面積中。然而，隨著最小特徵尺寸的減小，在所使用的任一製程中出現了其他應被解決之問題。
本發明實施例包括一種半導體裝置之形成方法。上述方法包括佈植摻質至蓋層中。上述蓋層位於第一金屬層、第一介電層以及半導體鰭片(fin)之上。佈植上述摻質之步驟係使用發散離子束(divergent ion beam)進行。上述方法亦包括將 上述摻質從上述蓋層經由上述第一金屬層驅入(drive)至上述第一介電層中。
本發明實施例亦包括一種半導體裝置之形成方法。上述方法包括形成鰭片於上述半導體基板之上、施與第一介電層於上述鰭片之上、施與第一金屬層於上述第一介電層之上、施與蓋層於上述第一金屬層之上、使用發散離子束將摻質佈植至上述蓋層中、將上述摻質驅入至上述第一金屬層中以及移除上述蓋層。
本發明實施例亦包括一種半導體裝置。上述半導體裝置包括位於基板上之半導體鰭片、位於上述半導體鰭片上之介面層。上述介面層具有第一摻質之非零的第一濃度梯度。上述半導體裝置亦包括位於上述介面層上之高介電常數介電層。上述高介電常數介電層具有第一摻質之非零的第二濃度梯度。上述半導體裝置亦包括位於上述高介電常數介電層上之第一金屬層。上述第一金屬層具有第一摻質之非零的第三濃度梯度。
100‧‧‧半導體裝置
101‧‧‧基板
102‧‧‧虛線
103‧‧‧鰭片
105‧‧‧第一溝槽
107‧‧‧第一隔離區
201‧‧‧介面層
203‧‧‧高介電常數介電層
205‧‧‧第一金屬層
301‧‧‧第一退火製程
401‧‧‧蓋層
500‧‧‧離子佈植機
501‧‧‧佈植製程
502‧‧‧收斂單元
503‧‧‧磁質量分析器
504‧‧‧第一四極透鏡
505‧‧‧直線加速器
506‧‧‧第二四極透鏡
507‧‧‧終端站
508‧‧‧第三四極透鏡
509‧‧‧晶圓承載單元
510‧‧‧第一對電極
511‧‧‧控制器
512‧‧‧第二對電極
513‧‧‧離子束
515‧‧‧同調的離子束
516‧‧‧離子源
517‧‧‧光圈
519‧‧‧發散離子束
601‧‧‧第二退火製程
B-B’‧‧‧剖面線
以下將配合所附圖式詳述本發明實施例之各層面。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。
第1A-1B圖根據一些實施例繪示出基板上之半導體鰭片。
第2圖根據一些實施例繪示出介面層、介電層以及第一金屬層之沉積。
第3圖根據一些實施例繪示出第一退火製程。
第4圖根據一些實施例繪示出蓋層之沉積。
第5A-5B圖根據一些實施例繪示出佈植製程。
第6圖根據一些實施例繪示出第二退火製程。
第7圖根據一些實施例繪示出蓋層之移除。
以下公開許多不同的實施方法或是例子來實行本發明實施例之不同特徵。以下描述具體的元件及其排列以闡述本發明實施例。當然這些實施例僅用以例示，且不該以此限定本發明實施例的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，本發明實施例可能重複各種示例中的附圖標記和/或字母。上述重複是為了達到簡明和清楚的目的，而非用來限定所討論的各種實施例和/或配置之間的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
後文將以半導體製程節點(例如：20nm製程節點、9nm製程節點、7nm製程節點或類似之半導體製程節點)描述實施例。在上述之半導體製程節點中，可使用佈植製程形成金屬閘極以強化金屬閘極以及通道之效能。然而，所述之實施例可被使用於各種製程及裝置中，而非限定於上面列出的實施例。
請參照第1A-1B圖，其繪示出半導體裝置100，半導體裝置100包括具有鰭片103(以虛線102標示鰭片103與基板101之其他部分之區分)之基板101，鰭片103位於形成於基板101中之第一溝槽105之間以及第一溝槽105中之第一隔離區107之間。在一實施例中，基板101可包括如摻雜或未摻雜之塊狀矽、鍺、III-V族材料(例如：砷化鎵(gallium arsenide)、砷化銦(indium arsenide)或類似之材料)或絕緣層上半導體(SOI)基板之主動層。大抵而言，絕緣層上半導體基板包括形成於絕緣層上之一層半導體材料(例如：矽)。舉例而言，上述絕緣層可為埋藏氧化層(buried oxide layer)或氧化矽層。上述絕緣層係被提供於基板(通常為矽或玻璃基板)上。亦可使用其他基板，例如：多層基板或梯度基板。
鰭片103以及第一溝槽105可形成自基板101。在一實施例中，可先形成一圖案化罩幕(並未個別繪示於第1A-1B圖中)於基板101上，以自基板101形成鰭片103。可使用例如微影技術將圖案化罩幕之材料(例如：氮化矽、氧化矽、上述之組合或類似之材料)圖案化。大抵而言，微影技術包含沉積光阻材料以及根據一圖案照射上述光阻材料。之後，將上述光阻材料顯影以移除上述光阻材料之一部分。在後續的製程步驟中(例 如：蝕刻)，殘留之光阻材料保護其下之材料。在此例子中，上述光阻材料係被用來形成定義鰭片103與第一溝槽105之圖案化罩幕。
在形成上述圖案化罩幕之後，可配合圖案化罩幕106使用減法蝕刻製程(subtractive etching process)以形成具有側壁之凸起部分而可形成鰭片103，上述側壁可包括(001)表面。舉例而言，可蝕刻基板101之露出的部分以自基板101形成鰭片103與第一溝槽105。在一實施例中，可以如HBr/O2、HBr/Cl2/O2或SF6/C12之電漿蝕刻基板101。在一實施例中，可圖案化鰭片103以使其最終可用來充當半導體裝置(例如：鰭式場效電晶體(fin field effect transistor，FinFET))中的通道。
然而，所屬領域中具有通常知識者應理解，上述用以形成鰭片103之減法蝕刻製程(subtractive process)應是用來說明而非用來限制本發明之實施例。更確切而言，可使用任何適當之製程(例如：使用基板101與罩幕之磊晶成長製程)形成鰭片103。可使用任何適用於自基板101形成鰭片103之製程，且這些製程全部皆應被包括在本發明實施例之範圍中。
在形成第一溝槽105與鰭片103之後，可以介電材料填充第一溝槽105並在第一溝槽105中凹蝕上述介電材料以形成第一隔離區107。上述介電材料可為氧化物材料、高密度電漿氧化物(high-density plasma(HDP)oxide)或類似之材料。可視情況在清洗及內襯(lining)第一溝槽105之後使用化學氣相沉積(chemical vapor deposition，CVD)法(例如：高縱深比填溝製程(HARP process))、高密度電漿化學氣相沉積(high density plasma CVD)法或所屬技術領域中其他已知之適當的形成方法形成上述介電材料。
可使用介電材料過量填充第一溝槽105與基板101以填滿第一溝槽105，然後經由適當的製程(例如：化學機械研磨(chemical mechanical polishing，CMP)、蝕刻、上述之組合或類似之製程)移除第一溝槽105與鰭片103外之多餘的材料。在一實施例中，上述移除製程亦移除任何位於鰭片103上之介電材料，因此上述介電材料之移除使得鰭片103之表面於後續的製程步驟中露出。
在以上述介電材料填充第一溝槽105之後，接著可凹蝕上述介電材料以使之遠離鰭片103之表面。可進行上述凹蝕步驟以露出鄰近於鰭片103之頂表面之鰭片103之側壁的至少一部分。可將鰭片103之頂表面浸泡(dipping)於如HF之蝕刻劑中以使用濕式蝕刻之方式凹蝕上述介電材料，但亦可使用其他蝕刻劑(例如：H2)以及其他方法(例如：反應式離子蝕刻(reactive ion etch)、使用如NH3/NF3作為蝕刻劑之乾式蝕刻、化學氧化物移除(chemical oxide removal)或乾式化學清洗(dry chemical clean))。可將上述介電材料凹蝕至與鰭片103之表面的距離約為50Å至500Å，例如：約400Å。此外，上述凹蝕步驟亦可移除任何殘留在鰭片103上之介電材料以確保鰭片103於後續製程中露出。
然而，所屬領域具通常知識者應當理解，上述之步驟可僅為被用來填充並凹蝕上述介電材料之全部製程的一部分。舉例而言，亦可使用內襯步驟(lining steps)、清洗步驟 (cleaning steps)、退火步驟(annealing steps)、間隙填充步驟(gap filling steps)、上述之組合以及類似之步驟形成並以介電材料填充第一溝槽。所有可能的製程步驟應全被包括於本實施例的範圍之中。
第2圖繪示出鰭片103上之介面層201、高介電常數介電層203、第一金屬層205的設置。在一實施例中，介面層201係被用來降低鰭片103與如高介電常數介電層203之間的缺陷或損害(後文將詳細說明)。在一實施例中，介面層201包括如氧化矽之緩衝材料，但亦可使用任何適當之材料。可使用如化學氣相沉積製程、物理氣相沉積製程亦或是氧化鰭片103至厚度約為1至20(例如：9)以形成介面層201。然而，亦可使用任何適當之製程或厚度。
在形成介面層201之後，可形成高介電常數介電層203於介面層201之上。在一實施例中，高介電常數介電層203係為高介電常數材料，例如：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、上述之組合或類似之材料，其可經由如原子層沉積法、化學氣相沉積法或類似之方法沉積。可沉積高介電常數介電層203至厚度約為5至200(例如：約16)，但亦可使用任何適當之材料及厚度。
第一金屬層205可鄰近於高介電常數介電層203，且第一金屬層205可形成自金屬材料，例如：TiN、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、Ti、TaN、Ru、Mo、WN、其他金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物(transition metal-oxides)、過渡金屬氮化物(transition metal-nitrides)、過 渡金屬矽化物(transition metal-silicates)、金屬之氮氧化物(oxynitrides)、金屬鋁酸鹽類(metal aluminates)、矽酸鋯(zirconium silicate)、鋁酸鋯(zirconium aluminate)、上述之組合或類似之材料。可使用原子層沉積、化學氣相沉積、濺鍍(sputtering)或類似之沉積製程沉積第一金屬層205至厚度約為5至200(例如：16)，但亦可使用任何適當之沉積製程或厚度。
如第3圖所示，在形成第一金屬材料205之後，可進行第一退火製程(在第3圖中以標示為301之波浪線表示)。在一實施例中，第一退火製程301可為熱退火，其中基板101係加熱於如加熱爐中以及惰性氣氛(inert atmosphere)中。第一退火製程301可進行於溫度約600℃至900℃(例如：約850℃)，且其可持續約1秒至1分鐘(例如：0.5分鐘)。
如第4圖所示，在完成第一退火製程301之後，形成蓋層401於第一金屬層205之上，以於後續製程中保護其下之第一金屬層205免於損害。在一實施例中，蓋層401係為矽，但可使用其他適當之材料，如SiN、SiCN、SiON、SiC、富矽氧化物(Si-rich oxide)、上述之組合或類似之材料，且可以化學氣相沉積製程、旋塗玻璃製程(spin-on-glass process)、流動式化學氣相沉積製程(flow-able CVD)、原子層沉積製程、分子層沉積製程(molecular layer deposition，MLD)或類似之製程形成蓋層401。可形成蓋層401至約5至40之厚度，例如：約30。然而，亦可使用任何適當之材料、製程以及厚度。
第5A-5B圖繪示出一佈植製程(在第5A圖中以標示 為501的線表示)，上述佈植製程係先將第一摻質佈植至蓋層401中，而有助於將第一摻質併入鰭片103、介面層201、高介電常數介電層203以及第一金屬層205中。在一實施例中，第一摻質係為可助於降低氧空孔(oxygen vacancies)數量、降低矽懸空鍵(silicon dangling bonds)數量或有助於緩和弱矽氫鍵結(silicon-hydrogen bonding)的材料，上述的任一者皆可能降低半導體裝置100之整體效能。舉例而言，在第一金屬層205為氮化鈦、高介電常數介電層203為氧化鉿、介面層201為氧化矽的實施例中，將被佈植之第一摻質可為氟(fluorine)，但亦可使用任何其他適當之摻質，例如：碳以及氮。
第5B圖繪示出離子佈植機(ion implanter)500，其可在離子佈植製程501中被用來將第一摻質佈植至蓋層401中。在一實施例中，離子佈植機500可包括離子源(ion source)516、磁質量分析器(mass analysis magnet)503、直線加速器(linear accelerator)505、收斂單元(convergence unit)502、光圈(aperture)517、終端站(end station)507、晶圓承載單元(wafer handling unit)509以及控制離子佈植機500操作之控制器(controller)511。於後續的段落中將針對上述各部分進行討論。
離子源516產生離子束513。然而，由於離子源516所產生的離子之荷質比(charge-to-mass ratio)具有一範圍，且只有特定範圍之離子適用於佈植，因此離子束513被引向磁質量分析器503以經由電磁之方式將荷質比適用於佈植製程之離子以及荷質比不適用於佈植製程之離子分離。在得到適當荷質 比之同調的(coherent)離子束515，將同調的離子束515傳送至直線加速器505。
當同調的離子束515經過直線加速器505時，直線加速器505係被用來給予同調的離子束515額外之能量。直線加速器505使用一系列之電極(未繪示於圖中)給予上述能量。上述一系列之電極產生電磁場，當同調的離子束515經過上述電磁場時，上述電磁場可做功以加速同調的離子束515。直線加速器505可隨著時間週期性地改變上述電磁場或可調整上述電磁場的相位以適用於具有不同原子序的離子以及具有不同初始速度的離子。
在同調的離子束515經過直線加速器505之後，同調的離子束515經過收斂單元502，收斂單元502係被用來調整同調的離子束515(其自直線加速器505到達時大抵上為平行之離子束)之收斂性(convergence)以及發散性(divergence)。在一實施例中，收斂單元502包括一或多個(例如：三個)多極透鏡(multipole lenses)，例如：均勻多極透鏡(uniformity multipole lens)以及準直多極透鏡(collimator multipole lens)。然而，可使用任何適當數量及類型之透鏡。
在一特定的實施例中，收斂單元502包括一或多個四極透鏡(quadrupole lenses)。舉例而言，收斂單元502可包括三個四極透鏡，例如：第一(first)四極透鏡504、第二(second)四極透鏡506以及第三(third)四極透鏡508。第一四極透鏡504、第二四極透鏡506以及第三四極透鏡508各自可為磁場透鏡(magnetic field lens)或電場透鏡(electric field lens)。然而，可 使用能調整同調的離子束515之收斂性以及發散性之任何適當之單元。
在一特定的實施例中，第一四極透鏡504係為電場透鏡，第一四極透鏡504包括在第一方向上相對於彼此之第一對電極510以及在垂直於上述第一方向之第二方向上相對於彼此之第二對電極512。因此，經由改變至第一對電極510之電位(electrical potential)，可施加第一排斥(repulsive)或吸引(attractive)力於在第一方向上之同調的離子束515中之各個離子。此外，經由改變至第二對電極512之電位，可施加第二排斥或吸引力於在第二方向上之同調的離子束515中之各個離子。因此，可控制並應用第一四極透鏡504而有助於控制同調的離子束515中之離子的收斂性及發散性。
此外，第二四極透鏡506可類似於第一四極透鏡504(例如：可具有第一對電極以及第二對電極)，但可被控制以施加一電位，上述電位相反於施加於第一對電極510以及第二對電極512(在第一四極透鏡504中)之電位。因此，第二四極透鏡506可有助於在相反於第一四極透鏡504之第一方向上以及第二方向上調整同調的離子束。
最後，在一實施例中，收斂單元502使用第三四極透鏡508，上述第三四極透鏡508可類似於第一四極透鏡504。舉例而言，第三四極透鏡508可具有第一對電極以及第二對電極，且可經由施加類似或相同於施加於第一對電極510以及第二對電極512(在第一四極透鏡504中)之電位被控制。然而，在其他的實施例中，第三四極透鏡508可不同於第一四極透鏡 504。
在同調的離子束515經過收斂單元502之後，同調的離子束515經過光圈517，以進一步增強並控制同調的離子束515之發散性。在一實施例中，光圈517係為可調整寬度之光圈，其可調整同調的離子束515的大小(magnitude)。舉例而言，光圈517可包括可調整且可移動的平板，使得平板之間的間距(spacing)可被調整，而可調整束電流的大小(beam current magnitude)。
此外，如果有需要，轉彎單元(chicane，未個別繪示於第5B圖中)可被使用於收斂單元502與終端站507之間。在一實施例中，上述轉彎單元係被用來將同調的離子束515之路徑引導和彎曲至預期的最終位置(例如：至基板101)。然而，可使用任何適當之裝置。
在加速同調的離子束515(經由直線加速器505)以及調整同調的離子束515的發散性(經由收斂單元502)之後，同調的離子束515被引向終端站507。終端站507可容納晶圓承載單元509，晶圓承載單元509承載基板101，且將使用來自於同調的離子束515之離子佈植基板101。晶圓承載單元509被用來配合同調的離子束515移動基板101，以使用同調的離子束515照射基板101之不同部分。舉例而言，晶圓承載單元509可包括兩個馬達(motors，未繪示於圖中)，其可被用來在至少兩個方向上控制基板101之位置，例如：相應於同調的離子束515之x方向以及y方向。
然而，所屬領域具通常知識者應當理解，配合同 調的離子束515移動基板101僅為使用同調的離子束515照射基板101之不同部分之例示性的方法。亦可使用其他適當之方法，例如：沿著同調的離子束515之路徑使用偏向電極(deflection electrodes)以配合基板101偏移同調的離子束515之方向，而非配合同調的離子束515移動基板101，或使用多重晶圓旋轉系統依序照射多個晶圓，或使用有角度的佈植方法(angular implantation methods)。此些方法以及任何使用同調的離子束515照射基板101之不同部分之其他適當的方法應全部被包括於本揭露的範圍中。
控制器511係被用來控制離子佈植機500操作時之操作參數。控制器511可實現於硬體或軟體中，且可將上述參數寫死(hardcoded)或經由輸入埠(input port)提供至控制器511中。控制器511可被用來儲存及控制有關於離子佈植機500操作之參數，例如：預期之離子束電流、至加速電極之電流以及類似之參數。此外，控制器511亦可被用來控制晶圓承載單元509以及(更具體而言)晶圓承載單元509之馬達的速度，而可進一步配合同調的離子束515控制基板101之速度。
請同時參照第5A-5B圖，為了將第一摻質(例如：氟離子)佈植至蓋層401中，將基板101放置於晶圓承載單元509上並製造同調的離子束515。此外，當同調的離子束515經過收斂單元502以及光圈517時，同調的離子束515被轉變成發散離子束(divergent ion beam)519。在一實施例中，發散離子束519具有自平行之約±0.1°至約±20°之間(例如：約±10°)之強度發散性。然而，可使用任何適當之大於0°之發散性。
此外，可在一能量水平進行離子佈植製程501，上述能量水平能將第一摻質佈植至蓋層401中但有利於最小化或抑制下方膜層(例如：第一金屬層205、高介電常數介電層203、介面層201以及鰭片103)所受之損害。舉例而言，在一實施例中，可使用次千電子伏特(sub-keV，例如300eV)佈植進行離子佈植製程501。然而，可使用任何適當之佈植功率。
經由使用發散離子束519(而非平行離子束)，在蓋層401中可達到較佳之第一摻質共形性(conformality)。舉例而言，在一實施例中，可在斜角(tilt)為零度時，以約5x1013atoms/cm2至約5x1015atoms/cm2(例如：約8x1014atoms/cm2)之離子佈植機面積濃度(area concentration)將第一摻質佈植於蓋層401中。
如第6圖所示，在進行第一佈植製程501之後，可進行第二退火製程(在第6圖中係以標示為601之波浪線表示)以將第一摻質自蓋層401驅入(drive)至第一金屬層205、高介電常數介電層203、介面層201以及鰭片103之一或多者中。在一實施例中，第二退火製程601可為尖波退火(spike anneal)，其中基板101係加熱於如加熱爐以及惰性氣氛中。可在約800℃至1000℃(例如：約903℃)之溫度下進行第二退火製程601，且可持續約0.5秒至1分鐘(例如：約1秒)。
經由使用第二退火製程601，可將先前佈植至蓋層401中之第一摻質從其在蓋層401中所在之位置(其被佈植的地方)驅入至第一金屬層205、高介電常數介電層203、介面層201以及鰭片103之一或多者中。因此，經由使用擴散製程將第一 摻質放置至第一金屬層205，高介電常數介電層203、介面層201以及鰭片103之中，不同之非零的(non-zero)濃度梯度(concentration gradient)係形成於第一金屬層205、高介電常數介電層203、介面層201以及鰭片103之每一者中。
舉例而言，在一實施例中，第一金屬層205為氮化鈦而第一摻質為氟，第一金屬層205可具有第一表面(面向蓋層401)，上述第一表面具有約為1x1020/cm3至約為1x1022/cm3(例如：1x1021/cm3)之第一濃度。此外，第一金屬層205具有第二表面(例如：遠離蓋層401並面向高介電常數介電層203)，上述第二表面具有低於上述第一濃度之第二濃度，例如：第二濃度約為1x1019/cm3至約為1x1021/cm3(例如：約為1x1020/cm3)，而通過第一金屬層205之濃度梯度可約為1x1020/cm3至約為1x1021/cm3(例如：約為5x1020/cm3)。然而，可使用任何適當之濃度。
此外，在第一摻質擴展進入高介電常數介電層203中的實施例中，高介電常數介電層203中亦可觀察到濃度梯度。舉例而言，在一實施例中，第一摻質為氟，高介電常數介電層203為氧化鉿，高介電常數介電層203具有第三表面(面向第一金屬層205)，上述第三表面具有約為1x1019/cm3至約為1x1021/cm3(例如：約為1x1020/cm3)之第三濃度。此外，高介電常數介電層203具有第四表面(例如：遠離第一金屬層205)，上述第四表面具有低於上述第三濃度之第四濃度，例如：第四濃度約為1x1019/cm3至約為1x1020/cm3(例如：約為5x1019/cm3)，而通過高介電常數介電層203之濃度梯度可約為5x1019/cm3至約為1x1020/cm3(例如：約為7x1019/cm3)。然而，可使用任何適當之濃度。
此外，在第一摻質擴展進入介面層201的實施例中，介面層201中亦可觀察到濃度梯度。舉例而言，在一實施例中，第一摻質為氟，介面層201為二氧化矽，介面層201具有第五表面(面向高介電常數介電層203)，上述第五表面具有約為1x1018/cm3至約為1x1019/cm3(例如：約為5x1018/cm3)之第五濃度。此外，介面層201具有第六表面(例如：遠離高介電常數介電層203)，上述第六表面具有低於上述第五濃度之第六濃度，例如：第六濃度約為1x1018/cm3至約為1x1019/cm3(例如：約為3x1018/cm3)，而通過介面層201之濃度梯度可約為5x1018/cm3至約為3x1018/cm3(例如：約為4x1018/cm3)。然而，可使用任何適當之濃度。
最後，在第一摻質擴展進入鰭片103的實施例中，鰭片103中亦可觀察到濃度梯度。舉例而言，在一實施例中，第一摻質為氟，鰭片103為矽，鰭片103具有第七表面(面向介面層201)，上述第七表面具有約為1x1018/cm3至約為1x1019/cm3(例如：約為3x1018/cm3)之第七濃度。此外，鰭片103中之第一摻質的濃度將朝向一遠離上述第七表面之方向持續地降低至濃度為零。在一特定的實施例中，第一摻質將擴散至鰭片103至約1nm至約5nm(例如：2nm)之距離，而通過鰭片103之濃度梯度可約為3x1018/cm3至約為5x1017/cm3(例如：約為1x1018/cm3)。然而，可使用任何適當之濃度及深度。
經由將氟佈植至上述不同膜層之每一者中，可同時解決多個問題。舉例而言，針對介面層201為二氧化矽而鰭片103為矽的實施例，可強化二氧化矽以及矽之間的介面。舉 例而言，經由使用強度較高之鍵結(例如：矽-氟鍵(其鍵結強度可約為5.73eV))取代如矽-氫鍵(其鍵結強度可約為3.18eV)之鍵結，可強化鰭片103與介面層201之間的接合。藉此，亦可強化整體之介面鈍化(interface passivation)。
此外，經由將第一摻質(例如：氟)擴散至高介電常數介電層203中，第一摻質亦將自發性地(spontaneously)鈍化(passivate)可出現於高介電常數介電層203中之氧空孔Vo。舉例而言，在一實施例中，高介電常數介電層203為氧化鉿，經由自發性地反應正在擴散經過高介電常數介電層203的氟以及已存在之氧空孔Vo，在一釋放出2.5eV之放熱的反應中氟將取代氧空孔Vo。因此，氧空孔Vo之數量將減少或被消除於高介電常數介電層203中，藉此亦可減少或消除任何殘留於高介電常數介電層203中之間隙狀態。
最後，經由使用發散離子束519產生較共形的(conformal)佈植至蓋層401中，接著將第一摻質驅入之鰭片103中，鰭片103之第一側壁中之第一摻質之濃度將會增加。舉例而言，經由使用上述之發散離子束519以及製程，沿著鰭片103之側壁之第一摻質之濃度可增加約3%至4%(相較於沒有使用發散離子束519時所得之側壁濃度)。因此，可得到較共形之鰭片103(例如：在鰭片103之頂部以及側壁之間)之摻雜，例如：共形性(conformality)小於約3x1020/cm3。
經由使用第一摻質，可解決或減輕上述所有問題。藉此，可改善由鰭片103所形成之裝置的通道電阻(channel resistance，Rch)。舉例而言，在一n型極低電壓臨界裝置中， 通道電阻Rch可從約為1.42kΩ/鰭片改善至約為1.32kΩ/鰭片。此外，在一p型極低電壓臨界裝置中，通道電阻Rch可從約為2.03kΩ/鰭片改善至約為1.98kΩ/鰭片。
如第7圖所示，在進行第二退火601之後，可移除蓋層401。在一實施例中，可使用如蝕刻製程(例如：濕式蝕刻製程或乾式蝕刻製程)移除蓋層401，上述蝕刻製程使用對蓋層401之材料有選擇性之蝕刻劑。舉例而言，在一實施例中，蓋層401為矽，可經由使用如稀釋之HF(dilute-HF)作為蝕刻劑之濕式蝕刻製程移除蓋層401。然而，可使用任何適當之移除製程。
經由使用蓋層401接收第一摻質之佈植然後移除蓋層401，可於半導體裝置100之最終結構中之第一金屬層205、高介電常數介電層203、介面層201以及鰭片103中避免來自於離子佈植製程501之損害。特別地，任何來自於離子佈植製程501之損害大多將被限制於蓋層401中，而將第一摻質自蓋層401轉移後蓋層401則會被移除。
視需求而定，在擴散第一摻質之後，可摻雜鰭片103以形成源極/汲極區。在一實施例中，可將n型摻質或p型摻質(依據所預期之裝置)佈植至鰭片103中。此外，在佈植上述n型摻質或p型摻質之後，可進行活化退火(activation anneal)以活化上述所佈植之p型及/或n型摻質。在一實施例中，可於約700℃至1000℃(例如：850℃)之溫度下進行上述活化退火。然而，可使用任何適當之溫度。
此外，在移除蓋層401之後，可進行其他步驟以將 包括鰭片103之結構併入至具有功能性且完整連結之積體電路中。舉例而言，可形成金屬化層(未繪示於圖中)於鰭片103之上，同時可向下形成接點(未繪示於圖中)以與鰭片103以及第一金屬層205形成電性連接，而整個結構則可被用來形成更為複雜的裝置，例如：環式振盪器(ring oscillator，RO)或脈沖調制器(pulse controlled modulator，PCM)。在鰭片103被併入至環式振盪器的實施例中，由於較佳之鈍化以及較高之遷移率(mobility)係降低了鰭片103之通道電阻，上述環式振盪器之經由電子測試鍵(electrical testkey)量測之直流電效能(DC performance，如Ion電流)自其基準目標可提升約1%(從70%至約71%)至約2%(例如：1.6%)。
在一實施例中，一種方法包括佈植摻質至蓋層中，上述蓋層位於第一金屬層、第一介電層以及半導體鰭片之上，其中佈植上述摻質之步驟係使用發散離子束(divergent ion beam)進行；以及將上述摻質從上述蓋層經由上述第一金屬層驅入(drive)至上述第一介電層中。在一實施例中，驅入上述摻質之步驟更包括將上述摻質驅入至位於上述第一介電層與上述半導體鰭片之間的介面層(interfacial layer)中。在一實施例中上述摻質包括氟。在一實施例中，上述發散離子束之束強度(beam intensity)在±10°處最大。在一實施例中，上述方法更包括在將上述摻質自上述蓋層驅入至上述第一介電層中之後移除上述蓋層。在一實施例中，上述蓋層包括矽。在一實施例中，上述第一介電層包括氧化鉿。
在另一實施例中，一種製造半導體裝置之方法包 括形成鰭片於半導體基板上；施與第一介電層於上述鰭片之上；施與第一金屬層於上述第一介電層之上；施與蓋層於上述第一金屬層之上；使用發散離子束將摻質佈植至上述蓋層中；將上述摻質驅入至上述第一金屬層中；以及移除上述蓋層。在一實施例中，至少部分地使用退火製程進行將上述摻質驅入至上述第一金屬層中的步驟。在另一實施例中，上述退火製程係為尖波退火(spike anneal)製程。在一實施例中，將上述摻質佈植至上述蓋層中之步驟損害上述蓋層但未損害上述第一金屬層。在一實施例中，上述發散離子束之束強度在±10°處最大。在一實施例中，上述第一金屬層具有上述摻質之第一濃度梯度。在一實施例中，上述第一介電層具有不同於上述第一濃度梯度之上述摻質之第二濃度梯度。
在另一實施例中，一種半導體裝置包括基板上之半導體鰭片；半導體鰭片上之介面層，上述介面層具有第一摻質之一非零的第一濃度梯度；上述介面層上之高介電常數介電層，上述高介電常數介電層具有第一摻質之一非零的第二濃度梯度；以及高介電常數介電層上之第一金屬層，上述第一金屬層具有第一摻質之一非零的第三濃度梯度。在一實施例中，第一摻質為氟。在一實施例中，上述介面層包括氧化矽。在一實施例中，上述高介電常數介電層包括氧化鉿。在一實施例中，上述第一金屬層包括氮化鈦。在一實施例中，上述高介電常數介電層沒有佈植損害。
在另一實施例中，一種製造半導體裝置之方法包括產生離子束；調整上述離子束之收斂性(convergence)以產生 一發散離子束(divergent ion beam)；將摻質自上述發散離子束佈植至蓋層中，上述蓋層位於第一金屬層以及第一介電層之上；以及將上述摻質自上述蓋層驅入至上述第一金屬層以及上述第一介電層中。在一實施例中，上述發散離子束之束強度在±10°處最大。在一實施例中，上述發散離子束包括氟離子。在一實施例中，上述方法更包括在將上述摻質自上述蓋層驅入至上述第一金屬層中之後移除上述蓋層。
在另一實施例中，一種製造半導體裝置之方法包括形成蓋層於第一金屬層上，上述第一金屬層位於半導體鰭片上；佈植摻質至上述蓋層中，其中在佈植上述摻質至上述蓋層中之後，其中在佈植上述摻質至上述蓋層中之後之摻質濃度之共形性(conformality)小於約3x1020/cm3；以及在佈植上述摻質至上述蓋層中之後對上述蓋層進行退火，其中退火上述蓋層之步驟將上述摻質驅入經過上述第一金屬層。在一實施例中，在退火上述蓋層時，在位於上述蓋層與上述半導體鰭片之間之介電層中發生放熱反應。在一實施例中，使用發散離子束進行上述摻質之佈植。
在另一實施例中，一種半導體裝置包括基板上之半導體鰭片，上述半導體鰭片包括第一組成(element)；半導體鰭片上之介面層，上述介面層包括第二組成以及第一摻質，上述第一摻質之矽鍵結強度(silicon bond strength)大於上述第一組成與第二組成之間的鍵結強度；上述介面層上之高介電常數介電層，上述高介電常數介電層具有第一摻質之一第一濃度梯度；以及上述高介電常數介電層上之第一金屬層，上述第一金 屬層有第一摻質之一第二濃度梯度。在一實施例中，第一摻質為氟。在一實施例中，上述高介電常數介電層為氧化鉿。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

Claims (20)

  1. 一種半導體裝置之形成方法，包括：佈植摻質至一蓋層中，該蓋層位於一第一金屬層、一第一介電層以及一半導體鰭片(fin)之上，其中佈植該摻質之步驟係使用一發散離子束(divergent ion beam)進行；以及將該摻質從該蓋層經由該第一金屬層驅入(drive)至該第一介電層中。
  2. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中驅入該摻質之步驟更包括：將該摻質驅入至一位於該第一介電層與該半導體鰭片之間的介面層(interfacial layer)中。
  3. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中該摻質包括氟。
  4. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中從該蓋層驅入該摻質的步驟包括進行一退火製程。
  5. 如申請專利範圍第1項所述之半導體裝置之形成方法，更包括：在將該摻質從該蓋層驅入至該第一介電層中的步驟之後移除該蓋層。
  6. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中該蓋層包括矽。
  7. 如申請專利範圍第1項所述之半導體裝置之形成方法，其中該第一介電層包括氧化鉿。
  8. 一種半導體裝置之形成方法，包括： 形成一鰭片於一半導體基板之上；施與(apply)一第一介電層於該鰭片之上；施與一第一金屬層於該第一介電層之上；施與一蓋層於該第一金屬層之上；使用一發散離子束將摻質佈植至該蓋層中；將該摻質驅入至該第一金屬層中；以及移除該蓋層。
  9. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中至少部分地使用退火製程進行將該摻質驅入至該第一金屬層中的步驟。
  10. 如申請專利範圍第9項所述之半導體裝置之形成方法，其中該退火製程係為尖波退火(spike anneal)製程。
  11. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中將該摻質佈植至該蓋層中之步驟損害該蓋層但未損害該第一金屬層。
  12. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中該第一金屬層係為一金屬閘極的一部分。
  13. 如申請專利範圍第8項所述之半導體裝置之形成方法，其中該第一金屬層具有一該摻質之第一濃度梯度。
  14. 如申請專利範圍第13項所述之半導體裝置之形成方法，其中該第一介電層具有一不同於該第一濃度梯度的該摻質之第二濃度梯度。
  15. 一種半導體裝置，包括：一半導體鰭片，位於一基板之上； 一介面層，位於該半導體鰭片之上，該介面層具有一第一摻質之一非零的第一濃度梯度；一高介電常數介電層，位於該介面層之上，該高介電常數介電層具有該第一摻質之一非零的第二濃度梯度；以及一第一金屬層，位於該高介電常數介電層之上，該第一金屬層具有該第一摻質之一非零的第三濃度梯度。
  16. 如申請專利範圍第15項所述之半導體裝置，其中該摻質係為氟。
  17. 如申請專利範圍第15項所述之半導體裝置，其中該介面層包括氧化矽。
  18. 如申請專利範圍第17項所述之半導體裝置，其中該高介電常數介電層包括氧化鉿。
  19. 如申請專利範圍第18項所述之半導體裝置，其中該第一金屬層包括氮化鈦。
  20. 如申請專利範圍第15項所述之半導體裝置，其中該高介電常數介電層沒有佈植損害(implantation damage)。
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