KR20120127055A - 절연 게이트 바이폴라 트랜지스터의 제조 방법 - Google Patents

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Abstract

절연 게이트 바이폴라 트랜지스터의 제조 방법이 제공된다. 상기 절연 게이트 바이폴라 트랜지스터의 제조 방법은, 기판, 상기 기판 상에 형성된 제1 도전형의 에피층, 상기 에피층의 일면에 형성된 게이트 전극, 상기 게이트 전극의 양측에 형성된 제2 도전형의 바디 영역 및 상기 바디 영역 내에 형성된 제1 도전형의 소오스 영역을 포함하는 구조체를 제공하고, 상기 기판의 일부를 백그라인딩을 이용하여 제거하고, 상기 에피층의 타면이 노출되도록 식각을 이용하여 상기 기판의 나머지를 제거하는 것을 포함한다.

Description

절연 게이트 바이폴라 트랜지스터의 제조 방법{MANUFACTURING METHOD FOR INSULATED GATE BIPOLAR TRANSISTOR}
본 발명은 절연 게이트 바이폴라 트랜지스터의 제조 방법에 대한 것으로, 보다 구체적으로는 절연 게이트 바이폴라 트랜지스터의 두께를 정밀하게 조절할 수 있는 절연 게이트 바이폴라 트랜지스터의 제조 방법에 대한 것이다.
절연 게이트 바이폴라 트랜지스터(INSULATED GATE BIPOLAR TRANSISTOR, 이하 IGBT라 한다)는 300 V 이상의 고전압 영역에서 널리 사용되고 있는, 고효율, 고속의 전력 시스템(system)에 필수적으로 사용되는 차세대 전력 반도체이다. IGBT는 출력 특성 면에서는 바이폴라 트랜지스터(bipolar transistor) 이상의 전류 능력을 가지고 있고, 입력 특성 면에서는 MOSFET과 같이 빠른 게이트 구동 특성을 갖기 때문에 약 100 kHz 정도의 고속 스위칭이 가능하다.
본 발명이 해결하려는 과제는, 기판의 정밀한 두께 조절이 가능하며, 속도가 개선된 절연 게이트 바이폴라 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 절연 게이트 바이폴라 트랜지스터의 제조 방법의 일 태양은, 기판, 상기 기판 상에 형성된 제1 도전형의 에피층, 상기 에피층의 일면에 형성된 게이트 전극, 상기 게이트 전극의 양측에 형성된 제2 도전형의 바디 영역 및 상기 바디 영역 내에 형성된 제1 도전형의 소오스 영역을 포함하는 구조체를 제공하고, 상기 기판의 일부를 백그라인딩을 이용하여 제거하고, 상기 기판의 나머지를 상기 에피층의 타면이 노출되도록 식각을 이용하여 제거하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 절연 게이트 바이폴라 트랜지스터의 제조 방법의 다른 태양은, 기판 상에 제1 도전형의 에피층을 형성하고, 상기 에피층의 일면 내에 제2 도전형의 바디 영역을 형성하고, 상기 바디 영역 내에 제1 도전형의 소오스 영역과 제2 도전형의 이미터 영역을 형성하고, 상기 에피층의 일면 상에 게이트 전극을 형성하고, 상기 에피층의 타면이 노출되도록 상기 기판을 제거하고, 상기 에피층의 타면 내에 제1 도전형의 제1 도핑 영역 및 제2 도전형의 제2 도핑 영역을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 14는 본 발명의 제1 실시예에 따른 절연 게이트 바이폴라 트랜지스터의 제조 방법의 공정 단계별 단면도들이다.
도 15 내지 도 21은 본 발명의 제2 실시예에 따른 절연 게이트 바이폴라 트랜지스터의 제조 방법의 공정 단계별 단면도들이다.
도 22는 본 발명의 제3 실시예에 따라 제조된 절연 게이트 바이폴라 트랜지스터의 단면도이다.
도 23 내지 도 29는 본 발명의 제4 실시예에 따른 절연 게이트 바이폴라 트랜지스터의 제조 방법의 공정 단계별 단면도들이다.
도 30은 본 발명의 제5 실시예에 따라 제조된 절연 게이트 바이폴라 트랜지스터의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 본 발명에 따른 실시예들을 첨부 도면을 참조하여 보다 구체적으로 설명한다.
도 1 내지 도 14를 참조하여 본 발명의 제1 실시예에 따른 IGBT의 제조 방법에 대해 설명한다. 도 1 내지 도 14는 본 발명의 제1 실시예에 따른 IGBT 제조 방법의 공정단계별 단면도들이다.
먼저, 도 1을 참조하면, 기판(110) 상에 제1 도전형(예를 들어, N-)의 에피층(120)을 형성한다.
기판(110)은 에피층(120)과 상이한 제2 도전형(예를 들어, P+) 또는 에피층(120)과 동일한 제1 도전형(예를 들어, N+)일 수 있다. 기판(110)이 제1 도전형인 경우 에피층(120)에 비해 상대적으로 높은 도핑 농도를 가질 수 있으며, 이 때, 기판(110)과 에피층(120)의 도핑 농도의 비는 10:1 이상일 수 있다. 구체적으로, 기판(110)은 1015/cm2 이상의 도핑 농도를 가질 수 있다. 여기서, 도핑 농도는 각 영역에 도핑된(또는 주입된) 불순물의 농도(또는 주입량)(dose)를 의미한다.
기판(110)은 예를 들어, 실리콘 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판 또는 디스플레이 유리 반도체 기판 등일 수 있다.
에피층(120)은 기판(110) 상에 에피택셜 성장(epitaxial growth)으로 형성될 수 있다. 예를 들어, 에피층(120)은 고상 에피택시(solid phase epitaxy), 기상 에피택시(vapor phase epitaxy) 또는 분자선 에피택시(molecular beam epitaxy)등의 방법으로 형성될 수 있다. 구체적으로, 에피층(120)은 기판(110) 상에 실리콘 소스 가스와 N형 불순물(예를 들어 P(phosporous), As(arsenic, As), 또는 Sb(antimony) 등)의 소스 가스를 동시에 주입하여 에피택셜 성장시켜 형성될 수 있다. 에피층(120)의 도핑 농도는 1011~1015/cm2 일 수 있으나, 에피층(120)의 두께와 도핑 농도는 IGBT가 사용될 영역에 적용되는 전압에 따라 당업자가 임의로 조절할 수 있다.
도 2를 참조하면, 에피층(120) 내에 제2 도전형(예를 들어, P)의 바디 영역(121)을 형성한다. 구체적으로, 에피층(120)의 일면 상에 바디 영역(121)이 형성될 영역이 정의된 마스크 패턴(미도시)을 형성하고, 에피층(120)의 일면에 B, BF2 또는 In 등의 P형 불순물을 주입한 뒤, 마스크 패턴을 제거하여 바디 영역(121)을 형성할 수 있다. 여기서, P형 불순물을 주입한 후, 열처리를 하여 불순물을 확산시킬 수 있다. 바디 영역(121)은 에피층(120)과 상이한 도전형을 갖는다. 바디 영역(121)은 기판(110)과 동일한 도전형을 가질 수 있으며, 이 때, 바디 영역(121)의 도핑 농도는 기판(110)의 도핑 농도보다 낮을 수 있다.
도 3을 참조하면, 에피층(120)의 일면 상에 게이트 패턴(130)을 형성한다. 구체적으로, 에피층(120)의 일면 상에 순차적으로 게이트 절연막용 절연막 및 게이트 전극용 도전막을 증착한 뒤, 패터닝하여 게이트 절연막(131) 및 게이트 전극(132)을 포함하는 게이트 패턴(130)을 형성할 수 있다. 게이트 절연막(131)은 실리콘 산화막(SiOx), 실리콘 산질화막(SiON), 티타늄 산화막(TiOx), 탄탈륨 산화막(TaOx) 또는 이들이 차례대로 적층된 적층막 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 게이트 전극(132)은 도전체로써, n형 또는 p형 불순물이 도핑된 폴리실리콘막, 금속막, 금속 실리사이드막, 또는 금속 질화막 등으로 형성될 수 있으며, 이중층 이상의 적층 구조를 가질 수 있다. 게이트 전극(132)에 포함된 금속은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄(Ti), 탄탈늄(Ta) 등일 수 있다. 게이트 절연막(131) 및 게이트 전극(132)은 화학 기상 증착법(chemical vapor deposition) 또는 스퍼터링(sputtering) 등의 방법으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 바디 영역(121)을 형성한 후, 게이트 패턴(130)을 형성하는 것과는 달리, 게이트 패턴(130)을 형성한 후, 바디 영역(121)을 형성하여도 무방하다. 구체적으로, 에피층(120)의 일면 상에 게이트 패턴(130)을 형성한 후, 게이트 패턴(130)을 마스크로 P형 불순물을 주입하여 바디 영역(121)을 형성할 수 있다. 이 때, 불순물 주입시 게이트 패턴(130)이 마스크로 작용하므로 바디 영역(121)은 게이트 패턴(130)의 양측에 자기 정렬되며(self-aligned), 별도로 에피층(120)의 일면 상에 바디 영역이 형성될 영역이 정의된 마스크 패턴을 형성할 필요가 없다.
게이트 패턴(130)은 바디 영역(121)의 일부와 중첩되도록 형성될 수 있다. 이 때, 바디 영역(121)과 중첩되는 게이트 패턴(130)의 하부에는 채널이 형성된다.
도 4를 참조하면, 게이트 패턴(130)의 양측에 제1 도전형(예를 들어, N+) 의 소오스 영역(122)을 형성한다. 구체적으로, 에피층(121)의 일면 상에 소오스 영역이 형성될 영역이 정의된 마스크 패턴(미도시)을 형성하고, 에피층(122)의 일면에 N형 불순물을 주입한 뒤, 마스크 패턴을 제거하여 소오스 영역(122)을 형성한다.
소오스 영역(122)은 바디 영역(121) 내에 형성되며, 바디 영역(121)과 상이한 도전형을 갖는다. 소오스 영역(122)은 에피층(120)과 동일한 도전형일 수 있으며, 이 때, 에피층(120)보다 높은 도핑 농도를 가질 수 있다.
도 5를 참조하면, 바디 영역(121) 내에 제2 도전형(예를 들어, P+)의 이미터 영역(emitter)(123)을 형성할 수 있다. 구체적으로, 에피층(120)의 일면 상에 이미터 영역(123)이 형성될 영역이 정의되어 있는 마스크 패턴(미도시)을 형성하고, 에피층(120)의 일면에 P형 불순물을 주입한 뒤, 마스크 패턴을 제거하여 이미터 영역(123)을 형성할 수 있다. 이미터 영역(123)은 소오스 영역(122)의 일측에 형성될 수 있으며, 소오스 영역(122)의 일측에 접할 수도 있다. 도 5는 이미터 영역(123)이 소오스 영역(122)과 접해 있는 경우를 예시한다. 이미터 영역(123)은 바디 영역(122)과 동일한 도전형을 가질 수 있으며, 이 때, 이미터 영역(123)은 바디 영역(122)보다 높은 도핑 농도를 가질 수 있다.
도 6 및 도 7을 참조하면, 에피층(120)의 일면 및 게이트 패턴(130) 상에 절연막(140)을 형성하고, 절연막(140) 상에 제1 배선(151) 및 제2 배선(152)을 형성한다.
구체적으로, 바디 영역(121), 소오스 영역(122) 및 이미터 영역(123)을 포함하는 에피층(120)의 일면 및 게이트 패턴(130) 상에 절연막(140)을 형성한다. 절연막(140) 상에 제1 콘택홀(141) 및 제2 콘택홀(142)이 형성될 위치가 정의된 마스크 패턴(미도시)을 형성하고 식각한 후, 마스크 패턴을 제거하여 제1 콘택홀(141) 및 제2 콘택홀(142)을 형성한다. 이어서, 제1 콘택홀(141) 및 제2 콘택홀(142)을 도전성 물질로 매립하여 제1 콘택(143) 및 제2 콘택(144)을 형성한다. 이어서, 절연막(140) 상에 도전막을 증착하고 패터닝하여 제1 배선(151) 및 제2 배선(152)을 형성한다.
절연막(140)은 실리콘 산화막, 실리콘 질화막 또는 이들의 적층막으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 게이트 전극(132)과 제1 배선(151)은 절연막(140)에 의해 상호 절연되어 있다.
제1 콘택홀(141)은 소오스 영역(122)과 이미터 영역(123)의 일부를 동시에 노출시킨다. 제1 배선(151)은 제1 콘택(143)을 통해 소오스 영역(122) 및 이미터 영역(123)과 동시에 전기적으로 연결된다. 따라서, 제1 배선(151)에 의해 소오스 영역(122) 및 이미터 영역(123)에 동일한 전압이 인가된다.
제2 콘택홀(142)은 게이트 전극(132)의 일부를 노출시킨다. 제2 배선(152)은 제2 콘택(144)을 통해 게이트 전극(132)과 전기적으로 연결되어 게이트 전극(132)에 소정의 전압을 인가할 수 있다.
도 8을 참조하면, 절연막(140), 제1 배선(151) 및 제2 배선(152) 상에 패시베이션층(160)을 형성한다. 패시베이션층(160)은 본 실시예에 따른 IGBT의 상면을 평탄화시키는 역할을 한다. 패시베이션층(160)은 실리콘 산화막, 실리콘 질화막 또는 이들의 적층막으로 형성될 수 있으며, 이에 제한되는 것은 아니다.
도 9를 참조하면, 패시베이션층(160) 상에 지지 웨이퍼(sustain wafer)(161)를 형성한다. 지지 웨이퍼(161)는 후속 공정에서 IGBT 소자를 지지하고 보호하는 역할을 한다. 지지 웨이퍼(161)는 IGBT를 지지하고 보호할 수 있는 것이라면 그 재료에 제한이 없다.
도 10을 참조하면, 기판의 일부(110a)를 제거한다. 구체적으로, 기판(110)의 일면을 레이저 그라인딩 또는 기계적 그라인딩 등의 방법으로 백그라인딩(backgrinding)하여 기판의 일부(110a)를 제거한다. 이 때, 제거되지 않은 기판의 나머지(110b)의 두께는 약 10 μm 이하일 수 있다.
도 11을 참조하면, 에피층(120)의 타면(a)이 노출되도록 기판의 나머지(110b)를 제거한다. 기판의 나머지(110b)는 식각으로 제거될 수 있다. 구체적으로, 기판의 나머지(110b)를 습식 식각으로 제거할 수 있다. 이 때, 기판(110)과 에피층(120)의 식각비가 높은 식각액을 사용할 수 있다. 예를 들어, 기판(110)과 에피층(120)의 식각비가 20:1 이상인 식각액을 사용할 수 있으며, 구체적으로 식각비가 200:1 이상인 식각액을 사용할 수 있다. 상기 범위 내의 식각비에서 에피층(120)은 식각되지 않고 기판(110)만 선택적으로 식각될 수 있다. 보다 구체적으로, F+HNO3+H3PO4+CH3COOH의 혼합용액을 사용할 수 있으나, 이에 제한되는 것은 아니다. 기판(110)과 에피층(120)의 식각비는 도전형이 동일한 경우보다 상이한 경우에 더 크며, 기판(110)과 에피층(120)의 도핑 농도 차이에 의해서도 기판(110)과 에피층(120)의 식각비는 조절될 수 있다.
식각으로 기판의 나머지(110b)를 제거하는 경우 기판(110)의 두께를 0.1 μm 이하로 정밀하게 조절하면서 제거할 수 있다. 이 때, 에피층(120)은 식각 정지막(etch stopper)의 역할을 수행한다. 따라서, 기판(110)이 균일한 두께로 제거될 수 있고, 에피층(120)의 두께도 균일하게 유지되어 두께 변동으로 인한 내압 특성의 변동을 초래하지 않는다. 또한, 에피층(120)의 타면(a)이 노출되도록 기판(110)을 모두 제거하고, 에피층(120)만을 사용하므로 IGBT 소자의 박막화의 구현이 용이하다.
또한, 도면에는 도시하지 않았으나, 기판의 나머지(110b)를 제거한 후에, 에피층(120)의 타면(a)에 대하여 화학적 기계적 연마(chemical mechanical polishing)를 수행할 수 있다. 화학적 기계적 연마에 의해 에피층(120)의 타면(b)으로부터 1 μm 정도의 두께가 연마될 수 있다. 화학적 기계적 연마에 의해 불순물의 농도 불균일에서 기인한 에피층(120)의 표면 거칠기가 개선될 수 있다.
도 12를 참조하면, 에피층(120) 내에 제1 도전형(예를 들어, N0)의 버퍼층(125)을 형성할 수 있다. 구체적으로, 에피층(120)의 타면(a)에 P(phosporous) 또는 As(arsenic) 등의 N형 불순물을 주입하여 버퍼층(125)을 형성한다. 이 때, P는 70keV 내지 1 MeV의 에너지로 주입할 수 있으며, As는 100keV 내지 1 MeV의 에너지로 주입할 수 있다. 또한, 에피층(120) 내로 불순물을 확산시키기 위해 불순물 주입 후 열처리 공정을 수행할 수 있다.
버퍼층(125)은 펀치스루(punchtrough) 현상을 막아 내압을 상승시키는 역할을 할 수 있다. 버퍼층(125)은 에피층(120)의 하부 영역에 형성될 수 있으나, 에피층(120)의 타면(a)에 접하여 형성되지는 않는다.
버퍼층(125)은 에피층(120)과 동일한 도전형일 수 있으며, 에피층(120)보다는 도핑 농도가 높고, 소오스 영역(122) 보다는 도핑 농도가 낮을 수 있다. 예를 들어, 버퍼층(125)의 도핑 농도는 1015/cm2 ~1016/cm2 일 수 있다. 버퍼층(125)은 당업자의 필요에 따라 생략할 수 있다.
도 13을 참조하면, 에피층(120)의 타면 내에 제2 도전형의 콜렉터층(collector)(171)을 형성한다. 구체적으로, 에피층(120)의 타면에 B, BF2 또는 In 등의 P형 불순물을 주입하여 콜렉터층(171)을 형성한다. 예를 들어, B는 100keV 이하의 에너지를 가하여 에피층(120) 내로 주입할 수 있으며, BF2는 400keV 이하의 에너지를 가하여 주입할 수 있다. In의 경우 700keV 이하의 에너지를 가하여 에피층(120) 내로 주입할 수 있다. 콜렉터층(171)은 에피층(120)과 상이한 도전형일 수 있으며, 예를 들어, 1013/cm2 ~ 1018/cm2의 도핑 농도를 가질 수 있다. 불순물을 주입하여 콜렉터층(171)을 형성한 후, 불순물 활성화(dopant activation)를 위해 열처리 공정을 추가로 진행할 수 있다. 이 때, 열처리는 급속 열처리(rapid thermal annealing, RTA) 또는 레이저 어닐링(laser annealing) 등을 이용하여 수행될 수 있다.
도 14를 참조하면, 콜렉터층(171) 상에 콜렉터 전극(181)을 형성하고, 지지 웨이퍼(161)를 제거한다. 구체적으로, 콜렉터층(171) 상에 도전막을 스퍼터링 또는 화학 기상 증착 등의 방법으로 증착하여 콜렉터 전극(181)을 형성한다. 지지 웨이퍼(161)는 에치 백(etch back) 등의 방법으로 패시베이션층(160)의 상면이 노출되도록 제거된다. 여기서, 콜렉터 전극(181)은 콜렉터층(171)과 전기적으로 연결된다.
본 실시예에 따라 제조된 IGBT의 게이트 전극(132)에 문턱 전압보다 높은 전압이 인가되면, 게이트 전극(132) 하부의 바디 영역(121)과 중첩되는 영역에는 채널이 형성되고, 채널을 통해 에피층(120)으로 전자(electron)가 주입된다. 주입된 전자는 콜렉터층(171)으로부터 에피층(120)으로 양공(hole)의 주입을 유도한다. 양공의 주입으로 에피층(120)에서의 전도도(conductivity)가 수십에서 수백배 증가하는 전도도 변조(concuctivity modulation)가 발생한다. 이에 의해 에피층(120)에서의 저항이 작아지므로 IGBT는 고압에서 고전력 적용이 가능하다.
이하, 도 15 내지 도 21을 참조하여, 본 발명의 제2 실시예에 따른 IGBT의 제조 방법에 대해 설명한다. 본 발명의 제1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 자세한 설명은 생략한다. 도 15 내지 도 21은 본 발명의 제2 실시예에 따른 IGBT의 제조 방법의 공정 단계별 단면도이다. 본 실시예에 따른 IGBT의 제조 방법은 에피층(120)의 타면 내에 제1 도핑 영역(271) 및 제2 도핑 영역(272)을 형성하는 점에서 제1 실시예와 상이하다.
우선, 도 15 내지 도 17을 참조하면, 에피층(120)의 타면 내에 제1 도전형(예를 들어, N+)의 제1 도핑 영역(271) 및 제2 도전형(예를 들어, P+)의 제2 도핑 영역(272)을 형성한다. 구체적으로, 에피층(120)의 타면에 P형 불순물을 주입하여 에피층(120)의 타면 내에 제2 도핑 영역(272)을 형성하고, 제2 도핑 영역(272) 상에 제1 도핑 영역(271)이 형성될 영역을 노출시키는 제1 마스크 패턴(201)을 형성한다. 이어서, 에피층(120)의 타면에 N형 불순물을 주입하고, 제1 마스크 패턴(201)을 제거하여 제1 도핑 영역(271)을 형성한다. 제1 도핑 영역(271)은 제1 도핑 영역(271)과 제2 도핑 영역(272)을 합한 면적의 5 내지 10%의 면적을 갖도록 형성될 수 있다. 결과적으로, 에피층(120)의 타면 내에 제1 도전형의 제1 도핑 영역(271)이 형성되고, 제1 도핑 영역(271)의 양측에는 제1 도전형과 상이한 제2 도전형의 제2 도핑 영역(272)이 형성된다. 제1 도전형의 제1 도핑 영역(171)은 제2 도전형의 바디 영역(121)과 다이오드를 이루므로 본 실시예에 따라 제조된 IGBT에는 다이오드가 내장되게 된다.
다음으로, 도 18 내지 도 20을 참조하면, 제1 도핑 영역(271) 및 제2 도핑 영역(272)은 다음과 같은 방법으로도 형성될 수 있다.
도 18을 참조하면, 에피층(120)의 타면 상에 제2 도핑 영역(272)이 형성될 영역을 노출시키는 제2 마스크 패턴(202)을 형성하고, 에피층(120)의 타면에 P형 불순물을 주입한 뒤, 제2 마스크 패턴(202)을 제거하여 제2 도핑 영역(272)을 형성한다.
이어서, 도 19 및 도 20을 참조하면, 에피층(120)의 타면 상에 제2 도핑 영역(272)를 차단하고 제1 도핑 영역이 형성될 영역을 노출시키는 제3 마스크 패턴(203)을 형성하고, 에피층(120)의 타면에 N형 불순물을 주입한 뒤, 제3 마스크 패턴(203)을 제거하여 제1 도핑 영역(271)을 형성한다.
도 18 및 도 19를 순서를 바꾸어, 제1 도핑 영역(271)을 형성한 뒤, 제2 도핑 영역(272)을 형성하여도 무방하다.
불순물을 주입하여 제1 도핑 영역(271) 및 제2 도핑 영역(272)을 형성한 후, 불순물 활성화를 위해 열처리 공정을 추가로 진행할 수 있다. 이 때, 열처리는 급속 열처리(rapid thermal annealing, RTA) 또는 레이저 어닐링(laser annealing) 등을 이용하여 수행될 수 있다.
이와 같은 방법에 의하여 에피층(120)의 타면 내에 제1 도핑 영역(271) 및 제1 도핑 영역(271)의 양측에 위치하는 제2 도핑 영역(272)이 형성되고, 본 실시예에 따른 IGBT는 다이오드를 내장하게 된다.
도 21을 참조하면, 제1 도핑 영역(271) 및 제2 도핑 영역(272) 상에 콜렉터 전극(181)을 형성하고, 지지 웨이퍼(161)를 제거한다. 콜렉터 전극(181)을 형성하고 지지 웨이퍼(162)를 제거하는 것은 이전 실시예와 동일한 방법으로 형성될 수 있는 바 여기서는 자세한 설명을 생략한다. 본 실시예에 따라 제조된 IBGT는 다이오드가 내장되어 있으므로 별도의 다이오드로 에미터(123) 및 콜렉터 전극(181)을 연결할 필요가 없다.
이하, 도 22을 참조하여 본 발명의 제3 실시예에 따른 IGBT의 제조 방법에 대해 설명한다. 본 발명의 제1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 자세한 설명은 생략한다. 도 23은 본 발명의 제3 실시예에 따라 제조된 IGBT의 단면도이다. 본 실시예에 따른 IGBT의 제조 방법은 에피층(120) 내에 배리어층(191)을 형성하는 점에서 본 발명의 제1 실시예와 상이하다.
도 22를 참조하면, 에피층(120)내 바디 영역(121)의 하부에 제1 도전형(예를 들어, N- 내지 N0)의 배리어층(191)을 형성한다. 구체적으로, 바디 영역(121)을 형성하기 전에, 에피층(120)의 일면에 N형 불순물을 주입하여 배리어층(191)을 형성할 수 있다.
배리어층(191)은 에피층(120) 내로 유입된 양공에 대한 포텐셜 배리어(potential barrier)를 제공하여, 에피층 내에 양공을 더 축적시키고 전도도 변조를 강화한다. 따라서 에피층(120)의 저항을 낮추는 역할을 할 수 있다. 배리어층(191)은 에피층(120)과 동일한 제1 도전형일 수 있으며, 이 때, 에피층(120)보다 높은 도핑 농도를 갖는다. 예를 들어, 배리어층(191)의 도핑 농도는 에피층(120) 보다 높고 버퍼층(125) 보다 낮을 수 있다.
이하, 도 23 내지 도 29를 참조하여 본 발명의 제4 실시예에 따른 IGBT의 제조 방법에 대해 설명한다. 본 발명의 제1 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 자세한 설명은 생략한다. 도 23 내지 도 29는 본 발명의 제4 실시예에 따른 IGBT 제조 방법의 공정단계별 단면도이다.
도 23을 참조하면, 기판(110) 상에 제1 도전형(예를 들어, N-)의 에피층(120)을 형성하고, 에피층(120) 일면 내에 제2 도전형(예를 들어, P)의 바디 영역(321)을 형성한다. 구체적으로, 에피층(120)의 일면에 P형 불순물을 주입하여 바디 영역(321)을 형성한다. 이 때, 불순물을 주입한 뒤 열처리하여 불순물을 확산시킬 수 있다. 도면에는 도시하지 않았으나, 에피층(120)의 일면 상에 바디 영역(321)이 형성될 영역이 정의된 마스크 패턴을 형성하고, 에피층(120)의 일면에 P형 불순물을 주입한 뒤, 마스크 패턴을 제거하여 바디 영역(321)을 형성할 수도 있다. 이 때, 바디 영역(321)은 에피층(120) 일면 내의 소정 영역에만 형성되게 된다. 바디 영역(321)은 제1 도전형과 상이한 제2 도전형을 갖는다.
계속해서, 도 23을 참조하면, 바디 영역(321)을 관통하여 에피층(120)의 내부까지 연장된 복수개의 트렌치(324)를 형성한다. 구체적으로, 바디 영역(321) 상에 트렌치가 형성될 영역이 정의된 마스크 패턴(미도시)을 형성하고, 식각한 뒤 마스크 패턴을 제거하여 트렌치(324)를 형성한다. 식각은 건식 또는 습식 식각을 이용할 수 있다.
도 24 및 도 25를 참조하면, 트렌치(324)의 내측벽에 게이트 절연막(331)을 형성하고, 게이트 절연막(331) 상에 게이트 전극(332)을 형성한다.
구체적으로, 바디 영역(321)의 상부 및 트렌치(324) 내측벽에 화학 기상 증착 등의 방법으로 게이트 절연막용 절연막(331a)을 형성한다. 또는, 트렌치(324)의 내측벽 및 바디 영역(321)의 상부 표면을 열산화시켜 게이트 절연막용 절연막(331a)을 형성할 수 있다. 이어서, 화학 기상 증착 또는 스퍼터링 등의 방법으로 트렌치(324)를 매립하는 동시에 바디 영역(321) 상에 게이트 전극용 도전막(332a)을 증착한다. 도 25를 참조하면, 게이트 전극용 도전막(332a) 상에, 소오스 영역 및 이미터 영역이 형성될 영역이 정의된 마스크 패턴(미도시)을 형성하고, 식각한 후 마스크 패턴을 제거하여 게이트 절연막(331), 게이트 전극(332) 및 스트랩핑(strapping) 배선(133)을 형성한다. 스트랩핑(strapping) 배선(133)은 셀(cell)간 게이트 전극(332)을 연결하여 저항을 감소시키는 역할을 한다. 이 때, 소오스 영역 및 이미터 영역이 형성될 영역의 바디 영역(321)의 상부 표면이 노출된다. 상기 식각은 건식 식각일 수 있으나, 이에 한정되는 것은 아니다. 이와 같이 형성된 게이트 전극(332)은 트렌치(324) 내에 매립되어 있을 수 있다.
또한, 도면에는 도시하지 않았으나, 소오스 영역 및 이미터 영역이 정의된 마스크 패턴(미도시)을 형성하지 않고, 게이트 절연막용 절연막(331a) 및 게이트 전극용 도전막(332a)을 바디 영역(321)의 상부 표면이 노출될 때까지 식각 또는 화학적 기계적 연마하여 게이트 절연막(331) 및 게이트 전극(332)을 형성할 수도 있다.
도 26을 참조하면, 바디 영역(321) 내에 제1 도전형(예를 들어, N+)의 소오스 영역(122) 및 제2 도전형(예를 들어, P+)의 이미터 영역(123)을 형성한다. 구체적으로, 바디 영역(321)의 일면 상에 소오스 영역(122)이 형성될 영역이 정의된 마스크 패턴(미도시)을 형성하고, 바디 영역(321)의 일면에 N형 불순물을 주입한 뒤, 마스크 패턴을 제거하여 소오스 영역(122)을 형성한다. 이어서, 바디 영역(321)의 일면 상에 이미터 영역(123)이 형성될 영역이 정의된 마스크 패턴(미도시)을 형성하고, 바디 영역(321)의 일면에 P형 불순물을 주입한 뒤, 마스크 패턴을 제거하여 이미터 영역(123)을 형성한다. 이미터 영역(123)은 소오스 영역(122)의 일측에 형성될 수 있다. 도 26은 2개의 게이트 전극(332)이 하나의 이미터 영역(123)을 공유하는 경우를 예시하나, 이에 한정되는 것은 아니다.
도 27을 참조하면, 소오스 영역(122) 및 이미터 영역(123)을 포함하는 바디 영역(321), 게이트 전극(332) 및 스트래핑 배선(333) 상에 절연막(140)을 형성하고, 절연막(140) 상에 제1 배선(151)을 형성한다. 구체적으로, 바디 영역(321) 상에 화학 기상 증착 등의 방법으로 절연 물질을 증착하여 절연막(140)을 형성한다. 절연막(140) 상에 콘택홀이 형성될 위치가 정해진 마스크 패턴(미도시)을 형성하고 식각한 뒤, 마스크 패턴을 제거하여 소오스 영역(122) 및 이미터 영역(123)의 소정 영역을 노출시키는 콘택홀을 형성한다. 소오스 영역(122) 및 이미터 영역(123)은 동일한 콘택홀에 의해 소정 영역이 노출된다. 이어서, 도전성 물질로 콘택홀을 매립하여 제1 콘택(143)을 형성한다. 이어서, 절연막(140) 상에 도전막을 증착하고 패터닝하여 제1 배선(151)을 형성한다. 제1 배선(151)은 제1 콘택(143)을 통해 소오스 영역(122) 및 이미터 영역(123)에 전기적으로 접속되어 있다. 따라서, 소오스 영역(122)과 이미터 영역(123)에는 동일한 전압이 인가될 수 있다.
도 28을 참조하면, 절연막(140) 및 제1 배선(151) 상에 패시베이션층(160)을 형성하고, 패시베이션층(160) 상에 지지 웨이퍼(미도시)를 형성한 뒤, 에피층(120)의 타면이 노출되도록 기판(110)을 제거한다. 이어서, 에피층(120) 내에 제1 도전형(예를 들어, N0)의 버퍼층(125)을 형성하고, 에피층(120) 타면 내에 콜렉터층(171)을 형성한다. 또한, 콜렉터층(171) 상에 콜렉터 전극(181)을 형성할 수 있다. 콜렉터 전극(181)은 콜렉터층(171)과 전기적으로 접속된다. 지지 웨이퍼는 콜렉터층(171)을 형성한 후, 제거된다. 패시베이션층(160), 지지 웨이퍼, 버퍼층(125), 콜렉터층(171) 및 콜렉터 전극(181)은 본 발명의 제1 실시예와 동일한 방법으로 형성될 수 있는 바, 여기서는 자세한 설명을 생략한다. 마찬가지로, 기판(110)도 본 발명의 제1 실시예와 동일한 방법으로 제거될 수 있다. 구체적으로, 기판(110)의 일부를 백그라인딩 등으로 제거하고, 기판(110)의 나머지를 습식 식각을 이용하여 제거한다. 이러한 방법에 의해 기판(110)의 두께를 정밀하게 조절하면서 제거할 수 있어, 기판(110)이 균일하게 제거되고 에피층(120)의 두께도 균일하게 유지될 수 있다. 따라서, 에피층(120)의 두께 불균일에서 오는 내압 특성의 변동을 최소화할 수 있다. 또한, 에피층(120)이 노출될 때까지 기판(110)이 제거되므로 IGBT 소자의 박막화를 구현할 수 있다.
도 29를 참조하면, 본 실시예에 따른 IGBT 제조 방법은 트렌치(324)를 형성하기 전에 소오스 영역(122)의 하부에 제1 도전형(예를 들어, N- 내지 N0)의 배리어층(191)을 형성하는 것을 더 포함할 수 있다. 구체적으로, 트렌치(324)를 형성하기 전에 바디 영역(321)의 일면에 N형 불순물을 주입하고 열확산시켜 배리어층(191)을 형성할 수 있다.
배리어층(191)은 소오스 영역(122)의 하부이기만 하면 바디 영역(321) 또는 에피층(120) 내에 형성될 수 있으나, 버퍼층(125)보다는 상부에 위치하도록 형성된다. 배리어층(191)은 본 발명의 제2 실시예와 동일한 방법으로 형성될 수 있는 바, 여기서는 자세한 설명을 생략한다.
이하, 도 30을 참조하며, 본 발명의 제5 실시예에 따른 IGBT의 제조 방법에 대해 설명한다. 본 발명의 제4 실시예와 실질적으로 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 자세한 설명은 생략한다. 도 30은 본 발명의 제5 실시예에 따라 제조된 IGBT의 단면도이다. 본 실시예에서는 에피층(120) 타면 내에 제1 도핑 영역(271) 및 제2 도핑 영역(272)을 형성하는 점에서 제4 실시예와 상이하다.
도 30을 참조하면, 에피층(120) 타면 내에 제1 도전형(예를 들어, N+)의 제1 도핑 영역(271) 및 제2 도전형(예를 들어, P+)의 제2 도핑 영역(272)을 형성한다. 구체적으로, 에피층(120)의 타면에 P형 불순물을 주입한 후, 에피층(120)의 타면 상에 제1 도핑 영역이 형성될 영역이 정의된 마스크 패턴을 형성하고, N형 불순물을 주입한 후 마스크 패턴을 제거하여 제1 도핑 영역(271) 및 제2 도핑 영역(272)을 형성한다. 이 때, 제2 도핑 영역(272)은 제1 도핑 영역(271)의 양측에 위치한다. 이와 달리, 에피층(120)의 타면 상에 제2 도핑 영역이 형성될 영역이 정의된 마스크 패턴을 형성하고 P형 불순물을 주입한 뒤 마스크 패턴을 제거하여 제2 도핑 영역(272)을 형성한다. 이어서, 에피층(120)의 타면 상에 제1 도핑 영역이 형성될 영역이 정의된 마스크 패턴을 형성하고 N형 불순물을 주입한 뒤, 마스크 패턴을 제거하여 제1 도핑 영역(271)을 형성한다. 제1 도핑 영역(271) 및 제2 도핑 영역(272)은 본 발명의 제2 실시예와 동일한 방법에 의해 형성될 수 있으므로, 여기서는 자세한 설명을 생략한다. 이와 같은 방법에 의해 본 실시예의 IGBT 소자에는 다이오드가 내장되게 되어 이미터(123) 및 콜렉터 전극(181)이 별도의 다이오드로 연결될 필요가 없다.
상술한 바와 같이, 본 발명의 실시예들에 따라 제조된 IGBT는 기판(110)을 모두 제거하고 기판(110) 상에 형성된 에피층(120)만을 사용하므로 IGBT 소자의 박막화의 구현이 용이하다. 따라서, 두꺼운 기판(110)으로 인해 전자의 흐름이 억제되어 속도가 지연되는 현상을 개선할 수 있다. 또한, 기판(110)을 제거하는 과정에서 정밀하게 두께 조절이 가능하므로 두께의 불균일에 의해 초래되는 내압 특성 및 소자 특성의 변동을 최소화할 수 있다. 뿐만 아니라, 다이오드를 내장할 수 있어 별도의 다이오드를 연결할 필요가 없다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 에피층
121: 바디 영역 122: 소오스 영역
125: 버퍼층 130: 게이트 패턴
140: 절연막 151: 제1 배선
160: 패시베이션층 181: 콜렉터 전극
191: 배리어층 271: 제1 도핑 영역
272: 제2 도핑 영역

Claims (10)

  1. 기판, 상기 기판 상에 형성된 제1 도전형의 에피층, 상기 에피층의 일면에 형성된 게이트 전극, 상기 게이트 전극의 양측에 형성된 제2 도전형의 바디 영역, 및 상기 바디 영역 내에 형성된 제1 도전형의 소오스 영역을 포함하는 구조체를 제공하고,
    상기 기판의 일부를 백그라인딩을 이용하여 제거하고,
    상기 기판의 나머지를 상기 에피층의 타면이 노출되도록 식각을 이용하여 제거하는 것을 포함하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 에피층의 타면 내에 제1 도전형의 제1 도핑 영역 및 제2 도전형의 제2 도핑 영역을 형성하는 것을 더 포함하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 도핑 영역 및 상기 제2 도핑 영역을 형성하기 전에,
    상기 에피층 내에 상기 에피층보다 높은 도핑 농도를 갖는 제1 도전형의 버퍼층을 형성하는 것을 더 포함하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 에피층 내의 상기 바디 영역의 하부에, 상기 에피층보다 높은 도핑 농도를 갖는 제1 도전형의 배리어층을 형성하는 것을 더 포함하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 바디 영역 내에, 제2 도전형의 이미터 영역을 형성하는 것을 더 포함하고,
    상기 이미터 영역은 상기 소오스 영역과 동일한 전위에 전기적으로 연결되는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  6. 제1항에 있어서,
    상기 기판은 제1 도전형이고, 상기 에피층보다 도핑 농도가 높은 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    상기 기판은 제2 도전형인 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  8. 제1항에 있어서,
    상기 구조체를 제공하는 것은,
    상기 바디 영역 및 소스 영역을 관통하여 상기 에피층의 내부까지 연장된 복수개의 트렌치를 형성하고,
    상기 트렌치의 내측벽에 게이트 절연막을 형성하고,
    상기 트렌치의 내부에 게이트 전극을 형성하는 것을 포함하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  9. 기판 상에 에피택셜 성장으로 제1 도전형의 에피층을 형성하고,
    상기 에피층의 일면 내에 제2 도전형의 바디 영역을 형성하고,
    상기 바디 영역 내에 제1 도전형의 소오스 영역과 제2 도전형의 이미터 영역을 형성하고,
    상기 에피층의 일면 상에 게이트 전극을 형성하고,
    상기 에피층의 타면이 노출되도록 상기 기판을 제거하고,
    상기 에피층의 타면 내에 제1 도전형의 제1 도핑 영역 및 제2 도전형의 제2 도핑 영역을 형성하는 것을 포함하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
  10. 제16항에 있어서,
    상기 기판을 제거하는 것은,
    상기 기판의 일부를 제거한 후에,
    식각을 이용하여 상기 기판의 나머지를 제거하는 것을 포함하는 절연 게이트 바이폴라 트랜지스터의 제조 방법.
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