JP2006140250A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 より高いドレイン・ソース間逆方向耐圧を確保できるＤＴＭＯＳ型の半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 第１導電型の半導体層と、前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー層と、前記第１の半導体ピラー層に隣接して設けられた第２導電型の第２の半導体ピラー層と、前記半導体層と前記第２の半導体ピラー層との間に設けられ前記半導体層よりも不純物濃度が小なる第１導電型の半導体領域と、前記第２の半導体ピラー層の上に設けられた第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に設けられた第１導電型の半導体ソース領域と、前記半導体ソース領域と前記第１の半導体ピラー層との間の前記半導体ベース層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、を備えたことを特徴とする半導体装置を提供する。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特に電力用ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）型の構造を有する半導体装置及びその製造方法に関する。
パワーＭＯＳＦＥＴは、例えば、リチウムイオン電池の充放電用回路などにおけるスイッチング素子として需要が急速に伸びている。パワー用途においては高い耐圧が要求され、さらに、電力損失を抑制するためにはオン抵抗を下げる必要がある。特に、電池駆動型の携帯機器などにパワーＭＯＳＦＥＴを搭載する場合には、そのオン抵抗を下げることにより回路の消費電力を低下することが急務の課題である。
しかし、従来のプレーナ構造の電力用ＭＯＳＦＥＴにおいては、オン抵抗を下げると素子耐圧も低下して、両特性を同時に満足させる事は困難であった。この問題を解決すべく、いわゆる「スーパージャンクション構造」が開発された。
一般的な縦型スーパージャンクションＭＯＳＦＥＴは、ｎ＋型基板上に形成されたｎ＋型ドレイン層、その上にエピタキシャル成長されたｎ−型べース層、ｐ型ベース領域、ｎ＋型ソース領域、ゲート絶縁膜、ゲート電極、ソース電極およびドレイン電極などから構成される。そして、ｎ−型ベース層内でｎ型ピラー層とｐ型ピラー層が交互に繰り返された領域を有する。繰り返し方向のキャリア積分量を所定値以下でかつほぼ同一とすれば、これら低濃度層間に印加された逆バイアスにより、これら低濃度層はほぼ完全に空乏化される。その結果として、ｎ型ピラー層が主たる電流経路となり、オン抵抗を下げることができる。
しかし、この構造を実現するための製造プロセスは、シリコンのエピタキシャル成長とパターニングとイオン注入を複数回繰り返す必要があり、極めて複雑な工程となる。このため、設計通りの微細構造・不純物プロファイルを実現することが困難であり、また量産性も不十分である。
この要求に対して、本発明者らは、ＤＴ（Deep Trench）型のパワーＭＯＳＦＥＴ（以下、「ＤＴＭＯＳ」と略す）を開発した（例えば、特許文献１）。このＤＴＭＯＳの構造をその製造プロセスに沿って説明すると、以下の如くである。
まず、ｎ＋型シリコン基板の上のエピタキシャル成長されたｎ−層の表面から深さ約１０〜６０マイクロメータのトレンチを形成する。このトレンチの側壁から、拡散係数の異なるｐ型不純物（例えばホウ素）及びｎ型不純物（例えばヒ素）のイオン注入を行い、その後熱拡散工程を行う。ｎ型不純物よりも拡散係数が大きいｐ型不純物を用いることにより、トレンチから離れてｐ型ピラー層、トレンチの近くにｎ型ピラー層が形成される。
その後、トレンチ内壁に絶縁膜が形成され、トレンチ内は充填材により埋められる。そして、ｐ型ベース領域、ｎ＋型ソース領域、絶縁ゲート、ソース電極が形成されＤＴＭＯＳが完成する。このような構造とすると、低オン抵抗と高耐圧が可能となる。
しかしながら、このような構造においては、素子耐圧が局部的な電界集中により低下する場合があり得る。すなわち、ｎ型ピラー層は、比較的低濃度のｐ型ベース領域に接しているため、空乏層はｎ型ピラー層及びｐ型ベース領域の両方に広がる。ところが、低濃度のｐ型ピラー層は、高濃度のｎ＋型ドレイン層に接しているので、この部分の空乏層はｐ型ピラー層内部にしか広がらない。つまり、ｐ型ピラー層とｎ＋型ドレイン層とが接しているｐ型ピラー層の下部の接合部分のほうが電界強度が高くなり、ここで素子全体の耐圧を低下させる場合がある。
特開２００２−１７０９５５号公報
本発明は、より高いドレイン・ソース間逆方向耐圧を確保できるＤＴＭＯＳ型の半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明の一態様によれば、
第１導電型の半導体層と、
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー層と、
前記第１の半導体ピラー層に隣接して設けられた第２導電型の第２の半導体ピラー層と、
前記半導体層と前記第２の半導体ピラー層との間に設けられ前記半導体層よりも不純物濃度が小なる第１導電型の半導体領域と、
前記第２の半導体ピラー層の上に設けられた第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に設けられた第１導電型の半導体ソース領域と、
前記半導体ソース領域と前記第１の半導体ピラー層との間の前記半導体ベース層の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
を備えたことを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、
第１導電型の半導体層と、
前記半導体層の主面上に設けられた半導体構造体と、
を備え、
前記半導体構造体は、
前記半導体層に至るトレンチと、
前記トレンチの内壁面に設けられた絶縁膜と、
前記絶縁膜に囲まれた前記トレンチ内部空間を充填する充填材と、
前記トレンチに隣接して設けられた第１導電型の第１の半導体ピラー層と、
前記第１の半導体ピラー層に隣接して設けられた第２導電型の第２の半導体ピラー層と、
前記半導体層と前記第２の半導体ピラー層との間に設けられ前記半導体層よりも不純物濃度が小なる第１導電型の半導体領域と、
前記第２の半導体ピラー層の上に設けられた第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に設けられた第１導電型の半導体ソース領域と、
前記半導体ソース領域と前記第１の半導体ピラー層との間の前記半導体ベース層の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
を有することを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、
第１導電型の第１の半導体層の上に前記第１の半導体層よりも不純物濃度が小なる第１導電型の第２の半導体層が形成された積層体の前記第２の半導体層の表面から前記第１の半導体層に達するトレンチを形成する工程と、
第２導電型不純物のイオンビームが前記トレンチの側壁面に対してなす注入角度が第１導電型不純物のイオンビームの注入角度より大きくなるように前記２導電型不純物のイオンビーム及び前記第１導電型不純物のイオンビームを前記トレンチの前記側壁面に入射させる工程と、
前記第１導電型不純物と前記第２導電型不純物とをそれぞれ拡散させて、前記トレンチに隣接して設けられた第１導電型ピラー層と、前記第１導電型ピラー層に隣接し前記トレンチから離れて設けられた第２導電型ピラー層と、前記第１の半導体層と前記第２導電型ピラー層との間に残された第１導電型の半導体領域と、を形成する工程と、
前記トレンチの内部を充填材により充填する工程と、
前記第２導電型ピラー層の上部表面に選択的に第２導電型のベース領域を形成する工程と、
前記ベース領域の上部表面に選択的に設けられた第１導電型のソース領域と、前記ソース領域と前記第１導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法が提供される。
より高いドレイン・ソース間逆方向耐圧を確保できるＤＴＭＯＳ型の半導体装置およびその製造方法を提供できる。
以下、図面を参照しつつ本発明の実施の形態について説明する。
図１は、本発明の実施の形態にかかる半導体装置の模式断面図である。
本実施形態の半導体装置は、ｎ型シリコン基板１１の上に形成されたＤＴＭＯＳ型の構造を有する。そして、本実施形態においては、ｐ型ピラー層１６とｎ型シリコン基板１１との間にｎ−型領域２０が設けられている。
すなわち、ｎ型シリコン基板１１の上に埋め込み層１８が設けられている。埋め込み層１８の周囲には酸化膜１７が形成され、その両側にｎ型ピラー層１５とｐ型ピラー層１６がこの順に配置されている。ｎ型ピラー層１５は、ｎ型シリコン基板１１の上に接して形成されているが、ｐ型ピラー層１６と基板１１との間にはｎ−型領域が設けられている。
ｐ型ピラー層１６の上には、ｐ型ベース領域２１がプレーナ状に形成されている。そして、ｐ型ベース領域２１の表面には、ｎ型ソース領域２２がプレーナ状に形成されている。このソース領域２２からｎ型ピラー層１５の表面に亘ってゲート絶縁膜２３が設けられ、その上にゲート電極２４が設けられている。また、ｎ型ソース領域２２にはソース電極２６が接続されている。ゲート電極２４とソース電極２６との間には、絶縁膜２５が設けられている。一方、シリコン基板１１の裏面にはドレイン電極１０が形成されている。
それぞれの不純物濃度について説明すると、例えば、ｎ型シリコン基板１１は、１×１０１８ｃｍ−３以上、ｎ型ピラー層１５は、２×１０１４〜８×１０１５ｃｍ−３以上、ｐ型ピラー層１６は、３×１０１５〜１．８×１０１６ｃｍ−３、ｎ−型領域は、２×１０１３〜５×１０１４ｃｍ−３、ｐ型ベース領域２１は、５×１０１６〜５×１０１７ｃｍ−３、ｎ型ソース領域２２は、５×１０１９〜２×１０２０ｃｍ−３とすることができる。
また、ｎ型ピラー層１５の深さは５０〜６０マイクロメータ、ｐ型ピラー層１６の深さは４０〜５０マイクロメータ、ｎ−型領域２０の厚みＴは、５〜１０マイクロメータ程度とすることができる。
ゲート電極２４に所定のゲート電圧を印加すると、その直下のｐ型ベース領域２１の表面付近にチャネルが形成され、ｎ型ソース領域２２と隣接するｎ型ピラー層１５とが導通する。そして、ソース電極２６とドレイン電極１０間がオン状態とされる。つまり、各ｎ型ピラー層１５において、それぞれのＭＯＳＦＥＴの電流経路が形成される。ｎ型ピラー層１５の不純物濃度を高くすることにより、オン抵抗（Ｒｏｎ）を下げることができる。
また、ｎ型ピラー層１５とｐ型ピラー層１６に逆バイアスを印加することより、これらピラー層１５、１６が空乏化し、高い耐圧が得られる。
そしてさらに、本実施形態においては、比較的高濃度のｎ型基板１１と低濃度のｐ型ピラー層１６との間にｎ−型領域２０を設けることにより、空乏層がｐ型ピラー層１６及びｎ−型領域２０に広がって電界が緩和される。この結果、さらなる高耐圧化が可能となる。
つまり、ｎ型ピラー層１５とｐ型ピラー層１６との間のｐ−ｎ接合に逆方向電圧が印加される場合、その周囲の部分との間に形成されているｐ−ｎ接合にも逆方向電圧が印加されることとなる。従って、これらｐ−ｎ接合のすべてにおいて耐圧を高くすることが必要である。
ここで、ｎ型ピラー層１５はｐ型ベース領域２１とも接しており、これらの間にｐ−ｎ接合が形成されている。そして、ｎ型ピラー層１５とｐ型ベース領域２１はいずれも不純物濃度が比較的低いので、これらの間に逆バイアスが印加された時に、ｎ型ピラー層１５とｐ型ベース領域の両方に空乏層が広がり、電界強度の上昇は抑制される。
ところが、前述したような比較例のＤＴＭＯＳの場合には、低濃度のｐ型ピラー層が高濃度のｎ＋型ドレイン層に接しているので、この部分の空乏層はｐ型ピラー層内部にしか広がらない。つまり、ｐ型ピラー層とｎ＋型ドレイン層とが接しているｐ型ピラー層の下部の接合部分のほうが電界強度が高くなり、ここで素子全体の耐圧を低下させる場合がある。
これに対して、本実施形態によれば、比較的高濃度のｎ型基板１１と低濃度のｐ型ピラー層１６との間にｎ−型領域２０を設けることにより、空乏層がｐ型ピラー層１６及びｎ−型領域２０の両方に広がって電界が緩和される。この結果、ｐ型ピラー層１６の下部での耐圧も向上し、半導体装置全体としての耐圧が改善される。
例えば、ｎ−型領域２０を設けないＤＴＭＯＳの耐圧が７２０ボルトである場合、本実施形態において、不純物濃度が６×１０１３ｃｍ−３で厚みＴが５マイクロメータのｎ−型領域２０を設けることによわり、ＤＴＭＯＳの耐圧を７４０ボルト程度まで向上させることができる。
図２は、本実施形態のＤＴＭＯＳの単位構造が横方向に繰り返し配列された半導体装置の一部を表す切断斜視図である。
このようなＤＴＭＯＳ型の半導体装置においては、ｎ型ピラー層１５のキャリア積分量に対して、ｐ型ピラー層１６のキャリア積分量を５〜７パーセント程度大きくすると、ターンオフ時間が精度良く制御できる点で好ましい。また、キャリア積分量を所定の範囲内に設定することにより、ｎ型ピラー層１５とｐ型ピラー層１６とをほぼ完全に空乏化できる。
次に、本実施形態の半導体装置の製造方法について説明する。
図３乃至図１０は、本実施形態の半導体装置の製造方法の一部を表す工程断面図である。 まず、図３に表したように、ｎ＋型シリコン基板１１上に、ｎ−型層１２をエピタキシャル成長する。次いで、ｎ−型層１２の表面に熱酸化膜を形成し、さらにＣＶＤ（Chemical Vapor Deposition）法により薄膜を堆積することにより、マスク１３を形成する。
次に、図４に表したように、マスク１３に所定のパターニングおよびエッチングを施し、開口Ｈを形成する。
そして、図５に表したように、マスク１３に設けられた開口Ｈを通して、異方性エッチングにより、ｎ＋型シリコン基板１１に達するトレンチ１４を形成する。この異方性エッチングは、ＩＣＰ（Inductively Coupled Plasma）や、マグネトロンＲＩＥ（Reactive Ion Etching）のように、異方性が高く且つ高いエッチング速度が得られる方法により行うとよい。これは、深い溝トレンチ１４を形成するに際して、プロセス時間を大幅に短縮できるからである。
次に、ｎ型不純物とｐ型不純物をイオン注入する。この場合、２種類の不純物の組み合わせは、ｎチャネル型の場合は、両者の拡散係数を比較してｐ型不純物が大きくなる組み合わせとする。例えば、ｎ型不純物としてヒ素（Ａｓ）を用い、ｐ型不純物としてホウ素（Ｂ）を用いることができる。
図６は、ｐ型不純物をイオン注入する工程を表す模式図である。
すなわち、ｐ型不純物として、例えばホウ素５５をトレンチ１４の側壁面にイオン注入する。この時、トレンチ１４の内部側壁面に対してイオンビームを傾斜させて入射させる。すなわち、トレンチ１４がウェーハ主面に対して略垂直に形成されている場合には、ウェーハに垂直な法線に対して、イオンビーム５０、５１を角度θだけ傾斜させて入射させる。この角度θは、後の熱拡散工程の後に、ｎ−型領域２０が所定の厚みで残るように決定する。なお、図６においては、トレンチ１４の左側の側壁面にホウ素を注入するためのイオンビーム５１を例示したが、トレンチ１４の右側側壁面にもイオン注入するには、ウェーハ自転式あるいは公転式のステージなどを用いウェーハを適宜回転すればよい。
図７は、ｎ型不純物のイオン注入工程を表す模式図である。
この工程においては、ｎ型不純物（例えばヒ素）をｎ＋型シリコン基板１１のトレンチ側壁まで注入することが必要である。このため、イオン注入角度φをｐ型不純物注入より小さくする必要がある（θ>φ）。ｎ型不純物イオン注入工程の一例をあげると、トレンチ１４の深さが６０マイクロメータ、ｎ−層１２の厚みが５６マイクロメータ、ウェーハ法線に対するイオン注入角度φが５度の場合、マスク１３の開口Ｈの幅は約５マイクロメータ以上必要である。
この工程には、いわゆる回転イオン注入法を用い、イオン注入の条件としては、例えば、ホウ素については、加速エネルギー６０ｋｅＶ、ドーズ量６．７×１０１３ｃｍ−２とし、ヒ素については、加速エネルギー４０ｋｅＶ、ドーズ量３．１×１０１３ｃｍ−２とすることができる。もちろん、イオン注入条件はこれに限定されない。この後、マスク１３をすべてエッチングにより除去し、新たに薄い熱酸化膜（図示せず）を形成する。
次に、図８に表したように、ｐ型及びｎ型不純物を拡散・活性化させてｎ型ピラー層１５及びｐ型ピラー層１６を形成す。例えば、１１５０℃で４０時間以上の熱拡散により、ｐ型およびｎ型不純物の同時拡散を行うことができる。この際、ｐ型不純物としてホウ素、ｎ型不純物としてヒ素を用いると、ホウ素の拡散係数はヒ素より十分大きいことから、トレンチ１４の内壁表面側にはｎ型ピラー層１５が形成され、トレンチ１４から遠い領域にはホウ素がより深遠く拡散しｐ型ピラー層１６が形成される。なお、隣接するトレンチ１４の間の中央付近の領域では、両側からのホウ素の拡散が寄与してｐ型ピラー層１６が形成される。
この時、図６及び図７に関して前述したように、ｐ型不純物のイオン注入角度θをｎ型不純物のイオン注入角度φよりも大きくすることにより、ｐ型ピラー層１６とｎ＋型シリコン基板１１との間にｐ型不純物が導入されない領域が残留する。この領域がｎ−型領域２０となる。
次に、図９に表したように、トレンチ１４を埋め込む。すなわち、トレンチ１４の内壁面に絶縁膜（例えば熱酸化膜）１７を形成し、さらに気相成長法などにより酸化シリコン、窒化シリコン、ポリシリコンおよびアモルファスシリコンなどの充填材を堆積することによりトレンチ１４を埋め込む。しかる後に、化学機械研磨（ＣＭＰ）法やエッチングなどによりウェーハ表面を平坦化させる。
また、この工程において、トレンチ１４の内壁に窒化シリコンや酸化シリコンなどの薄膜を形成した後に、トレンチ内に充填材を埋めこんでも良い。この際に、充填材として、粒子状あるいは多孔質状などの材料を用いると、トレンチ周囲の半導体部分との材料の違いに起因する熱応力による歪みを緩和させることができる。
次に、図１０に表したように、ｐ型ベース領域２１を形成する。例えば、ウェーハ表面に図示しないマスクを形成し、このマスクの開口からｐ型不純物をプレーナ状に拡散させることによりｐ型ベース領域２１を形成することができる。この後、ゲート絶縁膜２３、ｎ＋ソース領域２１などを形成し、さらにゲート電極２４、層間絶縁膜２５、ソース電極２６、ドレイン電極１０などを形成することにより、本実施形態のＤＴＭＯＳの要部が完成する。
以上説明したように、本実施形態の製造方法によれば、深い溝状のトレンチ１４にイオン注入法により傾斜した角度でイオン注入をおこない、ｐ型ピラー層１６およびｎ型ピラー層１５を形成することができる。これは、ｎ−層のエピタキシャル成長とｐ型不純物イオン注入工程とを複数回繰り返してスーパージャンクション構造を形成する工程と比べて、大幅に簡素化された製造方法である。
これに加えて、ｎ−型領域２０とｐ型ピラー層１６との接合がイオン注入によって形成されているために、パワー素子の特性を左右する耐圧を極めて精度良く制御できる。仮に、トレンチからのイオン注入によらないで、エピタキシャル成長とイオン注入とを複数回繰り返す従来の製造方法を用いたとすると、エピタキシャル工程と熱拡散工程ごとにｐ−ｎ接合の位置と濃度が変動するために、ｎ−型領域２０とｐ型ピラー層１６とのｐ−ｎ接合位置を精度良く制御することは困難である。この結果、耐圧が低下したり、ばらつきを生じやすい。本実施形態によれば、確実且つ容易にｎ−型領域２０を形成できる。
またさらに、本実施形態によれば、イオン注入法によってｐ型ピラー層１６及びｎ型ピラー層１５を形成するため、それらの濃度を精度良く制御することができ、ターンオフタイム（ピラー層の濃度ばらつきに大きく依存する）が優れ、オン抵抗も低い半導体装置を再現性よく製造できる。
図１１は、本実施形態の変形例の半導体装置の一部断面を示す模式図である。同図については、図１乃至図１０に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
本変型例においては、ｐ型ピラー層１６の中央付近に、絶縁膜１７及び充填物１８が埋めこまれたトレンチが設けられている。このＤＴＭＯＳを製造する場合には、ｐ型不純物よりもｎ型不純物のほうが拡散係数が高くなるように、それぞれの不純物を決定すればよい。すなわち、図５に関して前述したようにｎ−層１２に深いトレンチ１４を形成した後に、入射角度を傾斜させたイオン注入法により、トレンチ１４の内壁面からｐ型及びｎ型不純物を導入する。この時、拡散係数が高いｎ型不純物と拡散係数が低いｐ型不純物とを導入して熱処理を施すことにより、図１１に表したように、トレンチから遠方にｎ型ピラー層１５を形成し、トレンチの近傍にｐ型ピラー層１６を形成できる。
この場合にも、ｐ型ピラー層１６がｎ＋型シリコン基板１１と直接ｐ−ｎ接合を形成しないように、ｎ−型領域２０を設けるべくｐ型不純物のイオン注入角度（図６の角度θ）をｎ型不純物のイオン注入角度（図７の角度φ）よりも大きく設定する。このようにすれば、低オン抵抗特性を有しつつ、耐圧特性が大幅に改善されたＤＴＭＯＳが得られる。
以上、図１乃至図１１に表した構造において、各要素の導電型を逆にしてもよい。
すなわち、図１乃至図１０に表した構造において、シリコン基板１１をｐ＋型とし、ＭＯＳＦＥＴはｐチャネルとなるので、トレンチ近傍はｐ型ピラー層とし、トレンチから離れてｎ型ピラー層を設け、その上方にｎ型ベース領域、ｐ＋型ソース領域を設けてもよい。そして、この場合、トレンチから離れて設けられたｎ型ピラー層とｐ＋型シリコン基板１１との間に、ｐ−型領域を設ける。このようにすれば、ｎ型ピラー層の下において電界が緩和されるので、ＤＴＭＯＳの耐圧を同様に改善できる。なお、この場合には、ｐ型不純物よりもｎ型不純物のほうが拡散係数が大きくなるようにそれぞれの不純物を選択すればよい。
同様に、図１１に表した変型例においても、各要素の導電型を逆にすることができる。すなわち、シリコン基板はｐ＋型とする。ＭＯＳＦＥＴはｐチャネルとなるので、トレンチ近傍はｎ型ピラー層とし、その上方にｎ型ベース領域、ｐ＋型ソース領域を設け、トレンチから離れてｐ型ピラー層を設ければよい。この場合には、ｐ型不純物としては拡散係数の高い例えばホウ素を、ｎ型不純物としてはヒ素を使うことができる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
例えば、以上説明した半導体装置の各要素の材料、導電型、キャリア濃度、不純物、厚み、配置関係、製造方法の各工程における方法や条件などに関して当業者が適宜設計変更を加えたものも、本発明の特徴を有する限りにおいて本発明の範囲に包含される。
その他、上述した半導体装置とその製造方法の構成については、当業者が公知の範囲から適宜選択したものも、本発明の要旨を含む限り本発明の範囲に包含される。
本発明の実施の形態にかかる半導体装置の模式断面図である。 本実施形態のＤＴＭＯＳの単位構造が横方向に繰り返し配列された半導体装置の一部を表す切断斜視図である。 本実施形態の半導体装置の製造方法の一部を表す工程断面図である。 本実施形態の半導体装置の製造方法の一部を表す工程断面図である。 本実施形態の半導体装置の製造方法の一部を表す工程断面図である。 本実施形態の半導体装置の製造方法の一部を表す工程断面図である。 本実施形態の半導体装置の製造方法の一部を表す工程断面図である。 本実施形態の半導体装置の製造方法の一部を表す工程断面図である。 本実施形態の半導体装置の製造方法の一部を表す工程断面図である。 本実施形態の半導体装置の製造方法の一部を表す工程断面図である。 本実施形態の変形例の半導体装置の一部断面を示す模式図である。
符号の説明
１０ ドレイン電極
１１ ｎ＋型シリコン基板
１２ ｎ−型層
１３ マスク材
１４ トレンチ
１５ ｎ型ピラー層
１６ ｐ型ピラー層
１７ 絶縁膜
１８ 充填材
２０ ｎ−型領域
２１ ｐ型ベース領域
２２ ｎ+型ソース領域
２３ ゲート絶縁膜
２４ ゲート電極
２５ 層間絶縁膜
２６ ソース電極
５０ イオンビーム１
５１ イオンビーム２
５２ イオンビーム
５５ ｐ型不純物
５６ ｎ型不純物

Claims (5)

  1. 第１導電型の半導体層と、
    前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー層と、
    前記第１の半導体ピラー層に隣接して設けられた第２導電型の第２の半導体ピラー層と、
    前記半導体層と前記第２の半導体ピラー層との間に設けられ前記半導体層よりも不純物濃度が小なる第１導電型の半導体領域と、
    前記第２の半導体ピラー層の上に設けられた第２導電型の半導体ベース層と、
    前記半導体ベース層の表面に選択的に設けられた第１導電型の半導体ソース領域と、
    前記半導体ソース領域と前記第１の半導体ピラー層との間の前記半導体ベース層の上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたゲート電極と、
    を備えたことを特徴とする半導体装置。
  2. 第１導電型の半導体層と、
    前記半導体層の主面上に設けられた半導体構造体と、
    を備え、
    前記半導体構造体は、
    前記半導体層に至るトレンチと、
    前記トレンチの内壁面に設けられた絶縁膜と、
    前記絶縁膜に囲まれた前記トレンチ内部空間を充填する充填材と、
    前記トレンチに隣接して設けられた第１導電型の第１の半導体ピラー層と、
    前記第１の半導体ピラー層に隣接して設けられた第２導電型の第２の半導体ピラー層と、
    前記半導体層と前記第２の半導体ピラー層との間に設けられ前記半導体層よりも不純物濃度が小なる第１導電型の半導体領域と、
    前記第２の半導体ピラー層の上に設けられた第２導電型の半導体ベース層と、
    前記半導体ベース層の表面に選択的に設けられた第１導電型の半導体ソース領域と、
    前記半導体ソース領域と前記第１の半導体ピラー層との間の前記半導体ベース層の上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたゲート電極と、
    を有することを特徴とする半導体装置。
  3. 前記第２の半導体ピラー層の導電型を決定している不純物の拡散係数は、前記第１の半導体ピラー層の導電型を決定している不純物の拡散係数よりも大なることを特徴とする請求項１または２に記載の半導体装置。
  4. 第１導電型の第１の半導体層の上に前記第１の半導体層よりも不純物濃度が小なる第１導電型の第２の半導体層が形成された積層体の前記第２の半導体層の表面から前記第１の半導体層に達するトレンチを形成する工程と、
    第２導電型不純物のイオンビームが前記トレンチの側壁面に対してなす注入角度が第１導電型不純物のイオンビームの注入角度より大きくなるように前記２導電型不純物のイオンビーム及び前記第１導電型不純物のイオンビームを前記トレンチの前記側壁面に入射させる工程と、
    前記第１導電型不純物と前記第２導電型不純物とをそれぞれ拡散させて、前記トレンチに隣接して設けられた第１導電型ピラー層と、前記第１導電型ピラー層に隣接し前記トレンチから離れて設けられた第２導電型ピラー層と、前記第１の半導体層と前記第２導電型ピラー層との間に残された第１導電型の半導体領域と、を形成する工程と、
    前記トレンチの内部を充填材により充填する工程と、
    前記第２導電型ピラー層の上部表面に選択的に第２導電型のベース領域を形成する工程と、
    前記ベース領域の上部表面に選択的に設けられた第１導電型のソース領域と、前記ソース領域と前記第１導電型ピラー層との間のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  5. 前記第２導電型不純物の拡散係数は、前記第１導電型不純物の拡散係数よりも大なることを特徴とする請求項４記載の半導体装置の製造方法。


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