JP2002016250A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2002016250A JP2002016250A JP2000195576A JP2000195576A JP2002016250A JP 2002016250 A JP2002016250 A JP 2002016250A JP 2000195576 A JP2000195576 A JP 2000195576A JP 2000195576 A JP2000195576 A JP 2000195576A JP 2002016250 A JP2002016250 A JP 2002016250A
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Abstract
(57)【要約】
【課題】 本発明は、ＭＯＳＦＥＴにおいてオン抵抗を
低減させると同時に、逆方向耐圧を向上をさせることを
目的とする。 【解決手段】 本発明の半導体装置は、半導体基板と、
その上に選択的に形成された第一導電型の半導体層と、
この半導体層に隣接した第二導電型の半導体層と、第二
導電型の半導体層の表面に形成された第二導電型の不純
物拡散領域と、この不純物拡散領域の表面に選択的に形
成された第一導電型の不純物拡散領域と、第一導電型の
不純物拡散領域と前記第一導電型の半導体層との間に位
置する、第二導電型の不純物拡散領域の表面領域にチャ
ネルを形成するよう、その表面領域上に設けられたゲー
ト電極とを有する。
低減させると同時に、逆方向耐圧を向上をさせることを
目的とする。 【解決手段】 本発明の半導体装置は、半導体基板と、
その上に選択的に形成された第一導電型の半導体層と、
この半導体層に隣接した第二導電型の半導体層と、第二
導電型の半導体層の表面に形成された第二導電型の不純
物拡散領域と、この不純物拡散領域の表面に選択的に形
成された第一導電型の不純物拡散領域と、第一導電型の
不純物拡散領域と前記第一導電型の半導体層との間に位
置する、第二導電型の不純物拡散領域の表面領域にチャ
ネルを形成するよう、その表面領域上に設けられたゲー
ト電極とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、大電力の制御に用
いられる半導体装置及びその製造方法に関し、特にプレ
ーナ型絶縁ゲート電界効果トランジスタ及びその製造方
法に関する。
いられる半導体装置及びその製造方法に関し、特にプレ
ーナ型絶縁ゲート電界効果トランジスタ及びその製造方
法に関する。
【０００２】
【従来の技術】図２５は、従来のプレーナ型絶縁ゲート
の電界効果トランジスタ（ＭＯＳＦＥＴ）の断面図であ
る。Ｎ＋シリコン基板１上には、Ｎ−型エピタキシャル
層２が形成されており、ＭＯＳＦＥＴのドレイン領域を
構成している。Ｎ−型エピタキシャル層２の表面には複
数のＰ型ベース拡散領域３ａ、３ｂが選択的に拡散形成
されており、Ｐ型ベース拡散領域３ａ、３ｂのそれぞれ
表面にはＮ＋型ソース拡散領域４ａ、４ｂが選択的に形
成されている。一方のＰ型ベース拡散領域３ａ及びＮ＋
型ソース拡散領域４ａから、Ｎ−型エピタキシャル層２
の表面領域を介して他方のＰ型ベース拡散領域３ｂ及び
Ｎ＋型ソース拡散領域４ｂに至る領域上には、ゲート酸
化膜５を介して、ポリシリコンからなるゲート電極６が
形成されている。また、Ｐ型ベース拡散領域３ａ、３ｂ
とＮ＋型ソース拡散領域４ａ，４ｂとに接続するようそ
の上には、ソース電極７が形成されている。さらに、Ｎ
＋型シリコン基板１は、Ｎ−型エピタキシャル層とは反
対側の表面上にドレイン電極８が形成されている。そし
て、ゲート電極６下に形成されているＰ型ベース拡散領
域３ａをチャネル領域とし、更にＮ＋型ソース拡散領域
４ａ及びＮ−型エピタキシャル層２とにより単位となる
ＭＯＳＦＥＴのセルを構成している。そして、ゲート電
極６にしきい値以上の正電圧が印加されると、チャネル
領域の表面に反転層が生じてＭＯＳＦＥＴがオン状態と
なり、オン電流は、ドレイン電極８よりＮ＋シリコン基
板１、Ｎ−型エピタキシャル層２、チャネル領域９内に
形成された反転層、Ｎ＋型ソース拡散領域４ａを通って
ソース電極７に流れる。
の電界効果トランジスタ（ＭＯＳＦＥＴ）の断面図であ
る。Ｎ＋シリコン基板１上には、Ｎ−型エピタキシャル
層２が形成されており、ＭＯＳＦＥＴのドレイン領域を
構成している。Ｎ−型エピタキシャル層２の表面には複
数のＰ型ベース拡散領域３ａ、３ｂが選択的に拡散形成
されており、Ｐ型ベース拡散領域３ａ、３ｂのそれぞれ
表面にはＮ＋型ソース拡散領域４ａ、４ｂが選択的に形
成されている。一方のＰ型ベース拡散領域３ａ及びＮ＋
型ソース拡散領域４ａから、Ｎ−型エピタキシャル層２
の表面領域を介して他方のＰ型ベース拡散領域３ｂ及び
Ｎ＋型ソース拡散領域４ｂに至る領域上には、ゲート酸
化膜５を介して、ポリシリコンからなるゲート電極６が
形成されている。また、Ｐ型ベース拡散領域３ａ、３ｂ
とＮ＋型ソース拡散領域４ａ，４ｂとに接続するようそ
の上には、ソース電極７が形成されている。さらに、Ｎ
＋型シリコン基板１は、Ｎ−型エピタキシャル層とは反
対側の表面上にドレイン電極８が形成されている。そし
て、ゲート電極６下に形成されているＰ型ベース拡散領
域３ａをチャネル領域とし、更にＮ＋型ソース拡散領域
４ａ及びＮ−型エピタキシャル層２とにより単位となる
ＭＯＳＦＥＴのセルを構成している。そして、ゲート電
極６にしきい値以上の正電圧が印加されると、チャネル
領域の表面に反転層が生じてＭＯＳＦＥＴがオン状態と
なり、オン電流は、ドレイン電極８よりＮ＋シリコン基
板１、Ｎ−型エピタキシャル層２、チャネル領域９内に
形成された反転層、Ｎ＋型ソース拡散領域４ａを通って
ソース電極７に流れる。
【０００３】このような構造のＭＯＳＦＥＴにおいて
は、大電流を扱うものなので、オン抵抗はなるべく小さ
いことが望ましい。ＭＯＳＦＥＴのオン動作時にはドレ
イン電極８からソース電極７に向かって電流経路が形成
されるが、そこで発生する抵抗成分は、大きく分けてＮ
−型エピタキシャル拡散領域２におけるエピタキシャル
部の抵抗（ＲEpi）、ジャンクション部の抵抗（ＲJFE
T）、チャネル領域におけるチャネル抵抗（Ｒch）によ
って構成される。そして、オン抵抗を低下させるために
は、エピタキシャル部の抵抗（ＲEpi）を下げることが
必要であるが、それは、Ｎ−型エピタキシャル層２の不
純物濃度を増加させることで単純に実現することができ
る。しかしながら、Ｎ−型エピタキシャル層２の不純物
濃度を増加させると、ＭＯＳＦＥＴのオフ状態でのＰ型
ベース拡散領域３ａ、３ｂの直下に形成される電界強度
の最大値が大きくなり、ソース・ドレイン間の逆方向耐
圧の低下を招いてしまうという問題が生じる。このた
め、電界強度の最大値がＮ−型エピタキシャル層２の電
界強度の最大値を越えないようにＮ−型エピタキシャル
層２の不純物濃度を抑制する必要がある。このようなこ
とから、図２５に示すＭＯＳＦＥＴでは、オン抵抗の低
減と安定したソース・ドレイン間の逆方向耐圧の双方を
得るのにも限界があった。
は、大電流を扱うものなので、オン抵抗はなるべく小さ
いことが望ましい。ＭＯＳＦＥＴのオン動作時にはドレ
イン電極８からソース電極７に向かって電流経路が形成
されるが、そこで発生する抵抗成分は、大きく分けてＮ
−型エピタキシャル拡散領域２におけるエピタキシャル
部の抵抗（ＲEpi）、ジャンクション部の抵抗（ＲJFE
T）、チャネル領域におけるチャネル抵抗（Ｒch）によ
って構成される。そして、オン抵抗を低下させるために
は、エピタキシャル部の抵抗（ＲEpi）を下げることが
必要であるが、それは、Ｎ−型エピタキシャル層２の不
純物濃度を増加させることで単純に実現することができ
る。しかしながら、Ｎ−型エピタキシャル層２の不純物
濃度を増加させると、ＭＯＳＦＥＴのオフ状態でのＰ型
ベース拡散領域３ａ、３ｂの直下に形成される電界強度
の最大値が大きくなり、ソース・ドレイン間の逆方向耐
圧の低下を招いてしまうという問題が生じる。このた
め、電界強度の最大値がＮ−型エピタキシャル層２の電
界強度の最大値を越えないようにＮ−型エピタキシャル
層２の不純物濃度を抑制する必要がある。このようなこ
とから、図２５に示すＭＯＳＦＥＴでは、オン抵抗の低
減と安定したソース・ドレイン間の逆方向耐圧の双方を
得るのにも限界があった。
【０００４】特開平９−１９１１０９号公報には、オン
抵抗を下げるためにＮ−型エピタキシャル層の不純物濃
度を増加させ、それによるソース・ドレイン間の逆方向
耐圧の低下を抑制するために、Ｎ−型エピタキシャル層
中にＰ型埋め込み層を形成するという技術が開示されて
いる。図２６は、そのような高耐圧ＭＯＳＦＥＴの構造
を示す断面図である。Ｎ＋シリコン基板１１上には、Ｎ
−型エピタキシャル層１２が形成され、Ｎ−型エピタキ
シャル層１２の表面には選択的に複数のＰ型ベース拡散
領域１３ａ、１３ｂが形成され、Ｐ型ベース拡散領域１
３ａ、１３ｂのそれぞれ表面には選択的にＮ＋型ソース
拡散領域１４ａ、１４ｂが形成されている。そして、一
方のＰ型ベース拡散領域１３ａ及びＮ＋型ソース拡散領
域１４ａからＮ−型エピタキシャル層１２の表面領域を
介して他方のＰ型ベース拡散領域１３ｂ及びＮ＋型ソー
ス拡散領域１４ｂに至る領域上には、ゲート酸化膜１５
を介してゲート電極１６が形成されている。Ｐ型ベース
拡散領域１３ａ、１３ｂとＮ＋型ソース拡散領域１４
ａ、１４ｂとに接続するようその上にはソース電極１７
が形成され、Ｎ＋型シリコン基板１の表面にドレイン電
極１８が形成されている。更に、Ｎ−型エピタキシャル
層１２中には、複数のＰ型埋め込み層１９ａ，１９ｂが
形成されている。Ｐ型埋め込み層１９ａ、１９ｂは、ど
こにも接続されておらず電気的に浮いた状態となってい
る。
抵抗を下げるためにＮ−型エピタキシャル層の不純物濃
度を増加させ、それによるソース・ドレイン間の逆方向
耐圧の低下を抑制するために、Ｎ−型エピタキシャル層
中にＰ型埋め込み層を形成するという技術が開示されて
いる。図２６は、そのような高耐圧ＭＯＳＦＥＴの構造
を示す断面図である。Ｎ＋シリコン基板１１上には、Ｎ
−型エピタキシャル層１２が形成され、Ｎ−型エピタキ
シャル層１２の表面には選択的に複数のＰ型ベース拡散
領域１３ａ、１３ｂが形成され、Ｐ型ベース拡散領域１
３ａ、１３ｂのそれぞれ表面には選択的にＮ＋型ソース
拡散領域１４ａ、１４ｂが形成されている。そして、一
方のＰ型ベース拡散領域１３ａ及びＮ＋型ソース拡散領
域１４ａからＮ−型エピタキシャル層１２の表面領域を
介して他方のＰ型ベース拡散領域１３ｂ及びＮ＋型ソー
ス拡散領域１４ｂに至る領域上には、ゲート酸化膜１５
を介してゲート電極１６が形成されている。Ｐ型ベース
拡散領域１３ａ、１３ｂとＮ＋型ソース拡散領域１４
ａ、１４ｂとに接続するようその上にはソース電極１７
が形成され、Ｎ＋型シリコン基板１の表面にドレイン電
極１８が形成されている。更に、Ｎ−型エピタキシャル
層１２中には、複数のＰ型埋め込み層１９ａ，１９ｂが
形成されている。Ｐ型埋め込み層１９ａ、１９ｂは、ど
こにも接続されておらず電気的に浮いた状態となってい
る。
【０００５】このような高耐圧ＭＯＳＦＥＴにおいて
は、オフ状態における逆方向の印加電圧が低い場合、図
１９のＭＯＳＦＥＴと同様にＰ型ベース拡散領域１３
ａ、１３ｂからドレイン電極１８に向かって上側のＮ−
型エピタキシャル層１２中に空乏層が広がり、Ｐ型ベー
ス拡散領域１３ａ、１３ｂとＮ−型エピタキシャル層１
２との間の界面近傍が電界強度の最大値になる。印加電
圧が特定の値に到達すると、Ｐ型ベース拡散領域１３
ａ、１３ｂ、Ｐ型埋め込み層１９ａ間の領域のＮ−型エ
ピタキシャル層１２が空乏化し、Ｐ型埋め込み層１９ａ
がパンチスルー状態となって電位が固定される。これに
より、Ｐ型ベース拡散領域１３ａ、１３ｂ側の電界の最
大値の上昇が抑制される。印加電圧が更に上昇すると、
空乏層はさらにＮ−型エピタキシャル層１２中をドレイ
ン電極１８側に向って広がるが、その空乏層がＰ型埋め
込み層１９ｂに到達すると、Ｐ型埋め込み層１９ａのパ
ンチスルー状態と同様に、Ｐ型埋め込み層１９ｂもパン
チスルー状態となり、電界の最大値の上昇が抑制され
る。
は、オフ状態における逆方向の印加電圧が低い場合、図
１９のＭＯＳＦＥＴと同様にＰ型ベース拡散領域１３
ａ、１３ｂからドレイン電極１８に向かって上側のＮ−
型エピタキシャル層１２中に空乏層が広がり、Ｐ型ベー
ス拡散領域１３ａ、１３ｂとＮ−型エピタキシャル層１
２との間の界面近傍が電界強度の最大値になる。印加電
圧が特定の値に到達すると、Ｐ型ベース拡散領域１３
ａ、１３ｂ、Ｐ型埋め込み層１９ａ間の領域のＮ−型エ
ピタキシャル層１２が空乏化し、Ｐ型埋め込み層１９ａ
がパンチスルー状態となって電位が固定される。これに
より、Ｐ型ベース拡散領域１３ａ、１３ｂ側の電界の最
大値の上昇が抑制される。印加電圧が更に上昇すると、
空乏層はさらにＮ−型エピタキシャル層１２中をドレイ
ン電極１８側に向って広がるが、その空乏層がＰ型埋め
込み層１９ｂに到達すると、Ｐ型埋め込み層１９ａのパ
ンチスルー状態と同様に、Ｐ型埋め込み層１９ｂもパン
チスルー状態となり、電界の最大値の上昇が抑制され
る。
【０００６】
【発明が解決しようとする課題】しかしながら、図２６
に示す半導体装置においても次のような問題があった。
Ｎ−型エピタキシャル層中に形成されたＰ型埋め込み層
１９ａ、１９ｂは、電気的に浮遊した状態であるため、
その電位がＭＯＳＦＥＴのスイッチングの際に変動す
る。逆耐圧状態からターンオン状態になった直後には、
Ｐ型埋め込み層１９ａ、１９ｂ中の正孔は失われている
ために空乏化により高い電位となる。この電位が保持さ
れている間は、Ｎ−型エピタキシャル層中に空乏層が伸
び、そのＮ−型エピタキシャル層の抵抗が増大する。そ
して、Ｐ型埋め込み層１９ａ、１９ｂにおける電位の保
持時間が長いため、高速なスイッチングができなかっ
た。また、Ｐ型埋め込み層１９ａ、１９ｂを形成するた
めには、導電型を決めるための不純物を切り替えなが
ら、Ｎ−型エピタキシャル層１２とＰ型埋め込み層１９
ａ、１９ｂとを繰り返し成長させる必要があり、工程が
複雑になるとともに、Ｎ−型エピタキシャル層１２の不
純物濃度が不均一になる可能性がある。そのため安定し
た逆方向耐圧を得ることができない。本発明は上記問題
点に鑑みてなされたもので、その目的は、ＭＯＳＦＥＴ
におけるオン抵抗を低減させ、同時に、ソース・ドレイ
ン間に逆方向のバイアスが印加された時の逆方向耐圧を
向上をさせることの出来る半導体装置及びその製造方法
を提供するものである。
に示す半導体装置においても次のような問題があった。
Ｎ−型エピタキシャル層中に形成されたＰ型埋め込み層
１９ａ、１９ｂは、電気的に浮遊した状態であるため、
その電位がＭＯＳＦＥＴのスイッチングの際に変動す
る。逆耐圧状態からターンオン状態になった直後には、
Ｐ型埋め込み層１９ａ、１９ｂ中の正孔は失われている
ために空乏化により高い電位となる。この電位が保持さ
れている間は、Ｎ−型エピタキシャル層中に空乏層が伸
び、そのＮ−型エピタキシャル層の抵抗が増大する。そ
して、Ｐ型埋め込み層１９ａ、１９ｂにおける電位の保
持時間が長いため、高速なスイッチングができなかっ
た。また、Ｐ型埋め込み層１９ａ、１９ｂを形成するた
めには、導電型を決めるための不純物を切り替えなが
ら、Ｎ−型エピタキシャル層１２とＰ型埋め込み層１９
ａ、１９ｂとを繰り返し成長させる必要があり、工程が
複雑になるとともに、Ｎ−型エピタキシャル層１２の不
純物濃度が不均一になる可能性がある。そのため安定し
た逆方向耐圧を得ることができない。本発明は上記問題
点に鑑みてなされたもので、その目的は、ＭＯＳＦＥＴ
におけるオン抵抗を低減させ、同時に、ソース・ドレイ
ン間に逆方向のバイアスが印加された時の逆方向耐圧を
向上をさせることの出来る半導体装置及びその製造方法
を提供するものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、第一導電型の半導体基板
と、前記半導体基板上に選択的に形成され、前記半導体
基板よりも低不純物濃度の第一導電型の半導体層と、前
記第一導電型の半導体層に隣接して配置され、前記第一
導電型の半導体層とほぼ同一の不純物濃度であり、その
中央部分に溝領域を有する第二導電型の半導体層と、少
なくとも前記第二導電型の半導体層の表面を含む領域に
形成された第二導電型の不純物領域と、前記第二導電型
の不純物拡散領域の表面に選択的に形成された第一導電
型の不純物領域と、前記第一導電型の不純物領域と前記
第一導電型の半導体層との間に位置する、前記第二導電
型の不純物領域の表面領域にチャネルを形成するよう、
その表面領域上に絶縁膜を介して設けられたゲート電極
とを有することを特徴とする。この発明によれば、第一
導電型の半導体層の不純物濃度を従来構造に比べて高く
でき、それによりオン抵抗を低減することができる。ま
た、ソース・ドレイン間に逆方向のバイアスが印加され
た時には、第一導電型の半導体層及び隣接する第二導電
型の半導体層を完全に空乏化させることができ、耐圧が
向上する。
に、本発明の半導体装置は、第一導電型の半導体基板
と、前記半導体基板上に選択的に形成され、前記半導体
基板よりも低不純物濃度の第一導電型の半導体層と、前
記第一導電型の半導体層に隣接して配置され、前記第一
導電型の半導体層とほぼ同一の不純物濃度であり、その
中央部分に溝領域を有する第二導電型の半導体層と、少
なくとも前記第二導電型の半導体層の表面を含む領域に
形成された第二導電型の不純物領域と、前記第二導電型
の不純物拡散領域の表面に選択的に形成された第一導電
型の不純物領域と、前記第一導電型の不純物領域と前記
第一導電型の半導体層との間に位置する、前記第二導電
型の不純物領域の表面領域にチャネルを形成するよう、
その表面領域上に絶縁膜を介して設けられたゲート電極
とを有することを特徴とする。この発明によれば、第一
導電型の半導体層の不純物濃度を従来構造に比べて高く
でき、それによりオン抵抗を低減することができる。ま
た、ソース・ドレイン間に逆方向のバイアスが印加され
た時には、第一導電型の半導体層及び隣接する第二導電
型の半導体層を完全に空乏化させることができ、耐圧が
向上する。
【０００８】また、前記第一導電型の半導体層と前記第
二導電型の半導体層は、ほぼ同じ不純物濃度を有するた
め、第一導電型の半導体層及び隣接する第二導電型の半
導体層の双方にバランスを保ちながら空乏層を伸ばすこ
とができ、安定した逆方向耐圧が実現できる。
二導電型の半導体層は、ほぼ同じ不純物濃度を有するた
め、第一導電型の半導体層及び隣接する第二導電型の半
導体層の双方にバランスを保ちながら空乏層を伸ばすこ
とができ、安定した逆方向耐圧が実現できる。
【０００９】
【発明の実施の形態】以下、図１乃至図８を参照し本発
明の第一の実施の形態を説明する。図１は本発明の第一
の実施の形態に係わる、プレーナ型絶縁ゲートの電界効
果トランジスタ（ＭＯＳＦＥＴ）の断面図である。Ｎ＋
シリコン基板２１上には、複数のＮ型エピタキシャル層
２２ａ、２２ｂ、２２ｃ及び複数のＰ型エピタキシャル
層２０ａ、２０ｂが短冊状に繰り返し形成されている。
５００〜６００Ｖのソース・ドレイン間の逆方向耐圧を
得る場合、各Ｎ型エピタキシャル層２２ａ、２２ｂ及び
各Ｐ型エピタキシャル層２０ａ、２０ｂは、その厚みを
５０〜６０μｍにし、導電型は異なるが共に１×１０
１５ｃｍ−３程度の不純物濃度を持つよう形成される。
そして、このＮ＋シリコン基板２１及び複数のＮ型エピ
タキシャル層２２ａ、２２ｂはＭＯＳＦＥＴのドレイン
領域を構成する。Ｐ型エピタキシャル層２０ａ、２０ｂ
の表面にはＰ型ベース拡散領域２３ａ、２３ｂが選択的
に拡散形成されており、Ｐ型ベース拡散領域２３ａ、２
３ｂのそれぞれ表面にはＮ＋型ソース拡散領域２４ａ〜
２４ｄが選択的に形成されている。また、各Ｐベース拡
散領域２３ａ、２３ｂは、それぞれＰ型エピタキシャル
層２０ａ、２０ｂに達するような溝を有しており、その
溝は、側壁に形成された熱酸化絶縁膜２９及びポリシリ
コン層３０によって埋め込まれている。
明の第一の実施の形態を説明する。図１は本発明の第一
の実施の形態に係わる、プレーナ型絶縁ゲートの電界効
果トランジスタ（ＭＯＳＦＥＴ）の断面図である。Ｎ＋
シリコン基板２１上には、複数のＮ型エピタキシャル層
２２ａ、２２ｂ、２２ｃ及び複数のＰ型エピタキシャル
層２０ａ、２０ｂが短冊状に繰り返し形成されている。
５００〜６００Ｖのソース・ドレイン間の逆方向耐圧を
得る場合、各Ｎ型エピタキシャル層２２ａ、２２ｂ及び
各Ｐ型エピタキシャル層２０ａ、２０ｂは、その厚みを
５０〜６０μｍにし、導電型は異なるが共に１×１０
１５ｃｍ−３程度の不純物濃度を持つよう形成される。
そして、このＮ＋シリコン基板２１及び複数のＮ型エピ
タキシャル層２２ａ、２２ｂはＭＯＳＦＥＴのドレイン
領域を構成する。Ｐ型エピタキシャル層２０ａ、２０ｂ
の表面にはＰ型ベース拡散領域２３ａ、２３ｂが選択的
に拡散形成されており、Ｐ型ベース拡散領域２３ａ、２
３ｂのそれぞれ表面にはＮ＋型ソース拡散領域２４ａ〜
２４ｄが選択的に形成されている。また、各Ｐベース拡
散領域２３ａ、２３ｂは、それぞれＰ型エピタキシャル
層２０ａ、２０ｂに達するような溝を有しており、その
溝は、側壁に形成された熱酸化絶縁膜２９及びポリシリ
コン層３０によって埋め込まれている。
【００１０】そして、例えば一方のＰ型ベース拡散領域
２３ａ及びＮ＋型ソース拡散領域２４ｂからＮ型エピタ
キシャル層２２ｂの表面領域を介して、他方のＰ型ベー
ス拡散領域２３ｂ及びＮ＋型ソース拡散領域２４ｃに至
る領域上には、ゲート酸化膜２５を介して、ポリシリコ
ンからなるゲート電極２６が形成されており、同様にＮ
＋シリコン基板２１上に形成された複数のＮ型エピタキ
シャル層上にも、ゲート酸化膜を介してゲート電極が形
成されている。また、Ｐ型ベース拡散領域２３ａ、２３
ｂとＮ＋型ソース拡散領域２４ａ〜２４ｄとに接続する
ようその上には、ソース電極２７が形成されている。さ
らに、Ｎ＋型シリコン基板２１は、Ｎ型エピタキシャル
層２２ａ、２２ｂ、２２ｃとは反対側の表面上にドレイ
ン電極２８が形成されている。ＭＯＳＦＥＴは、ゲート
電極２６下に位置するＰ型ベース拡散領域２３ａ、２３
ｂの表面部分をチャネル領域とし、更にＮ＋型ソース拡
散領域２４ａ〜２４ｄ及びＮ型エピタキシャル層２２ａ
〜２２ｃとにより構成され、そしてゲート電極２６にし
きい値以上の正電圧が印加されると、そのチャネル領域
の表面に反転層が生じてオン状態となる。オン電流は、
ドレイン電極２８よりＮ＋シリコン基板２１、Ｎ型エピ
タキシャル層２２ａ〜２２ｃ、チャネル領域、Ｎ＋型ソ
ース拡散領域２４ａ〜２４ｄを通ってソース電極２７に
流れる。
２３ａ及びＮ＋型ソース拡散領域２４ｂからＮ型エピタ
キシャル層２２ｂの表面領域を介して、他方のＰ型ベー
ス拡散領域２３ｂ及びＮ＋型ソース拡散領域２４ｃに至
る領域上には、ゲート酸化膜２５を介して、ポリシリコ
ンからなるゲート電極２６が形成されており、同様にＮ
＋シリコン基板２１上に形成された複数のＮ型エピタキ
シャル層上にも、ゲート酸化膜を介してゲート電極が形
成されている。また、Ｐ型ベース拡散領域２３ａ、２３
ｂとＮ＋型ソース拡散領域２４ａ〜２４ｄとに接続する
ようその上には、ソース電極２７が形成されている。さ
らに、Ｎ＋型シリコン基板２１は、Ｎ型エピタキシャル
層２２ａ、２２ｂ、２２ｃとは反対側の表面上にドレイ
ン電極２８が形成されている。ＭＯＳＦＥＴは、ゲート
電極２６下に位置するＰ型ベース拡散領域２３ａ、２３
ｂの表面部分をチャネル領域とし、更にＮ＋型ソース拡
散領域２４ａ〜２４ｄ及びＮ型エピタキシャル層２２ａ
〜２２ｃとにより構成され、そしてゲート電極２６にし
きい値以上の正電圧が印加されると、そのチャネル領域
の表面に反転層が生じてオン状態となる。オン電流は、
ドレイン電極２８よりＮ＋シリコン基板２１、Ｎ型エピ
タキシャル層２２ａ〜２２ｃ、チャネル領域、Ｎ＋型ソ
ース拡散領域２４ａ〜２４ｄを通ってソース電極２７に
流れる。
【００１１】このような第一の実施の形態に示すプレー
ナ型絶縁ゲート電界効果トランジスタにおいては、Ｎ型
エピタキシャル層２２ａ、２２ｂ、２２ｃの不純物濃度
を高くすることができ、ＭＯＳＦＥＴのオン抵抗を大幅
に低減することができる。図１９に示す従来技術の構造
では、例えば５００〜６００Ｖのソース・ドレイン間の
逆方向耐圧得る為には、Ｎ型エピタキシャル層の不純物
濃度を２×１０１４ｃｍ−３前後の低濃度（抵抗率２４
Ω・ｃｍ）である為、大きな抵抗となっていた。しかし
ながら、第一の実施の形態の構造では、電流経路として
は従来技術と同じであるが、Ｎ型エピタキシャル層２２
ａ、２２ｂ、２２ｃの不純物濃度を１×１０１５ｃｍ
−３前後として抵抗抗率を従来の約１／４にすることが
できる為、オン抵抗を大幅に低減することができる。Ｎ
型エピタキシャル層２２ａ、２２ｂ、２２ｃの不純物濃
度を高くすることによる、ソース・ドレイン間の逆方向
耐圧の低下という問題は、この第一の実施の形態におい
ては、Ｎ型エピタキシャル層２２ａ、２２ｂ、２２ｃと
同じ不純物濃度有するＰ型エピタキシャル層２０ａ、２
０ｂを有することにより解決されている。つまり、ＭＯ
ＳＦＥＴのオフ状態で、ソース・ドレイン間に逆方向の
バイアスが印加された時に、短冊状のＮ型及びＰ型のエ
ピタキシャル層が繰り返し存在することで、両者を完全
に空乏化させることができる。
ナ型絶縁ゲート電界効果トランジスタにおいては、Ｎ型
エピタキシャル層２２ａ、２２ｂ、２２ｃの不純物濃度
を高くすることができ、ＭＯＳＦＥＴのオン抵抗を大幅
に低減することができる。図１９に示す従来技術の構造
では、例えば５００〜６００Ｖのソース・ドレイン間の
逆方向耐圧得る為には、Ｎ型エピタキシャル層の不純物
濃度を２×１０１４ｃｍ−３前後の低濃度（抵抗率２４
Ω・ｃｍ）である為、大きな抵抗となっていた。しかし
ながら、第一の実施の形態の構造では、電流経路として
は従来技術と同じであるが、Ｎ型エピタキシャル層２２
ａ、２２ｂ、２２ｃの不純物濃度を１×１０１５ｃｍ
−３前後として抵抗抗率を従来の約１／４にすることが
できる為、オン抵抗を大幅に低減することができる。Ｎ
型エピタキシャル層２２ａ、２２ｂ、２２ｃの不純物濃
度を高くすることによる、ソース・ドレイン間の逆方向
耐圧の低下という問題は、この第一の実施の形態におい
ては、Ｎ型エピタキシャル層２２ａ、２２ｂ、２２ｃと
同じ不純物濃度有するＰ型エピタキシャル層２０ａ、２
０ｂを有することにより解決されている。つまり、ＭＯ
ＳＦＥＴのオフ状態で、ソース・ドレイン間に逆方向の
バイアスが印加された時に、短冊状のＮ型及びＰ型のエ
ピタキシャル層が繰り返し存在することで、両者を完全
に空乏化させることができる。
【００１２】次に、この第一の実施の形態に示したプレ
ーナ型絶縁ゲート電界効果トランジスタの製造工程を図
２乃至図８を用いて説明する。まず、図２に示すように
高い不純物濃度を有するＮ＋型シリコン基板２１上に、
１×１０１５ｃｍ−３前後の不純物濃度を有すＮ型エピ
タキシャル層２２を形成させる。その後、図３に示すよ
うにＮ型エピタキシャル層２２に対し、Ｎ＋型シリコン
基板２１に達するようエッチングを行い選択的にトレン
チを形成する。これによりＮ型エピタキシャル層２２
は、２２ａ、２２ｂ、２２ｃの各領域に分割される。次
にこのトレンチ形成時に生じた歪み、結晶欠陥を除去す
る為に、熱酸化処理を行い、この熱酸化処理によって表
面に形成された熱酸化膜は完全に除去する。その後、図
４に示すようにＮ＋型シリコン基板２１及びＮ型エピタ
キシャル層２２ａ〜２２ｃ上に、Ｐ型エピタキシャル層
２０を形成する。Ｐ型エピタキシャル層２０の不純物濃
度は、Ｎ型エピタキシャル層２２ａ〜２２ｃと同様の１
×１０１５ｃｍ−３である。そして、図５に示すよう
に、トレンチ形成時に生じる結晶欠陥を更に低減させ、
ソース・ドレイン間の漏れ電流を抑制する為に熱処理を
行ない、熱酸化絶縁膜２９を形成する。さらに図６に示
すように、その上にポリシリコン層３０形成してトレン
チを完全に埋め戻す。この状態では、以後の工程におい
てＭＯＳＦＥＴのゲート酸化膜２５を形成しようとする
基板表面部の歪みが十分除去されてない。そこで、図７
に示すように基板表面上に形成された熱酸化絶縁膜２
９、ポリシリコン層３０を除去するとともに、Ｎ型エピ
タキシャル層２２ａ〜２２ｃ及びＰ型エピタキシャル層
２０の表面に対して、研磨またはエッチングを行って表
面領域を除去すると共に、同時に所定の厚さに調整す
る。第一の実施形態のように、例えば５００〜６００Ｖ
のソース・ドレイン間の逆方向耐圧を得る場合、各Ｎ型
エピタキシャル層２２ａ、２２ｂ、２２ｃ及びＰ型エピ
タキシャル層２０の厚みを５０〜６０μｍに調整する。
ーナ型絶縁ゲート電界効果トランジスタの製造工程を図
２乃至図８を用いて説明する。まず、図２に示すように
高い不純物濃度を有するＮ＋型シリコン基板２１上に、
１×１０１５ｃｍ−３前後の不純物濃度を有すＮ型エピ
タキシャル層２２を形成させる。その後、図３に示すよ
うにＮ型エピタキシャル層２２に対し、Ｎ＋型シリコン
基板２１に達するようエッチングを行い選択的にトレン
チを形成する。これによりＮ型エピタキシャル層２２
は、２２ａ、２２ｂ、２２ｃの各領域に分割される。次
にこのトレンチ形成時に生じた歪み、結晶欠陥を除去す
る為に、熱酸化処理を行い、この熱酸化処理によって表
面に形成された熱酸化膜は完全に除去する。その後、図
４に示すようにＮ＋型シリコン基板２１及びＮ型エピタ
キシャル層２２ａ〜２２ｃ上に、Ｐ型エピタキシャル層
２０を形成する。Ｐ型エピタキシャル層２０の不純物濃
度は、Ｎ型エピタキシャル層２２ａ〜２２ｃと同様の１
×１０１５ｃｍ−３である。そして、図５に示すよう
に、トレンチ形成時に生じる結晶欠陥を更に低減させ、
ソース・ドレイン間の漏れ電流を抑制する為に熱処理を
行ない、熱酸化絶縁膜２９を形成する。さらに図６に示
すように、その上にポリシリコン層３０形成してトレン
チを完全に埋め戻す。この状態では、以後の工程におい
てＭＯＳＦＥＴのゲート酸化膜２５を形成しようとする
基板表面部の歪みが十分除去されてない。そこで、図７
に示すように基板表面上に形成された熱酸化絶縁膜２
９、ポリシリコン層３０を除去するとともに、Ｎ型エピ
タキシャル層２２ａ〜２２ｃ及びＰ型エピタキシャル層
２０の表面に対して、研磨またはエッチングを行って表
面領域を除去すると共に、同時に所定の厚さに調整す
る。第一の実施形態のように、例えば５００〜６００Ｖ
のソース・ドレイン間の逆方向耐圧を得る場合、各Ｎ型
エピタキシャル層２２ａ、２２ｂ、２２ｃ及びＰ型エピ
タキシャル層２０の厚みを５０〜６０μｍに調整する。
【００１３】この後、図８に示すように、Ｎ型エピタキ
シャル層２２ａ〜２２ｃ及びＰ型エピタキシャル層２０
ａ、２０ｂの表面領域に、Ｐ型ベース拡散領域２３ａ、
２３ｂ及びＮ＋型ソース拡散領域２４ａ〜２４ｄを選択
的に形成する。そして、ゲート酸化膜２５、ゲート電極
２６、層間膜３１を形成し、続いてＰ型ベース拡散領域
２３ａ、２３ｂとＮ＋型ソース拡散領域２４ａ〜２４ｄ
とに接続するようソース電極２７を形成する。さらに、
Ｎ＋型シリコン基板２１の、Ｎ型エピタキシャル層２２
ａ、２２ｂ、２２ｃとは反対側の表面上にドレイン電極
２８を形成する。このような製造方法によれば、電流経
路となる領域において、Ｐ型エピタキシャル層を形成す
ることにより追加された製造工程によって生じる、結晶
の歪みや濃度変化の影響を受けることがなくなり、それ
によるオン抵抗への悪影響を抑制することができる。ま
た、基板の厚さ方向に均一であり、同じ不純物濃度を持
つＮ型エピタキシャル層及びＰ型エピタキシャル層を容
易に製造することができ、安定したソース・ドレイン間
の逆方向耐圧を実現することができる。次に、図９を参
照し本発明の第二の実施の形態を説明する。図９は本発
明の第二の実施の形態に係わるプレーナ型絶縁ゲートの
電界効果トランジスタ（ＭＯＳＦＥＴ）の断面図であ
る。前述の第一の実施の形態と対応する構成要件に対し
ては、同一の参照番号を付し説明する。第一の実施の形
態同様、Ｎ＋シリコン基板２１上には、複数のＮ型エピ
タキシャル層２２ａ、２２ｂ、２２ｃ及び複数のＰ型エ
ピタキシャル層２０ａ、２０ｂが短冊状に繰り返し形成
され、これらの厚さは５０〜６０μｍであり、ともに１
×１０１５ｃｍ−３程度の不純物濃度を持つよう形成さ
れている。そして、Ｐ型エピタキシャル層２０ａ、２０
ｂの表面にはＰ型ベース拡散領域２３ａ、２３ｂが選択
的に拡散形成されており、Ｐ型ベース拡散領域２３ａ、
２３ｂのそれぞれ表面には、Ｎ＋型ソース拡散領域２４
ａ〜２４ｄが選択的に形成されている。
シャル層２２ａ〜２２ｃ及びＰ型エピタキシャル層２０
ａ、２０ｂの表面領域に、Ｐ型ベース拡散領域２３ａ、
２３ｂ及びＮ＋型ソース拡散領域２４ａ〜２４ｄを選択
的に形成する。そして、ゲート酸化膜２５、ゲート電極
２６、層間膜３１を形成し、続いてＰ型ベース拡散領域
２３ａ、２３ｂとＮ＋型ソース拡散領域２４ａ〜２４ｄ
とに接続するようソース電極２７を形成する。さらに、
Ｎ＋型シリコン基板２１の、Ｎ型エピタキシャル層２２
ａ、２２ｂ、２２ｃとは反対側の表面上にドレイン電極
２８を形成する。このような製造方法によれば、電流経
路となる領域において、Ｐ型エピタキシャル層を形成す
ることにより追加された製造工程によって生じる、結晶
の歪みや濃度変化の影響を受けることがなくなり、それ
によるオン抵抗への悪影響を抑制することができる。ま
た、基板の厚さ方向に均一であり、同じ不純物濃度を持
つＮ型エピタキシャル層及びＰ型エピタキシャル層を容
易に製造することができ、安定したソース・ドレイン間
の逆方向耐圧を実現することができる。次に、図９を参
照し本発明の第二の実施の形態を説明する。図９は本発
明の第二の実施の形態に係わるプレーナ型絶縁ゲートの
電界効果トランジスタ（ＭＯＳＦＥＴ）の断面図であ
る。前述の第一の実施の形態と対応する構成要件に対し
ては、同一の参照番号を付し説明する。第一の実施の形
態同様、Ｎ＋シリコン基板２１上には、複数のＮ型エピ
タキシャル層２２ａ、２２ｂ、２２ｃ及び複数のＰ型エ
ピタキシャル層２０ａ、２０ｂが短冊状に繰り返し形成
され、これらの厚さは５０〜６０μｍであり、ともに１
×１０１５ｃｍ−３程度の不純物濃度を持つよう形成さ
れている。そして、Ｐ型エピタキシャル層２０ａ、２０
ｂの表面にはＰ型ベース拡散領域２３ａ、２３ｂが選択
的に拡散形成されており、Ｐ型ベース拡散領域２３ａ、
２３ｂのそれぞれ表面には、Ｎ＋型ソース拡散領域２４
ａ〜２４ｄが選択的に形成されている。
【００１４】各Ｐベース拡散領域２３ａ、２３ｂ中に
は、それぞれＰ型エピタキシャル層２０ａ、２０ｂに達
するような高濃度のＰ＋型エピタキシャル層３３ａ、３
３ｂを有している。そして、例えば一方のＰ型ベース拡
散領域２３ａ及びＮ＋型ソース拡散領域２４ｂからＮ型
エピタキシャル層２２ｂの表面領域を介して、他方のＰ
型ベース拡散領域２３ｂ及びＮ＋型ソース拡散領域２４
ｃに至る領域上には、ゲート酸化膜２５を介して、ポリ
シリコンからなるゲート電極２６が形成されており、同
様にＮ＋シリコン基板２１上に形成された複数のＮ型エ
ピタキシャル層上にも、ゲート酸化膜を介してゲート電
極が形成されている。また、Ｐ型ベース拡散領域２３
ａ、２３ｂとＮ＋型ソース拡散領域２４ａ〜２４ｄとに
接続するようその上には、ソース電極２７が形成され、
Ｎ＋型シリコン基板２１の表面上にドレイン電極２８が
形成されている。本実施の形態では、各Ｐベース拡散領
域２３ａ、２３ｂ、２３ｃ及びＰ型エピタキシャル層２
０ａ、２０ｂの中心に形成されている層が、高濃度のＰ
＋型エピタキシャル層３３ａ、３３ｂである点で第一の
実施の形態と相違している。しかしながら、本実施の形
態においても、第一の実施の形態同様、Ｎ型エピタキシ
ャル層２２ａ、２２ｂ、２２ｃの不純物濃度を高くする
ことができ、ＭＯＳＦＥＴのオン抵抗を大幅に低減する
ことができるという効果を有している。また、Ｎ型エピ
タキシャル層２２ａ、２２ｂ、２２ｃの不純物濃度を高
くすることによる、ソース・ドレイン間の逆方向耐圧の
低下という問題も、第一の実施の形態同様に、Ｎ型エピ
タキシャル層２２ａ、２２ｂ、２２ｃと同じ不純物濃度
有するＰ型エピタキシャル層２０ａ、２０ｂを有するこ
とにより解決される。さらに、第一の実施の形態におい
ては、トレンチの埋め戻しに熱酸化絶縁膜及びポリシリ
コン層の形成を行っていたが、この工程が不要となり、
Ｐ型エピタキシャル層を形成した後、連続したエピタキ
シャル成長によりトレンチの埋め戻しができるため製造
工程を簡略化することができる。
は、それぞれＰ型エピタキシャル層２０ａ、２０ｂに達
するような高濃度のＰ＋型エピタキシャル層３３ａ、３
３ｂを有している。そして、例えば一方のＰ型ベース拡
散領域２３ａ及びＮ＋型ソース拡散領域２４ｂからＮ型
エピタキシャル層２２ｂの表面領域を介して、他方のＰ
型ベース拡散領域２３ｂ及びＮ＋型ソース拡散領域２４
ｃに至る領域上には、ゲート酸化膜２５を介して、ポリ
シリコンからなるゲート電極２６が形成されており、同
様にＮ＋シリコン基板２１上に形成された複数のＮ型エ
ピタキシャル層上にも、ゲート酸化膜を介してゲート電
極が形成されている。また、Ｐ型ベース拡散領域２３
ａ、２３ｂとＮ＋型ソース拡散領域２４ａ〜２４ｄとに
接続するようその上には、ソース電極２７が形成され、
Ｎ＋型シリコン基板２１の表面上にドレイン電極２８が
形成されている。本実施の形態では、各Ｐベース拡散領
域２３ａ、２３ｂ、２３ｃ及びＰ型エピタキシャル層２
０ａ、２０ｂの中心に形成されている層が、高濃度のＰ
＋型エピタキシャル層３３ａ、３３ｂである点で第一の
実施の形態と相違している。しかしながら、本実施の形
態においても、第一の実施の形態同様、Ｎ型エピタキシ
ャル層２２ａ、２２ｂ、２２ｃの不純物濃度を高くする
ことができ、ＭＯＳＦＥＴのオン抵抗を大幅に低減する
ことができるという効果を有している。また、Ｎ型エピ
タキシャル層２２ａ、２２ｂ、２２ｃの不純物濃度を高
くすることによる、ソース・ドレイン間の逆方向耐圧の
低下という問題も、第一の実施の形態同様に、Ｎ型エピ
タキシャル層２２ａ、２２ｂ、２２ｃと同じ不純物濃度
有するＰ型エピタキシャル層２０ａ、２０ｂを有するこ
とにより解決される。さらに、第一の実施の形態におい
ては、トレンチの埋め戻しに熱酸化絶縁膜及びポリシリ
コン層の形成を行っていたが、この工程が不要となり、
Ｐ型エピタキシャル層を形成した後、連続したエピタキ
シャル成長によりトレンチの埋め戻しができるため製造
工程を簡略化することができる。
【００１５】上述の第一及び第二の実施の形態では、図
３に示すようにＮ型エピタキシャル層２２に対して選択
的に溝を形成する際、Ｎ型エピタキシャル層２２の基板
表面からＮ＋シリコン基板２１にまで達する深さで形成
しているが、形成する溝をＮ ＋シリコン基板２１まで到
達させず、後に形成するＰ型エピタキシャル層２０と同
程度の幅になるようにＮ型エピタキシャル層２２領域内
で止めておいても良い。その場合も第一及び第二の実施
の形態同様のオン抵抗の低減及びドレイン−ソース間の
逆方向耐圧特性を得ることができる。次に、図１０乃至
図１８を参照し本発明の第三の実施の形態を説明する。
図１０は本発明の第三の実施の形態に係わるプレーナ型
絶縁ゲートの電界効果トランジスタ（ＭＯＳＦＥＴ）の
断面図である。前述の第一、第二の実施の形態と対応す
る構成要件に対しては、同一の参照番号を付し説明す
る。Ｎ＋シリコン基板２１上には、複数の第一のＮ型エ
ピタキシャル層３４ａ、３４ｂ、３４ｃが一定間隔を隔
てて形成されおり、それぞれの第一のＮ型エピタキシャ
ル層の間には、短冊状のＰ型領域／第二のＮ型エピタキ
シャル層／Ｐ型領域の構造が形成されている。例えば、
第一のＮ型エピタキシャル層３４ａ、３４ｂ間には、Ｐ
型領域３５ａ、第二のＮ型エピタキシャル層３６ａ、Ｐ
型領域３５ｂが形成されている。
３に示すようにＮ型エピタキシャル層２２に対して選択
的に溝を形成する際、Ｎ型エピタキシャル層２２の基板
表面からＮ＋シリコン基板２１にまで達する深さで形成
しているが、形成する溝をＮ ＋シリコン基板２１まで到
達させず、後に形成するＰ型エピタキシャル層２０と同
程度の幅になるようにＮ型エピタキシャル層２２領域内
で止めておいても良い。その場合も第一及び第二の実施
の形態同様のオン抵抗の低減及びドレイン−ソース間の
逆方向耐圧特性を得ることができる。次に、図１０乃至
図１８を参照し本発明の第三の実施の形態を説明する。
図１０は本発明の第三の実施の形態に係わるプレーナ型
絶縁ゲートの電界効果トランジスタ（ＭＯＳＦＥＴ）の
断面図である。前述の第一、第二の実施の形態と対応す
る構成要件に対しては、同一の参照番号を付し説明す
る。Ｎ＋シリコン基板２１上には、複数の第一のＮ型エ
ピタキシャル層３４ａ、３４ｂ、３４ｃが一定間隔を隔
てて形成されおり、それぞれの第一のＮ型エピタキシャ
ル層の間には、短冊状のＰ型領域／第二のＮ型エピタキ
シャル層／Ｐ型領域の構造が形成されている。例えば、
第一のＮ型エピタキシャル層３４ａ、３４ｂ間には、Ｐ
型領域３５ａ、第二のＮ型エピタキシャル層３６ａ、Ｐ
型領域３５ｂが形成されている。
【００１６】５００〜６００Ｖのソース・ドレイン間の
逆方向耐圧を得る場合、各第一のＮ型エピタキシャル層
３４ａ〜３４ｃ及び各Ｐ型領域３５ａ〜３５ｅは、その
厚みを５０〜６０μｍにし、共に１×１０１５ｃｍ−３
程度の不純物濃度を持つよう形成される。そして、この
Ｎ＋シリコン基板２１上及び複数の第一のＮ型エピタキ
シャル層３４ａ〜３４ｃはＭＯＳＦＥＴのドレイン領域
を構成する。第二のＮ型エピタキシャル層３６ａ〜３６
ｃ及びＰ型領域３５ａ〜３５ｅの表面にはＰ型ベース拡
散領域２３ａ、２３ｂ、２３ｃが選択的に拡散形成され
ており、Ｐ型ベース拡散領域２３ａ、２３ｂ、２３ｃの
それぞれ表面にはＮ＋型ソース拡散領域２４ａ〜２４ｅ
が選択的に形成されている。また、各第一のＮ型エピタ
キシャル層３４ａ〜３４ｃは溝を有しており、その溝
は、側壁に形成された熱酸化絶縁膜３７及びポリシリコ
ン層３８によって埋め込まれている。そして、例えば一
方のＰ型ベース拡散領域２３ａ及びＮ＋型ソース拡散領
域２４ｂから第一のＮ型エピタキシャル層３４ｂの表面
領域を介して、他方のＰ型ベース拡散領域２３ｂ及びＮ
＋型ソース拡散領域２４ｃに至る領域上には、ゲート酸
化膜２５を介して、ポリシリコンからなるゲート電極２
６が形成されており、同様に他の複数の第一のＮ型エピ
タキシャル層上にも、ゲート酸化膜を介してゲート電極
が形成されている。そして、ゲート電極２６は層間膜３
１により覆われている。また、Ｐ型ベース拡散領域２３
ａ、２３ｂ、２３ｃとＮ＋型ソース拡散領域２４ａ〜２
４ｅとに接続するようその上には、ソース電極２７が形
成されている。さらに、Ｎ＋型シリコン基板２１は、第
一のＮ型エピタキシャル層３４ａ〜３４ｃとは反対側の
表面上にドレイン電極２８が形成されている。
逆方向耐圧を得る場合、各第一のＮ型エピタキシャル層
３４ａ〜３４ｃ及び各Ｐ型領域３５ａ〜３５ｅは、その
厚みを５０〜６０μｍにし、共に１×１０１５ｃｍ−３
程度の不純物濃度を持つよう形成される。そして、この
Ｎ＋シリコン基板２１上及び複数の第一のＮ型エピタキ
シャル層３４ａ〜３４ｃはＭＯＳＦＥＴのドレイン領域
を構成する。第二のＮ型エピタキシャル層３６ａ〜３６
ｃ及びＰ型領域３５ａ〜３５ｅの表面にはＰ型ベース拡
散領域２３ａ、２３ｂ、２３ｃが選択的に拡散形成され
ており、Ｐ型ベース拡散領域２３ａ、２３ｂ、２３ｃの
それぞれ表面にはＮ＋型ソース拡散領域２４ａ〜２４ｅ
が選択的に形成されている。また、各第一のＮ型エピタ
キシャル層３４ａ〜３４ｃは溝を有しており、その溝
は、側壁に形成された熱酸化絶縁膜３７及びポリシリコ
ン層３８によって埋め込まれている。そして、例えば一
方のＰ型ベース拡散領域２３ａ及びＮ＋型ソース拡散領
域２４ｂから第一のＮ型エピタキシャル層３４ｂの表面
領域を介して、他方のＰ型ベース拡散領域２３ｂ及びＮ
＋型ソース拡散領域２４ｃに至る領域上には、ゲート酸
化膜２５を介して、ポリシリコンからなるゲート電極２
６が形成されており、同様に他の複数の第一のＮ型エピ
タキシャル層上にも、ゲート酸化膜を介してゲート電極
が形成されている。そして、ゲート電極２６は層間膜３
１により覆われている。また、Ｐ型ベース拡散領域２３
ａ、２３ｂ、２３ｃとＮ＋型ソース拡散領域２４ａ〜２
４ｅとに接続するようその上には、ソース電極２７が形
成されている。さらに、Ｎ＋型シリコン基板２１は、第
一のＮ型エピタキシャル層３４ａ〜３４ｃとは反対側の
表面上にドレイン電極２８が形成されている。
【００１７】ＭＯＳＦＥＴは、ゲート電極２６下に形成
されているＰ型ベース拡散領域２３ａ〜２３ｃの表面を
チャネル領域とし、更にＮ＋型ソース拡散領域２４ａ〜
２４ｅ及びＮ型エピタキシャル層３４ａ〜３４ｃとによ
り構成され、そしてゲート電極２６にしきい値以上の正
電圧が印加されると、そのチャネル領域の表面に反転層
が生じてオン状態となる。オン電流は、ドレイン電極２
８よりＮ＋シリコン基板２１、第一のＮ型エピタキシャ
ル層３４ａ〜３４ｃ、チャネル領域、Ｎ＋型ソース拡散
領域２４ａ〜２４ｅを通ってソース電極２７に流れる。
このように前述の第一、第二の実施の形態同様に本実施
の形態におけるに示すプレーナ型絶縁ゲート電界効果ト
ランジスタにおいても、第一のＮ型エピタキシャル層３
４ａ〜３４ｃの不純物濃度を高くすることができ、ＭＯ
ＳＦＥＴのオン抵抗を大幅に低減することができる。第
一のＮ型エピタキシャル層３４ａ〜３４ｃの不純物濃度
を高くすることによる、ソース・ドレイン間の逆方向耐
圧の低下という問題は、この第三の実施の形態において
は、第一のＮ型エピタキシャル層３４ａ〜３４ｃと同じ
不純物濃度有するＰ領域３５ａ〜３５ｅを有することに
より解決されている。つまり、ＭＯＳＦＥＴのオフ状態
で、ソース・ドレイン間に逆方向のバイアスが印加され
た時に、短冊状の第一、第二のＮ型エピタキシャル層及
びＰ型領域が繰り返し存在することで、Ｐ型及びＮ型の
領域の双方にバランスを保ちながら空乏層を伸ばすこと
ができる。
されているＰ型ベース拡散領域２３ａ〜２３ｃの表面を
チャネル領域とし、更にＮ＋型ソース拡散領域２４ａ〜
２４ｅ及びＮ型エピタキシャル層３４ａ〜３４ｃとによ
り構成され、そしてゲート電極２６にしきい値以上の正
電圧が印加されると、そのチャネル領域の表面に反転層
が生じてオン状態となる。オン電流は、ドレイン電極２
８よりＮ＋シリコン基板２１、第一のＮ型エピタキシャ
ル層３４ａ〜３４ｃ、チャネル領域、Ｎ＋型ソース拡散
領域２４ａ〜２４ｅを通ってソース電極２７に流れる。
このように前述の第一、第二の実施の形態同様に本実施
の形態におけるに示すプレーナ型絶縁ゲート電界効果ト
ランジスタにおいても、第一のＮ型エピタキシャル層３
４ａ〜３４ｃの不純物濃度を高くすることができ、ＭＯ
ＳＦＥＴのオン抵抗を大幅に低減することができる。第
一のＮ型エピタキシャル層３４ａ〜３４ｃの不純物濃度
を高くすることによる、ソース・ドレイン間の逆方向耐
圧の低下という問題は、この第三の実施の形態において
は、第一のＮ型エピタキシャル層３４ａ〜３４ｃと同じ
不純物濃度有するＰ領域３５ａ〜３５ｅを有することに
より解決されている。つまり、ＭＯＳＦＥＴのオフ状態
で、ソース・ドレイン間に逆方向のバイアスが印加され
た時に、短冊状の第一、第二のＮ型エピタキシャル層及
びＰ型領域が繰り返し存在することで、Ｐ型及びＮ型の
領域の双方にバランスを保ちながら空乏層を伸ばすこと
ができる。
【００１８】次に、この第三の実施の形態に示したプレ
ーナ型絶縁ゲート電界効果トランジスタの製造工程を図
１１乃至図１８を用いて説明する。まず、図１１に示す
ように高い不純物濃度を有するＮ＋型シリコン基板２１
に、１×１０１５ｃｍ−３前後の不純物濃度を有する第
二のＮ型エピタキシャル層３６を形成させる。その後、
図１２に示すように第二のＮ型エピタキシャル層３６に
対し、Ｎ＋型シリコン基板２１に達するようエッチング
を行い選択的にトレンチを形成する。これにより第二の
Ｎ型エピタキシャル層３６は、３６ａ、３６ｂ、３６ｃ
の各領域に分割される。次にこのトレンチ形成時に生じ
た歪み、結晶欠陥を除去する為に、熱酸化処理を行い、
この熱酸化処理によって表面に形成された熱酸化膜は完
全に除去する。その後、図１３に示すように歪みが除去
された第二のＮ型エピタキシャル層の側面に沿ってボロ
ン等のＰ型不純物イオンの注入を行なって、第二のＮ型
エピタキシャル層と同様の１×１０１５ｃｍ−３前後の
不純物濃度を有するＰ型領域３５ｂ〜３５ｅを形成す
る。さらに図１４に示すように、Ｎ＋型シリコン基板２
１及び第二のＮ型エピタキシャル層３６ａ〜３６ｃ上
に、第一のＮ型エピタキシャル層３４ａ〜３４ｃを形成
する。第一のＮ型エピタキシャル層３４ａ〜３４ｃの不
純物濃度は、第二のＮ型エピタキシャル層及びＰ型領域
３５ｂ〜３５ｅと同様の１×１０１５ｃｍ−３である。
ーナ型絶縁ゲート電界効果トランジスタの製造工程を図
１１乃至図１８を用いて説明する。まず、図１１に示す
ように高い不純物濃度を有するＮ＋型シリコン基板２１
に、１×１０１５ｃｍ−３前後の不純物濃度を有する第
二のＮ型エピタキシャル層３６を形成させる。その後、
図１２に示すように第二のＮ型エピタキシャル層３６に
対し、Ｎ＋型シリコン基板２１に達するようエッチング
を行い選択的にトレンチを形成する。これにより第二の
Ｎ型エピタキシャル層３６は、３６ａ、３６ｂ、３６ｃ
の各領域に分割される。次にこのトレンチ形成時に生じ
た歪み、結晶欠陥を除去する為に、熱酸化処理を行い、
この熱酸化処理によって表面に形成された熱酸化膜は完
全に除去する。その後、図１３に示すように歪みが除去
された第二のＮ型エピタキシャル層の側面に沿ってボロ
ン等のＰ型不純物イオンの注入を行なって、第二のＮ型
エピタキシャル層と同様の１×１０１５ｃｍ−３前後の
不純物濃度を有するＰ型領域３５ｂ〜３５ｅを形成す
る。さらに図１４に示すように、Ｎ＋型シリコン基板２
１及び第二のＮ型エピタキシャル層３６ａ〜３６ｃ上
に、第一のＮ型エピタキシャル層３４ａ〜３４ｃを形成
する。第一のＮ型エピタキシャル層３４ａ〜３４ｃの不
純物濃度は、第二のＮ型エピタキシャル層及びＰ型領域
３５ｂ〜３５ｅと同様の１×１０１５ｃｍ−３である。
【００１９】このエピタキシャル成長時には、トレンチ
の側壁部（Ｐ型領域３５ａ〜３５ｅ）と底部（Ｎ＋型シ
リコン基板２１）とでは、結晶方位の違いからトレンチ
は完全に埋め込むことができず、このままでは基板の強
度を十分に保つことができない。そのために、図１５に
示すように、熱処理により、熱酸化絶縁膜３７を形成
し、さらに図１６に示すように、その上にポリシリコン
層３８形成してトレンチを完全に埋め戻す。この状態で
は、以後の工程においてＭＯＳＦＥＴのゲート酸化膜２
５を形成しようとする基板表面部の歪みが十分除去され
てない。そこで、図１７に示すように基板表面上に形成
された熱酸化絶縁膜３７、ポリシリコン層３８を除去す
るとともに、第一のＮ型エピタキシャル層３４ｂ〜３４
ｃ、第二のエピタキシャル層３６ａ〜３６ｃ及びＰ型領
域３５ｂ〜３５ｅに対して、研磨またはエッチングを行
って表面領域を除去すると共に、同時に所定の厚さに調
整する。第三の実施形態のように、例えば５００〜６０
０Ｖのソース・ドレイン間の逆方向耐圧を得る場合、こ
れらの厚みを５０〜６０μｍに調整する。この後、図１
８に示すように、第二のＮ型エピタキシャル層３６ａ〜
３６ｃ及びＰ型領域３５ｂ〜３５ｅの表面領域に、Ｐ型
ベース拡散領域２３ａ、２３ｂ、２３ｃ及びＮ＋型ソー
ス拡散領域２４ｂ〜２４ｅを選択的に形成する。そし
て、ゲート酸化膜２５、ゲート電極２６、層間膜３１を
形成し、続いてＰ型ベース拡散領域２３ａ、２３ｂ、２
３ｃとＮ＋型ソース拡散領域２４ｂ〜２４ｄとに接続す
るようソース電極２７を形成する。さらに、Ｎ＋型シリ
コン基板２１の表面上にドレイン電極２８を形成する。
の側壁部（Ｐ型領域３５ａ〜３５ｅ）と底部（Ｎ＋型シ
リコン基板２１）とでは、結晶方位の違いからトレンチ
は完全に埋め込むことができず、このままでは基板の強
度を十分に保つことができない。そのために、図１５に
示すように、熱処理により、熱酸化絶縁膜３７を形成
し、さらに図１６に示すように、その上にポリシリコン
層３８形成してトレンチを完全に埋め戻す。この状態で
は、以後の工程においてＭＯＳＦＥＴのゲート酸化膜２
５を形成しようとする基板表面部の歪みが十分除去され
てない。そこで、図１７に示すように基板表面上に形成
された熱酸化絶縁膜３７、ポリシリコン層３８を除去す
るとともに、第一のＮ型エピタキシャル層３４ｂ〜３４
ｃ、第二のエピタキシャル層３６ａ〜３６ｃ及びＰ型領
域３５ｂ〜３５ｅに対して、研磨またはエッチングを行
って表面領域を除去すると共に、同時に所定の厚さに調
整する。第三の実施形態のように、例えば５００〜６０
０Ｖのソース・ドレイン間の逆方向耐圧を得る場合、こ
れらの厚みを５０〜６０μｍに調整する。この後、図１
８に示すように、第二のＮ型エピタキシャル層３６ａ〜
３６ｃ及びＰ型領域３５ｂ〜３５ｅの表面領域に、Ｐ型
ベース拡散領域２３ａ、２３ｂ、２３ｃ及びＮ＋型ソー
ス拡散領域２４ｂ〜２４ｅを選択的に形成する。そし
て、ゲート酸化膜２５、ゲート電極２６、層間膜３１を
形成し、続いてＰ型ベース拡散領域２３ａ、２３ｂ、２
３ｃとＮ＋型ソース拡散領域２４ｂ〜２４ｄとに接続す
るようソース電極２７を形成する。さらに、Ｎ＋型シリ
コン基板２１の表面上にドレイン電極２８を形成する。
【００２０】このような製造方法によれば、基板の厚さ
方向に均一であり、同じ不純物濃度を持つ第一及び第二
のＮ型エピタキシャル層及びＰ型領域を容易に製造する
ことができ、安定したソース・ドレイン逆方向耐圧を実
現することができる。上述の第三の実施の形態では、図
１２に示すようにＮ型エピタキシャル層３６に対して選
択的に溝を形成する際、Ｎ型エピタキシャル層３６の基
板表面からＮ ＋シリコン基板２１にまで達する深さで形
成しているが、形成する溝をＮ＋シリコン基板２１まで
到達させず、後に形成するＮ型エピタキシャル層３４と
同程度の幅になるようにＮ型エピタキシャル層３６領域
内で止めておいても良い。その場合も第三の実施の形態
同様のオン抵抗の低減及びドレイン−ソース間の逆方向
耐圧特性を得ることができる。次に、図１９乃至図２４
を参照し本発明の第四の実施の形態を説明する。図２４
は本発明の第三の実施の形態に係わるプレーナ型絶縁ゲ
ートの電界効果トランジスタ（ＭＯＳＦＥＴ）の完成さ
れた断面図である。前述の第一、第二の実施の形態と対
応する構成要件に対しては、同一の参照番号を付し説明
する。Ｎ＋シリコン基板２１上には、複数のＮ型エピタ
キシャル層４０ａ、４０ｂ、４０ｃ及び複数のＰ型領域
４１ａ〜４１ｄが短冊状に形成されている。
方向に均一であり、同じ不純物濃度を持つ第一及び第二
のＮ型エピタキシャル層及びＰ型領域を容易に製造する
ことができ、安定したソース・ドレイン逆方向耐圧を実
現することができる。上述の第三の実施の形態では、図
１２に示すようにＮ型エピタキシャル層３６に対して選
択的に溝を形成する際、Ｎ型エピタキシャル層３６の基
板表面からＮ ＋シリコン基板２１にまで達する深さで形
成しているが、形成する溝をＮ＋シリコン基板２１まで
到達させず、後に形成するＮ型エピタキシャル層３４と
同程度の幅になるようにＮ型エピタキシャル層３６領域
内で止めておいても良い。その場合も第三の実施の形態
同様のオン抵抗の低減及びドレイン−ソース間の逆方向
耐圧特性を得ることができる。次に、図１９乃至図２４
を参照し本発明の第四の実施の形態を説明する。図２４
は本発明の第三の実施の形態に係わるプレーナ型絶縁ゲ
ートの電界効果トランジスタ（ＭＯＳＦＥＴ）の完成さ
れた断面図である。前述の第一、第二の実施の形態と対
応する構成要件に対しては、同一の参照番号を付し説明
する。Ｎ＋シリコン基板２１上には、複数のＮ型エピタ
キシャル層４０ａ、４０ｂ、４０ｃ及び複数のＰ型領域
４１ａ〜４１ｄが短冊状に形成されている。
【００２１】５００〜６００Ｖのソース・ドレイン間の
逆方向耐圧を得る場合、各Ｎ型エピタキシャル層４０ａ
〜４０ｃ及び各Ｐ型領域４１ａ〜４１ｄは、その厚みを
５０〜６０μｍにし、共に１×１０１５ｃｍ−３程度の
不純物濃度を持つよう形成される。そして、このＮ＋シ
リコン基板２１及び複数のＮ型エピタキシャル層４０ａ
〜４０ｃはＭＯＳＦＥＴのドレイン領域を構成する。Ｐ
型領域４１ａ〜４１ｄの表面にはＰ型ベース拡散領域４
３ａ〜４３ｄが選択的に拡散形成されており、Ｐ型ベー
ス拡散領域４３ａ〜４３ｄのそれぞれ表面にはＮ＋型ソ
ース拡散領域４４ａ〜４４ｄが選択的に形成されてい
る。また、Ｐベース拡散領域４３ａと４３ｂとの間、４
３ｃと４３ｄとの間には、それぞれＮ＋シリコン基板２
１に達する溝を有しており、その溝は、側壁に形成され
た酸化膜４２によって埋め込まれている。そして、例え
ば一方のＰ型ベース拡散領域４３ｂ及びＮ＋型ソース拡
散領域４４ｂからＮ型エピタキシャル層４０ｂの表面領
域を介して、他方のＰ型ベース拡散領域４３ｃ及びＮ＋
型ソース拡散領域４４ｃに至る領域上には、ゲート酸化
膜を介して、ポリシリコンからなるゲート電極２６が形
成されており、同様にＮ＋シリコン基板２１上に形成さ
れた複数のＮ型エピタキシャル層上にも、ゲート酸化膜
を介してゲート電極が形成されている。また、Ｐ型ベー
ス拡散領域４３ａ〜４３ｄとＮ＋型ソース拡散領域４４
ａ〜４４ｄとに接続するようその上には、ソース電極２
７が形成されている。さらに、Ｎ＋型シリコン基板２１
の反対側の表面上にドレイン電極２８が形成されてい
る。
逆方向耐圧を得る場合、各Ｎ型エピタキシャル層４０ａ
〜４０ｃ及び各Ｐ型領域４１ａ〜４１ｄは、その厚みを
５０〜６０μｍにし、共に１×１０１５ｃｍ−３程度の
不純物濃度を持つよう形成される。そして、このＮ＋シ
リコン基板２１及び複数のＮ型エピタキシャル層４０ａ
〜４０ｃはＭＯＳＦＥＴのドレイン領域を構成する。Ｐ
型領域４１ａ〜４１ｄの表面にはＰ型ベース拡散領域４
３ａ〜４３ｄが選択的に拡散形成されており、Ｐ型ベー
ス拡散領域４３ａ〜４３ｄのそれぞれ表面にはＮ＋型ソ
ース拡散領域４４ａ〜４４ｄが選択的に形成されてい
る。また、Ｐベース拡散領域４３ａと４３ｂとの間、４
３ｃと４３ｄとの間には、それぞれＮ＋シリコン基板２
１に達する溝を有しており、その溝は、側壁に形成され
た酸化膜４２によって埋め込まれている。そして、例え
ば一方のＰ型ベース拡散領域４３ｂ及びＮ＋型ソース拡
散領域４４ｂからＮ型エピタキシャル層４０ｂの表面領
域を介して、他方のＰ型ベース拡散領域４３ｃ及びＮ＋
型ソース拡散領域４４ｃに至る領域上には、ゲート酸化
膜を介して、ポリシリコンからなるゲート電極２６が形
成されており、同様にＮ＋シリコン基板２１上に形成さ
れた複数のＮ型エピタキシャル層上にも、ゲート酸化膜
を介してゲート電極が形成されている。また、Ｐ型ベー
ス拡散領域４３ａ〜４３ｄとＮ＋型ソース拡散領域４４
ａ〜４４ｄとに接続するようその上には、ソース電極２
７が形成されている。さらに、Ｎ＋型シリコン基板２１
の反対側の表面上にドレイン電極２８が形成されてい
る。
【００２２】次に、この第四の実施の形態に示したプレ
ーナ型絶縁ゲート電界効果トランジスタの製造工程を図
１９乃至図２４を用いて説明する。まず、図１９に示す
ように高い不純物濃度を有するＮ＋型シリコン基板２１
に、１×１０１５ｃｍ−３前後の不純物濃度を有するＮ
型エピタキシャル層４０を形成する。その後、図２０に
示すようにＮ型エピタキシャル層４０に対し、Ｎ＋型シ
リコン基板２１に達するようエッチングを行い選択的に
トレンチを形成する。これによりＮ型エピタキシャル層
４０は、４０ａ、４０ｂ、４０ｃの各領域に分割され
る。次にこのトレンチ形成時に生じた歪み、結晶欠陥を
除去する為に、熱酸化処理を行い、この熱酸化処理によ
って表面に形成された熱酸化膜は完全に除去する。その
後、図２１に示すように歪みが除去されたＮ型エピタキ
シャル層の側面に沿いボロン等のＰ型不純物イオンの注
入を行なって、Ｎ型エピタキシャル層と同様の１×１０
１５ｃｍ−３前後の不純物濃度を有するＰ型領域４１ａ
〜４１ｄを形成する。さらに図２２に示すように、その
上に酸化膜４２を形成してトレンチを完全に埋め戻す。
そして、図２３に示すように基板表面上に形成された酸
化膜４２を除去するとともに、Ｎ型エピタキシャル層４
０ａ〜４０ｃ及びＰ型領域４１ａ〜４１ｄに対して、研
磨またはエッチングを行って表面領域を除去すると共
に、同時に所定の厚さに調整する。例えば５００〜６０
０Ｖのソース・ドレイン間の逆方向耐圧を得る場合、こ
れらの厚みを５０〜６０μｍに調整する。
ーナ型絶縁ゲート電界効果トランジスタの製造工程を図
１９乃至図２４を用いて説明する。まず、図１９に示す
ように高い不純物濃度を有するＮ＋型シリコン基板２１
に、１×１０１５ｃｍ−３前後の不純物濃度を有するＮ
型エピタキシャル層４０を形成する。その後、図２０に
示すようにＮ型エピタキシャル層４０に対し、Ｎ＋型シ
リコン基板２１に達するようエッチングを行い選択的に
トレンチを形成する。これによりＮ型エピタキシャル層
４０は、４０ａ、４０ｂ、４０ｃの各領域に分割され
る。次にこのトレンチ形成時に生じた歪み、結晶欠陥を
除去する為に、熱酸化処理を行い、この熱酸化処理によ
って表面に形成された熱酸化膜は完全に除去する。その
後、図２１に示すように歪みが除去されたＮ型エピタキ
シャル層の側面に沿いボロン等のＰ型不純物イオンの注
入を行なって、Ｎ型エピタキシャル層と同様の１×１０
１５ｃｍ−３前後の不純物濃度を有するＰ型領域４１ａ
〜４１ｄを形成する。さらに図２２に示すように、その
上に酸化膜４２を形成してトレンチを完全に埋め戻す。
そして、図２３に示すように基板表面上に形成された酸
化膜４２を除去するとともに、Ｎ型エピタキシャル層４
０ａ〜４０ｃ及びＰ型領域４１ａ〜４１ｄに対して、研
磨またはエッチングを行って表面領域を除去すると共
に、同時に所定の厚さに調整する。例えば５００〜６０
０Ｖのソース・ドレイン間の逆方向耐圧を得る場合、こ
れらの厚みを５０〜６０μｍに調整する。
【００２３】この後、図２３に示すように、Ｐ型領域４
１ａ〜４１ｄの表面領域に、Ｐ型ベース拡散領域４３ａ
〜４３ｄ及びＮ＋型ソース拡散領域４４ａ〜４４ｄを選
択的に形成する。そして、ゲート酸化膜、ゲート電極、
層間膜を形成し、続いてＰ型ベース拡散領域４３ａ〜４
３ｄとＮ＋型ソース拡散領域４４ａ〜４４ｄとに接続す
るようソース電極２７を形成する。さらに、Ｎ＋型シリ
コン基板２１の表面上にドレイン電極２８を形成する。
このような製造方法によれば、基板の厚さ方向に均一で
あり、同じ不純物濃度を持つ第一及び第二のＮ型エピタ
キシャル層及びＰ型領域を容易に製造することができ、
安定したソース・ドレイン逆方向耐圧を実現することが
できる。
１ａ〜４１ｄの表面領域に、Ｐ型ベース拡散領域４３ａ
〜４３ｄ及びＮ＋型ソース拡散領域４４ａ〜４４ｄを選
択的に形成する。そして、ゲート酸化膜、ゲート電極、
層間膜を形成し、続いてＰ型ベース拡散領域４３ａ〜４
３ｄとＮ＋型ソース拡散領域４４ａ〜４４ｄとに接続す
るようソース電極２７を形成する。さらに、Ｎ＋型シリ
コン基板２１の表面上にドレイン電極２８を形成する。
このような製造方法によれば、基板の厚さ方向に均一で
あり、同じ不純物濃度を持つ第一及び第二のＮ型エピタ
キシャル層及びＰ型領域を容易に製造することができ、
安定したソース・ドレイン逆方向耐圧を実現することが
できる。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
ＭＯＳＦＥＴのドレインを構成する半導体層の不純物濃
度を従来構造に比べて高くでき、それによりオン抵抗を
低減することができる。また、ソース・ドレイン間に逆
方向のバイアスが印加された時には、第一導電型の半導
体層（ドレイン領域）及び隣接する第二導電型の半導体
層を完全に空乏化させることができ、耐圧が向上する。
さらに、基板の厚さ方向に均一であり、同じ不純物濃度
を持つ第一導電型の半導体層（ドレイン領域）及び隣接
する第二導電型の半導体層を容易に製造することがで
き、安定したソース・ドレイン逆方向耐圧を実現するこ
とができる。
ＭＯＳＦＥＴのドレインを構成する半導体層の不純物濃
度を従来構造に比べて高くでき、それによりオン抵抗を
低減することができる。また、ソース・ドレイン間に逆
方向のバイアスが印加された時には、第一導電型の半導
体層（ドレイン領域）及び隣接する第二導電型の半導体
層を完全に空乏化させることができ、耐圧が向上する。
さらに、基板の厚さ方向に均一であり、同じ不純物濃度
を持つ第一導電型の半導体層（ドレイン領域）及び隣接
する第二導電型の半導体層を容易に製造することがで
き、安定したソース・ドレイン逆方向耐圧を実現するこ
とができる。
【図１】本発明の第一の実施の形態に係わる半導体装置
の断面図である。
の断面図である。
【図２】本発明の第一の実施の形態に係わる半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図３】本発明の第一の実施の形態に係わる半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図４】本発明の第一の実施の形態に係わる半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図５】本発明の第一の実施の形態に係わる半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図６】本発明の第一の実施の形態に係わる半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図７】本発明の第一の実施の形態に係わる半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図８】本発明の第一の実施の形態に係わる半導体装置
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図９】本発明の第二の実施の形態に係わる半導体装置
を示す断面図である。
を示す断面図である。
【図１０】本発明の第三の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１１】本発明の第三の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１２】本発明の第三の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１３】本発明の第三の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１４】本発明の第三の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１５】本発明の第三の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１６】本発明の第三の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１７】本発明の第三の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１８】本発明の第三の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図１９】本発明の第四の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図２０】本発明の第四の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図２１】本発明の第四の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図２２】本発明の第四の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図２３】本発明の第四の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図２４】本発明の第四の実施の形態に係わる半導体装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図２５】従来の半導体装置を示す断面図である。
【図２６】従来の半導体装置を示す断面図である。
２０ａ、２０ｂ Ｐ型エピタキシャル層 ２１ Ｎ＋型シリコン基板 ２２ａ、２２ｂ、２２ｃ Ｎ型エピタキシャル層 ２３ａ、２３ｂ Ｐ型ベース拡散領域 ２４ａ、２４ｂ、２４ｃ、２４ｄ Ｎ＋型ソース拡散領
域 ２５ ゲート酸化膜 ２６ ゲート電極 ２７ ソース電極 ２８ ドレイン電極 ２９ 熱酸化膜 ３０ ポリシリコン層
域 ２５ ゲート酸化膜 ２６ ゲート電極 ２７ ソース電極 ２８ ドレイン電極 ２９ 熱酸化膜 ３０ ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 碓氷 康典 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内
Claims (6)
- 【請求項１】第一導電型の半導体基板と、 前記半導体基板上に選択的に形成され、前記半導体基板
よりも低不純物濃度の第一導電型の半導体層と、 前記第一導電型の半導体層に隣接して配置され、前記第
一導電型の半導体層とほぼ同一の不純物濃度であり、そ
の中央部分に溝領域を有する第二導電型の半導体層と、 少なくとも前記第二導電型の半導体層の表面を含む領域
に形成された第二導電型の不純物領域と、 前記第二導電型の不純物拡散領域の表面に選択的に形成
された第一導電型の不純物領域と、 前記第一導電型の不純物領域と前記第一導電型の半導体
層との間に位置する、前記第二導電型の不純物領域の表
面領域にチャネルを形成するよう、その表面領域上に絶
縁膜を介して設けられたゲート電極とを有することを特
徴とする半導体装置。 - 【請求項２】第一導電型の半導体基板と、 前記半導体基板上に選択的に形成され、前記半導体基板
よりも低不純物濃度の第一導電型の半導体層と、 前記第一導電型の半導体層に隣接して配置され、前記第
一導電型の半導体層とほぼ同一の不純物濃度の第二導電
型の半導体層と、 前記第二導電型の半導体層に隣接して配置され、前記第
一導電型の半導体層とほぼ同一の不純物濃度であり、そ
の中央部分に溝領域を有する第二導電型の半導体層と、 少なくとも前記第二導電型の半導体層の表面を含む領域
に形成された第二導電型の不純物領域と、 前記第二導電型の不純物拡散領域の表面に選択的に形成
された第一導電型の不純物領域と、 前記第一導電型の不純物領域と前記第一導電型の半導体
層との間に位置する、前記第二導電型の不純物領域の表
面領域にチャネルを形成するよう、その表面領域上に絶
縁膜を介して設けられたゲート電極とを有することを特
徴とする半導体装置。 - 【請求項３】前記溝領域は、絶縁物もしくは高濃度の第
二導電型の半導体層によって埋めこまれていることを特
徴とする請求項１または請求項２記載の半導体装置。 - 【請求項４】第一導電型の半導体基板上に、前記半導体
基板よりも低不純物濃度の第一導電型の半導体層を形成
する工程と、 前記第一導電型の半導体層に対し、前記半導体基板に達
するようエッチングを行って選択的にトレンチを形成す
る工程と、 前記トレンチ内に結晶成長により第二導電型の半導体層
を形成する工程と、 前記第二導電型半導体層上に絶縁物層を形成する工程
と、 前記第一導電型の半導体層、第二導電型の半導体層及び
絶縁物層の形成された基板表面を平坦化する工程と、 少なくとも前記第二導電型の半導体層の表面を含む領域
に第二導電型の不純物拡散領域を形成する工程と、 前記第二導電型の不純物拡散領域の表面に選択的に第一
導電型の不純物拡散領域を形成する工程と、 前記第一導電型の不純物拡散領域と前記第一導電型の半
導体層との間に位置する、前記第二導電型の不純物拡散
領域の表面領域上にゲート酸化膜及びゲート電極を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項５】第一導電型の半導体基板上に、前記半導体
基板よりも低不純物濃度の第一の第一導電型半導体層を
形成する工程と、 前記第一の第一導電型半導体層に対してエッチングを行
って、選択的にトレンチを形成する工程と、 前記トレンチ内に露出する前記第一の第一導電型半導体
層の側面に対し、不純物イオンの注入により第一の第二
導電型不純物領域を形成する工程と、 前記トレンチ内に結晶成長により第一の二の第一導電型
半導体層を形成する工程と、 前記第二の第一導電型半導体層上に絶縁物層を形成する
工程と、 前記第二の第一導電型半導体層、第二導電型の半導体層
及び絶縁物層の形成された基板表面を平坦化する工程
と、 少なくとも前記第二導電型の半導体層の表面を含む領域
に第二導電型の不純物拡散領域を形成する工程と、 前記第二導電型の不純物拡散領域の表面に選択的に第一
導電型の不純物拡散領域を形成する工程と、 前記第一導電型の不純物拡散領域と前記第二の第一導電
型半導体層との間に位置する、前記第二導電型の不純物
拡散領域の表面領域上にゲート酸化膜及びゲート電極を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項６】第一導電型の半導体基板上に、前記半導体
基板よりも低不純物濃度を有する第一導電型の半導体層
を形成する工程と、 前記第一導電型の半導体層に対し、前記半導体基板に達
するようエッチングを行って選択的にトレンチを形成す
る工程と、 前記トレンチ内に露出する前記第一導電型の半導体層の
側面に対し、不純物イオンの注入により第一の第二導電
型不純物領域を形成する工程と、 前記トレンチ内に絶縁物層を形成する工程と、 前記第一導電型の半導体層、第一の第二導電型不純物領
域及び絶縁物層の形成された基板表面を平坦化する工程
と、 少なくとも前記第一の第二導電型不純物領域の表面を含
む領域に、第二の第二導電型不純物領域を形成する工程
と、 前記第二の第二導電型不純物領域の表面に、選択的に第
一導電型の不純物領域を形成する工程と、 前記第一導電型の不純物領域と前記第一導電型の半導体
層との間に位置する、前記第二の第二導電型不純物領域
の表面領域上にゲート酸化膜及びゲート電極を形成する
工程とを有することを特徴とする半導体装置の製造方
法。
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