JP4511190B2 - 低オン抵抗を有する高電圧電力ｍｏｓｆｅｔ - Google Patents

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Description

関連出願
本願は、２０００年６月２日に出願された「低オン抵抗を有する高電圧電力ＭＯＳＦＥＴ（High Voltage Power MOSFET Having Low On-Resistance）」なる名称の米国特許出願第０９／５８６，４０７号の一部継続出願である。
本願は、２００１年５月４日に出願された「低オン抵抗を有する高電圧電力ＭＯＳＦＥＴ（High Voltage Power MOSFET Having Low On-Resistance）」なる名称の米国特許出願第０９／８４９，０３６号に関わる。
本発明は、一般的に半導体装置に関し、より詳細には電力ＭＯＳＦＥＴ装置に関する。
電力ＭＯＳＦＥＴ装置は、自動車の電気システム、電源、および、電力管理適用等の用途に用いられる。このような装置は、オフ状態では高電圧を維持し、オン状態では低電圧降下で高電流を供給すべきである。
図１は、Ｎ−チャネル電力ＭＯＳＦＥＴの典型的な構造を示す。Ｎ＋シリコン基板２上に形成されたＮ−エピタキシャルシリコン層１は、デバイスの２つのＭＯＳＦＥＴセルに対して、ｐ−ボディ領域５ａおよび６ａ、ならびに、Ｎ＋ソース領域７および８を含む。 ｐ−ボディ領域５および６は、ディープｐ−ボディ領域５ｂおよび６ｂを含んでもよい。ソース−ボディ電極１２は、エピタキシャル層１のある表面部分を横切って延在し、ソースおよびボディ領域に接触する。両方のセルに対するＮ−型ドレインが、図１の半導体上部表面にまで延在するＮ−エピタキシャル層１の部分によって形成される。ドレイン電極（別途図示しない）がＮ＋基板２の底に設けられる。二酸化珪素のような誘電体およびポリシリコンを含む絶縁ゲート電極１８は、ソースおよびボディ領域の一部分、および、ボディ領域間のドレイン領域の表面に存在する。
図１に示される従来のＭＯＳＦＥＴのオン抵抗は、エピタキシャル層１におけるドリフト域抵抗によって主に決定される。ドリフト域抵抗は、反対に、エピタキシャル層１のドーピングおよび層の厚さによって決定される。しかしながら、デバイスのブレークダウン電圧を上昇させるためには、エピタキシャル層１のドーピング濃度が減少され、層の厚さが増加されなくてはならない。図２における曲線２０は、従来のＭＯＳＦＥＴにおけるブレークダウン電圧の関数としての単位面積当たりのオン抵抗を示す。残念ながら、曲線２０が示すように、ブレークダウン電圧が上昇するとデバイスのオン抵抗は急速に増加する。この抵抗の急速な増加は、ＭＯＳＦＥＴがより高電圧、特に、数百ボルト以上の電圧で動作するときに問題を生ずる。
図３は、減少されたオン抵抗で、より高電圧で動作するよう設計されたＭＯＳＦＥＴを示す。このＭＯＳＦＥＴは、Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＥＤＭ，１９９８，ｐ．６８３の文書Ｎｏ．２６．２に記載されている。同ＭＯＳＦＥＴは、ボディ領域５および６の下からデバイスのドリフト領域まで延在する、ｐ−型ドープ領域４０および４２を含むこと以外では、図２に示す従来のＭＯＳＦＥＴと類似する。ｐ−型ドープ領域４０および４２は、ｐ−型ドープ領域４０および４２に隣接するエピタキシャル層１の部分によって画成されるｎ−型ドープカラムによって分離されるカラムをドリフト領域に画成する。反対のドーピング型の交互のカラムにより、従来のＭＯＳＦＥＴのように垂直方向だけでなく、水平方向にも逆電圧が生ずる。その結果、このデバイスは、エピタキシャル層１の層の厚さを減少させ、ドリフト域においてドーピング濃度を増加させて、従来のデバイスと同じ逆電圧を実現することができる。図２の曲線２５は、図３に示すＭＯＳＦＥＴのブレークダウン電圧の関数としての単位面積当たりのオン抵抗を示す。より高い動作電圧では、このデバイスのオン抵抗は、図１に示す装置に対して実質的に減少され、原則としてブレークダウン電圧に対して直線的に増加することが明らかである。
図３に示されたデバイスの改善された動作特性は、トランジスタのドリフト領域における電荷補償に基づく。つまり、ドリフト領域におけるドーピングは、例えば、１桁以上に実質的に増加され、反対のドーピング型のカラムを追加することによって、更なる電荷が相殺される。それにより、トランジスタのブロッキング電圧は変更されないままとなる。反対のドーピング型の電荷補償用カラムは、デバイスがオンの状態では電流の伝導に寄与しない。トランジスタのこれらの望ましい特性は、反対のドーピング型の隣接するカラム間で実現される電荷補償の度合いに大きく依存する。残念ながら、カラムのドーパント勾配における不均一性は、その製造中の処理パラメータの制御における限界の結果として、回避することが困難である。例えば、カラムと基板との間のインターフェース、および、カラムとｐ−ボディ領域との間のインターフェースでの拡散は、これらインターフェースの近傍にあるカラムの部分のドーパント濃度における変化を引き起こす。
図３に示す構造は、適当なドーパントの導入によってそれぞれ後続される、多数のエピタキシャル堆積工程を含む処理シーケンスで製造される。残念ながら、エピタキシャル堆積工程は、実施するには高価であり、したがって、この構造は製造するには高価である。
したがって、デバイスのドリフト領域において、反対のドーピング型の隣接するカラムで高度の電荷補償が実現され得るよう、処理パラメータの十分な制御を可能にしながら、より安価に生産されるよう最小限の数のエピタキシャル堆積工程を必要とする、図３に示すＭＯＳＦＥＴ構造を製造する方法を提供することが望ましい。
［発明の概要］
本発明によると、第１の導電型の基板を含む電力ＭＯＳＦＥＴが提供される。第１の導電型のエピタキシャル層が基板上に堆積される。第１のおよび第２のボディ領域がエピタキシャル層に位置し、間にドリフト領域を画成する。ボディ領域は第２の導電型である。第１の導電型の第１および第２のソース領域は、それぞれ第１および第２のボディ領域に位置する。複数のトレンチがエピタキシャル層のドリフト領域において、ボディ領域の下に位置する。第１のおよび第２のボディ領域から基板に延在するトレンチは、薄い酸化物層および第２の導電型のドーパントを含む多結晶半導体材料（例えば、ポリシリコン）で充填される。薄い酸化物層は、エピタキシャル層に溶解され、ドーパントは、トレンチからトレンチに隣接するエピタキシャル層の一部分に拡散され、多結晶半導体材料は単結晶材料に変換されて、水平方向および垂直方向に逆電圧を生じさせるｐ−型ドープ領域を形成する。
本発明の別の態様によると、電力ＭＯＳＦＥＴを形成する方法が提供される。同方法は、第１の導電型の基板を設け、基板上にエピタキシャル層を堆積することから始められる。エピタキシャル層は第１の導電型である。第１および第２のボディ領域がエピタキシャル層に形成され、間にドリフト領域を画成する。ボディ領域は第２の導電型である。第１の導電型の第１および第２のソース領域は、それぞれ第１および第２のボディ領域に形成される。複数のトレンチがエピタキシャル層のドリフト領域に形成される。第２の導電型のドーパントを有する材料が、トレンチにエピタキシャル的に堆積される。トレンチは、第１および第２のボディ領域から基板の方に延在する。二酸化珪素の層がトレンチの壁および底に形成される。第２の導電型のドーパントを有する多結晶半導体材料がトレンチに堆積される。二酸化珪素の層は加熱によってエピタキシャル層に溶解される。ドーパントの少なくとも一部分が、トレンチからトレンチに隣接するエピタキシャル層の一部分に拡散され、多結晶半導体材料が単結晶材料に変換される。
本発明によると、図３に示すｐ−型領域４０および４２は、ｐ−型領域４０および４２があるべき位置について中心化される一対のトレンチを、最初にエッチングすることで形成される。その後、トレンチは、ドーパントリッチな材料で充填される。材料中のドーパントは、トレンチ外へ、且つ、デバイスのドリフト領域を形成する隣接するエピタキシャル層中に拡散される。エピタキシャル層の結果として得られるドープ部分がｐ−型領域を形成する。トレンチを充填する材料は、トレンチ外に拡散されないドーパントとともに最終的なデバイスに残留する。したがって、材料は、デバイスの特性に悪影響を及ぼさないよう選択されるべきである。トレンチを充填する材料として使用され得る例示的な材料は、ポリシリコン、または二酸化珪素のような誘電体である。
図４から６は、エピタキシャルシリコン層１に形成されるトレンチ４４および４６を充填するために使用される材料の幾つかの異なる組み合わせを示す。図４から６は、明確化のためにトレンチ４４および４６と、エピタキシャル層１と、基板２とを示すが、Ｐ−ボディ領域およびソースを含む電力ＭＯＳＦＥＴ構造の上部分は示さない。
図４に示す本発明の実施例では、トレンチ４４および４６は、ボロンドープ二酸化珪素のようなドープされた誘電体で充填される。トレンチが充填された後、ボロンは隣接するエピタキシャル層１に拡散され、ｐ−型領域４０および４２を形成する。トレンチを充填するボロンドープ二酸化珪素は、最終的なＭＯＳＦＥＴデバイスに残留する。
図５に示す本発明の実施例では、トレンチは、ボロンでドープされた多結晶シリコン、すなわち、ポリシリコンで少なくとも部分的に充填される。トレンチが充填された後、ボロンは隣接するエピタキシャル層１に拡散され、ｐ−型領域４０および４２を形成する。トレンチを充填する残りのボロンドープポリシリコンが、最終的なＭＯＳＦＥＴデバイスに残留する。あるいは、ポリシリコンは、二酸化珪素を形成するよう拡散工程が実施された後に、全面的にまたは部分的に酸化されてもよい。したがって、最終的なＭＯＳＦＥＴデバイスに残留するトレンチは、誘電体、すなわち、二酸化珪素およびすべての残留するポリシリコンで充填される。別の例では、トレンチ中のどのようなボロンドープポリシリコンでも、上昇された温度で再結晶化され、単結晶シリコンを形成する。この場合、最終的なＭＯＳＦＥＴデバイスに残るトレンチは、単結晶シリコン、または、二酸化珪素または別の誘電体と組み合わされる単結晶シリコンで充填される。
トレンチを充填するためにポリシリコンが使用され、再結晶化される本発明の実施例では、再結晶は、ポリシリコンを堆積する前に、トレンチの壁および底に二酸化珪素の薄層を形成することで、容易化される。このようにして、二酸化珪素に後で堆積されるポリシリコンの粒径は、より良く制御される。したがって、ポリシリコンが再結晶化される場合、所定の時間および温度に対して実現される結晶性の度合いは、二酸化珪素がない場合に実現されるものよりも大きくなる。つまり、二酸化珪素は、二つの状態間の遷移をより良く制御することで、ポリシリコンの単結晶構造の形成を補助する。二酸化珪素層は、適当なアニール温度でポリシリコンが再結晶化される前に、その温度を上昇させて二酸化珪素をエピタキシャル層１のシリコンに溶解させることで効果的に除去される（エピタキシャル層がその固体溶解度以下の酸素濃度を有すると仮定することは言うまでもない）。その結果、ポリシリコンは、エピタキシャル層１を形成する単結晶シリコンと直接的に接触される。ポリシリコンのアニール温度が約１０５０℃以上であり、二酸化珪素がシリコンに溶解する温度が約９５０℃以上であるため、アニールおよび溶解工程は、好都合なことには同時に実施され得る。
図５に示す本発明の実施例では、トレンチ４４および４６は、最初にドープトポリシリコンで部分的に充填され、続いて、誘電体が堆積され、トレンチが完全に充填される。トレンチが充填された後、ボロンは隣接するエピタキシャル層１に拡散され、ｐ−型領域４０および４２を形成する。トレンチを充填した残りのボロンドープポリシリコンおよび誘電体が、最終的なＭＯＳＦＥＴデバイスに残留する。幾つかの場合では、ボロンドープポリシリコンは上昇された温度で再結晶化され、単結晶シリコンを形成する。したがって、最終的なＭＯＳＦＥＴデバイスに残留するトレンチは、単結晶シリコンおよび誘電体の両方で充填される。
図７は、本発明により構成される、結果として得られる電力ＭＯＳＦＥＴを示す。ＭＯＳＦＥＴは、基板２と、エピタキシャル層１と、ｐ−ボディ領域５ａおよび６ａと、ディープｐ−ボディ領域５ｂおよび６ｂと、ソース領域７および８と、トレンチ４４および４６がそれぞれ配置されるｐ−型領域４０および４２とを有する。Ｐ−型領域４０および４２は、それぞれｎ−型ドープカラムによって分離されるカラムを画成する。さらに、酸化物層４８およびポリシリコン層４９を含むゲート電極と、金属化層５０を含むソース−ボディ電極も示される。
本発明の別の実施例では、トレンチ４４および４６は、ドープトシリコンのようなエピタキシャル的に堆積された材料で充填されてもよい。エピタキシャル堆積は、欠陥形成を減少させ、且つ、トレンチのドーパント勾配の制御を高めてより良い均一性を実現するため、幾つかの場合において有利に用いられる。前述したとおり、より高い動作電圧でのデバイスの減少されたオン抵抗は、反対のドーピング型の隣接するカラム間で実現される電荷補償の度合いに大きく依存するため、ドーパント勾配を制御することが重要である。したがって、本発明の実施例では更なるエピタキシャル堆積工程の利用を必要とするが、より良い電荷補償を有利に実現することを可能にする。
図７に示す本発明による電力ＭＯＳＦＥＴは、任意の従来の処理技法にしたがって製造されてもよい。図７に示す電力ＭＯＳＦＥＴを形成するように、例えば、以下の一連の例示的な工程が実施されてもよい。
最初に、エピタキシャル層１の表面を酸化物層で被覆することで酸化マスキング層が形成され、続いて、トレンチ４４および４６の場所を画成するマスク部分を残すよう、従来通り露光されパターン化される。トレンチは、反応性イオンエッチングによって、典型的には１０から４０ミクロン（μｍ）の範囲の深さまで、マスク開口部を通じてドライエッチングされる。各トレンチの側壁は、反応性イオンエッチング処理によって生ずる損傷を除去するよう「滑らかに」される。犠牲二酸化珪素層は、トレンチ４４と４６、ならびにマスク部分上に成長される。犠牲層およびマスク部分は、バッファ酸化エッチングまたはＨＦエッチングのいずれかによって除去され、結果として得られるトレンチの側壁は可能な限り滑らかになる。
トレンチ４４および４６は、ポリシリコン、二酸化珪素、シリコン、またはそれらの組み合わせのような前述の材料のいずれかによって充填される。堆積時、ポリシリコンまたは酸化物はボロンのようなドーパントで一般的にドープされる。後続する拡散工程は、トレンチ外に、且つ、周囲のエピタキシャル層中にドーパントを拡散するために実施される。トレンチに残留する材料がポリシリコンである場合、酸化または再結晶化される。前述したように、ポリシリコンが再結晶化されるべきとき、ポリシリコンを堆積する前にトレンチに二酸化珪素の薄層を最初に堆積することが有利である。
ＤＭＯＳトランジスタ自体を製造するためには、厚いフィールド酸化物が最初に形成される。次に、ドーパントを受容する、または、マスクされエッチングされるゲート（活性領域）によって被覆される領域が形成される。ゲート酸化物が成長され、ポリシリコンが堆積され、マスクされ、エッチングされる。
次に、ボディ領域５ａおよび６ａを画成するパターン化されたマスキング層を形成するためにフォトレジストマスキング処理が用いられ、その後ボロンが注入される。このシーケンスは、ディープボディ領域５ｂおよび６ｂを形成するために繰り返される。次に、マスキング、注入、および拡散処理によってソース領域７および８が形成される。例えば、ソース領域には、典型的には２×１０１５から１．２×１０１６／ｃｍ２の範囲にある濃度に８０ＫｅＶでヒ素が注入されてもよい。注入後、ヒ素は約０．５から２．０ミクロン（μｍ）の深さまで拡散される。ディープｐ−ボディ領域の深さは、典型的には約２．５から５ミクロン（μｍ）の範囲であり、ボディ領域の深さは約１から３ミクロン（μｍ）の深さの範囲である。同構造は堆積された酸化物でコーティングされる。ＤＭＯＳトランジスタは、酸化物層を形成しパターン化して接触開口部を形成することで従来の方法で完成される。金属化層５０も堆積され、ソース−ボディおよびゲート電極を画成するためにマスキングされる。さらに、パッド接触部を画成するためにパッドマスクが用いられる。最後に、基板の底表面にドレイン接触層（図示せず）が形成される。
上述の処理ではトレンチはｐ−ボディおよびディープｐ−ボディ領域の形成前に形成されるが、本発明はトレンチが、任意のまたは全ての残留するドープ領域の前に、または後に形成される処理を一般的に含むことに注意を要する。さらに、電力ＭＯＳＦＥＴを製造する特定の処理シーケンスが開示されたが、本発明の範囲内で他の処理シーケンスが使用されてもよい。
本発明にしたがって構成される電力ＭＯＳＦＥＴデバイスは、従来の技法で構成される従来技術のデバイスに対して幾つかの利点を有する。例えば、ｐ−型領域の垂直方向のドーパント勾配は極めてゼロに近い。水平方向のドーパント勾配は、導入されるドーパントの量、および、拡散工程において使用される熱サイクルの数および持続時間を変えることで、正確に制御される。さらに、導入されるドーパントの量および横方向のドーパント勾配は、デバイスのブレークダウン電圧およびオン抵抗の両方を最適化するために、変えられてもよい。
図７に示す本発明の実施例では、ｐ−型トレンチはボディ領域の下に形成される。しかしながら、特に、ダイ（ｄｉｅ）の周縁または、パッドあるいは相互接続部を含む領域において、必ずしも全てのｐ−型トレンチにボディ領域が関連付けられなくてもよい。
本明細書では様々な実施例が特定的に例示され説明さたるが、本発明の変更例および変形例も上述の教示に包含され、本発明の精神および意図する範囲から逸脱することなく添付の特許請求の範囲の範囲内にあることを理解するであろう。例えば、様々な半導体領域の導電性が本明細書に記載のものと反対にされる、本発明による電力ＭＯＳＦＥＴが提供されてもよい。更に、本発明は少なくとも２つのボディ領域、２つのソース、および、２つのトレンチが存在することを記載したが、ＭＯＳ−ゲートデバイスに対する特定の構成によって、これら領域それぞれを１つ以上含むデバイスを製造することも可能である。
従来の電力ＭＯＳＦＥＴ構造を示す断面図である。 従来の電力ＭＯＳＦＥＴおよび本発明により構成されるＭＯＳＦＥＴのブレークダウン電圧の関数としての、単位面積当たりのオン抵抗を示す。 図１に示す構造と比べて、同じ電圧でより低い単位面積当たりのオン抵抗で動作するよう設計されたＭＯＳＦＥＴの構造を示す。 本発明により構成された電力ＭＯＳＦＥＴの様々な実施例の関連部分を示す。 本発明により構成された電力ＭＯＳＦＥＴの様々な実施例の関連部分を示す。 本発明により構成された電力ＭＯＳＦＥＴの様々な実施例の関連部分を示す。 本発明により構成された完全な電力ＭＯＳＦＥＴを示す。
符号の説明
１…Ｎ−エピタキシャルシリコン層，２…Ｎ＋シリコン基板，５ａ、６ａ…ｐ−ボディ領域，５ｂ、６ｂ…ディープｐ−ボディ領域，７、８…ソース領域，４０、４２…ｐ−型領域，４４、４６…トレンチ，４８…酸化物層，４９…ポリシリコン層，５０…金属化層

Claims (13)

  1. 高電圧ＭＯＳＦＥＴを形成する方法であって、
    第１の導電型の基板を設ける工程と、
    前記基板上に第１の導電型を有するエピタキシャル層を堆積する工程と、
    前記エピタキシャル層に１つ以上の第２の導電型を有するボディ領域を形成し、ドリフト領域を間に画成する工程と、
    前記ボディ領域に前記第１の導電型のソース領域を１つ以上形成する工程と、
    前記エピタキシャル層の前記ドリフト領域に前記ボディ領域から前記基板の方に延在するトレンチを１つ以上形成する工程と、
    前記トレンチの表面に二酸化珪素の層を形成する工程と、
    前記トレンチの前記二酸化珪素上に前記第２の導電型のドーパントでドープされたポリシリコンを堆積して、前記トレンチを充填する工程と、
    前記トレンチに隣接する前記エピタキシャル層の一部分に前記トレンチから前記ドーパントの少なくとも一部分を拡散する工程と、
    前記ポリシリコンの少なくとも一部分を再結晶化して、単結晶シリコンを形成する工程とを備え、
    前記エピタキシャル層に前記二酸化珪素を溶解する工程をさらに備える方法。
  2. 前記ポリシリコンを再結晶化する工程は、前記ポリシリコンをアニールする工程を含む、請求項１に記載の方法。
  3. 前記エピタキシャル層は、溶解温度で固体溶解度以下の酸素濃度を有する、請求項１に記載の方法。
  4. 前記エピタキシャル層は溶解温度で固体溶解度以下の酸素濃度を有する、請求項２に記載の方法。
  5. 前記溶解工程は上昇された温度で行われる、請求項４に記載の方法。
  6. 前記溶解工程および前記アニール工程は、略同時に行われる、請求項５に記載の方法。
  7. 前記溶解工程は、前記アニール工程に先行する、請求項５に記載の方法。
  8. 前記アニール工程は、略全ての前記ポリシリコンを再結晶化する、請求項２に記載の方法。
  9. 前記ボディ領域はディープボディ領域を含む、請求項１に記載の方法。
  10. 前記トレンチは、少なくとも１つのトレンチを画成するマスキング層を設け、前記マスキング層によって画成される前記トレンチをエッチングすることで形成される、請求項１に記載の方法。
  11. 前記ボディ領域は前記基板にドーパントを注入し、拡散することで形成される、請求項１に記載の方法。
  12. 請求項１に記載の方法により形成される、高電圧ＭＯＳＦＥＴ。
  13. 請求項４に記載の方法により形成される、高電圧ＭＯＳＦＥＴ。
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