KR100965962B1 - 낮은 온-저항을 갖는 고전압 전력 ｍｏｓｆｅｔ - Google Patents

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Abstract

전력 MOSFET는 제 1 도전형의 기판을 포함한다. 또한 제 1 도전형의 에피택셜층이 기판상에 증착된다. 제 1 및 제 2 바디 영역은 에피택셜층에 위치되며 이들 사이에는 드리프트 영역이 형성된다. 바디 영역은 제 2 도전형을 갖는다. 제 1 도전형의 제 1 및 제 2 소소 영역은 제 1 및 제 2 바디 영역에 각각 위치된다. 다수의 트렌치는 에피택셜층의 드리프트 영역내의 바디 영역 아래에 위치된다. 제 1 및 제 2 바디 영역으로부 기판을 향해 연장되는 트렌치는 제 2 도전형의 도펀트를 포함하는 박막 산화물층 및 다결정성 반도체 물질(예를 들어, 폴리실리콘)로 충진된다. 박막의 산화물층은 에피택셜층에서 분해되며, 도펀트는 트렌치로부터 트렌치에 인접한 에피택셜층의 부분속으로 확산되며, 다결정성 반도체 물질은 단결정 물질로 변환되어, 수직 방향 뿐만 아니라 수평 방향으로 역방향 전압이 축적외는 p-형 도핑 영역이 형성된다.

Description

낮은 온-저항을 갖는 고전압 전력 ＭＯＳＦＥＴ{HIGH VOLTAGE POWER MOSFET HAVING LOW ON-RESISTANCE}
본 출원은 2000년 6월 2일 "High Voltage Power MOSFET Having Low On-Resistance"란 명칭으로 출원된 US 출원 번호 09/586,407호의 CIP이다.
본 출원은 2001년 5월 4일 "High Voltage Power MOSFET Having Low On-Resistance"란 명칭으로 출원된 US 출원 번호 09/849,036호에 관한 것이다.
본 출원은 전반적으로 반도체 소자에 관한 것으로, 특히 전력 MOSFET 소자에 관한 것이다.
전력 MOSFET 소자는 자동차 전기 시스템, 전원장치 분야, 및 전력 관리 분야에서 사용된다. 이러한 소자는 오프 상태에서 높은 전압을 유지하고 온 상태에서 낮은 전압 강하를 이용하여 높은 전류를 공급해야 한다.
도 1은 N-채널 전력 MOSFET에 대한 전형적인 구조를 나타낸다. N+ 실리콘 기판(2) 상에 형성된 N-에피택셜 실리콘층(1)은 소자내의 2개의 MOSFET를 위해 p-바디 영역(5a, 6a) 및 N+ 소스 영역(7,8)을 포함한다. 또한, p-바디 영역(5, 6)은 깊은 p-바디 영역(5b, 6b)을 포함한다. 소스-바디 전극(12)은 에피택셜층(1)의 소정 표면 부분에 대해 연장되어 소스와 바디 영역을 접촉시킨다. 두개 셀에 대한 N-형 드레인은 도 1에서 상부 반도체 표면으로 연장되는 N-에피택셜층(1) 부분에 의해 형성된다. 드레인 전극(별도로 도시되지 않음)은 N+ 기판(2) 하부에 제공된다. 실리콘 이산화물 및 폴리실리콘과 같은 유전체를 포함하는 절연 게이트 전극(18)은 소스 및 바디 영역들의 부분들 및 바디 영역들 사이의 드레인 영역의 표면 위에 놓인다.
도 1에 도시된 종래의 MOSFET의 온 저항은 에피택셜층(1)의 드리프트(drift) 영역 저항에 의해 주로 검출된다. 드리프트 영역 저항은 에피택셜층(1)의 층 두께 및 도핑에 따라 검출된다. 그러나, 소자의 항복전압을 증가시키기 위해서는, 층 두께는 증가하면서 에피택셜층(1)의 도핑 농도는 감소되어야 한다. 도 2의 곡선(20)은 종래의 MOSFET에 대한 항복 전압에 따른 단위 면적당 온-저항을 나타낸다. 불행히도, 곡선(20)에 도시된 것처럼, 소자의 온-저항은 항복 전압이 증가함에 따라 급격히 증가한다. 저항에서의 이러한 급격한 증가는 MOSFET가 보다 높은 전압에서, 특히 수백 볼트 이상의 전압에서 동작하는 경우 문제를 나타낸다.
도 3은 감소된 온-저항으로 보다 높은 전압에서 동작하도록 설계된 MOSFET를 나타낸다. 이러한 MOSFET는 Proceedings of the IEDM의 Paper No.26.2(1998), p 683에 개시되어 있다. 이러한 MOSFET는 바디 영역(5,6) 밑으로부터 소자의 드리프트 영역으로 연장되는 p-형 도핑 영역(40, 42)을 제외하고는 도 2에 도시된 종래의 MOSFET와 유사하다. p-형 도핑 영역(40, 42)은 n-형 도핑 컬럼에 의해 분리된 드리프트 영역에서 컬럼을 형성하며, 이는 p-도핑 영역(40, 42) 근처의 에피택셜층(1) 부분에 의해 형성된다. 상반되는 도핑 형태의 교번식 컬럼들은 종래의 MOSFET에서와 마찬가지로, 수직 방향 뿐만 아니라 수평 방향으로 역방향 전압의 축적을 야기시킨다. 결과적으로, 이러한 소자는 에피택셜층(1)의 감소된 층 두께 및 드리프트 영역에서 증가된 도핑 농도를 갖는 종래의 반도체 소자와 동일한 역방향 전압을 달성할 수 있다. 도 2에서 곡선(25)은 도 3에 도시된 MOSFET의 항복 전압에 따른 단위 면적당 온-저항을 나타낸다. 보다 높은 동작 전압에서, 상기 소자의 온-저항은, 도 1에 도시된 소자에 비해 상당히 감소함을, 특히 항복 전압에 따라 선형적으로 증가하는 것을 알 수 있다.
도 3에 도시된 소자의 개선된 동작 특성은 트랜지스터의 드리프트 영역에서의 전하 보상에 기초한다. 즉, 드리프트 영역에서의 도핑은 예를 들어 크기 범위 이상으로 상당히 증가하며, 추가적인 전하는 반대되는 도핑 형태의 추가적인 컬럼들에 의해 상쇄된다(counterbalanced). 따라서, 트랜지스터의 차단 전압이 변하지 않고 유지된다. 상반되는 도핑 형태의 전하 보상 컬럼은 소자가 온 상태에 있을 때 전류 전도에 기여하지 않는다. 트랜지스터의 이러한 바람직한 특성은 상반되는 도핑 형태의 인접한 컬럼들 사이에서 달성되는 전하 보상 정도에 따라 임계적으로 좌우된다. 불행히도, 이들을 제조하는 동안 프로세스 파라미터의 제어시의 제한들 때문에, 컬럼의 도펀트의 변화도에서의 불균일성을 방지하기가 어려울 수 있다. 예를 들어, 컬럼과 기판 사이의 인터페이스 및 컬럼과 p-바디 영역 사이의 인터페이스에 대한 확산은 이들 인터페이스 부근의 컬럼 부분의 도펀트 농도에서의 변화를 야기시킨다.
도 3에 도시된 구조는 다수의 에피택셜 증착 단계들을 포함하는 프로세스 시퀀스로 제조되며, 이들 각각은 적절한 도펀트 주입에 의해 수행된다. 불행히도, 에피택셜 증착 단계들을 수행하는 것은 비용이 많이 들기 때문에 이러한 구조를 제조하는데 비용이 많이 든다.
따라서, 보다 적은 비용으로 제조될 수 있도록 에피택셜 증착 단계의 수를 최소화시키면서 또한 소자의 드리프트 영역에서 상반되는 도핑 형태의 인접한 컬럼에서 높은 전하 보상도가 달성될 수 있도록 프로세스 파라미터의 충분한 제어가 요구되는, 도 3에 도시된 MOSFET를 제조하는 방법이 요구된다.
본 발명에 따라, 전력 MOSFET는 제 1 도전형(conductivity type)의 기판을 포함하도록 제공된다. 또한, 제 1 도전형의 에피택셜층이 기판 상에 증착된다. 제 1 및 제 2 바디 영역은 에피택셜층에 위치되고 이들 사이에 드리프트 영역이 형성된다. 바디 영역들은 제 2 도전형을 갖는다. 제 1 도전형의 제 1 및 제 2 소스 영역은 제 1 및 제 2 바디 영역에 각각 위치된다. 다수의 트렌치가 에피택셜층의 드리프트 영역 내의 바디 영역 하부에 위치된다. 제 1 및 제 2 바디 영역으로부터 기판 쪽을 향하여 연장되는 트렌치는 제 2 도전형의 도펀트를 포함하는 박막 산화물층 및 다결정성 반도체 물질(예를 들어 폴리실리콘)로 충진(fill)된다. 박막 산화물층은 에피택셜층으로 분해(dissolve)되며, 도펀트는 트렌치로부터 트렌치에 인접한 에피택셜층 부분 속으로 확산되며, 다결정성 반도체 물질은 단결정 물질로 변환되어, 수직 방향 뿐만 아니라 수평 방향으로 역방향 전압이 축적되는 p-형 도핑 영역이 형성된다.
본 발명의 또 다른 면에 따라, 전력 MOSFET를 형성하는 방법이 제공된다. 상기 방법은 제 1 도전형의 기판을 제공하고 기판 상에 에피택셜층을 증착함으로써 개시된다. 에피택셜층은 제 1 도전형을 갖는다. 제 1 및 제 2 바디 영역은 이들 사이에 드리프트 영역이 형성되도록 에피택셜층에 형성된다. 바디 영역은 제 2 도전형을 갖는다. 제 1 도전형의 제 1 및 제 2 소스 영역은 각각 제 1 및 제 2 바디 영역에 형성된다. 에피택셜층의 드리프트 영역에 다수의 트렌치가 형성된다. 제 2 도전형의 도펀트를 갖는 물질이 트렌치에 에피택셜 증착된다. 트렌치는 제 1 및 제 2 바디 영역으로부터 기판 쪽을 향하여 연장된다. 실리콘 이산화물층은 트렌치의 하부 및 벽에 형성된다. 제 2 도전형의 도펀트를 갖는 다결정성 반도체 물질이 트렌치에 증착된다. 실리콘 이산화물층은 열처리에 의해 에피택셜층에서 분해된다. 도펀트의 적어도 일부는 트렌치로부터 트렌치에 인접한 에피택셜층 부분 속으로 확산되어 다결정성 반도체 물질은 단결정 물질로 변환된다.
도 1은 종래의 전력 MOSFET 구조의 개략도;
도 2는 종래의 전력 MOSFET와 본 발명에 따라 형성된 MOSFET에 대한 항복 전압에 따른 단위 면적당 온-저항을 나타내는 도면;
도 3은 도 1에 도시된 구조와 동일한 전압에서 단위 면적당 낮은 온-저항으로 동작하도록 설계된 MOSFET 구조를 나타내는 도면;
도 4-6은 본 발명에 따라 구성된 전력 MOSFET의 다양한 실시예의 관련 부분을 나타내는 도면;
도 7은 본 발명에 따라 구성된 완벽한 전력 MOSFET를 나타내는 도면.
본 발명에 따라, 도 3에 도시된 p-형 영역(40, 42)은 p-형 영역(40, 42)이 위치되는 위치 부근에서 중심을 둔 한 쌍의 트렌치를 먼저 에칭함으로써 형성된다. 트렌치는 후속적으로 고(rich) 도펀트 물질로 충진된다. 물질 내의 도펀트는 트렌치로부터 소자의 드리프트 영역을 형성하는 인접한 에피택셜층으로 확산된다. 형성되는 에피택셜층의 도핑 부분은 p-형 영역을 형성한다. 트렌치로부터 확산되지 않는 도펀트와 함께 트렌치를 충진하는 물질이 최종 소자에 남게 된다. 따라서, 상기 물질은 소자의 특성에 악영향을 미치지 않는 물질로 선택되어야 한다. 트렌치를 충진하는 물질로 사용될 수 있는 예시적인 물질로는 실리콘 이산화물과 같은 폴리실리콘 또는 유전체가 포함된다.
도 4-6은 에피택셜 실리콘층(1)에 형성된 트렌치(44, 46)를 충진하기 위해 사용되는 물질의 몇 가지 상이한 조합을 나타낸다. 도 4-6은 트렌치(44, 46), 에피택셜층(1) 및 기판(2)을 나타내며, 명료성을 위해 도 4-6은 p-바디 영역 및 소스를 포함하는 전력 MOSFET 구조의 상부는 도시되지 않는다.
도 4에 도시된 본 발명의 실시예에서, 트렌치(44, 46)는 붕소-도핑 실리콘 이산화물과 같이 도핑된 유전체로 충진된다. 트렌치가 충진된 이후, 붕소가 인접한 에피택셜층(1)으로 확산되어 p-형 영역(40, 42)을 형성한다. 트렌치를 충진하는 붕소-도핑 실리콘 이산화물이 최종 MOSFET 소자에 남게 된다.
도 5에 도시된 본 발명의 실시예에서, 트렌치는 다결정성 실리콘, 즉, 붕소로 도핑된 폴리실리콘으로 적어도 부분적으로 충진된다. 트렌치가 충진된 이후에, 붕소는 p-형 영역(40, 42)을 형성하도록 인접한 에피택셜층(1) 속으로 확산된다. 트렌치를 충진하는 남아있는 붕소-도핑 폴리실리콘은 최종 MOSFET 소자에 남게 된다. 선택적으로, 폴리실리콘은 확산 단계가 수행된 후 전체 또는 부분적으로 산화되어 실리콘 이산화물을 형성한다. 따라서, 최종 MOSFET 소자에 남아있는 트렌치는 실리콘 이산화물과 같은 유전체 및 임의의 잔류 폴리실리콘으로 충진된다. 선택적으로, 트렌치내의 임의의 붕소-도핑 폴리실리콘은 상승 온도에서 재결정화되어 단결정 실리콘을 형성한다. 이 경우, 최종 MOSFET 소자에 남아있는 트렌치는 단결정 실리콘, 또는 실리콘 이산화물 또는 다른 유전체와의 조합인 단결정 실리콘으로 충진된다.
본 발명의 실시예에서, 폴리실리콘은 트렌치를 충진하는데 사용되고 이후 재결정화되며, 재결정화는 폴리실리콘 증착 이전에 트렌치 벽과 하부 상에서 실리콘 이산화물의 얇은 층을 형성함으로써 촉진된다. 이 방법에서 실리콘 이산화물 상에 후속적으로 증착되는 폴리실리콘의 그레인 사이즈가 보다 양호하게 제어될 수 있다. 따라서, 폴리실리콘이 재결정화되는 경우, 주어진 시간 및 온도에 대해 달성되는 결정도(dgree of crystallinity)는 실리콘 이산화물의 존재 없이 달성되는 것보다 크다. 다른 말로, 실리콘 이산화물은 두 개의 상태(state) 사이에서의 전이를 보다 양호하게 제어함으로써 폴리실리콘 상의 단결정 구조물 형성을 돕는다. 적절한 어닐링 온도에서 폴리실리콘의 재결정화 이전에, 실리콘 이산화물층은 에피택셜층(1)의 실리콘속으로 실리콘 이산화물이 분해되도록 그의 온도를 상승시킴으로써 효과적으로 제거된다(물론, 에피택셜층은 에피택셜층의 고용도(solid solubility) 이하의 산소 농도를 갖는 것으로 가정한다). 결과적으로 폴리실리콘은 에피택셜층(1)을 형성하는 단결정 실리콘과 직접 접촉된다. 폴리실리콘의 어닐링 온도는 약 1050℃ 이상이고 실리콘 이산화물이 분해되는 온도는 약 950℃ 이상이기 때문에, 어닐링 및 분해 단계는 동시에 적절히 수행된다.
도 5에 도시된 본 발명의 실시예에서, 트렌치(44, 46)는 도핑된 폴리실리콘으로 먼저 부분적으로 충진되고 유전체 증착이 수행되어 트렌치 충진이 완료된다. 트렌치가 충진된 후, 인접한 에피택셜층(1)으로 붕소가 확산되어 p-형 영역(40, 42)이 형성된다. 남아 있는 붕소-도핑 폴리실리콘 및 트렌치를 충진하는 유전체는 최종 MOSFET 소자에 남게 된다. 소정 경우에 있어, 붕소-도핑 폴리실리콘은 상승 온도에서 재결정화되어 단결정 실리콘을 형성한다. 따라서, 최종 MOSFET 소자에 남아있는 트렌치는 단결정 실리콘 및 유전체로 충진된다.
도 7은 본 발명에 따라 형성된 전력 MOSFET를 나타낸다. MOSFET는 기판(2), 에피택셜층(1), p-바디 영역(5a, 6a), 깊은 p-바디 영역(5b, 6b), 소스 영역(7, 8) 및 내부에 각각 트렌치(44, 46)가 위치된 p-형 영역(40, 42)을 포함한다. P영역(40, 42)은 n-형 도핑 컬럼에 의해 각각 분리되는 컬럼을 형성한다. 또한, 산화물층(48)과 폴리실리콘층(49)을 포함하는 게이트 전극, 및 금속층(50)을 포함하는 소스-바디 전극이 도시된다.
본 발명의 또 다른 실시예에서, 트렌치(44, 46)는 도핑된 실리콘과 같은 에피택셜 증착 물질로 충진된다. 에피택셜 증착은 보다 양호한 균일성을 달성할 수 있도록 트렌치 내의 도펀트 변화도 제어를 개선하고 결함 형성을 감소시키기 때문에 소정 경우에 있어 바람직하게 사용될 수 있다. 이전에 언급된 것처럼, 도펀트 변화에 대한 제어는, 보다 높은 동작 전압에서 소자의 감소된 온저항은 상반되는 도핑 형태의 인접한 컬럼 사이에서 달성되는 전하 보상도에 따라 임계적으로 좌우되기 때문에 중요하다. 따라서, 본 발명의 본 실시예는 추가적인 에피택셜 증착 단계의 활용을 요구하는 반면, 바람직하게 보다 양호한 전하 보상을 달성한다.
도 7에 도시된 본 발명의 전력 MOSFET는 임의의 종래 기술의 프로세싱에 따라 제조될 수 있다. 예를 들어, 이하의 일련의 예시적인 단계는 도 7에 도시된 전력 MOSFET를 형성하도록 수행될 수 있다.
먼저, 산화물 마스크층은 산화물층으로 에피택셜층(1)의 표면을 커버함으로써 형성되며, 이는 트렌치(44, 46)의 위치를 형성하는 마스크 부분이 남도록 통상적으로 노출되고 패턴화된다. 트렌치는 10-40미크론의 전형적인 깊이 범위로 반응성 이온 에칭에 의해 마스크 개구부를 통해 건식 에칭된다. 각각의 트렌치 측벽은 반응성 이온 에칭 프로세스에 의해 야기되는 손상이 제거되도록 "평활화된다(smoothed)". 희생 실리콘 이산화물층은 트렌치(44, 46) 및 마스크 부분 상에서 성장한다. 희생층 및 마스크 부분은 버퍼 산화물 에칭 또는 HF 에칭에 의해 제거되어, 형성되는 트렌치 측벽은 가능한 평활화된다.
트렌치(44, 46)는 폴리실리콘, 실리콘 이산화물, 실리콘, 또는 이들의 조합과 같이 앞서 언급된 임의의 물질로 충진된다. 증착 동안, 폴리실리콘 또는 산화물은 붕소와 같은 도펀트로 전형적으로 도핑된다. 후속적인 확산 단계는 도펀트가 트렌치로부터 주변 에피택셜층으로 확산되도록 수행된다. 트렌치에 남아있는 물질이 폴리실리콘인 경우, 산화되거나 재결정화된다. 앞서 말한 것처럼, 폴리실리콘이 재결정화되는 경우, 폴리실리콘의 증착 이전에 트렌치내에서 실리콘 이산화물의 얇은 층을 먼저 증착하는 것이 바람직하다.
DMOS 트랜지스터 자체를 제조하기 위해, 두꺼운 필드산화물이 먼저 형성된다. 다음, 도펀트를 수용하는 영역 또는 게이트에 의해 커버되는 영역(액티브 영역)이 마스킹되고(masked) 에칭된다. 게이트 산화물이 성장하고, 폴리실리콘이 증착, 마스킹 및 에칭된다.
다음, 포토레지스트 마스킹 프로세스가 붕소 주입 후, 바디 영역(5a, 6a)을 형성하는 패턴화된 마스크층을 형성하는데 사용된다. 이러한 시퀀스는 깊은 바디 영역(5b, 6b)을 형성하도록 반복된다. 다음 소스 영역(7, 8)은 마스킹(masking), 이온주입 및 확산 프로세스에 의해 형성된다. 예를 들어, 소스 영역에는 통상적으로 2×1015 내지 1.2×1016 /cm2 범위 농도로 80KeV에서 비소가 주입된다. 이온주입후, 비소는 약 0.5 내지 2.0 미크론 깊이로 확산된다. 전형적으로 깊은 p-바디 영역의 깊이는 약 2.5 내지 5 미크론인 반면, 바디 영역의 깊이는 약 1-3 미크론 범위의 깊이를 갖는다. 다음 구조물은 증착된 산화물로 코팅된다. DMOS 트랜지스터는 콘택 개구부를 형성하도록 산화물층의 형성 및 패터닝에 의한 종래의 방식으로 완성된다. 또한, 소스-바디 및 게이트 전극을 형성하도록 금속층(50)이 증착되고 마스킹된다. 또한, 패드 콘택을 형성하는데 패드 마스크가 사용된다. 마지막으로, 기판의 하부 표면상에 드레인 콘택층(미도시)이 형성된다.
주목할 것은, 앞서 설명된 프로세스에서, 트렌치는 p-바디 및 깊은 p-바디 영역들의 형성 이전에 형성되는 반면, 본 발명은 임의의 도핑된 영역 또는 남아있는 전체 도핑된 영역에 대해 그 이전에, 또는 후속적으로 트렌치가 형성되는 보다 포괄적인 프로세스를 포함한다는 것이다. 또한, 전력 MOSFET를 제조하는 특정한 프로세스 시퀀스가 개시되었으나, 본 발명의 범주에 있는 한 다른 프로세스 시퀀스가 이용될 수 있다.
본 발명에 따라 제조된 전력 MOSFET 소자는 종래기술에 의해 제조된 종래기술의 소자를 능가하는 몇가지 장점을 갖는다. 예를 들어, p-형 영역의 수직 도핑 변화도는 거의 제로이다. 수평 도펀트 변화도는 주입되는 도펀트의 양 및 확산 단계에서 사용되는 열적 사이클들(thermal cycles)의 수 및 지속시간(duration)을 변화시킴으로써 정확하게 제어된다. 또한, 주입된 도펀트 양 및 측방 도펀트 변화도는 소자의 항복 전압 및 온-저항을 최적화시키도록 변형될 수 있다.
도 7에 도시된 본 발명의 실시예에서, p-형 트렌치는 바디 영역 아래에 형성된다. 그러나 p-형 트랜치마다, 특히 다이 주변 또는 패드를 포함하는 영역 또는 상호접속부에서 그와 관련된 바디 영역이 필요한 것은 아니다.
다양한 실시예가 본 명세서에 개시되었지만, 본 발명의 범주 및 범위를 이탈하지 않는 첨부된 청구범위의 범주 내에서 상기 설명에 의해 본 발명의 변형 및 변조가 가능하다. 예를 들어, 다양한 반도체 영역의 전도성이 본 명세서에서 설명된 것들과 반대인 본 발명에 따른 전력 MOSFET가 제공될 수 있다. 또한, 본 명세서에서 개시된 발명은 적어도 두개의 바디 영역, 두개의 소스, 및 두개의 트렌치를 갖지만, MOS-게이트 소자에 대한 특정 구조에 따라 각각의 이러한 영역들 중 하나 이상을 갖는 소자를 제조할 수 있다.

Claims (13)

  1. 고전압 MOSFET를 형성하는 방법으로서,
    제 1 도전형(conductivity type)의 기판을 제공하는 단계;
    상기 기판 상에 제 1 도전형을 갖는 에피택셜층을 증착하는 단계;
    바디 영역들 사이에 드리프트(drift) 영역을 한정하기 위해 상기 에피택셜층에 제 2 도전형을 갖는 하나 이상의 상기 바디 영역들을 형성하는 단계;
    상기 바디 영역들에 상기 제 1 도전형의 하나 이상의 소스 영역들을 형성하는 단계;
    상기 에피택셜층의 상기 드리프트 영역에 하나 이상의 트렌치들을 형성하는 단계 ― 상기 트렌치들은 상기 바디 영역들로부터 상기 기판 쪽을 향해 연장됨 ―;
    상기 트렌치들의 표면들 상에 실리콘 이산화물의 층을 형성하는 단계;
    상기 트렌치들을 충진(fill)하기 위해 상기 트렌치들의 상기 실리콘 이산화물 위에 상기 제 2 도전형의 도펀트로 도핑된 폴리실리콘을 증착하는 단계;
    상기 트렌치들로부터 상기 트렌치들에 인접한 상기 에피택셜층의 부분들 속으로 상기 도펀트의 적어도 일부분을 확산시키는 단계; 및
    단결정 실리콘을 형성하기 위해 상기 폴리실리콘의 적어도 일부분을 재결정화시키는 단계
    를 포함하는 고전압 MOSFET를 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 폴리실리콘을 재결정화시키는 단계는 상기 폴리실리콘을 어닐링하는 단계를 포함하는, 고전압 MOSFET를 형성하는 방법.
  3. 제 1 항에 있어서,
    상기 에피택셜층은 분해 온도에서 상기 에피택셜층의 고용도(solid solubility) 이하의 산소 농도를 가지며, 상기 에피택셜층 속으로 상기 실리콘 이산화물을 분해(dissolve)하는 단계를 더 포함하는, 고전압 MOSFET를 형성하는 방법.
  4. 제 2 항에 있어서,
    상기 에피택셜층은 분해 온도에서 상기 에피택셜층의 고용도 이하의 산소 농도를 가지며, 상기 에피택셜층 속으로 상기 실리콘 이산화물을 분해하는 단계를 더 포함하는, 고전압 MOSFET를 형성하는 방법.
  5. 제 4 항에 있어서,
    상기 분해하는 단계는 상기 실리콘 이산화물의 온도를 상승시킴으로써 수행되는, 고전압 MOSFET를 형성하는 방법.
  6. 제 5 항에 있어서,
    상기 분해하는 단계 및 상기 어닐링하는 단계는 동시에 수행되는, 고전압 MOSFET를 형성하는 방법.
  7. 제 5 항에 있어서,
    상기 분해하는 단계는 상기 어닐링하는 단계 보다 먼저 수행되는, 고전압 MOSFET를 형성하는 방법.
  8. 제 2 항에 있어서,
    상기 어닐링하는 단계는 상기 폴리실리콘의 전부를 재결정화시키는, 고전압 MOSFET를 형성하는 방법.
  9. 제 1 항에 있어서,
    상기 바디 영역들은 깊은 바디 영역들을 포함하고,
    상기 깊은 바디 영역들은 상기 바디 영역들보다 더 깊은, 고전압 MOSFET를 형성하는 방법.
  10. 제 1 항에 있어서,
    상기 트렌치는 적어도 하나의 트렌치를 한정하는 마스크층을 제공하여 상기 마스크층에 의해 한정된 상기 트렌치를 에칭함으로써 형성되는, 고전압 MOSFET를 형성하는 방법.
  11. 제 1 항에 있어서,
    상기 바디 영역은 상기 기판 속으로 도펀트를 주입하여 확산시킴으로써 형성되는, 고전압 MOSFET를 형성하는 방법.
  12. 고전압 MOSFET를 형성하는 방법에 따라 제조된 고전압 MOSFET로서,
    상기 고전압 MOSFET를 형성하는 방법은,
    제 1 도전형의 기판을 제공하는 단계;
    상기 기판 상에 제 1 도전형을 갖는 에피택셜층을 증착하는 단계;
    바디 영역들 사이에 드리프트 영역을 한정하기 위해 상기 에피택셜층에 제 2 도전형을 갖는 하나 이상의 상기 바디 영역들을 형성하는 단계;
    상기 바디 영역들에 상기 제 1 도전형의 하나 이상의 소스 영역들을 형성하는 단계;
    상기 에피택셜층의 상기 드리프트 영역에 하나 이상의 트렌치들을 형성하는 단계 ― 상기 트렌치들은 상기 바디 영역들로부터 상기 기판 쪽을 향해 연장됨 ―;
    상기 트렌치들의 표면들 상에 실리콘 이산화물의 층을 형성하는 단계;
    상기 트렌치들을 충진하기 위해 상기 트렌치들의 상기 실리콘 이산화물 위에 상기 제 2 도전형의 도펀트로 도핑된 폴리실리콘을 증착하는 단계;
    상기 트렌치들로부터 상기 트렌치들에 인접한 상기 에피택셜층의 부분들 속으로 상기 도펀트의 적어도 일부분을 확산시키는 단계; 및
    단결정 실리콘을 형성하기 위해 상기 폴리실리콘의 적어도 일부분을 재결정화시키는 단계를 포함하는,
    고전압 MOSFET를 형성하는 방법에 따라 제조된 고전압 MOSFET.
  13. 고전압 MOSFET를 형성하는 방법에 따라 제조된 고전압 MOSFET로서,
    상기 고전압 MOSFET를 형성하는 방법은,
    제 1 도전형의 기판을 제공하는 단계;
    상기 기판 상에 제 1 도전형을 갖는 에피택셜층을 증착하는 단계;
    바디 영역들 사이에 드리프트 영역을 한정하기 위해 상기 에피택셜층에 제 2 도전형을 갖는 하나 이상의 상기 바디 영역들을 형성하는 단계;
    상기 바디 영역들에 상기 제 1 도전형의 하나 이상의 소스 영역들을 형성하는 단계;
    상기 에피택셜층의 상기 드리프트 영역에 하나 이상의 트렌치들을 형성하는 단계 ― 상기 트렌치들은 상기 바디 영역들로부터 상기 기판 쪽을 향해 연장됨 ―;
    상기 트렌치들의 표면들 상에 실리콘 이산화물의 층을 형성하는 단계;
    상기 트렌치들을 충진하기 위해 상기 트렌치들의 상기 실리콘 이산화물 위에 상기 제 2 도전형의 도펀트로 도핑된 폴리실리콘을 증착하는 단계;
    상기 트렌치들로부터 상기 트렌치들에 인접한 상기 에피택셜층의 부분들 속으로 상기 도펀트의 적어도 일부분을 확산시키는 단계; 및
    단결정 실리콘을 형성하기 위해 상기 폴리실리콘의 적어도 일부분을 재결정화시키는 단계를 포함하고,
    상기 에피택셜층은 분해 온도에서 상기 에피택셜층의 고용도 이하의 산소 농도를 가지며, 상기 에피택셜층 속으로 상기 실리콘 이산화물을 분해하는 단계를 더 포함하는,
    고전압 MOSFET를 형성하는 방법에 따라 제조된 고전압 MOSFET.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7694188B2 (en) * 2007-02-05 2010-04-06 Microsoft Corporation Disk failure prevention and error correction
CN101459093B (zh) * 2007-12-10 2011-09-28 上海华虹Nec电子有限公司 验证非对称高压场效应管漂移区电阻的方法
US7750412B2 (en) * 2008-08-06 2010-07-06 Fairchild Semiconductor Corporation Rectifier with PN clamp regions under trenches
CN101958283B (zh) * 2009-07-09 2014-07-09 上海华虹宏力半导体制造有限公司 获得交替排列的p型和n型半导体薄层结构的方法及结构
CN101834208A (zh) * 2010-04-30 2010-09-15 苏州硅能半导体科技股份有限公司 一种低导通电阻的功率mos场效应管及制造方法
JP5621441B2 (ja) * 2010-09-14 2014-11-12 株式会社デンソー 半導体装置の製造方法
CN102760662B (zh) * 2011-04-29 2014-12-31 茂达电子股份有限公司 半导体功率装置的制作方法
TWI441261B (zh) * 2011-05-13 2014-06-11 Anpec Electronics Corp 半導體功率元件的製作方法
CN102214582B (zh) * 2011-05-26 2013-07-10 上海先进半导体制造股份有限公司 用于深槽超结mos器件的终端结构的制作方法
US8803205B2 (en) * 2011-05-31 2014-08-12 Infineon Technologies Austria Ag Transistor with controllable compensation regions
US8698229B2 (en) * 2011-05-31 2014-04-15 Infineon Technologies Austria Ag Transistor with controllable compensation regions
TW201334036A (zh) * 2012-02-02 2013-08-16 Anpec Electronics Corp 降低擴散摻雜區之表面摻雜濃度之方法、超級介面結構之製作方法以及功率電晶體元件之製作方法
JP2017055102A (ja) * 2015-09-10 2017-03-16 株式会社豊田自動織機 トレンチゲート型半導体装置及びその製造方法
CN106298946A (zh) * 2016-10-09 2017-01-04 无锡新洁能股份有限公司 一种降低低压Trench DMOS导通电阻的制造方法
EP3590138B1 (en) * 2017-03-03 2020-09-16 ABB Power Grids Switzerland AG Silicon carbide superjunction power semiconductor device and method for manufacturing the same
DE102018113145B4 (de) * 2018-06-01 2020-06-04 Infineon Technologies Ag Gleichrichtereinrichtung
TWI671912B (zh) * 2018-08-23 2019-09-11 立錡科技股份有限公司 能降低導通電阻之mos元件及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050216275A1 (en) * 2004-03-24 2005-09-29 Heng-Chien Chen Telephone apparatus for making telephone calls in conjunction with a computing device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5191396B1 (en) 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
JPS6262516A (ja) * 1985-09-13 1987-03-19 Hitachi Ltd 不純物拡散方法
JPS63186423A (ja) * 1987-01-29 1988-08-02 Toshiba Corp 半導体装置の製造方法
US5404040A (en) 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
JPH04276628A (ja) * 1991-03-05 1992-10-01 Olympus Optical Co Ltd 半導体装置の製造方法
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
JPH07220987A (ja) * 1994-01-28 1995-08-18 Nippon Telegr & Teleph Corp <Ntt> 単結晶Ｓｉ基板とその製造方法
JPH08264772A (ja) 1995-03-23 1996-10-11 Toyota Motor Corp 電界効果型半導体素子
WO1997029518A1 (de) * 1996-02-05 1997-08-14 Siemens Aktiengesellschaft Durch feldeffekt steuerbares halbleiterbauelement
DE19611045C1 (de) 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
DE19748523C2 (de) 1997-11-03 1999-10-07 Siemens Ag Halbleiterbauelement, Verfahren zum Herstellen eines derartigen Halbleiterbauelementes und Verwendung des Verfahrens
WO1999023703A1 (de) 1997-11-03 1999-05-14 Infineon Technologies Ag Hochspannungsfeste randstruktur für halbleiterbauelemente
EP0973203A3 (de) 1998-07-17 2001-02-14 Infineon Technologies AG Halbleiterschicht mit lateral veränderlicher Dotierung und Verfahren zu dessen Herstellung
US6452230B1 (en) * 1998-12-23 2002-09-17 International Rectifier Corporation High voltage mosgated device with trenches to reduce on-resistance
US6593619B1 (en) * 1999-06-03 2003-07-15 General Semiconductor, Inc. High voltage power MOSFET having low on-resistance
JP2001345444A (ja) * 1999-10-25 2001-12-14 Seiko Instruments Inc 半導体装置とその製造方法
US6479352B2 (en) * 2000-06-02 2002-11-12 General Semiconductor, Inc. Method of fabricating high voltage power MOSFET having low on-resistance

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050216275A1 (en) * 2004-03-24 2005-09-29 Heng-Chien Chen Telephone apparatus for making telephone calls in conjunction with a computing device

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