JP2017055102A - トレンチゲート型半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】オン抵抗を悪化させることなく耐圧を向上させることができるゲートトレンチ型半導体装置及びその製造方法を提供する。【解決手段】シリコン基板11の厚さ方向においてn+シリコン層12の上に、n+シリコン層12と接するようにnシリコン層13が形成され、nシリコン層13の上にnシリコン層13と接するようにpシリコン層14が形成され、pシリコン層14の表層部に形成したn+ソース領域15及びn+ソース領域15の下のpシリコン層14を貫通するトレンチ17の内部にゲート酸化膜18を介してポリシリコンゲート電極19が配置されている。トレンチ17が、n+シリコン層12とnシリコン層13との界面以上に深く形成され、トレンチ17の底部側の側面に、pn接合部24が、n+シリコン層12とnシリコン層13との界面から上方に延設されている。【選択図】図1
Description
本発明は、トレンチゲート型半導体装置及びその製造方法に関するものである。
特許文献1に開示の半導体装置においては、半導体基板におけるトレンチの内壁にゲート酸化膜を介してゲート電極を配するとともにゲート電極よりも下方にp型領域を有する。このp型領域は、トレンチ部を形成した後に加速電圧が異なるイオン注入を行った後に熱拡散処理を行って形成している。このように、加速電圧を変えることで深さの異なる位置にp型の不純物を注入・拡散することで、トレンチ底部のp型領域を縦長にしている。これにより、オン抵抗を悪化させることなく耐圧を向上させることができる。
ところが、更に耐圧を向上しようとする場合、p型領域を更に縦長にする必要があるが、加速電圧を更に上げてイオン注入する場合、図17に示すように、トレンチ105の底面から深さd1,d2,d3で不純物を打ち込むと、深さ方向に比例してp型領域108の幅が広がってしまう。すると、隣り合うゲート電極107(トレンチ105)間における実際に電流が流れるn型領域102がp型領域108によって狭くなり(幅W10が小さくなり)、オン抵抗が上がってしまう。なお、図17において、符号100はシリコン基板、符号101はn+領域、符号103はp領域、符号104はn+領域、符号106はゲート酸化膜である。
本発明の目的は、オン抵抗を悪化させることなく耐圧を向上させることができるゲートトレンチ型半導体装置及びその製造方法を提供することにある。
請求項1に記載の発明では、半導体基板の厚さ方向において高濃度第1導電型半導体層の上に当該高濃度第1導電型半導体層と接するように低濃度第1導電型半導体層が形成されるとともに前記低濃度第1導電型半導体層の上に当該低濃度第1導電型半導体層と接するように第2導電型半導体層が形成され、前記第2導電型半導体層の表層部に形成した第1導電型半導体領域及び当該第1導電型半導体領域の下の前記第2導電型半導体層を貫通するトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置であって、前記トレンチが、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面以上に深く形成され、前記トレンチの底部側の側面に、第1導電型半導体と第2導電型半導体との接合部が、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面から上方に延設されてなることを要旨とする。
請求項1に記載の発明によれば、トレンチが、高濃度第1導電型半導体層と低濃度第1導電型半導体層との界面以上に深く形成されており、このトレンチの底部側の側面に、第1導電型半導体と第2導電型半導体との接合部が、高濃度第1導電型半導体層と低濃度第1導電型半導体層との界面から上方に延設され、電流が流れる低濃度第1導電型半導体層の幅が狭くなることが回避され、オン抵抗を悪化させることなく耐圧を向上させることができる。
請求項2に記載のように、請求項1に記載のトレンチゲート型半導体装置において、前記接合部は、前記トレンチの底部側に埋め込まれた第2導電型不純物ドープド酸化膜から拡散した第2導電型半導体領域と前記低濃度第1導電型半導体層により形成されているとよい。
請求項3に記載のように、請求項1に記載のトレンチゲート型半導体装置において、前記接合部は、前記トレンチの底部側に埋め込まれた第2導電型不純物ドープド半導体と前記低濃度第1導電型半導体層により形成されているとよい。
請求項4に記載のように、請求項1〜3のいずれか1項に記載のトレンチゲート型半導体装置において、前記接合部を構成する第1導電型半導体および第2導電型半導体は、前記半導体基板の厚さ方向において、前記高濃度第1導電型半導体層に近いほど第1導電型の不純物量が多くなるように、または、前記高濃度第1導電型半導体層に近いほど第2導電型の不純物量が少なくなるように第1導電型と第2導電型の不純物量が変化するとよい。
このようにすることにより、接合部を構成する第1導電型半導体および第2導電型半導体のいずれか一方に不純物量のバラツキがあっても最低限の耐圧を確保することができる。
請求項5に記載のように、請求項4に記載のトレンチゲート型半導体装置において、2層化により第1導電型と第2導電型の不純物量が変化するとよい。
請求項6に記載の発明では、半導体基板の厚さ方向において高濃度第1導電型半導体層の上に当該高濃度第1導電型半導体層と接するように低濃度第1導電型半導体層が形成されるとともに前記低濃度第1導電型半導体層の上に当該低濃度第1導電型半導体層と接するように第2導電型半導体層が形成され、前記第2導電型半導体層の表層部に形成した第1導電型半導体領域及び当該第1導電型半導体領域の下の前記第2導電型半導体層を貫通するトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置の製造法であって、前記トレンチを、その深さが前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面以上に形成する第1工程と、第1工程後において、前記トレンチに第2導電型不純物ドープド酸化膜を埋め込む第2工程と、第2工程後において、熱処理により前記第2導電型不純物ドープド酸化膜から第2導電型不純物を前記低濃度第1導電型半導体層に拡散させて第1導電型半導体と第2導電型半導体との接合部を前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面から上方に延びる状態に形成する第3工程と、を有することを要旨とする。
請求項6に記載の発明では、半導体基板の厚さ方向において高濃度第1導電型半導体層の上に当該高濃度第1導電型半導体層と接するように低濃度第1導電型半導体層が形成されるとともに前記低濃度第1導電型半導体層の上に当該低濃度第1導電型半導体層と接するように第2導電型半導体層が形成され、前記第2導電型半導体層の表層部に形成した第1導電型半導体領域及び当該第1導電型半導体領域の下の前記第2導電型半導体層を貫通するトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置の製造法であって、前記トレンチを、その深さが前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面以上に形成する第1工程と、第1工程後において、前記トレンチに第2導電型不純物ドープド酸化膜を埋め込む第2工程と、第2工程後において、熱処理により前記第2導電型不純物ドープド酸化膜から第2導電型不純物を前記低濃度第1導電型半導体層に拡散させて第1導電型半導体と第2導電型半導体との接合部を前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面から上方に延びる状態に形成する第3工程と、を有することを要旨とする。
請求項6に記載の発明によれば、第1工程において、トレンチが、その深さが高濃度第1導電型半導体層と低濃度第1導電型半導体層との界面以上に形成され、第2工程において、トレンチに第2導電型不純物ドープド酸化膜が埋め込まれ、第3工程において、熱処理により第2導電型不純物ドープド酸化膜から第2導電型不純物が低濃度第1導電型半導体層に拡散されて第1導電型半導体と第2導電型半導体との接合部が高濃度第1導電型半導体層と低濃度第1導電型半導体層との界面から上方に延びる状態に形成される。これにより、請求項1に記載のトレンチゲート型半導体装置を製造することができる。
本発明によれば、オン抵抗を悪化させることなく耐圧を向上させることができる。
(第1の実施形態)
以下、本発明をトレンチゲート型MOSFETに具体化した一実施形態を図面に従って説明する。
以下、本発明をトレンチゲート型MOSFETに具体化した一実施形態を図面に従って説明する。
図1にはトレンチゲート型半導体装置としてのトレンチゲート型MOSFET(チップ)10の概略縦断面図を示し、シリコン基板11に複数のトレンチ17が形成された縦型MOSFETである。
図1に示すように、シリコン基板11は下からn+シリコン層12、nシリコン層13、pシリコン層(チャネル形成領域)14の順に形成されている。pシリコン層14においてその表層部にはn+ソース領域15が形成されている。シリコン基板11にはトレンチ17が複数並設されている。トレンチ17はその側面がシリコン基板11の上面に対し垂直に形成されている。
この各トレンチ17はn+ソース領域15及びpシリコン層14を貫通してnシリコン層13に達している。トレンチ17の内面にゲート酸化膜18を介してポリシリコンゲート電極19が配置されている(埋め込まれている)。シリコン基板11の下面(裏面)にはドレイン電極21が形成されている。ポリシリコンゲート電極19の上面は、図示しない絶縁膜により被覆されている。シリコン基板11の上面にアルミソース電極20が配置され、アルミソース電極20はn+ソース領域15、及び、pシリコン層14の表層部に形成したコンタクトp+領域16と電気的に接続されている。
このように、半導体基板としてのシリコン基板11の厚さ方向において高濃度第1導電型半導体層としてのn+シリコン層12の上に、n+シリコン層12と接するように低濃度第1導電型半導体層としてのnシリコン層13が形成されている。また、nシリコン層13の上にnシリコン層13と接するように第2導電型半導体層としてのpシリコン層14が形成されている。さらに、pシリコン層14の表層部に形成した第1導電型半導体領域としてのn+ソース領域15及びn+ソース領域15の下のpシリコン層14を貫通するトレンチ17の内部にゲート絶縁膜としてのゲート酸化膜18を介してゲート電極としてのポリシリコンゲート電極19が配置されている。
さらに、トレンチ17が、n+シリコン層12とnシリコン層13との界面以上に深く形成されている。即ち、トレンチ17が、n+シリコン層12とnシリコン層13との界面まで、または、n+シリコン層12とnシリコン層13との界面よりも深く形成されている。
また、トレンチ17の底部側に第2導電型不純物ドープド酸化膜としてのp型不純物ドープドシリコン酸化膜22が埋め込まれている。p型不純物ドープドシリコン酸化膜22の側面には第2導電型半導体領域としてのpシリコン領域23が形成されている。pシリコン領域23は、p型不純物ドープドシリコン酸化膜22からの不純物の拡散により形成されたものである。pシリコン領域23は、図17のp型領域108よりも縦長に形成されている。pシリコン領域23は、n+シリコン層12とnシリコン層13との界面から上方に延設されている。pシリコン領域23とnシリコン層13との接合部がpn接合部24であり、このpn接合部24は、トレンチ17の底部側の側面において、n+シリコン層12とnシリコン層13との界面から上方に延設されている。また、p型不純物ドープドシリコン酸化膜22の上にゲート酸化膜18が形成されている。
このようにして、トレンチ17の底部側の側面に、第1導電型半導体と第2導電型半導体との接合部としてのpn接合部24が、n+シリコン層12とnシリコン層13との界面から上方に延設されている。より詳しくは、pn接合部24は、トレンチ17の底部側に埋め込まれたp型不純物ドープドシリコン酸化膜22から拡散したpシリコン領域23とnシリコン層13により形成されている。
次に、製造方法について説明する。
図2に示すように、n+シリコン層12の上にnシリコン層13が形成されたシリコン基板11を用意し、nシリコン層13の上にpシリコン層14を形成するとともにpシリコン層14の表層部にn+ソース領域15及びコンタクトp+領域16を形成する。そして、側面がシリコン基板11の上面に垂直なトレンチ17を形成する。トレンチ17は、その深さがn+シリコン層12とnシリコン層13との界面以上に形成する。即ち、トレンチ17を、n+シリコン層12とnシリコン層13との界面まで、または、n+シリコン層12とnシリコン層13との界面よりも深く形成する。より詳しくは、n+シリコン層12とnシリコン層13との界面に対し最大製造公差(製造上のバラツキ)Δdよりも深くトレンチ17を形成する。
図2に示すように、n+シリコン層12の上にnシリコン層13が形成されたシリコン基板11を用意し、nシリコン層13の上にpシリコン層14を形成するとともにpシリコン層14の表層部にn+ソース領域15及びコンタクトp+領域16を形成する。そして、側面がシリコン基板11の上面に垂直なトレンチ17を形成する。トレンチ17は、その深さがn+シリコン層12とnシリコン層13との界面以上に形成する。即ち、トレンチ17を、n+シリコン層12とnシリコン層13との界面まで、または、n+シリコン層12とnシリコン層13との界面よりも深く形成する。より詳しくは、n+シリコン層12とnシリコン層13との界面に対し最大製造公差(製造上のバラツキ)Δdよりも深くトレンチ17を形成する。
このようにトレンチ17を形成することにより製造の際にトレンチ深さがばらついてもトレンチ17は少なくともn+シリコン層12とnシリコン層13との界面に達する深さにすることができる。具体的には、例えば、ウェハ内の各チップ形成領域のうちのウェハ中心部でのチップ形成領域とウェハ外周部でのチップ形成領域でトレンチ深さがばらついてもトレンチ17は少なくともn+シリコン層12とnシリコン層13との界面に達する深さにすることができる。
引き続き、図3に示すように、トレンチ17の底部にp型不純物ドープドシリコン酸化膜22を埋め込む。より詳しくは、トレンチ17内を含めたシリコン基板11の上面にp型不純物ドープドシリコン酸化膜22を堆積するとともに、エッチバックによりトレンチ17内のp型不純物ドープドシリコン酸化膜22を残して他を除去する。
さらに、図4に示すように、熱処理によりp型不純物ドープドシリコン酸化膜22からp型不純物をnシリコン層13に拡散させてpシリコン領域23を形成する。つまり、p型不純物ドープドシリコン酸化膜22からp型不純物を周囲に拡散させてpシリコン領域23を形成する。これにより、pシリコン領域23とnシリコン層13との界面に形成されるpn接合部24がn+シリコン層12とnシリコン層13との界面から上方に延びる状態に形成される。
なお、p型不純物ドープドシリコン酸化膜22からp型不純物を周囲に拡散させてpシリコン領域23を形成する際において、p型不純物ドープドシリコン酸化膜22の下方にもp型不純物が拡散するがn+シリコン層12がp領域に反転するほどの量ではない。
そして、図5に示すように、トレンチ17の内部にゲート酸化膜18を形成する。さらに、トレンチ17内においてゲート酸化膜18を介してポリシリコンゲート電極19を配置する。
引き続き、図1に示すように、シリコン基板11の裏面にドレイン電極21を形成するとともに、シリコン基板11の上面の所定位置にアルミソース電極20を配置する。その結果、トレンチゲート型MOSFET10が製造される。
次に、作用について説明する。
図1に示すように、pシリコン領域23の幅が広がることなく電流が流れるnシリコン層13(n型領域)の幅W1を確保して、オン抵抗を悪化させることなく耐圧を向上させることができる。
図1に示すように、pシリコン領域23の幅が広がることなく電流が流れるnシリコン層13(n型領域)の幅W1を確保して、オン抵抗を悪化させることなく耐圧を向上させることができる。
つまり、図17に示すように、耐圧を向上させるべくp型領域108を縦長にする場合、加速電圧を上げてイオン注入すると深さ方向に比例してp型領域108の幅が広がってしまう。すると、隣り合うゲート電極107(トレンチ105)間における実際に電流が流れるn型領域の幅W10が狭くなり、オン抵抗が上がってしまう。
これに対し、本実施形態では、n+シリコン層12とnシリコン層13との界面に達する深さまで先にトレンチ17を掘り、p型不純物を含む酸化膜であるp型不純物ドープドシリコン酸化膜22を埋め込み、横方向に拡散させることにより、p型領域の幅を広げることなく(末広がりにすることなく)真っ直ぐに縦長にすることができる。つまり、隣り合うゲート電極19(トレンチ17)間における実際に電流が流れるnシリコン層13の幅W1を狭くすることなく、pn接合部24を縦長形状にでき、オン抵抗を悪化させることなく耐圧の向上が図られる。
本実施形態によれば、以下のような効果を得ることができる。
(1)トレンチゲート型MOSFETの構成として、トレンチ17が、n+シリコン層12とnシリコン層13との界面以上に深く形成され、トレンチ17の底部側の側面に、pn接合部24が、n+シリコン層12とnシリコン層13との界面から上方に延設されている。よって、電流が流れるnシリコン層13の幅W1が狭くなることが回避され、オン抵抗を悪化させることなく耐圧を向上させることができる。
(1)トレンチゲート型MOSFETの構成として、トレンチ17が、n+シリコン層12とnシリコン層13との界面以上に深く形成され、トレンチ17の底部側の側面に、pn接合部24が、n+シリコン層12とnシリコン層13との界面から上方に延設されている。よって、電流が流れるnシリコン層13の幅W1が狭くなることが回避され、オン抵抗を悪化させることなく耐圧を向上させることができる。
(2)トレンチゲート型MOSFETの製造方法として、第1工程と第2工程と第3工程とを有する。第1工程では、トレンチ17を、その深さがn+シリコン層12とnシリコン層13との界面以上に形成する。第2工程では、第1工程後において、トレンチ17にp型不純物ドープドシリコン酸化膜22を埋め込む。第3工程では、第2工程後において、熱処理によりp型不純物ドープドシリコン酸化膜22からp型不純物をnシリコン層13に拡散させてpn接合部24をn+シリコン層12とnシリコン層13との界面から上方に延びる状態に形成する。これにより、上記(1)のトレンチゲート型MOSFETを製造することができる。
(3)上記(2)における第1工程において、トレンチ17を、n+シリコン層12とnシリコン層13との界面よりも深く形成することにより、トレンチ17の深さについての最大製造公差(ウェハの製造誤差)を吸収して上記(1)のトレンチゲート型MOSFETを製造することができる。
(4)nシリコン層13の不純物濃度を濃くすることで、耐圧向上効果の一部をオン抵抗低減効果に代えることもできる。
本実施形態の変形例として、図4で示したごとくpシリコン領域23を形成した後に、p型不純物ドープドシリコン酸化膜22を除去してもよい。
本実施形態の変形例として、図4で示したごとくpシリコン領域23を形成した後に、p型不純物ドープドシリコン酸化膜22を除去してもよい。
本実施形態の変形例として、図1に代わり、図6に示すように、pn接合部31は、トレンチ17の底部側に埋め込まれたp型シリコン30とnシリコン層13により形成してもよい。そのために製造の際に、図7に示すように、トレンチ17を掘った後、p型シリコン30を埋め込めばよい。
このように、第1導電型半導体と第2導電型半導体との接合部としてのpn接合部31は、トレンチ17の底部側に埋め込まれた第2導電型不純物ドープド半導体としてのp型シリコン30と低濃度第1導電型半導体層としてのnシリコン層13により形成されていてもよい。
なお、p型シリコン30をトレンチ17に埋め込んだ後に熱処理を行って横方向にp型不純物を拡散させてもよい。また、このようにして横方向にp型不純物を拡散させた後においてp型シリコン30を除去してもよい。
(第2の実施形態)
次に、第2の実施形態を、第1の実施形態との相違点を中心に説明する。
第2の実施形態においては、図1に示した構成に対し製造バラツキがあったとしても最低限の耐圧を確保すべく図8に示す構成としている。
次に、第2の実施形態を、第1の実施形態との相違点を中心に説明する。
第2の実施形態においては、図1に示した構成に対し製造バラツキがあったとしても最低限の耐圧を確保すべく図8に示す構成としている。
図8において、図1のnシリコン層13に代わるnシリコン層40は、下層のn+シリコン層41と上層のn−シリコン層42の2層よりなり、pn接合部24を構成するn型シリコンおよびp型シリコンは、シリコン基板11の厚さ方向において、n+シリコン層12に近いほどn型の不純物量が多くなるようにn型とp型の不純物量が変化している。
このようにすることにより、p型の不純物量とn型の不純物量がアンバランスとなっても、即ち、n型シリコンおよびp型シリコンのいずれか一方に不純物量(不純物の総量)のバラツキがあっても最低限の耐圧を確保することができる。また、図8において縦方向に延びるpn接合部24における縦方向でのn+シリコン層41の距離(厚さ)とn−シリコン層42の距離(厚さ)は等しくなっている。
そのために製造工程において図9に示すようにnシリコン層40を構成するためのエピウェハ(エピ基板)を、下層のn+シリコン層41と上層のn−シリコン層42の積層構造とすることにより実現でき、エピウェハの多層化(2層化)するだけで他のプロセスを変えなくてよい。
以下、詳しく説明する。
図1において、nシリコン層13の不純物濃度を濃くすることにより低オン抵抗化を図ることができるがnシリコン層13の不純物濃度を濃くすると耐圧が下がってしまう。nシリコン層13の不純物濃度を濃くして低オン抵抗化しても耐圧を維持できるのは、pシリコン領域23の不純物濃度を同時に濃くしてp型とn型の不純物量のバランスをとっているからである。ところが、製造バラツキ(例えば、エピ基板の不純物濃度のバラツキ、熱処理によるp型不純物ドープドシリコン酸化膜22からp型不純物をnシリコン層13に拡散させる際の拡散の程度等)によってp型とn型の不純物量がアンバランスになったときには、その差分となる不純物量(図10(b)の±δ)に従って耐圧が低下してしまう(図10(c)で電界強度が深さ方向において傾斜する角度が大きくなり耐圧低下を招く)。
図1において、nシリコン層13の不純物濃度を濃くすることにより低オン抵抗化を図ることができるがnシリコン層13の不純物濃度を濃くすると耐圧が下がってしまう。nシリコン層13の不純物濃度を濃くして低オン抵抗化しても耐圧を維持できるのは、pシリコン領域23の不純物濃度を同時に濃くしてp型とn型の不純物量のバランスをとっているからである。ところが、製造バラツキ(例えば、エピ基板の不純物濃度のバラツキ、熱処理によるp型不純物ドープドシリコン酸化膜22からp型不純物をnシリコン層13に拡散させる際の拡散の程度等)によってp型とn型の不純物量がアンバランスになったときには、その差分となる不純物量(図10(b)の±δ)に従って耐圧が低下してしまう(図10(c)で電界強度が深さ方向において傾斜する角度が大きくなり耐圧低下を招く)。
なお、図10(a)には、図1の断面構造を示し、縦方向に延びるpシリコン領域23が耐圧を保持する領域である。図10(b)には、基板深さ方向において同じ深さで平均化した不純物量の分布を、図10(c)には、基板深さ方向における耐圧時の電界強度分布を示す。
図10において、n濃度のバラツキの中心条件では、線分L1,L2,L3,L4で囲まれた領域の面積が耐圧と比例する。n濃度のバラツキの上限条件では、線分L1,L5,L6,L4で囲まれた領域の面積が耐圧と比例する。n濃度のバラツキの下限条件では、線分L7,L8,L3,L4で囲まれた領域の面積が耐圧と比例する。
従って、低オン抵抗化のためにp型とn型の不純物濃度を濃くすればするほど、同じ割合(比率、例えば%)でバラツキが発生した場合、差分となる不純物量が大きくなり、耐圧の低下が大きくなってしまう。
そこで、図8に示すように、nシリコン層40を2層化して途中で濃度を変えることで、p型とn型の不純物量のアンバランスが耐圧に与える影響を小さくして、耐圧バラツキを低減する。
図11(a)には、図8の断面構造を示し、縦方向に延びるpシリコン領域23が耐圧を保持する領域である。図11(b)には、基板深さ方向において同じ深さで平均化した不純物量の分布を、図11(c)には、基板深さ方向における耐圧時の電界強度分布を示す。
図11において、n濃度のバラツキの中心条件では、線分L10,L11,L12,L13,L14で囲まれた領域の面積が耐圧と比例する。n濃度のバラツキの上限条件では、線分L15,L16,L17,L18,L14で囲まれた領域の面積が耐圧と比例する。n濃度のバラツキの下限条件では、線分L19,L20,L21,L22,L14で囲まれた領域の面積が耐圧と比例する。
図10と図11を比較する。まず、n濃度のバラツキの中心条件において、図10での線分L1,L2,L3,L4で囲まれた領域の面積に比べ図11での線分L10,L11,L12,L13,L14で囲まれた領域の面積が小さく、耐圧が低い。また、n濃度のバラツキの上限条件では、図10での線分L1,L5,L6,L4で囲まれた領域の面積に比べ図11での線分L15,L16,L17,L18,L14で囲まれた領域の面積が大きく、耐圧が高い。さらに、n濃度のバラツキの下限条件において、図10での線分L7,L8,L3,L4で囲まれた領域の面積に比べ図11での線分L19,L20,L21,L22,L14で囲まれた領域の面積が大きく、耐圧が高い。
また、図11での線分L15,L16,L17,L18,L14で囲まれた領域の面積と図11での線分L19,L20,L21,L22,L14で囲まれた領域の面積は等しく、耐圧も等しい。つまり、耐圧バラツキは小さくなる。なお、図10,11においてはpシリコン領域23は不純物濃度が一定としている。
図12には、狙い中心のp濃度に対し、n濃度がばらつくときの耐圧を示す。
図10(b)に示すように、n型の不純物の濃度バラツキ±δ(n型とp型がバランスしている不純物量に対しn型不純物濃度のバラツキ下限−δおよびn型不純物濃度のバラツキ上限+δ)により耐圧は、図10(c)に示すように小さくなる。その結果、臨界電界強度(電界強度の限界)である狙い中心の耐圧(最大耐圧)は、図8の構造では、図1の構造よりも、図12に示すように所定の量ΔP1だけ下がるが、バラツキ上限および下限では、図8の構造の耐圧は、図1の構造の耐圧よりも、図12に示すように所定の量ΔP2,ΔP3だけ上がる。
図10(b)に示すように、n型の不純物の濃度バラツキ±δ(n型とp型がバランスしている不純物量に対しn型不純物濃度のバラツキ下限−δおよびn型不純物濃度のバラツキ上限+δ)により耐圧は、図10(c)に示すように小さくなる。その結果、臨界電界強度(電界強度の限界)である狙い中心の耐圧(最大耐圧)は、図8の構造では、図1の構造よりも、図12に示すように所定の量ΔP1だけ下がるが、バラツキ上限および下限では、図8の構造の耐圧は、図1の構造の耐圧よりも、図12に示すように所定の量ΔP2,ΔP3だけ上がる。
つまり、図10(c)において符号L5で示すようにn濃度上限のとき(n型不純物濃度がp型不純物濃度よりも大きいとき)は基板の深さ方向において深くなるほど電界強度は下がる。一方、図10(c)において符号L8で示すようにn濃度下限のとき(n型不純物濃度がp型不純物濃度よりも小さいとき)は基板の深さ方向において深くなるほど電界強度は上がる。また、線分L1,L5,L6,L4で囲まれた領域および線分L7,L8,L3,L4で囲まれた領域の面積が耐圧と比例するので、n型不純物濃度が濃くても薄くても耐圧は低下する。
一方、図11(b)においてn−シリコン層42での不純物濃度のバラツキ下限と上限が存在し、n+シリコン層41での不純物濃度のバラツキ下限と上限が存在する。そして、n−シリコン層42での不純物濃度のバラツキ上限をpシリコン領域23の不純物濃度にするとともにn+シリコン層41での不純物濃度のバラツキ下限をpシリコン領域23の不純物濃度にする。即ち、n−シリコン層42の不純物濃度は狙いのn濃度からバラツキを減算した値であり、n+シリコン層41の不純物濃度は狙いのn濃度にバラツキを加算した値である。よって、図11(c)に示すように、臨界電界強度(電界強度の限界)はn+シリコン層41とn−シリコン層42との差となり、図11(c)において、線分L15,L16,L17,L18,L14で囲まれた領域および線分L19,L20,L21,L22,L14で囲まれた領域の面積が耐圧と比例する。よって、n型の不純物濃度がばらついたときの耐圧低下が図1の構造より小さい。
このようにして、図1の構造での製造バラツキによる耐圧低下を、図8の構成では小さくすることができ、バラツキ上下限での耐圧が向上する。即ち、構造のバラツキに対して特性のバラツキを低減することができる。
本実施形態によれば、以下のような効果を得ることができる。
(5)pn接合部24を構成する第1導電型半導体であるn型シリコンおよび第2導電型半導体であるp型シリコンは、半導体基板としてのシリコン基板11の厚さ方向において、高濃度第1導電型半導体層としてのn+シリコン層12に近いほどn型の不純物量が多くなるようにn型とp型の不純物量が変化している。よって、pn接合部24を構成するn型シリコンおよびp型シリコンのいずれか一方に不純物量のバラツキがあっても最低限の耐圧を確保することができる。
(5)pn接合部24を構成する第1導電型半導体であるn型シリコンおよび第2導電型半導体であるp型シリコンは、半導体基板としてのシリコン基板11の厚さ方向において、高濃度第1導電型半導体層としてのn+シリコン層12に近いほどn型の不純物量が多くなるようにn型とp型の不純物量が変化している。よって、pn接合部24を構成するn型シリコンおよびp型シリコンのいずれか一方に不純物量のバラツキがあっても最低限の耐圧を確保することができる。
(6)2層化によりn型とp型の不純物量が変化する。これにより容易にpn接合部24を構成するn型シリコンおよびp型シリコンのいずれか一方に不純物量のバラツキがあっても最低限の耐圧を確保することができる。
本実施形態の変形例として、図8の構造に代わり、図13に示す構造としてもよい。つまり、基板の深さ方向の途中で、pシリコン領域23は、縦方向で等距離(同じ深さ)で2分割して下層のp−シリコン層50と上層のp+シリコン層51よりなる。この場合には、pn接合部24を構成する第1導電型半導体であるn型シリコンおよび第2導電型半導体であるp型シリコンは、半導体基板としてのシリコン基板11の厚さ方向において、高濃度第1導電型半導体層としてのn+シリコン層12に近いほど第2導電型としてのp型の不純物量が少なくなるようにn型とp型の不純物量が変化している。
本実施形態の変形例として、図8の構造に代わり、図14に示す構造としてもよい。つまり、基板の深さ方向の途中で、トレンチ17の幅を下側の幅狭部60と上側の幅広部61にしてnシリコン層13の幅を下側の幅広部62と上側の幅狭部63とで変えている。この場合には、pn接合部24を構成する第1導電型半導体であるn型シリコンおよび第2導電型半導体であるp型シリコンは、半導体基板としてのシリコン基板11の厚さ方向において、高濃度第1導電型半導体層としてのn+シリコン層12に近いほどn型の不純物量が多くなるようにn型とp型の不純物量が変化している。なお、pn接合部24における幅狭部60と幅広部61は、縦方向で等距離(同じ深さ)で2分割している。
本実施形態の変形例として、図8の構造に代わり、図15に示す構造としてもよい。つまり、図1での幅が一定のpシリコン領域23について、図15では基板の深さ方向の途中で、トレンチ17の幅を下側の幅広部70と上側の幅狭部71にしてpシリコン領域の幅を下側の幅狭部72と上側の幅広部73としている。この場合には、pn接合部24を構成する第1導電型半導体であるn型シリコンおよび第2導電型半導体であるp型シリコンは、半導体基板としてのシリコン基板11の厚さ方向において、高濃度第1導電型半導体層としてのn+シリコン層12に近いほどp型の不純物量が少なくなるようにn型とp型の不純物量が変化している。なお、pn接合部24における縦方向において幅狭部72と幅広部73は、等距離(同じ深さ)である。
本実施形態の変形例として、図8に代わり、図16に示す構造としてもよい。スーパージャンクション構造を有する縦型MOSFETにおいて、トレンチ83の下部のドリフト層84においてnカラム(n型領域)86を配するが、nカラム86におけるトレンチ83の底面よりも下方の部位を、縦方向に等距離(同じ深さ)で2分割して下側の高濃度部80と上側の低濃度部81とで構成する。つまり、ドリフト層84においてpカラム(p型領域)85とnカラム(n型領域)86とが基板11の面方向に繰り返し配置されたスーパージャンクション構造を有するトレンチゲート型MOSFETにおいて、nカラム(n型領域)86を、下側の高濃度部80と上側の低濃度部81の2層化する。これにより、電界強度を一定にすることで耐圧を維持する際に耐圧低下を最小にすることができる。
実施形態は前記に限定されるものではなく、例えば、次のように具体化してもよい。
・半導体の導電型についてp型とn型を逆にしてもよい。
・トレンチ17は側面がシリコン基板11の上面に垂直に形成したが、トレンチ17は側面がシリコン基板11の上面に斜め(V字の溝)であってもよい。
・半導体の導電型についてp型とn型を逆にしてもよい。
・トレンチ17は側面がシリコン基板11の上面に垂直に形成したが、トレンチ17は側面がシリコン基板11の上面に斜め(V字の溝)であってもよい。
10…トレンチゲート型MOSFET、11…シリコン基板(半導体基板)、12…n+シリコン層(高濃度第1導電型半導体層)、13…nシリコン層(低濃度第1導電型半導体層)、14…pシリコン層(第2導電型半導体層)、15…n+ソース領域(第1導電型半導体領域)、17…トレンチ、18…ゲート酸化膜(ゲート絶縁膜)、19…ポリシリコンゲート電極(ゲート電極)、22…p型不純物ドープドシリコン酸化膜(第2導電型不純物ドープド酸化膜)、23…pシリコン領域(第2導電型半導体領域)、24…pn接合部(第1導電型半導体と第2導電型半導体との接合部)、30…p型シリコン(第2導電型不純物ドープド半導体)、31…pn接合部(第1導電型半導体と第2導電型半導体との接合部)。
Claims (6)
- 半導体基板の厚さ方向において高濃度第1導電型半導体層の上に当該高濃度第1導電型半導体層と接するように低濃度第1導電型半導体層が形成されるとともに前記低濃度第1導電型半導体層の上に当該低濃度第1導電型半導体層と接するように第2導電型半導体層が形成され、前記第2導電型半導体層の表層部に形成した第1導電型半導体領域及び当該第1導電型半導体領域の下の前記第2導電型半導体層を貫通するトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置であって、
前記トレンチが、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面以上に深く形成され、
前記トレンチの底部側の側面に、第1導電型半導体と第2導電型半導体との接合部が、前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面から上方に延設されてなることを特徴とするトレンチゲート型半導体装置。 - 前記接合部は、前記トレンチの底部側に埋め込まれた第2導電型不純物ドープド酸化膜から拡散した第2導電型半導体領域と前記低濃度第1導電型半導体層により形成されていることを特徴とする請求項1に記載のトレンチゲート型半導体装置。
- 前記接合部は、前記トレンチの底部側に埋め込まれた第2導電型不純物ドープド半導体と前記低濃度第1導電型半導体層により形成されていることを特徴とする請求項1に記載のトレンチゲート型半導体装置。
- 前記接合部を構成する第1導電型半導体および第2導電型半導体は、前記半導体基板の厚さ方向において、前記高濃度第1導電型半導体層に近いほど第1導電型の不純物量が多くなるように、または、前記高濃度第1導電型半導体層に近いほど第2導電型の不純物量が少なくなるように第1導電型と第2導電型の不純物量が変化することを特徴とする請求項1〜3のいずれか1項に記載のトレンチゲート型半導体装置。
- 2層化により第1導電型と第2導電型の不純物量が変化することを特徴とする請求項4に記載のトレンチゲート型半導体装置。
- 半導体基板の厚さ方向において高濃度第1導電型半導体層の上に当該高濃度第1導電型半導体層と接するように低濃度第1導電型半導体層が形成されるとともに前記低濃度第1導電型半導体層の上に当該低濃度第1導電型半導体層と接するように第2導電型半導体層が形成され、前記第2導電型半導体層の表層部に形成した第1導電型半導体領域及び当該第1導電型半導体領域の下の前記第2導電型半導体層を貫通するトレンチの内部にゲート絶縁膜を介してゲート電極を配してなるトレンチゲート型半導体装置の製造方法であって、
前記トレンチを、その深さが前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面以上に形成する第1工程と、
第1工程後において、前記トレンチに第2導電型不純物ドープド酸化膜を埋め込む第2工程と、
第2工程後において、熱処理により前記第2導電型不純物ドープド酸化膜から第2導電型不純物を前記低濃度第1導電型半導体層に拡散させて第1導電型半導体と第2導電型半導体との接合部を前記高濃度第1導電型半導体層と前記低濃度第1導電型半導体層との界面から上方に延びる状態に形成する第3工程と、
を有することを特徴とするトレンチゲート型半導体装置の製造方法。
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