JP2014154596A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 149
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 47
- 238000009792 diffusion process Methods 0.000 claims abstract description 255
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 230000002093 peripheral effect Effects 0.000 claims description 79
- 239000012535 impurity Substances 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 30
- 238000010438 heat treatment Methods 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 12
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 158
- 230000015556 catabolic process Effects 0.000 description 26
- RZGZMLICFFEUIQ-UHFFFAOYSA-N 5-[(1-phenylcyclohexyl)amino]pentanoic acid Chemical compound C=1C=CC=CC=1C1(NCCCCC(=O)O)CCCCC1 RZGZMLICFFEUIQ-UHFFFAOYSA-N 0.000 description 19
- 239000011229 interlayer Substances 0.000 description 18
- 238000000206 photolithography Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005868 electrolysis reaction Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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Abstract
【解決手段】n型の基板SUB上に低濃度のp型のエピタキシャル層EPを形成し、活性部において、エピタキシャル層EPに形成された、第1方向に延在し、第1方向と直交する第2方向に第1間隔を有する複数の溝TRによって複数の活性領域ACを規定する。隣り合う溝TRの間のエピタキシャル層EPに、ドレインオフセット層として機能するn型拡散領域NRを形成し、溝TRの側壁とn型拡散領域NRとの間のエピタキシャル層EPに、チャネル領域(p型拡散領域PCH)と接続するp型拡散領域PRを形成して、スーパージャンクション構造とする。そして、活性部の端部に位置する溝TRの側壁から外周部に向かって所定の幅を有するn型拡散領域NREをエピタキシャル層EPに形成して、ドレイン耐圧の向上を図る。
【選択図】図3
Description
≪半導体装置≫
実施の形態1によるスーパージャンクション構造のパワーMOSFETの構造について図1〜図3を用いて説明する。図1はスーパージャンクション構造のパワーMOSFETを形成する半導体チップの要部平面図である。図2はスーパージャンクション構造のパワーMOSFETを形成する半導体チップの活性部および外周部の一部を拡大して示す要部平面図(図1に示すB領域に該当する要部平面図)である。図3はスーパージャンクション構造のパワーMOSFETを形成する半導体チップの活性部および外周部の一部を示す要部断面図(図1に示すA−A´線に沿った断面に該当する要部断面図)である。
実施の形態1によるスーパージャンクション構造のパワーMOSFETの製造方法を図4〜図24を用いて工程順に説明する。図4〜図24はスーパージャンクション構造のパワーMOSFETを含む半導体装置の製造工程中の半導体チップの活性部および外周部の一部を拡大して示す要部断面図(図1に示すA−A´線に沿った断面に該当する要部断面図)である。
図25は、実施の形態1によるパワーMOSFETの不純物濃度分布を示した図である。図中、n−、n、n+およびn++の順にn型不純物濃度が高くなる領域を示しており、同様に、p−、p、p+およびp++の順にp型不純物濃度が高くなる領域を示している。
実施の形態1の変形例によるスーパージャンクション構造のパワーMOSFETについて図29を用いて説明する。図29はスーパージャンクション構造のパワーMOSFETを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。
実施の形態2によるスーパージャンクション構造のパワーMOSFETは、ソース領域とソース配線とが接続する位置が前述した実施の形態1によるスーパージャンクション構造のパワーMOSFETと相違する。すなわち、実施の形態1によるパワーMOSFETでは、エピタキシャル層に形成された溝の側壁においてソース領域とソース配線とを接続したが、実施の形態2によるパワーMOSFETでは、エピタキシャル層の上面においてソース領域とソース配線とを接続する。
実施の形態2によるスーパージャンクション構造のパワーMOSFETの構造について図30を用いて説明する。図30はスーパージャンクション構造のパワーMOSFETを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。
実施の形態2によるスーパージャンクション構造のパワーMOSFETの製造方法を図31〜図35を用いて工程順に説明する。図31〜図35はスーパージャンクション構造のパワーMOSFETを含む半導体装置の製造工程中の半導体チップの活性部および外周部の一部を拡大して示す要部断面図である。なお、ゲート用の溝内にパワーMOSFETのゲート電極を形成するまでの製造過程(前述の図19)は、前述した実施の形態1と同様であるためその説明を省略する。
実施の形態3によるスーパージャンクション構造のパワーMOSFETは、ゲート電極の構造が前述した実施の形態1によるスーパージャンクション構造のパワーMOSFETと相違する。すなわち、実施の形態1によるパワーMOSFETでは、エピタキシャル層に形成された溝内に埋め込んだ導電膜によって構成するゲート電極、いわゆるトレンチ型のゲート電極を用いたが、実施の形態3によるパワーMOSFETでは、エピタキシャル層の上面に形成された導電膜によって構成するゲート電極、いわゆるプレーナ型のゲート電極を用いる。
実施の形態3によるスーパージャンクション構造のパワーMOSFETの構造について図36を用いて説明する。図36はスーパージャンクション構造のパワーMOSFETを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。
実施の形態4によるスーパージャンクション構造のパワーMOSFETは、ソース領域およびチャネル領域の構成が前述した実施の形態3によるスーパージャンクション構造のパワーMOSFETと相違する。すなわち、実施の形態4によるパワーMOSFETでは、ゲート電極の構造は前述した実施の形態3によるパワーMOSFETと同様に、いわゆるプレーナ型のゲート構造であるが、ゲート電極の片側のエピタキシャル層にソース領域およびチャネル領域を形成する。
実施の形態4によるスーパージャンクション構造のパワーMOSFETの構造について図37を用いて説明する。図37はスーパージャンクション構造のパワーMOSFETを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。
実施の形態5によるスーパージャンクション構造のパワーMOSFETは、複数のゲート電極が延在する方向が前述した実施の形態1によるスーパージャンクション構造のパワーMOSFETと相違する。すなわち、実施の形態1によるパワーMOSFETでは、複数のゲート電極は、活性領域を規定する溝が延在する方向と平面視において同じ方向に延在するように形成したが、実施の形態5によるパワーMOSFETでは、複数のゲート電極は、活性領域を規定する溝が延在する方向と平面視において直交する方向に延在するように形成する。
実施の形態5によるスーパージャンクション構造のパワーMOSFETの構造について図38を用いて説明する。図38はスーパージャンクション構造のパワーMOSFETを形成する半導体チップの活性部の一部を示す斜視図である。
実施の形態6によるスーパージャンクション構造のパワーMOSFETは、複数のゲート電極が延在する方向が前述した実施の形態3によるスーパージャンクション構造のパワーMOSFETと相違する。すなわち、実施の形態3によるパワーMOSFETでは、複数のゲート電極は、活性領域を規定する溝が延在する方向と同じ方向に延在するように形成したが、実施の形態6によるパワーMOSFETでは、複数のゲート電極は、活性領域を規定する溝が延在する方向と直交する方向に延在するように形成する。
実施の形態6によるスーパージャンクション構造のパワーMOSFETの構造について図39を用いて説明する。図39はスーパージャンクション構造のパワーMOSFETを形成する半導体チップの活性部の一部を示す斜視図である。
実施の形態7によるスーパージャンクション構造のパワーMOSFETは、複数のゲート電極が延在する方向が前述した実施の形態6によるスーパージャンクション構造のパワーMOSFETと相違する。すなわち、実施の形態6によるパワーMOSFETでは、ゲート電極の両側のエピタキシャル層にソース領域として機能するn型拡散領域およびチャネル領域として機能するp型拡散領域を形成したが、実施の形態7によるパワーMOSFETでは、ゲート電極の片側のエピタキシャル層にソース領域として機能するn型拡散領域およびチャネル領域として機能するp型拡散領域を形成する。
実施の形態7によるスーパージャンクション構造のパワーMOSFETの構造について図40を用いて説明する。図40はスーパージャンクション構造のパワーMOSFETを形成する半導体チップの活性部の一部を示す斜視図である。
実施の形態8によるスーパージャンクション構造のパワーMOSFETは、活性領域を規定する溝の両側壁から一定の幅を有してエピタキシャル層に形成されたp型拡散領域の構成が前述した実施の形態1〜実施の形態7によるスーパージャンクション構造のパワーMOSFETと相違する。すなわち、実施の形態1〜実施の形態7によるパワーMOSFETでは、上記p型拡散領域は基板に達しているが、実施の形態8によるパワーMOSFETでは、上記p型拡散領域は基板に達していない。
実施の形態8によるスーパージャンクション構造のパワーMOSFETの構造について図41および図42を用いて説明する。図41は第1例のスーパージャンクション構造のパワーMOSFETを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。図42は第2例のスーパージャンクション構造のパワーMOSFETを形成する半導体チップの活性部および外周部の一部を示す要部断面図である。
AL アルミニウム膜
CNT コンタクトホール
EP エピタキシャル層
GE ゲート電極
GI ゲート絶縁膜
GTR ゲート用の溝
IS 絶縁膜
LIS 層間絶縁膜
MD コンタクト配線
MG ゲート配線
ML ガードリング配線
MS ソース配線
N1,N2 n型領域
NR,NRE,NRG n型拡散領域
NS n型拡散領域(ソース領域)
NSG n型拡散領域
NSP n型拡散領域(ソース領域)
OCa,OCb 開口部
P1,P2 p型領域
PCH,PCHP p型拡散領域(チャネル領域)
PR,PRG p型拡散領域
PS 多結晶シリコン膜
SC 半導体チップ
SO 酸化膜
SUB 基板
TR,TRG 溝
θ1,θ2,θ3,θ4 角度
Claims (20)
- パワーMOSFETが形成された活性部と、前記活性部の周囲に形成された外周部と、から構成される半導体装置であって、
第1導電型の基板と、
前記基板上に形成された、前記第1導電型と異なる第2導電型のエピタキシャル層と、
を有し、
前記活性部は、
平面視において第1方向に延在し、前記第1方向と平面視において直交する第2方向に互いに第1間隔を設けて前記エピタキシャル層に形成された、前記エピタキシャル層の上面から第1深さを有する複数の第1溝と、
前記第1溝の内部に埋め込まれた第1絶縁膜と、
隣り合う前記第1溝の間の前記エピタキシャル層に形成された、前記第2方向に前記第1間隔よりも小さい第1幅を有する前記第1導電型の第1拡散領域と、
前記第1溝の側壁と前記第1拡散領域との間の前記エピタキシャル層に形成された、前記第2方向に第2幅を有する前記第2導電型の第2拡散領域と、
を有する、半導体装置。 - 請求項1記載の半導体装置において、
前記第2拡散領域は、前記第1溝の両方の側壁側の前記エピタキシャル層に形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第2拡散領域は、前記第1溝の片方の側壁側の前記エピタキシャル層のみに形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第1拡散領域は、前記第1溝の側壁から斜めイオン注入法により導入された前記第1導電型の不純物イオンによって形成され、
前記第2拡散領域は、前記第1溝の側壁から斜めイオン注入法により導入された前記第2導電型の不純物イオンによって形成される、半導体装置。 - 請求項1記載の半導体装置において、さらに、
前記外周部の前記エピタキシャル層上に、上面視において前記活性部を囲むように形成されたガードリング配線と、
を有し、
前記ガードリング配線は、前記外周部の前記エピタキシャル層に形成された第3拡散領域を介して前記基板と電気的に接続されている、半導体装置。 - 請求項5記載の半導体装置において、さらに、
前記ガードリング配線下の前記エピタキシャル層に形成され、前記エピタキシャル層の上面から第2深さを有する第2溝と、
前記第2溝の内部に埋め込まれた第2絶縁膜と、
を有し、
前記第2溝の半導体チップのコーナー部に近接した部分は、上面視において第1曲率半径を有している、半導体装置。 - 請求項1記載の半導体装置において、
前記第1溝の底部は、前記基板内部に位置している、半導体装置。 - 請求項1記載の半導体装置において、
前記第2拡散領域の前記エピタキシャル層の上面からの深さは、前記第1溝の前記第1深さよりも浅い、半導体装置。 - 請求項1記載の半導体装置において、さらに、
隣り合う前記第1溝の間の前記エピタキシャル層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記エピタキシャル層に形成された前記第1導電型のソース領域と、
前記ソース領域を囲むように形成され、前記第2拡散領域と接続する前記第2導電型のチャネル領域と、
を有する、半導体装置。 - 請求項1記載の半導体装置において、さらに、
隣り合う前記第1溝の間の前記エピタキシャル層上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の片側の前記エピタキシャル層に形成された前記第1導電型のソース領域と、
前記ソース領域を囲むように形成され、前記第2拡散領域と接続する前記第2導電型のチャネル領域と、
を有する、半導体装置。 - 請求項1記載の半導体装置において、さらに、
隣り合う前記第1溝の間の前記エピタキシャル層に形成され、前記エピタキシャル層の上面から第3深さを有する第3溝と、
前記第3溝の内部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記エピタキシャル層に形成され、前記エピタキシャル層の上面から前記第3深さよりも浅い第4深さを有する前記第1導電型のソース領域と、
前記ゲート電極の両側の前記エピタキシャル層に、前記ソース領域を囲むように形成され、前記第2拡散領域と接続する前記第2導電型のチャネル領域と、
を有する、半導体装置。 - 請求項11記載の半導体装置において、さらに、
前記ソース領域および前記チャネル領域と電気的に接続するソース電極、
を有し、
前記第1溝の内部に埋め込まれている前記第1絶縁膜の上面は、前記ソース領域と前記チャネル領域との界面よりも深い位置にあり、
前記ソース電極は、前記第1溝の側壁において前記ソース領域および前記チャネル領域と接続する、半導体装置。 - 請求項11記載の半導体装置において、さらに、
前記ソース領域および前記チャネル領域と電気的に接続するソース電極、
を有し、
前記第1溝の内部に埋め込まれている前記第1絶縁膜の上面は、前記ソース領域と前記チャネル領域との界面よりも浅い位置にあり、
前記ソース電極は、前記エピタキシャル層の上面において前記ソース領域および前記チャネル領域と接続する、半導体装置。 - 請求項1記載の半導体装置において、さらに、
隣り合う前記第1溝の間の前記エピタキシャル層に形成され、前記エピタキシャル層の上面から第3深さを有する第3溝と、
前記第3溝の内部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の片側の前記エピタキシャル層に形成され、前記エピタキシャル層の上面から前記第3深さよりも浅い第4深さを有する前記第1導電型のソース領域と、
前記ゲート電極の片側の前記エピタキシャル層に、前記ソース領域を囲むように形成され、前記第2拡散領域と接続する前記第2導電型のチャネル領域と、
を有する、半導体装置。 - 請求項14記載の半導体装置において、さらに、
前記ソース領域および前記チャネル領域と電気的に接続するソース電極、
を有し、
前記第1溝の内部に埋め込まれている前記第1絶縁膜の上面は、前記ソース領域と前記チャネル領域との界面よりも深い位置にあり、
前記ソース電極は、前記第1溝の側壁において前記ソース領域および前記チャネル領域と接続している、半導体装置。 - 請求項14記載の半導体装置において、さらに、
前記ソース領域および前記チャネル領域と電気的に接続するソース電極、
を有し、
前記第1溝の内部に埋め込まれている前記第1絶縁膜の上面は、前記ソース領域と前記チャネル領域との界面よりも浅い位置にあり、
前記ソース電極は、前記エピタキシャル層の上面において前記ソース領域および前記チャネル領域と接続している、半導体装置。 - 請求項1記載の半導体装置において、さらに、
隣り合う前記第1溝の間に形成され、平面視において前記第1方向に延在するゲート電極と、
を有する、半導体装置。 - 請求項1記載の半導体装置において、さらに、
隣り合う前記第1溝の間に形成され、平面視において前記第2方向に延在するゲート電極と、
を有する、半導体装置。 - 請求項1記載の半導体装置において、
前記第1溝の内部に埋め込まれた前記第1絶縁膜には、空孔が形成されている、半導体装置。 - パワーMOSFETが形成された活性部と、前記活性部の周囲に形成された外周部とから構成される半導体装置の製造方法であって、
(a)第1導電型の基板上に、前記第1導電型と異なる第2導電型のエピタキシャル層を形成する工程、
(b)前記活性部の前記エピタキシャル層に、平面視において第1方向に延在し、前記第1方向と平面視において直交する第2方向に互いに第1間隔を設けて、前記エピタキシャル層の上面から第1深さを有する複数の第1溝を形成する工程、
(c)前記(b)工程の後、前記第1導電型の第1不純物イオンを前記第1溝の側壁から前記エピタキシャル層に斜めイオン注入する工程、
(d)前記(c)工程の後、熱処理を施して、隣り合う前記第1溝の間の前記エピタキシャル層全体に前記第1不純物イオンを拡散させる工程、
(e)前記(d)工程の後、前記第2導電型の第2不純物イオンを前記第1溝の側壁から前記エピタキシャル層に斜めイオン注入する工程、
(f)前記(e)工程の後、熱処理を施して、隣り合う前記第1溝の間の前記エピタキシャル層全体に広がらないように、前記第2不純物イオンを拡散させる工程、
(g)前記(f)工程の後、前記第1溝の内部に第1絶縁膜を埋め込む工程、
を有する、半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013020722A JP6063280B2 (ja) | 2013-02-05 | 2013-02-05 | 半導体装置 |
US14/149,908 US9209249B2 (en) | 2013-02-05 | 2014-01-08 | Semiconductor device and method of manufacturing the same |
TW103102804A TWI702725B (zh) | 2013-02-05 | 2014-01-24 | 半導體裝置及其製造方法 |
CN201410042866.9A CN103972291B (zh) | 2013-02-05 | 2014-01-29 | 半导体器件及其制造方法 |
US14/951,124 US9397156B2 (en) | 2013-02-05 | 2015-11-24 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013020722A JP6063280B2 (ja) | 2013-02-05 | 2013-02-05 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014154596A true JP2014154596A (ja) | 2014-08-25 |
JP6063280B2 JP6063280B2 (ja) | 2017-01-18 |
Family
ID=51241585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013020722A Active JP6063280B2 (ja) | 2013-02-05 | 2013-02-05 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US9209249B2 (ja) |
JP (1) | JP6063280B2 (ja) |
CN (1) | CN103972291B (ja) |
TW (1) | TWI702725B (ja) |
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- 2014-01-08 US US14/149,908 patent/US9209249B2/en not_active Expired - Fee Related
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US11557648B2 (en) | 2020-01-15 | 2023-01-17 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
JP2022047361A (ja) * | 2020-09-11 | 2022-03-24 | 株式会社東芝 | 半導体装置及びその製造方法 |
US11688765B2 (en) | 2020-09-11 | 2023-06-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
JP7417497B2 (ja) | 2020-09-11 | 2024-01-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103972291A (zh) | 2014-08-06 |
CN103972291B (zh) | 2018-07-31 |
US20140217496A1 (en) | 2014-08-07 |
US9397156B2 (en) | 2016-07-19 |
JP6063280B2 (ja) | 2017-01-18 |
TWI702725B (zh) | 2020-08-21 |
US20160079352A1 (en) | 2016-03-17 |
US9209249B2 (en) | 2015-12-08 |
TW201432913A (zh) | 2014-08-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150811 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160809 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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