KR102030895B1 - 초접합 장치 제조 방법 - Google Patents

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안톤 마우더
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맥시밀리언 트레이버
다니엘 투투크
안드레아스 보에르켈
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Abstract

서로 중첩해서 복수의 반도체 어레인지먼트를 형성하는 단계를 포함하는 방법이 개시된다. 이 방법에서, 복수의 반도체 어레인지먼트 각각을 형성하는 단계는, 반도체 층을 형성하는 단계와, 상기 반도체 층의 제 1 표면에 복수의 트렌치를 형성하는 단계와, 상기 반도체 층의 상기 복수의 트렌치 각각의 제 1 측면과 제 2 측면 중 하나에, 제 1 타입과 제 2 타입 중 적어도 하나의 도펀트 원자를 주입하는 단계를 포함한다.

Description

초접합 장치 제조 방법{METHOD FOR PRODUCING A SUPERJUNCTION DEVICE}
본 개시는 전반적으로 초접합 장치를 제조하는 방법에 관한 것이고, 상세하게는 초접합 장치에서 n형 영역과 p형 영역을 가진 드리프트 영역을 제조하는 것에 관한 것이다.
초접합 장치는 종종 보상 장치라고도 하며, 제 1 도핑형(도전형)의 적어도 하나의 영역 및 제 1 도핑형에 상보적인 제 2 도핑형(도전형)의 적어도 하나의 영역을 가진 드리프트 영역을 포함하고 있다. 일부 공개물에서, 제 1 도핑형의 적어도 하나의 영역은 드리프트 영역이라고 하고 제 2 도핑형의 적어도 하나의 영역은 보상 영역이라고 한다.
초접합 장치는 온 상태와 오프 상태로 동작할 수 있다. 온 상태는 전류가 제 1 도핑형 영역을 전류 흐름 방향으로 흐를 수 있는 동작 모드이다. 오프 상태는, 적어도 하나의 제 1 도핑형 영역과 적어도 하나의 제 2 도핑형 영역 사이의 pn 접합이 역바이어스되어서 공간 전하 영역(공핍 영역)이 이들 도핑 영역 각각에서 전류 흐름 방향에 실질적으로 수직인 방향으로 연장되게 되는 동작 모드이다.
초접합 장치의 전압 차단 성능은 특히, 제 1 도핑형 영역 내의 제 1 형 도핑 원자의 양이 제 2 도핑형 영역 내의 제 2 형 도핑 원자의 양과 얼마나 양호하게 맞춰져 있는지 여부에 달려있다. 더 정확하게, 전압 차단 성능은 드리프트 영역의 전류 흐름 방향의 각각의 위치에서 제 1 형 도핑 원자의 양이 제 2 형 도핑 원자의 양과 얼마나 양호하게 맞춰져 있는지 여부에 달려있다. 일 장치는 제 1 형 도핑 원자의 양과 제 2 형 도핑 원자의 양이 완전하게 균형이 맞춰져 있는 드리프트 영역, 제 1 형 도핑 원자의 양이 제 2 형 도핑 원자의 양을 초과하는 위치, 및/또는 제 2 형 도핑 원자의 양이 제 1 형 도핑 원자의 양을 초과하는 위치의 (전류 흐름 방향에 수직인 방향으로 연장하는) 평면을 포함할 수 있다. 그러나, 각각의 경우에, 제조 처리 동안에 드리프트 영역으로 도입될 제 1 형 도핑 원자의 양 및 제 2 형 도핑 원자의 양을 정확하게 제어하는 것이 바람직할 수 있다.
일례는 적어도 하나의 반도체 배열체를 형성하는 방법에 관한 것이다. 이 방법에서, 적어도 하나의 반도체 배열체를 형성하는 방법은, 반도체 층을 형성하는 단계와, 반도체 층의 제 1 표면에 복수의 트렌치를 형성하는 단계와, 반도체 층의 복수의 트렌치 각각의 제 1 측벽 및 제 2 측벽 중 적어도 하나에 제 1 형 및 제 2 형 중 적어도 하나의 도펀트 원자를 주입하는 단계를 포함한다.
도면을 참조하면 예시를 설명한다. 도면은 어떠한 원리를 나타내는 것으로, 이들 원리를 이해하는데 필수적인 측면만을 도시하고 있다. 도면을 실제 축적으로 도시된 것은 아니다. 도면에서 같은 참조 번호는 동일한 특징부를 가리키고 있다.
도 1a 내지 1f는 복수의 반도체 배열체를 서로 중첩해서 제조하는 방법의 일례를 나타내는 것으로, 각각의 반도체 배열체가 반도체 층, 이 반도체 층 내의 복수의 트렌치, 및 트렌치의 대향 측벽에 따른 주입된 영역을 포함하고 있는 것으로 나타내는 도면,
도 2는, 도 1a에 도시된 반도체 층 아래의 구조의 일례를 나타내는 도면,
도 3은, 도 1a에 도시된 반도체 층 아래의 구조의 다른 예를 나타내는 도면,
도 4는, 도 1a에 도시된 반도체 층 아래의 구조의 또 다른 예를 나타내는 도면,
도 5a 및 도 5b는 복수의 반도체 배열체를 가진 구조에 기초한 반도체 장치를 나타내는 도면,
도 6은, 도 5a 및 도 5b에 도시된 장치에서 개개의 반도체 층의 기본 도핑의 일례를 나타내는 도면,
도 7a 내지 7e는, 도 1a 내지 1f에 도시된 방법의 변형예를 나타내는 도면,
도 8a 및 8b는 도 1c 및 1d에 도시된 처리의 일례를 더 상세하게 나타내는 도면,
도 9는 에칭 처리 이후의 도 8b에 도시된 구조를 나타내는 도면,
도 10a 및 10b는, 도 1c 및 1d에 도시된 처리의 다른 예를 더 상세하게 나타내는 도면,
도 11a 및 11b는 트렌치의 측벽에 도펀트 원자를 주입해서 주입된 영역을 형성하는 것을 더 상세하게 나타내는 도면,
도 12a 내지 12d는, 도 1c 및 1d에 도시된 처리의 또 다른 예를 더 상세하게 나타내는 도면,
도 13a 내지 13d는, 도 1a 내지 1f에 도시된 방법의 변형예를 나타내는 도면,
도 14a 및 14b는, 도 1a 내지 1f에 도시된 방법의 변형예를 나타내는 도면,
도 15a 및 15b는, 도 1a 내지 1f에 도시된 방법의 다른 변형예를 나타내는 도면,
도 16a 내지 16c는, 제 1 형 및 제 2 형 모두의 도펀트 원자를 하나의 측벽에 도입하는 단계를 포함하는 방법을 나타내는 도면,
도 17a 및 17b는, 도 16a 내지 16c에 도시된 방법에 기초한 것으로, 두 형의 도펀트 원자를 각각의 측벽에 도입하는 단계를 포함하는 방법을 나타내는 도면,
도 18a 및 18b는, 초접합 트랜지스터 장치를 형성하는 방법의 다른 예를 나타내는 도면,
도 19는 산화를 포함하는 어닐링 처리의 일례를 나타내는 도면,
도 20a 및 20b는 길이 방향 측벽이 경사져 있는 트렌치의 단면도 및 상면도,
도 21a 및 21b는 정렬 구조체의 트렌치를 제조하는 방법을 나타내는 도면,
도 22a 및 22b는 각각이 도 21a에 도시된 정렬 트렌치를 포함하는 2개의 상이한 정렬 구조체를 나타내는 상면도이다.
이하의 상세한 설명에서는 첨부 도면을 참조한다. 도면은 상세한 설명의 일부를 이루며, 본 발명의 실행될 수 있는 특정한 실실예를 예시로서 나타내고 있다. 본 명세서에 설명되는 다양한 실시예의 특징부는 명확하게 언급되어 있지 않은 한 서로 결합될 수 있다는 것을 이해할 것이다.
일례는 복수의 제 1 형 및 제 2 형 반도체 영역을 포함하는 반도체 구조체를 형성하는 방법에 관한 것이다. 제 1 형 영역은 제 1 도핑형(도전형)의 도펀트를 포함하고 제 1 형의 유효 도핑 농도를 갖고 있으며, 제 2 형 영역은 제 1 도핑형에 상보적인 제 2 도핑형(도전형)의 도펀트를 포함하고 제 2 형의 유효 도핑 농도를 갖고 있다. 복수의 제 1 형 및 제 2 형의 반도체 영역을 가진 이 반도체 구조체는 예컨대, 초접합 장치의 드리프트 영역을 형성할 수 있다. 이러한 반도체 구조체를 형성하는 것은, 복수의(즉 2개 이상의) 반도체 배열체를 중첩해서 형성하는 것을 포함할 수 있다. 도 1a 내지 1f는 2개의 반도체 배열체가 서로 중첩해서 형성될 수 있는 일례를 나타내고 있다. 본 명세서에서 이하 더 설명되는 다른 예에 따라서, 복수의 제 1 형 및 제 2 형의 반도체 영역을 가진 이 반도체 구조체를 형성하는 것은, 도 1을 참조로 설명되는 형태의 하나의 반도체 배열체만 형성하는 것을 포함한다.
도 1a를 참조하면, 이 방법은 제 1 표면(11i)을 가진 반도체 층(10i)을 형성하는 단계를 포함한다. 도 1a는 반도체 층(10i)의 수직 단면도, 즉 제 1 표면(11i)에 수직인 단면에서 본 도면을 나타내고 있다. 일례에 따라서, 반도체 층(10i)은 단결정 층이고, 반도체 층의 재료는 실리콘이다.
도 1b를 참조하면, 이 방법은 반도체 층(10i)의 제 1 표면(11i)에 복수의 트렌치(12i)를 형성하는 단계를 포함한다. 일례에 따라서, 트렌치(12i)는 도 1b에 도시된 단면에 수직인 방향으로 길게 되도록 형성된다. '길게 된다'는 것은 단면에 수직인 이 방향에서의 트렌치(12i)의 길이가 트렌치(12i)의 폭 w보다 수 배 길다는 것을 의미한다. 일례에 따라서, 트렌치(12i) 각각의 길이 l는 폭 w보다 적어도 10배(1E1), 적어도 100배(1E2), 적어도 1000배(1E3), 혹은 적어도 10000배(1E4)이다. 일례에 따라서, 트렌치는 깊이 d와 폭 w 사이의 비율인 종횡비가 10:1과 1:1 사이, 상세하게는 6:1과 1:1 사이가 되도록 형성될 수 있다. 트렌치의 폭 w은 제 1 가로 방향 x에서의 치수이고, 깊이는 세로 방향 z에서의 치수이다. 수직 z 방향은 제 1 가로 방향 x 및 제 1 표면(11i)에 대해 수직이다. 도 1b에 도시된 단면에 수직인, 즉 제 1 가로 방향 x(및 세로 방향 z)에 수직인 가로 방향을 이하에서는 제 2 가로 방향 y라고 한다.
일례에 따라서, 트렌치(12i)는 0.5마이크로미터(㎛)와 6마이크로미터 사이의, 상세하게는 1마이크로미터와 3마이크로미터 사이의 폭 w을 갖도록 형성된다. 도 1b를 참조하면, 트렌치(12i)는 반도체 층(10i)의 일부인 메사 영역(13i)에 의해 이격되어 있고, 이는 에칭 처리를 수행한 이후에 트렌치(12i) 사이에 남아 있는 것이다. 일례에 따라서, 가로 방향 x에서의 메사 영역(13i)의 폭 m은 0.5마이크로미터(㎛)와 6마이크로미터 사이, 상세하게는 1마이크로미터와 3마이크로미터 사이이다. 결과적으로, 하나의 트렌치(12i)의 폭 w 및 각각의 트렌치(12i)에 인접하는 메사 영역(13i)의 폭 m에 의해 주어지는 피치는 1마이크로미터(㎛)와 12마이크로미터 사이, 상세하게는 2마이크로미터와 6마이크로미터 사이이다.
일례에 따라서, 트렌치(12i)는 실질적으로 같은 폭을 갖는다. 일례에 따라서, 트렌치는 반도체 층(10i)의 제 1 가로 방향 x에서 실질적으로 동일하게 이격되어 있으며, 즉 메사 영역은 실질적으로 동일한 폭을 갖는다.
복수의 트렌치(12i)를 형성하는 것은 제 1 표면(11i) 상에 각각의 마스크(201i)(도 1b에 점선으로 도시됨)를 형성하는 것 및 에칭 마스크(201i)에 의해 덮여있지 않은 제 1 표면(11i)의 이들 영역에 반도체 층(10i)을 에칭하는 것을 포함할 수 있다. 일례에 따라서, 에칭 처리는 알카리성 에칭액을 사용하는 습식 에칭 처리이다. 알카리성 에칭액의 예로는 TMAH(테트라메틸아모늄하이드록사이드), KOH, CaOH 혹은 NH4OH를 들 수 있지만, 이것으로 한정되는 것은 아니다. 일례에 따라서, 에칭 처리의 온도는 약 80℃이고, 에칭액의 농도는 약 20%과 30% 사이, 상세하게는 약 25%이다.
일례에 따라서, 반도체 층(10i)은 단결정 실리콘 층으로, 제 1 표면(11i)이 실리콘 층의 결정 격자의 {110} 평면에 있고, 복수의 트렌치 각각의 제 1 측벽(14i) 및 이 제 1 측벽(14i)에 대향하는 제 2 측벽(15i)이 실리콘 층의 결정 격자의 {111} 평면에 있도록, 형성된다. 결과적으로 제 1 표면(11i)과 제 1 측벽(14i) 및 제 2 측벽(15i) 각각과의 사이인 트렌치(12i)의 에지는 트렌치(12i)의 <112> 방향이 된다.
이 방법은 복수의 트렌치(12i) 각각의 제 1 측벽(14i) 및 제 2 측벽(15i)에 제 1 형 및 제 2 형 중 적어도 하나의 도펀트 원자를 주입하는 단계를 더 포함한다. 도 1a 내지 1f에 도시된 방법의 예시에서, 도펀트 원자를 주입하는 단계는 복수의 트렌치(12i)의 제 1 측벽(14i)에 제 1 형 도펀트 원자를 주입하는 단계 및 복수의 트렌치(12i)의 제 2 측벽(15i)에 제 2 형 도펀트 원자를 주입하는 단계를 포함한다. 제 1 측벽(14i)에 제 1 형 도펀트 원자를 주입하는 단계는 도 1c에 도시되어 있고, 제 2 측벽(15i)에 제 2 형 도펀트 원자를 주입하는 단계는 도 1d에 도시되어 있다. 제 1 형의 도펀트 원자를 주입함으로써 제 1 측벽(14i)을 따라서 제 1 형의 영역(2i)이 형성되고, 제 2 형의 도펀트 원자를 주입함으로써 제 2 측벽(15i)을 따라서 제 2 형의 영역(3i)이 형성된다. 도 1d에 도시된 반도체 배열체(1i)에서, 트렌치(12i)의 제 1 측벽(14i)의 제 1 형의 영역(2i)과, 트렌치(12i)의 제 2 측벽(15i)의 제 2 형의 영역(3i) 사이의 거리는 트렌치(12i)의 폭 w으로 주어진다. 도 1d에서, s는 메사 영역(13i)에 배열된 제 1 형의 영역(2i)과 제 2 형의 영역(3i) 사이의 거리를 나타낸다. 또한, r은 제 1 가로 방향 x에서의 제 1 형의 영역(2i)과 제 2 형의 영역(3i)의 치수를 나타낸다. 일례로, 제 1 형의 영역(2i)과 제 2 형의 영역(3i)은 실질적으로 동일하게 이격되어 되어 있어서
Figure 112017089512018-pat00001
이다. 이는 폭 w이 w=p/2-r이 되도록 트렌치(12i)를 형성함으로써 달성될 수 있으며, 여기서 p는 피치이고 r은 제 1 가로 방향 x에서의 제 1 형의 영역(2i)과 제 2 형의 영역(3i) 각각의 치수이다.
도 1a 내지 1d에 도시된 처리에서는, 반도체 층(10i)을 형성하는 단계와, 반도체 층(10i)의 제 1 표면(11i)에 복수의 트렌치(12i)를 형성하는 단계와, 복수의 트렌치(12i) 각각의 제 1 측벽 및 제 2 측벽 중 적어도 하나에 제 1 형 및 제 2 형 중 적어도 하나의 도펀트 원자를 주입하는 단계를 통해서, 복수의 반도체 배열체 중 하나를 형성하고 있다. 이 반도체 배열체는 도 1d에서 1i로 나타나 있다. 도 1d에 도시된 반도체 배열체 상에 다른 반도체 배열체(1i+1)를 형성하는 것은 도 1a 내지 1d를 참조로 설명한 것과 동일한 처리를 포함한다.
이하에서, 서로 중첩되어 형성된 2개의 반도체 배열체를 한 쌍의 반도체 배열체라고 하며, 여기서 먼저 형성된 반도체 배열체를 바닥 반도체 배열체라고 하고, 바닥 반도체 배열체 상에 형성된 반도체 배열체를 상부 반도체 배열체라고 한다. 결과적으로 도 1d에 도시된 반도체 배열체를 바닥 반도체 배열체라고도 하고, 도 1e 내지 1f를 참조로 설명한 처리로 형성된 반도체 배열체(1i+1)를 상부 반도체 배열체라고도 한다. 마찬가지로 바닥 반도체 배열체의 반도체 층(10i)을 바닥 반도체 층이라고 하고, 상부 반도체 배열체(1i+1)의 반도체 층(10i+1)을 상부 반도체 층이라고 한다. 용어 '바닥' 및 '상부'는 단지 2개의 반도체 배열체 사이의 상대적인 관계를 나타내는 것일 뿐이며, '바닥 반도체 배열체'라는 반도체 배열체는 '상부 반도체 배열체'라는 반도체 배열체 이전에 형성된 것이라는 점에 주의한다. 즉, 반도체 배열체가 2개 이상인 구조에서, 하나의 동일한 반도체 배열체가 하나의 반도체 배열체에 대해서는 상부 반도체 배열체가 될 수도 있고, 다른 반도체 배열체에 대해서는 바닥 반도체 배열체가 될 수도 있다.
도 1e를 참조하면, 상부 반도체 배열체(1i+1)를 형성하는 것은 바닥 반도체 층(10i) 상에 상부 반도체 층(10i+1)을 형성하는 것을 포함한다. 일례에 따라서, 도 1e에 도시된 바와 같이, 바닥 반도체 층(10i) 상에 상부 반도체 층(10i+1)은 복수의 트렌치(12i) 및 메사 영역(13i) 상에 상부 반도체 층(10i+1)을 형성하는 것을 포함한다. 일례에 따라서, 상부 반도체 층(10i+1)은 트렌치(12i)를 완전히 충진하고, 메사 영역(13i)을 완전히 덮도록 형성된다. 일례에 따라서, 상부 반도체 층(10i+1)의 두께는, 상부 반도체 층이 실질적으로 평탄한 제 1 표면(11i+1)을 갖도록 결정된다. 옵션으로서, 제 1 표면(11i+1)은 화학적 연마 처리, 기계적 연마 처리 혹은 화학 기계(CMP) 연마 처리 중 하나를 이용해서 평탄화된다.
일례에 따라서, 상부 반도체 층(10i+1)을 형성하는 것은 바닥 반도체 층(10i) 상에 상부 반도체 층(10i+1)을 에피텍셜 성장시키는 것을 포함한다. 예컨대, 바닥 반도체 층(10i)의 제 1 표면(11i+1)이 결정 격자의 {110} 평면에 있는 경우에, 상부 반도체 층(10i+1)의 제 1 표면은 상부 반도체 층(10i+1)의 결정 격자의 {110} 평면에 있다. 일례에 따라서, 상부 반도체 층(10i+1)을 에피텍셜 성장시키는 것은, 상부 반도체 층(10i+1)을 분당 500나노미터 이상 혹은 분당 1마이크로미터 이상 성장률로 에피텍셜 성장시키는 것을 포함한다. 여기서 정의되는 '성장률'이란 트렌치없는 수평면 상에서의 성장률이다. 메사 영역(13i)에서의 성장률은, 증착되는 물질이 메사 영역(13i)에서 성장하는 것뿐만 아니라 트렌치(12i)를 채우는 것보다 낮다.
도 1f를 참조하면, 상부 반도체 층(10i+1)을 형성하는 것은 상부 반도체 층(10i+1)의 제 1 표면(11i+1)에 복수의 트렌치(12i)를 형성하는 것 및 제 1 형 및 제 2 형 중 적어도 하나의 도펀트 원자를 상부 반도체 층(10i+1) 각각의 제 1 측벽(14i+1) 및 제 2 측벽(15i+1) 중 적어도 하나에 주입하는 것을 더 포함한다. 도 1f에 도시된 예에서, 바닥 반도체 배열체(1i)에서와 같이, 트렌치(12i+1)의 제 1 측벽(14i+1)에 제 1 형의 도펀트 원자가 주입되고, 트렌치(12i+1)의 제 2 측벽(15i+1)에 제 2 형의 도펀트 원자가 주입된다. 따라서 상기 바닥 반도체 배열체(1i)의 트렌치(12i)를 참조해서 설명된 모든 것은 상부 반도체 배열체(1i+1)의 트렌치(12i+1)에도 적용된다. 일례에 따라서, 상부 반도체 층(10i+1)의 트렌치(12i+1)의 폭은 바닥 반도체 층(10i)의 트렌치(12i)의 폭 w과 실질적으로 같고, 상부 반도체 층(10i+1)의 메사 영역(13i+1)의 폭은 바닥 반도체 층(10i)의 메사 영역(13i)의 폭 m과 실질적으로 같다.
일례에 따라서, 상부 반도체 층(10i+1)의 트렌치(12i+1)는, 이들 트렌치의 제 1 측벽(14i+1)이 트렌치(12i)(이는 트렌치(12i+1)를 형성할 때 반도체 층(10i+1)으로 이미 충진되어 있다)의 제 1 측벽(14i)과 정렬되도록, 그리고 제 2 측벽(15i+1)이 트렌치(12i)의 제 2 측벽(15i)과 정렬되도록 형성되며, 이로써 제 1 형 도펀트 원자를 상부 반도체 배열체(1i+1)의 트렌치(12i+1)의 제 1 측벽(14i+1)에 주입함으로써 이루어진 제 1 형 영역(2i+1)은, 제 1 형 도펀트 원자를 바닥 반도체 배열체의 트렌치(12i)의 제 1 측벽(14i)에 주입함으로써 형성된 도핑된 영역(2i) 상에 배열된다. 마찬가지로, 제 2 형 도펀트 원자를 상부 반도체 배열체(1i+1)의 트렌치(12i+1)의 제 2 측벽(15i+1)에 주입함으로써 이루어진 제 3 형 영역(3i+1)은, 제 2 형 도펀트 원자를 바닥 반도체 배열체(1i+1)의 트렌치(12i)의 제 2 측벽(15i)에 주입함으로써 형성된 도핑된 영역(3i) 상에 배열된다.
도 1a 내지 1f에서 바닥 반도체 배열체(1i)와 상부 반도체 배열체(1i+1)의 각각의 특징부는, 바닥 반도체 배열체(1i)의 경우에 "i"이고 상부 반도체 배열체(1i+1)의 경우에 "i+1"로 첨자만 상이할 뿐 동일한 참조 번호를 갖고 있다. 이하에서, 반도체 배열체(1i, 1i+1)의 어느 것 혹은 반도체 배열체(1i, 1i+1)의 어느 것의 특징부에 대해서 동일한 설명을 적용하는 경우에는 첨자가 없는 참조 번호를 사용한다. 즉, 어느 하나 혹은 복수개의 반도체 배열체를 '반도체 배열체(1)'라고 하고, 어느 하나 혹은 복수개의 반도체 층(10i, 10i+1)을 간단히 '반도체 층(10)'이라고 하며, 반도체 층(10i, 10i+1) 내의 어느 하나 혹은 복수개의 복수의 트렌치(12i, 12i+1)를 '트렌치(12)'라고 하는 등이다.
도 1a 내지 1f에 도시되지는 않았지만, 도 1e 내지 1f를 참조로 설명한 처리는, 이들 도면에 도시된 바닥 반도체 배열체(1i) 및 상부 반도체 배열체(1i+1)와 같은 형태의 2개 이상의 반도체 배열체를 중첩해서 형성하도록 수회 반복될 수 있다.
개개의 반도체 층(10i, 10i+1)을 에피텍셜 성장시킴으로써 단결정 층 배열체가 만들어지지만, '층 배열체'는 서로 중첩되어 형성된 복수의 반도체 층을 가리킨다. 단결정 층 배열체에는 개개의 에피텍셜 층 사이의 가시적인 경계가 없다. 그러나, 도 1f 및 후속하는 도면에서 개개의 층 사이의 경계가 단지 설명의 목적으로 선으로 도시되어 있다. 도 1a 내지 1f는 바닥 반도체 층(10i)이 형성되는 것은 명백하게 도시하고 있지는 않다. 도 2에 도시된 일례에 따라서, 바닥 반도체 층(10i)은, 도 1a 내지 1f를 참조로 설명한 바닥 반도체 배열체(1i) 및 상부 반도체 배열체(1i+1)와 같은 형태의 또 다른 반도체 배열체(1i-1) 위에 형성되어 있다. 이 반도체 배열체(1i-1)의 반도체 층(10i-1)에 대해서 반도체 층(10i)은 상부 반도체 층이 된다.
도 3에 도시된 다른 예에 따라서 바닥 반도체 층(10i)은 에피텍셜 층(110) 상에 성장된다. 일례(도 3에 점선으로 도시된)에 따라서, 에피텍셜 층(110)은 반도체 기판(120) 상에 성장되었다. 일례에 따라서, 에피텍셜 층(110) 실질적으로 균일한 도핑 농도를 갖는다.
도 4에 도시된 또 다른 예에 따라서, 도 1a에 도시된 반도체 층(10i)은 반도체 기판(120) 상에 성장된다. 예컨대, 기판은 반도체 웨이퍼에 의해 형성되거나 반도체 웨이퍼로부터 커팅된 단결정 반도체의 조각이다.
도 1a 내지 1f를 참조로 설명한 방법에 기초해서, 복수의 반도체 배열체를 가진 반도체 구조가, 각각이 복수의 제 1 형 도핑된 영역(2i, 2i+1) 및 제 2 형 도핑된 영역(3i, 3i+1)을 포함하는 것으로 형성될 수 있다. 상기를 참조하면, 이 반도체 구조는 초접합 반도체 장치의 드리프트 영역을 형성할 수 있다. 도 5a는 복수의 반도체 배열체(11~1n)가 서로 중첩되어 형성된 드리프트 영역(100)을 포함하고 있는 초접합 장치의 수직 단면을 개략적으로 나타내고 있다. 이 예에서는 단지 설명의 목적으로 n=6이다. 도 5a를 참조하면, 개개의 반도체 배열체(11~1n)의 제 1 형 도핑된 영역(21~2n)은 세로 방향 z으로 서로 중첩해서 배열되고, 인접하는 반도체 층(101~10n)의 제 1 형 영역(21~2n)은 서로 인접해서, 세로 방향 z으로 서로 중첩해서 배열된 이들 제 1 형 영역(21~2n)이 연속하는 제 1 형 영역(20)을 형성하게 된다. 마찬가지로 개개의 반도체 배열체(11~1n)의 제 2 형 영역(31~3n)은 연속하는 제 2 형 영역(30)을 형성한다. 도 1f를 참조로 설명한 반도체 배열체(1i, 1i+1)는 도 5에 도시된 초접합 장치 내의 임의의 인접하는 반도체 배열체(11~1n)의 쌍을 나타내며, 즉 도 5a에 도시된 반도체 배열체(11~1n) 각각은 도 1a 내지 1f에 도시된 방법에 따라서 형성될 수 있다. 도 1f를 참조하면, 인접하는 반도체 배열체(1i+1, 1i)의 제 1 형 영역(2i+1, 2i)은 세로 방향 z으로 이격되도록 제조될 수 있다. 마찬가지로 인접하는 반도체 배열체(1i+1, 1i) 내의 제 2 형 영역(3i+1, 3i)은 세로 방향 z으로 이격되도록 제조될 수 있다. 도 1f에 도시된 구조에서, 도 5a에 도시된 바와 같은 인접하는 제 1 형 영역(2i+1, 2i) 및 인접하는 제 2 형 영역(3i+1, 3i)은, 주입된 도펀트 원자가 세로 방향 z(및 가로 방향 x)으로 확산하고 전기적으로 활성화되는(반도체 층의 결정 격자의 치환 지역에 포함됨으로써) 어닐링 처리에 의해서 획득될 수 있다. 일례에 따라서, 서로 중첩해서 형성된 복수의 반도체 배열체 각각에서 도펀트 원자를 확산시키고 활성화시키기 위해서 한번의 공통된(one common) 어닐링 처리가 수행된다. 일례에 따라서, 도펀트 원자가 확산되고 활성화되는 어닐링 처리의 온도는 1300℃ 미만이고, 상세하게는 1100℃와 1300℃ 사이이다. 어닐링 처리 시간은 30분에서 10시간(600분) 사이가 될 수 있다.
도 5a에 도시된 드리프트 영역은 최하의 반도체 배열체(11)를 포함하고 있다. 이 최하의 반도체 배열체(11)는 - 형성된 복수의 반도체 배열체 중 제 1 반도체 배열체이기 때문에 제 1 반도체 배열체라고도 할 수 있다 - 기판(120) 상에 혹은 (도시된 바와 같이) 기판(120)에 형성된 옵션인 에피텍셜 층(110) 상에 형성된다.
도 5a에 도시된 초접합 장치는 MOSFET로서 구현된다. 이 경우, 기판(120)은 MOSFET의 드레인 노드(D)(도 5a에는 개략적으로만 도시되어 있음)에 접속된 드레인 영역(53)을 형성한다. MOSFET는 복수의 장치 셀(7)을 포함할 수 있지만, 이들 장치 셀 중 2개가 도 5에 도시되어 있다. 이들 장치 셀 각각은 하나의 제 1 형 영역(20) 및 하나의 제 2 형 영역(30)을 포함한다. 복수의 장치 셀은 드레인 영역(120) 및 에피텍셜 층(110)을 공유하고 있지만, 에피텍셜 층(110)은 초접합 MOSFET의 드리프트 영역의 일부이다.
각각의 장치 셀(트렌지스터 셀)은 소스 영역(52), 소스 영역(52)을 드리프트 영역으로부터 분리하는 바디 영역(51) 및 게이트 유전체(62)에 의해서 바디 영역(51)으로부터 유전적으로 절연된 게이트 전극(61)을 더 포함한다. 개개의 장치 셀의 게이트 전극(61)은 공통 게이트 노드(G)에 전기적으로 접속되고, 개개의 장치 셀의 소스 영역 및 바디 영역(52, 51)은 각각의 소스 전극(71)을 통해서 소스 노드(S)에 전기적으로 접속된다. 일례에 따라서 각 장치 셀의 제 2 형 영역(30)은 바디 영역(51)에 인접한다. 게이트 전극(61)은 소스 영역(52)과 드리프트 영역 특히 드리프트 영역의 제 2 형 영역(20) 사이의 바디 영역(51) 내의, 도전성 채널을 제어하는 역할을 한다.
바디 영역(51)과 소스 영역(52)은 주입 처리와 확산 처리 중 적어도 하나에 의해서 최상의 반도체 배열체(1n)에 형성될 수 있다. 이 주입 처리와 확산 처리 중 적어도 하나를 행하기 전에, 최상의 반도체 배열체(1n)의 트렌치(도 1f에 도시된 트렌치(12i+1)에 대응하는)는 도 1e를 참조로 설명한 처리에 따라서 즉, 트렌치(12i+1)를 충진하는 반도체 층을 에피텍셜 성장시킴으로써, 그리고 옵션으로는, 반도체 층을 평탄화 함으로써 충진될 수 있다. 소스 영역(52) 및 바디 영역(51)은, 이 반도체 층에서 주입 처리와 확산 처리 중 적어도 하나를 이용해서 형성될 수 있다. 소스 영역(52) 및 바디 영역(51)이 형성되는 에피텍셜 층은 상기 설명한 에피텍셜 층보다 세로 방향으로 더 얇을 수 있다. 일례에 따라서, 이 에피텍셜 층의 두께는 1 내지 3 마이크로미터이고, 상세하게는 약 2마이크로미터이다. 게이트 유전체(62)는 예컨대 산화물을 포함하고, 산화 처리 혹은 증착 처리를 이용해서 형성될 수 있다. 게이트 전극(61)은 예컨대 폴리실리콘과 같은 고농도 도핑된 다결정 반도체 물질 및 금속 중 하나를 포함한다.
초접합 MOSFET는 n형 MOSFET가 될 수도 있고, p형 MOSFET가 될 수도 있다. n형 MOSFET에서, 드리프트 영역(100)의 소스 영역(52), 드레인 영역(53) 및 제 1 형 영역(20)은 n형 영역이고, 바디 영역(51) 및 제 2 형 영역(30)은 p형 영역이다. p형 MOSFET에서, 개개의 장치 영역은 n형 MOSFET의 각각의 장치 영역의 도핑형에 상보적인 도핑형이다.
초접합 MOSFET은 온 상태로 혹은 오프 상태로 동작될 수 있다. 온 상태에서 게이트 전극(61)은 게이트 노드 G와 소스 노드 S 사이에 인가되는 구동 전압 VGS에 의해 구동되는 것으로, 소으 영역(52)과 제 1 형(20) 사이의 바디 영역(51) 내에 도전성 채널을 생성해서, 드레인 노드(D)와 소스 노드(S) 사이에 전류가 흐를 수 있게 한다. 오프 상태에서 게이트 전극(61)은 바디 영역(51) 내의 도전성 채널이 차단되어서 구동된다. 설명의 목적으로 MOSFET은 오프 상태이고 드레인 노드(D)와 소스 노드(S) 사이에 전압이 인가되어서 바디 영역(51)과 제 1 형 영역(20) 사이의 pn 접합 및 제 1 형 영역(20)과 제 2 형 영역(20) 사이의 pn 접합을 역바이어스시키는 것으로 가정한다. 이 경우, 공간 전하 형역은 제 1 형 영역(20)과, 바디 영역(51)과 또한 제 2 형 영역(30)으로 확장하는 반면, 제 1 형 영역(20) 및 제 2 형 영역(20)은 완전히 공핍된다. 일례에 따라서, 바디 영역(51)의 도핑 농도는 바디 영역(51)이 완전히 공핍되지 않을 정도로 충분히 높다.
상기 설명한 어닐링 처리시에, 제 1 형 영역(21-2n) 및 제 2 형 영역(31-3n)은 가로 방향 x으로 확산해서, 제 1 형 영역 및 제 2 형 영역은 서로 인접하게 된다. 도 5에 도시된 또 다른 예에 따라서, 각각의 반도체 층(101-10n)의 기본 도핑을 가진 영역은 제 1 형 영역(21-2n)과 제 2 형 영역(31-3n) 사이에 남아있다. '기본 도핑'은 제 1 형 영역(21-2n) 및 제 2 형 영역(31-3n)이 형성되기 전에 반도체 층(11-1n)이 갖고 있는 도핑이다.
일례에 따라서, 반도체 층(101-10n)은 도핑되지 않는다. 본 명세서에서 '도핑되지 않는다'라는 것은 반도체 층(101-10n)가 8E13 cm-3 미만의 혹은 2E13 cm-3 미만의 기본 도핑을 갖는다는 것을 의미한다. 도 6에 도시된 다른 예에 따라서, 반도체 층(101-10n)의 적어도 일부는 도핑된 반도체 층으로, 즉 8E13 cm-3 이상의, 상세하게는 1E14 cm-3 이상의 기본 도핑을 갖는다. 도 6에 도시된 예에서, 반도체 층(101-10n)의 일부는 제 1 도핑형을 갖고 반도체 층(101-10n)의 다른 일부는 제 2 도핑형의 기본 도핑을 갖는다. 이 예에서, 드리프트 영역(100)의 상부 절반의 반도체 층은 제 2 형 기본 도핑을 갖고, 드리프트 영역(100)의 하부 절반의 반도체 층은 제 1 형 기본 도핑을 갖는다. '상부 절반'은 바디 영역(51)에 인접하는 드리프트 영역의 단면이고, '하부 절반'은 드레인 영역(53)에 인접하는 드리프트 영역의 단면이다.
초접합 MOSFET의 이점 중 하나는 특정한 온저항 RDS_ON
Figure 112017089512018-pat00002
A으로, 이는 온저항 RDS_ON에, 도 5에 도시된 세로 방향 z에 수직인 평면에서 초접합 장치가 소비하는 반도체 영역 A을 승산한 것이다. 특정한 온 저항은 피치 p가 감소함에 따라서 감소될 수 있는 반면, 도 5에 도시된 피치 p는 가로 방향 x에서 제 1 형 영역(20)과 같은 동일한 장치 구조 사이의 거리에 의해서 주어진다. 도 1a 내지 1f를 참조로 설명한 방법에서, 트렌치의 측벽으로 도펀트 원자를 주입함으로써(제 1 가로 방향 x에서, 도핑된 영역의 치수는 도 1d에 도시된 바와 같은 트렌치 폭보다 상당히 작다) 도핑된 영역이 주로 세로 방향 z으로 확장하기 때문에, 그리고, 연속하는 제 1 형 영역 및 제 2 형 영역(20, 30)을 형성하기 위해서 도입되는 도펀트 원자를 각각의 반도체 층으로 깊이 확산시킬 필요가 없기 때문에, 피치 p가 비교적 작은 드리프트 영역이 제조될 수 있다. 나아가, 이 주입 처리를 통해서 각각의 반도체 층(10i, 10i+1)에 도입되는 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자의 양을 정확하게 제어할 수 있다. 이로써, 드리프트 영역의 각각의 가로 평면에서의 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자의 전체 양이 정확하게 제어될 수 있다. '가로 평면'은 도 5a에 도시된 단면에 수직인 평면이다.
도 5a에 도시된 반도체 장치에서, 각각의 장치 셀의 게이트 전극(61)은 층 배열체(100)의 표면 상에 배열된 평면 전극이다. 그러나, 이는 일례일뿐이다. 도 5b에 도시된 또 다른 예에 따라서, 각각의 장치 셀의 게이트 전극은 트렌치 전극이다. 즉, 게이트 전극(61)은 제 1 형 영역(20) 상의 바디 영역(51)과 소스 영역(52)에 인접한 트렌치에 배열되고, 게이트 전극(61)은 게이트 유전체(62)에 의해서 이들 영역으로부터 유전적으로 절연된다. 도 5a에 도시된 장치를 참조로 상기 설명한 모든 것은 도 5b에 도시된 장치에도 적용된다.
도 7a 내지 7e는, 도 1a 내지 1f에 도시된 방법의 수정예를 나타낸다. 도 7a 내지 7e에 도시된 방법에서는, 제 1 형의 도펀트 원자만이 각각의 반도체 층(10i, 10i+1)의 트렌치(12i, 12i+1)에 주입된다. 즉, 제 2 형 도펀트 원자를 트렌치(12i, 12i+1)의 임의의 측벽에 주입하는 처리를 생략된다. 도 7a 내지 7e에 도시된 방법에서, 제 1 형 도펀트 원자는 제 1 측벽(14i, 14i+1)에만 주입된다. 그러나, 이는 예시일 뿐이다. 다른 예(도시 생략)에 따라서, 제 1 형의 도펀트 원자는 각각의 반도체 층(10i, 10i+ 1)의 트렌치(12i, 12i+1) 내의 제 1 측벽(14i, 14i+1) 및 제 2 측벽(15i, 15i+1)에 주입된다. 도 7a 내지 7e에 도시된 방법에 기초해서 초접합 장치의 드리프트 영역을 형성하는 것은, 기본 도핑이 최종 장치에서 제 2 형 영역을 계속 형성하고 있는 이들 단면과 같이, 제 2 형의 기본 도핑으로 반도체 층(10i, 10i+1)을 형성하는 것을 포함한다.
도 1a 내지 1f를 참조로 설명한 방법은 제 1 형 도펀트 원자를 제 1 측벽(14)으로 주입하는 것 및 제 2 형 도펀트 원자를 각각의 트렌치의 제 2 측벽(15)으로 주입하는 것을 포함한다. 도 8a 및 8b에 도시된 일례에 따라서, 제 1 형 도펀트 원자를 각각의 트렌치(12)의 제 1 측벽(14)에 주입하는 것 및 제 2 형 도펀트 원자를 각각의 트렌치의 제 2 측벽(15)에 주입하는 것은, 각각의 도펀트 원자를 각각의 측벽에 주입하는 것을 포함할 뿐만 아니라, 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 제 1 표면(11)을 따라서 메사 영역(13)에 주입하는 것을 포함한다. 결과적으로, 2번의 주입 처리 이후에, 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 포함하는 제 1 표면(11)에 따라서 도핑된 영역(23)이 존재한다. 일례에 따라서, 이들 도핑된 영역(23) 내의 제 1 도펀트 원자의 양 및 제 2 형의 도펀트 원자의 양의 균형이 맞춰져 있다면(제 1 도펀트 원자의 양이 제 2 형의 도펀트 원자의 양과 같다), 이들 영역(23)내의 유효 도핑 농도는 실질적으로 제로이고(진성), 따라서 이 영역(23)은 최종 초접합 장치의 동작에 영향을 미치지 못한다.
처리 이후에 도 8b에 도시된 반도체 층(10)을 나타내는 도 9를 참조하면, 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 포함하는 이들 영역(23)은 에칭 처리에서 제거될 수 있다. 이 에칭 처리는 트렌치(12)의 바닥부(16)도 에칭해서, 트렌치(12)를 각각의 반도체 층(10)에 약간 더 깊게 연장시킬 수 있다. 일례에 따라서, 에칭 처리는, 상기 설명한 에칭 액 중 하나와 같은 알카리성 에칭액을 이용한 습식 에칭 처리를 포함한다. 예컨대, 제 1 표면(11)이 {110} 평면에 있고, 제 1 및 제 2 표면(14, 15)이 {111} 평면에 있도록 반도체 층(10)이 되어 있는 경우, 알카리성 습식 에칭은 주로 메사 영역(13) 상의 제 1 표면(11) 및 바닥(16)을 제 1 및 제 2 측벽(14, 15)보다 더 높은 에칭율로 에칭하고, 그 결과 이 처리에서 측벽(14, 15)은 크게 에칭되지 않는다. 또 다른 예에 따라서, 에칭 처리는 이방성 건식 에칭 처리를 포함한다.
도 10a 및 10b에 도시된 또 다른 예에 따라서, 메사 영역(13) 상의 제 1 표면(11)에 주입 마스크(202)가 형성되어서, 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자가 메사 영역의 제 1 표면(11)에 주입되는 것을 방지한다. 이 주입 마스크(202)는 반도체 층(10)의 상부에 또 다른 반도체 층(도 10a 및 10b에서는 도시 생략)을 형성한 이후에 제거된다. 일례에 따라서, 주입 마스크(202)는 반도체 층(10)에서 트렌치(12)를 에칭하는데 사용되는 에칭 마스크(도 1b의 201i)이다. 이 예에서, 주입 처리 이후까지 에칭 마스크는 제자리에 유지된다.
일례에 따라서, 복수의 트렌치의 제 1 측벽(14)과 제 2 측벽(15) 중 적어도 하나에 도펀트 원자를 주입하는 것은, 적어도 하나의 도펀트 원자를 주입해서 각각의 트렌치(12)의 각각의 측벽에는 주입되지만, 바닥(16)에는 주입되지 않게 하는 것을 포함한다. 이는 도 11a 및 11b를 참조로 더 상세하게 설명한다. 이들 도면은 하나의 반도체 층(10) 내의 하나의 트렌치(12)의 수직 단면도(도 11a) 및 트렌치(12)의 상면도(도 11b)이다. 도 11a 및 11b에서, 참조 번호 10은 상기 설명한 반도체 층 중 어느 하나를 나타내는 것이고, 참조 번호 12는 반도체 층(10)의 임의의 트렌치를 나타내며, 참조 번호 14, 15 및 16은 트렌치(12)의 제 1 측벽, 제 2 측벽 및 바닥을 각각 나타낸다. 참조 번호(202)는 주입 처리 동안의 반도체 층(10)의 상부에 있는 옵션으로서의 주입 마스크를 나타낸다. 도 11a 및 11b에 도시된 화살표 IM1 및 IM2는 도펀트 원자가 제 1 측벽(14) 및 제 2 측벽(15)에 각각 주입되는 방향을 나타낸다. 이들 방향은 이하에서 주입 방향을 가리킨다. 이들 주입 방향(IM1, IM2)은, 반도체 층(10)의 제 1 표면(11)에 수직인 방향인 세로 방향 z에 대해서 경사져 있다. 세로 방향 z과 주입 방향(IM1, IM2) 사이의 각도는 이하에서 주입 각도를 나타낸다. 제 1 주입 각도 α1는 세로 방향 z과 제 1 주입 방향(IM1) 사이의 각도이고, 제 2 주입 각도 α2는 세로 방향 z과 제 1 주입 방향(IM2) 사이의 각도이다. 일례에 따라서, 제 1 및 제 2 주입 각도는 상보적이며, 즉, 제 1 주입 각도 α1 및 제 2 주입 각도 α2의 크기는 같고, 제 1 주입 각도 α1 및 제 2 주입 각도 α2의 부호는 반대이다. 즉,
Figure 112017089512018-pat00003
이다.
일례에 따라서, 주입 각도(α1, α2)는, 도펀트 원자가 트렌치(12)의 측벽(14, 15)에는 주입되지만 바닥(16)에는 주입되지 않도록, 조정된다. 주입 마스크(202)가 생략되면, 바닥(16)에 도펀트 원자를 주입하는 것은 제 1 및 제 2 주입 각도(α1, α2)를 조정함으로써 회피될 수 있으며, 따라서,
Figure 112017089512018-pat00004
이다.
주입 마스크가 있다면, 도펀트 원자를 트렌치(12)의 바닥부(16)에 주입하는 것은 주입 각도(α1, α2)를 조정함으로써 회피될 수 있으며, 따라서,
Figure 112017089512018-pat00005
이다. 여기서, d는 트렌치(12)의 깊이이고, w는 트렌치(12)의 폭이며, h는 주입 마스크(202)의 두께이다. 일례에 따라서, 제 1 및 제 2 주입 각도(α1, α2)는, 도펀트 원자가 직접 주입되지 않는 즉, 주입 처리 동안에 메사 영역(13)에 의해 차폐되어 있는 제 1 측벽(14) 및 제 2 측벽(15) 중 적어도 하나의 측벽 단면이 존재하도록, 조정된다. 도 11a에서, d1은 도펀트 원자가 주입되는 이들 측벽 단면의 치수를 나타내고, d2는 도펀트 원자가 주입되지 않는 이들 측벽 단면의 치수를 나타낸다. 치수 d1을 가진 상부 측벽 단면으로만 도펀트 원자를 주입하기 위해서, 제 1 및 제 2 주입 각도(α1, α2)는 다음과 같이 주어진다.
Figure 112017089512018-pat00006
식 (4a) 및 (4b)에 따라서 제 1 및 제 2 주입 각도(α1, α2)를 조정하면, 도펀트 원자가 바닥부(16)로 주입될 위험없이 트렌치 깊이를 d2까지 수정하는 것이 허용될 수 있다. d2는 주입 처리에서 안전한 마진으로서 간주될 수 있다.
일례에 따라서, 하나의 각각의 주입 각도를 이용하는 하나의 각각의 주입 처리에서 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자는 각각이 주입된다. 즉, 제 1 형 도펀트 원자는 상기 설명한 각도 α1와 같은 제 1 주입 각도를 이용하는 제 1 주입 처리에서 주입될 수 있으며, 제 2 형 도펀트 원자는 상기 설명한 각도 α2와 같은 제 2 주입 각도를 이용하는 제 2 주입 처리에서 주입될 수 있다. 이러한 형태의 처리에서, 주입되는 도펀트 원자의 선량은 도펀트 원자가 주입되는 제 1 및 제 2 측벽(14, 15)의 각각의 단면에서의 실질적으로 동일한다.
다른 예에 따라서, 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자 중 적어도 하나가, 서로 다른 주입 각도를 이용하는 2 이상(적어도 2개)의 주입 처리에서 주입되어서, 각각의 측벽에 따른 다양한 도펀트 선량을 달성한다. 일례에 따라서, 제 1 형 도펀트 원자는 적어도 2번 주입 처리, 주입 각도(α11)를 이용하는 제 1 처리 및 주입 각도(α12)를 이용하는 제 2 처리에서 제 1 측벽(14)에 주입되며, 여기서 α11>α12이다. 이들 주입 각도(α11, α12)는 제 1 형 도펀트 원자가 제 1 측벽(14)에는 주입되지만 바닥(16)에는 주입되지 않도록, 각각 선택된다. 주입 각도(α11, α12)가 서로 다르기 때문에, 주입 처리 모두에서 도펀트 원자가 주입되는 제 1 측벽(14)의 제 1 측벽 단면, 및 더 작은 주입 각도(α12)를 이용하는 주입 처리에서만 도펀트 원자가 주입되는 인접하는 제 2 측벽 단면이 존재한다. 따라서, 표면(11)에서 시작되는 제 1 측벽 단면에서는, 표면으로부터 이격되어 있는 제 2 측벽 단면보다 더 높은 도펀트 선량이 존재한다. 서로 주입 각도가 서로 다른 2번 이상의 주입 처리를 이용함으로써, 서로 도펀트 선량이 다른 2개 이상의 측벽 단면이 획득된다.
이와 달리 혹은 이에 더해서, 적어도 2번의 주입 처리 즉, 주입 각도(β11)를 이용하는 제 1 처리 및 주입 각도(β12)를 이용하는 제 2 처리에서 제 2 측벽(15)에 제 2 형 도펀트 원자가 주입되어서(여기서 β11>β12), 주입 선량이 서로 다른 제 2 측벽(15)의 적어도 2번의 측벽 단면을 획득한다. 이 주입 각도(β11, β12)는, 제 1 형 도펀트 원자가 제 2 측벽(15)에는 주입되지만 바닥(16)에는 주입되지 않게 되도록, 각각 선택될 수 있다. 제 1 형 도펀트 원자를 제 1 측벽(14)에 주입하고 제 2 형 도펀트 원자를 제 2 측벽(15)에 주입할 때 2번 이상의 주입 처리가 사용되면, 각각의 경우에 2개의 주입 각도가 서로 상보적이도록 각각의 주입 각도가 선택될 수 있으며, 따라서 예컨대, α11=-β11, α12=-β12 등이다.
일 주입 처리에서 도펀트 원자가 제 1 및 제 2 측벽(14, 15)의 측벽 단면이 바닥(16)으로 얼마나 연장될지는 주입 각도에 따라 달라지며, 측벽 단면의 면적 및 이에 따른 바닥(16)으로의 연장은 주입 각도가 작아지면 증가된다. 일례에 따라서, 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 주입하는 주입 처리는, 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자 중 하나가 이들 중 다른 하나 보다 더 깊이 측벽 단면으로 주입되게 되도록, 선택된다. 이는 주입 각도를 적절하게 선택함으로써 획득될 수 있다. 예컨대, 제 1 형 도펀트 원자는, 제 1 주입 각도(α1)를 그 크기 |α1|가 제 2 주입 각도의 크기 |β1|보다 더 작도록 선택함으로써, 혹은 2번 이상의 주입 처리가 있는 경우에, 가장 작은 주입 각도(상기 예에서 α12)의 크기를 제 2 형 도펀트 원자를 주입하는 처리에서의 가장 작은 주입 각도(상기 예에서, β12)보다 작도록 선택함으로써, 제 2 형 도펀트 원자보다 더 깊이 측벽 단면으로 주입될 수 있다.
제 1 형 도펀트 원자 및 제 2 형 도펀트 원자는 서로 다른 확산 계수를 가질 수 있다. 이 예에서, 더 빠르게 확산되는 도펀트 원자는 더 느리게 확산되는 도펀트 원자보다 더 얕게 주입된다. 예컨대, p형 도펀트인 붕소(B)는 n형 도펀트인 비소(As) 혹은 안티몬(Sb)보다 더 빠르게 확산된다. 예컨대, 제 1 형 도펀트 원자가 붕소(B)를 포함하고, 제 2 형 도펀트 원자가 비소(As) 혹은 안티몬(Sb)을 포함하는 경우에, 제 2 형 도펀트 원자는 제 1 형 도펀트 원자보다 더 깊은 측벽 단면으로 주입될 수 있다. 일례에 따라서, 더 빠르게 확산하는 도펀트 원자를 더 느리게 확산하는 도펀트 원자보다 얕게 측벽 단면으로 주입하기 위해서 서로 다른 주입 각도가 사용되는 주입 처리의 형태는, 복수의 반도체 배열체 각각에서 사용될 수 있다. 또 다른 예에 따라서, 이러한 형태의 주입 처리는 적어도, 기판(120) 혹은 에피텍션 층(110)에 인접하는 반도체 배열체(도 5a 및 5b에서 101으로 표시됨)인 최하의 반도체 배열체를 형성할 때 사용된다.
도 11a는 반도체 층(10)의 수직 단면, 즉, 제 1 표면(11)에 수직인 단면에서의 주입 방향(IM1, IM2)을 나타낸다. 도 11b는 제 1 표면(11)에 평행한 평면인 수평면에서의 주입 방향(IM1, IM2)을 나타낸다. 도 11b에서, β1 및 β2는 주입 방향(IM1, IM2)과 트렌치(12)의 길이 방향 사이의 각도를 나타낸다. 트렌치(12)의 '길이 방향'은 상기 설명한 제 2 가로 방향 y에서의 트렌치의 방향이다. 일례에 따라서, β1 및 β2 각각은 실질적으로 90°로, 즉 제 1 및 제 2 주입 방향(IM1, IM2)은 트렌치(12)의 에지에 대해서 실질적으로 수직이다. 트렌치(12)의 '에지'는 제 1 표면(11)과 제 1 및 제 2 측벽(14, 15) 사이의 에지이다. 일례에 따라서, 제 1 표면(11)이 {110} 평면에 있고, 제 1 및 제 2 측벽(14, 15) 각각이 {111} 평면에 있다면, 에지는 반도체 층(10)의 결정 격자의 <112> 방향이 된다.
도 12a 내지 12d는 트렌치(12)의 바닥(16)으로의 도펀트 원자의 주입이 어떻게 차단될 수 있는지를 나타내는 또 다른 예를 나타낸다. 도 12a 내지 12d는 각각 서로 다른 처리 시퀀스 동안의 반도체 층(10)의 수직 단면을 나타내는 도면이다. 도 12a 내지 12d에 도시된 반도체 층(10)은 상기 설명한 임의의 반도체 층을 나타낸다.
도 12a를 참조하면, 이 방법은 측벽으로 도펀트 원자를 주입하기 전에 트렌치(12)의 바닥(16)에 보호층(4)을 형성하는 것을 포함한다. 일례에 따라서, 이 보호층은 실리콘 산화물과 같은 산화물을 포함한다. 이러한 보호층(4)은 보호층(4)이 증착되는 HDP(High Density Plasma) 처리를 이용해서 형성될 수 있다. 일례에 따라서, 보호층은 트렌치(12)의 바닥(16)에만 형성된다. 다른 예(점선으로 도시됨)에 따라서, 보호층(4)은 트렌치(12)의 바닥뿐만 아니라 메사 영역(13)의 상부에도 형성된다.
도 12b는 제 1 형 도펀트 원자를 트렌치(12) 각각의 제 1 측벽(14)에 주입하는 것을 나타낸다. 이 주입 처리에서는, 도펀트 원자가 제 1 측벽(14)뿐만 아니라 보호층(4)에도 주입되도록 주입 각도가 선택된다. 그러나, 보호층이 도펀트 원자가 바닥(16) 아래의 반도체 층(10)에 도달하는 것을 방지한다.
도 12c는 제 2 형 도펀트 원자를 복수의 트렌치(12) 각각의 제 2 측벽(15)에 주입하는 것을 나타낸다. 이 주입 처리에서는, 도펀트 원자가 제 2 측벽(15)으로 주입될 뿐만 아니라 보호층(4)에도 주입될 수 있도록 주입 각도가 선택될 수 있다. 그러나, 보호층(4)이 도펀트 원자가 바닥(16) 아래의 반도체 층(10)에 도달하는 것을 방지한다.
도 12d를 참조하면, 이 방법은 트렌치(12) 각각으로부터 보호층(4)을 제거하는 단계를 더 포함한다. 보호층(4)을 제거함으로써, 보호층에 주입된 도펀트 원자도 제거되고, 그 결과 이들 도펀트 원자는 최종 초접합 반도체 장치의 기능에 영향을 미치지 않는다.
도 12b 및 12c에는 제 1 측벽(14)에 제 1 형 도펀트 원자를 주입하고 제 2 측벽(15)에 제 2 형 도펀트 원자를 주입하는 것이 도시되어 있지만, 보호층(4)은 이 특정한 처리로 한정되는 것은 아니다. 대신, 보호층(4)은 제 1 형 도펀트 원자와 제 2 형 도펀트 원자 중 적어도 하나가 트렌치(12)의 제 1 측벽(14)과 제 2 측벽(15) 중 적어도 하나로 주입되는 임의의 처리에서 사용될 수 있다.
도 13a 내지 13d는 도 1a 내지 1f를 참조로 설명한 방법의 또 다른 변형예를 나타낸다. 도 13a는 도 1a 내지 1d를 참조로 설명한 처리 단계 이후의, 즉, 복수의 트렌치(12i)를 형성하고, 각각의 트렌치(12i)의 제 1 측벽(14i)에 제 1 형 도펀트 원자를 주입하고, 각각의 트렌치(12i)의 제 2 측벽(15i)에 제 2 형 도펀트 원자를 주입한 이후의, 바닥 반도체 층(10i)의 2개의 서로 다른 단면을 나타내고 있다.
도 13b는 상부 반도체 층(10i+1)를 트렌치(12i) 및 상부 반도체 층(10i+1)의 메사 영역(13i) 상에 형성한 이후의 그리고 상부 반도체 층(10i+1)를 복수의 트렌치(12i+1)를 형성한 이후의 반도체 구조를 나타내고 있다. 도 13b에 도시된 예에서, 상부 반도체 층(10i+1)의 트렌치(12i+1)는 바닥 반도체 층(10i)의 트렌치(12i)(도 13b에 도시된 구조에서 상부 반도체 층(10i+1)으로 채워져 있음)에 대해서 제 1 가로 방향 x으로 오프셋되어 있다. 예컨대, 오프셋은 바닥 반도체 층(10i) 및 상부 반도체 층(10i+1)의 대응하는 특징부 사이의 가로 방향 x에서의 거리이다. 오프셋은 도 13b에서 o로 표시되어 있으며, 예컨대 바닥 반도체 층(10i) 내의 개개의 트렌치의 제 1 측벽(14i)과 상부 반도체 층(10i+1) 내의 개개의 트렌치(12i+1)의 제 1 측벽(14i+1) 사이의 제 1 가로 방향 x의 최단 거리이다. 일례에 따라서, 오프셋은 피치 p의 약 50%로, 즉
Figure 112017089512018-pat00007
이다.
도 13c를 참조하면, 이 방법은 상부 반도체 층(10i+1) 내의 복수의 트렌치(12i+1) 각각의 제 2 측벽(15i+1)에 제 1 도펀트 원자를 주입하는 단계 및 상부 반도체 층(10i+1) 내의 복수의 트렌치(12i+1) 각각의 제 1 측벽(14i+1)에 제 2 형 도펀트 원자를 주입하는 단계를 더 포함한다. 오프셋 o을 통해서, 상부 반도체 층(10i+1) 내의 트렌치(12i+1)는 실질적으로 바닥 반도체 층(10i)의 메사 영역(13i) 상에 위치된다. 제 2 반도체 층(3i+1)을 제 1 측벽(14i+1)을 따라서 형성하고, 제 1 반도체 층(2i+1)을 제 2 측벽(15i+1)을 따라서 형성함으로써, 제 1 형 영역(2i+1)은 실질적으로 트렌치(12i+1) 아래의 메사 영역(13i)의 제 1 형 영역(2i) 상에 있고, 제 2 형 영역(3i+1)은 실질적으로 트렌치(12i+1) 아래의 메사 영역(13i)의 제 2 형 영역(3i) 상에 있게 된다.
도 13d는 반도체 배열체(1i+1) 상에 또 다른 반도체 배열체(1i+2)를 형성한 이후의 도 13c의 반도체 구조체를 나타내는 도면이다. 이 반도체 구조체에서, 반도체 배열체(1i+1) 및 반도체 배열체(1i+2)는 또 다른 반도체 배열체 쌍을 형성하고 있으며, 이 쌍에서 반도체 배열체(1i+1)는 바닥 반도체 배열체이고 반도체 배열체(1i+2)는 상부 반도체 배열체이다. 도 13d를 참조하면, 상부 반도체 배열체(1i+2)는, 상부 반도체 배열체(1i+2) 위의 복수의 트렌치(12i+2)가 바닥 반도체 배열체(1i+1)의 트렌치(12i+1)(상부 반도체 배열체(1i+2)의 반도체 층(10i+2)에 의해 충진되어 있음)에 비해서 제 1 가로 방향 x로 오프셋되는 형태로 형성된다. 일례에 따라서, 오프셋은 반도체 층(10i+2)의 트렌치(12i+2)가, 반도체 배열체(1i+1)에 의해서 반도체 배열체로부터 이격되어 있는 반도체 배열체(1i)의 트렌치(12i)와 실질적으로 정렬되도록 설정된다. 상부 반도체 배열체(1i+2)에서, 제 1 형 영역(2i+2)은 제 1 측벽(14i+1)을 따라서 형성되고, 제 2 영역(3i+2)은 제 2 측벽(15i+2)을 따라서 형성된다.
본 설명의 문맥에서 제 1 측벽(14)은 각각의 트렌치의 좌측 측벽이고, 제 2 측벽(15)은 각각의 트렌치의 우측 측벽이라는 점에 주의한다. 그러나, 이를 일례일 뿐이다. 또 다른 예에 따라서는, 제 1 측벽이 각각의 트렌치의 우측 측벽이고 제 2 측벽이 각각의 트렌치의 좌측 측벽이다.
도 13a 내지 13c에 도시된 방법에서 제 1 및 제 2 측벽에 제 1 형 도펀트 및 제 2 형 도펀트가 번갈아 주입된다. 즉, 예컨대, 제 1 형 도펀트가 제 1 측벽(14i, 14i+2)에 층(10i, 10i+2)에서 주입 각도 α1를 이용해서 주입되고, 층(10i+1)에서 주입 각도 α2를 이용해서 제 2 측벽(15i+1)에 주입된다. 마찬가지로, 제 2 형 도펀트가 층(10i, 10i+ 2)에서 주입 각도 α2를 이용해서 제 2 측벽(15i, 15i+2)에 주입되고, 층(10i+1)에서 주입 각도 α1를 이용해서 제 1 측벽(14i+1)에 주입된다. 상술한 바와 같이 α1 =-α2이다.
도 13a 내지 13d를 참조로 설명한 방법은 다수의 이점을 제공한다. 우선, 다수의 반도체 층이 중첩해서 형성되는 경우에도 개개의 반도체 층(10)의 실질적으로 평탄한 표면(11)을 획득할 수 있다. 상기 설명을 참조하면, 개개의 반도체 층(10)을 형성하는 것은, 이전에 형성된 바닥 반도체 층(10i)의 트렌치(12i) 및 메사 영역(13i) 상에 상부 반도체 층(10i+1)을 에피텍셜 성장시키는 것을 포함한다. 이러한 처리를 통해서, 바닥 상부 반도체 층(10i)의 트렌치(12i) 상에 위치된 이들 영역에서 에피텍셜 성장된 상부 반도체 층(10i+1)에 약간의 홈(도시 생략)이 형성된다. 도 13a 내지 13d를 참조로 설명한 방법에서, 이들 홈의 위치는 각각의 에피텍셜 층의 더 평판한 표면이 획득되도록 번갈아 형성된다.
또한, 트렌치(12)는 이전에 형성된 에피텍셜 층의 주입된 영역(2, 3)을 향해서 하방으로 연장되도록 형성된다(이에 대해서는 후술함). 이 경우 트렌치를 형성함으로써 이전에 형성된 주입 영역을 부분적으로 제거할 수 있다. 상부 층의 트렌치(12)가 정확하게 소망의 가로 방향 위치에, 즉 바닥 층의 트렌치의 정확하게 위에 형성되지 않은 경우에, 한 형의 주입 영역이 다른 형의 주입 영역보다 더 큰 범위까지 제거되는 상황이 발생할 수 있다. 이 경우, 최종적으로 하나 이상의 에피텍셜 층에서 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자(주입에 기인한)의 양은 균형이 맞춰지지 않을 수 있다. 도 13a 내지 13d를 참조로 설명한 방법은 이러한 영향을 감소 혹은 심지어 제거할 수 있다.
두번째로, 반도체 구조의 에지 영역에서, 최외각 제 1 형 영역(2) 및 최외각 제 2 형 영역(3)은 세로 방향 z이 번갈아 배열된다. '최외각 주입된 영역'은 각각의 에피텍셜 층에서 제 1 가로 방향 x으로의 최외각 영역이다. 도 13d에서 이들 최외각 영역은 아래 첨자 'om'을 붙여서 식별한다. 이는 도 13d로부터, 참조 번호 101L는 반도체 구조의 좌측 에지 영역을 가리키고, 참조 번호 101R는 반도체 구조의 우측 에지 영역을 가리킨다는 것을 알 수 있다. '에지 영역'은 트렌치와 제 1 형 및 제 2 형 반도체 영역을 가진 구조체가 끝나는 영역이다. 일례에 따라서, 각각의 에피텍셜 층에는 같은 수의 트렌치(10i, 10i+1, 10i+2)가 형성되어며, 따라서 각각의 에피텍셜 층에서 제 1 형의 주입된 영역(2) 및 제 2 형의 주입된 영역이 같은 수 형성된다. 에지 영역으로부터 이격되어서, 각각의 에피텍셜 층에서 각각의 제 1 형 주입된 영역(2)은 각각의 에피텍셜 층에 대응하는 제 2 형 주입된 영역(3)을 갖고 있다. 대응하는 제 2 형 주입된 영역(3)은 대응하는 제 1 형 주입된 영역(2)과 같은 메사 영역(13) 내에 있다. 에지 영역(101L, 101R)에서, 최외각 제 1 형 주입된 영역(2) 및 제 2 형 주입된 영역(3)은 동일한 에피텍셜 층에 대응하는 주입된 영역을 갖고 있지 않다. 한 에피텍셜 층에서 최외각 주입된 영역에 대응하는 주입된 영역은, 이 한 에피텍셜 층에 인접하는 에피텍셜 층 내의 최외각 주입된 영역이다.
도 14a 및 14b는 도 1a 내지 1f에 도시된 방법의 또 다른 변형예를 나타내고 있다. 도 14a에 도시된 방법에서, 상부 반도체 층(10i+1)의 트렌치(12i+1)는 바닥 반도체 층(10i)의 메사 영역(13i)까지 하방으로 에칭된다. 도 15a 및 15b에 도시된 또 다른 예에서, 상부 반도체 층(10i+1)의 트렌치(12i+1)는 바닥 반도체 층(10i)의 트렌치에 대해서 제 1 가로 방향 x으로 오프셋되어 있고, 이들 트렌치(12i+1)는 바닥 반도체 층(10i)의 메사 영역(13i)으로 에칭된다. 즉, 이들 트렌치(12i+1)의 깊이는 에피텍셜 성장된 상부 반도체 층(10i+1)의 두께보다 크다. 도 14a 및 15a는 각각의 트렌치(12i+1)를 형성한 이후의 반도체 구조체를 나타내고 있고, 도 14b 및 15b는 트렌치(12i+1)의 측벽에 따라서 제 1 형 반도체 영역(2i+1) 및 제 2 형 반도체 영역(3i+1)을 형성한 이후의 반도체 구조체를 나타내고 있다.
도 16a 내지 16c는 도 1a 내지 1f에 도시된 방법의 또 다른 변형예를 나타낸다. 도 16a를 참조하면, 이 방법은 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 모두 바닥 반도체 층(10i)의 제 1 측벽(14i)과 제 2 측벽(15i) 중 적어도 하나에 주입하는 단계를 포함한다. 오직 예시의 목적으로, 도 16a에 도시된 예에서 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자는 제 1 측벽(14i)으로 주입된다.
도 16b를 참조하면, 이 방법은 바닥 반도체 층(10i) 상에 상부 반도체 층(10i+1)을 형성하는 단계 및 상부 반도체 층(10i+1)에 복수의 트렌치(12i+1)를 형성하는 단계를 더 포함한다. 일례에 따라서, 상부 반도체 층(10i+1)의 트렌치(12i+1)는 바닥 반도체 층(10i)의 트렌치(12i)와 실질적으로 정렬된다.
이 방법은 도 16b에 도시된 상부 반도체 층(10i+1) 상에 하나 이상의 반도체 배열체를 형성하는 단계를 더 포함한다. 이러한 옵션인 추가 반도체 배열체는 도 16c에서 점선으로 개략적으로 도시되어 있다. 도 16c를 참조하면, 이 방법은 반도체 구조체를 어닐링해서 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 반도체 구조체에서 확산시키는 단계를 더 포함한다. 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자는 서로 다른 확산 계수를 갖도록 선택되고, 이로써 주입된 영역(23i, 23i+1)에 기초한 어닐링 처리를 통해서 제 1 형 반도체 영역(2i, 2i+1) 및 제 2 형 반도체 영역(3i, 3i+ 1)을 인접시킨다. 일례에 따라서, 제 1 도펀트 원자와 제 2 도펀트 원자 중 하나의 확산 상수는 제 1 도펀트 원자와 제 2 도펀트 원자 중 다른 하나의 확산 상수보다 적어도 1.5배 혹은 2배이다. 서로 다른 확산 상수를 가진 도펀트 원자의 쌍은 예컨대, 붕소(B) 및 비소(As)이거나 혹은 붕소(B) 및 안티몬(Sb)이다. 붕소는 p형 도펀트이고, 비소 및 안티몬은 n형 도펀트이다. 이들 쌍 각각에서, 붕소는 더 높은 확산 계수를 가진 도펀트이다. 예컨대 붕소 및 비소의 각각의 확산 계수의 비율을 4:1이다. 즉, 붕소는 비소보다 4배 빠르게 확산된다.
일례에 따라서, 도펀트 원자를 확산시키는 어닐링 처리의 온도는 1300℃ 미만이고, 상세하게는 1100℃과 1300℃ 사이이다. 어닐링 처리 시간은 30분에서 10시간(600분) 사이가 될 수 있다. 일례에 따라서, 어닐링 처리는 산화 분위기 즉, 산소 함유 분위기에서 발생한다. 일례에 따라서, 분위기는 수증기를 더 포함한다.
일례에 따라서, 이 방법은 전체 층 배열체를 제조한 이후의, 즉, 복수의 반도체 층 각각에서 도펀트 원자를 확산시키도록 복수의 에피텍셜 층 각각이 형성된 이후에 한번의 어닐링 처리를 포함한다.
도 17a 및 17b는 도 16a 내지 16c에 도시된 방법에 기초한 방법으로, 어닐링 처리 이전에 제 1 측벽(14) 및 제 2 측벽(15) 모두에 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 주입하는 단계를 포함한다. 도 17a는, 반도체 층(10i, 10i+1)에 형성된 제 1 측벽(14i, 14i+1) 및 제 2 측벽(15i, 15i+1)을 따라서 도핑된 영역(23i, 23i+1)을 형성한 이후의, 2개의 인접한 반도체 층(10i, 10i+1)의 세로 단면도이다. 이들 주입된 영역(23i, 23i+1) 각각은 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 포함한다. 도 17b는, 적어도 하나의 추가 에피텍셜 층을 형성함으로써 상부(상위) 반도체 층(10i+1)의 트렌치를 충진한 이후의 그리고 어닐링 처리를 행한 이후의 인접한 반도체 층(10i, 10i+1)의 세로 단면도를 나타내고 있다.
도 16a 내지 16c 및 도 17a 내지 17c에 도시된 바와 같은 제 1 도펀트 원자 및 제 2 도펀트 원자를 모두 제 1 및 제 2 측벽(14, 15)에 주입하는 것은, 적어도 2번의 주입 처리, 제 1 도펀트 원자가 2개의 측벽 중 하나에 주입되는 제 1 처리 및 제 2 도펀트 원자가 2개의 측벽 중 하나에 주입되는 제 2 처리를 포함할 수 있다. 이들 2번의 주입 처리는 제 1 도펀트 원자 및 제 2 도펀트 원자를 2개의 측벽 중 다른 하나로 주입하도록 반복될 수 있다. 한 형의 도펀트 원자를 하나의 측벽에 주입하는 것과 관련해서, 도 11a 및 11b를 참조로 상기 설명한 모든 사항이 마찬가지로 적용될 수 있다. 즉, 한 형의 도펀트 원자는 한 주입 각도를 이용한 주입 처리에서만 한 측벽으로 주입될 수 있다. 이 주입 각도는 도펀트 원자가 각각의 측벽으로 주입되지만 바닥에는 주입되지 않도록 선택될 수 있다. 다른 방안으로, 다양한 도핑 프로파일을 획득하기 위해서, 한 측벽에 한 형의 도펀트 원자를 주입하는데 서로 다른 주입 각도를 이용하는 2번 이상의 주입 처리가 사용될 수 있다. 또한, 제 1 형의 도펀트 원자를 한 측벽에 주입하고 제 2 형의 도펀트 원자를 한 측벽에 주입하는데 동일한 주입 각도가 사용될 수 있다. 다른 방안으로, 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 주입하는데 서로 다른 주입 각도가 사용된다. 예컨대, 확산이 더 느린 도펀트 원자는 확산이 더 빠른 도펀트 원자보다 한 측벽의 측벽 단면으로 더 깊게 주입된다.
또 다른 예에 따라서, 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자가, 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 포함하는 이온이 주입되는 공통 주입 처리에서 한 측벽으로 주입된다. 일례에 따라서, 이들 이온은 안티몬-붕소 이온(SbB+)로, 따라서 p형 도펀트는 붕소이고 n형 도펀트는 비소이다. 두 형의 도펀트 원자를 한 측벽에 주입하기 위해서, 한 공통 주입 처리만이 사용될 수 있다. 이 처리에서 주입 각도는 도펀트 원자가 측벽에는 주입되지만 바닥에는 주입되지 않도록 선택될 수 있다. 또 다른 예에서, 두 형의 도펀트 원자를 하나의 측벽에 주입하는데 2번 이상의 공통 주입 처리가 사용된다.
상술한 방법에서, 초접합 트랜지스터 장치를 형성하는 단계는 복수의 반도체 배열체를 중첩해서 형성하는 단계를 포함하고, 여기서 이들 반도체 배열체 각각을 형성하는 단계는 반도체 층을 에피텍셜 성장시키는 단계와, 반도체 층에 복수의 트렌치를 형성하는 단계와, 트렌치의 적어도 하나의 측벽을 통해서 반도체 층에 도펀트 원자를 주입하는 단계를 포함한다. 트렌치가 다수의 에피텍셜 성장된 반도체 층을 포함하는 층 적층의 다수의 층에 형성되기 때문에, 이 방법 혹은 기법은 적층된 트렌치 기술이라고도 할 수 있다. 초접합 장치에서 개개의 반도체 배열체(상기 1i로 표시했음)를 형성하는 상기 본 명세서에 설명된 방법은 그러나, 다수의 반도체 배열체가 중첩해서 형성되는 방법에 사용되는 것으로 한정되는 것은 아니다. 즉, 상기 설명한 형태의 반도체 배열체 중 하나에만 기초해서 초접합 장치를 형성할 수도 있다. 이는 이하에서 도 18a 및 18b를 참조로 설명한다.
도 18a는 하나의 반도체 배열체(1i)를 포함하는 반도체 바디의 세로 단면도이다. 상세하게 이 반도체 배열체(1i)는 도 17a를 참조로 설명한 형태로, 제 1 형의 도펀트 원자 및 제 2 형의 도펀트 원자를 각각 포함하는 복수의 도핑된 영역(231)을 가진 제 1 반도체 층(101)을 포함한다. 이들 주입된 영역(231)은 제 1 반도체 층(101)의 트렌치 및 표면(111)에 제 2 반도체 층(102)을 성장시킴으로써 충진된 이전의 트렌치의 측벽을 따라서 배열되어 있다. 도 18a에 도시된 반도체 바디에서, 반도체 배열체(1i)는는 상기 설명한 형태의 에피텍셜 층(110) 상에 형성되었으며, 이 에피텍셜 층은 상기 설명한 형태의 기판(120) 상에 형성되었다.
도 18b는, 추가적인 처리 시퀀스 이후의 반도체 바디를 나타내는 단면도로, 추가적인 처리 시퀀스는 제 1 형의 도펀트 원자 및 제 2 형의 도펀트 원자를 도핑된 영역(231)에서 확산 및 활성화시키도록 반도체 바디를 어닐링시키는 단계와, 제 2 반도체 층(도 18a에서 102)에 바디 영역(51) 및 소스 영역(52)을 형성하는 단계와, 게이트 전극(61) 및 반도체 바디로부터 게이트 전극(61)을 분리시키는 게이트 유전체(62)를 형성하는 단계와, 바디 영역(51) 및 소스 영역(52)에 전기적으로 접속된 소스 전극(71)을 형성하는 단계를 포함한다. 어닐링 결과, 복수의 도핑된 제 1 형 영역(21) 및 도핑된 제 2 형 영역(31)이 반도체 바디의 가로 방향으로 번갈아 배열된다. 일례에 따라서, 제 1 형 영역(21)은 에피텍셜 층(110)과 함께 드리프트 영역을 형성하고 제 2 형 영역은 초접합 장치의 보상 영역을 형성한다. 바디 영역(51) 및 소스 영역(52)을 형성하는 단계는 표면(도 18a에서 112)을 통해서 도펀트 원자를 제 2 반도체 층(도 18a에서 102)에 주입하는 단계를 포함한다. 도 18b에 도시된 예에서, 게이트 전극(61)은 트렌치 전극으로서 구현된다. 그러나, 이는 일례일뿐이다. 도 5a에 도시된 형태의 평탄한 게이트 전극이 사용될 수도 있다. 각각의 경우에, 바디 영역(51)은 각각이 보상 영역에 인접하도록 형성될 수도 있다.
도 18b에 도시된 바디 영역(51) 및 소스 영역(52)을 형성하는 단계는 반도체 바디에 도펀트 원자를 주입하는 단계 및 어닐링 처리로 주입된 도펀트 원자를 활성화시키는 단계를 포함한다. 일례에 따라서, 이 어닐링 처리는 드리프트 영역 및 보상 영역을 형성하는 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자가 확산되고 활성화되는 어닐링 처리에 추가되는 것이다. 이 예에서, 바디 영역(51) 및 소스 영역(52)을 형성하는 도펀트 원자는, 드리프트 영역 및 보상 영역을 형성하는 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자가 확산되는 제 1 어닐링 처리 이후에 주입된다. 바디 영역(51) 및 소스 영역(52)의 도펀트 원자를 활성화시키는 어닐링 처리를 통해서, 이 예에서 제 1 형 및 제 2 형의 도펀트 원자는 더 확산될 수 있다. 또 다른 예에 따라서, 드리프트 영역 및 보상 영역을 형성하는 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자가 확산되고 활성화되며, 또한 바디 영역(51) 및 소스 영역(52)을 형성하는 도펀트 원자가 활성화되는 하나의 공통 어닐링 처리가 있다.
제 1 형 및 제 2 형(즉 n형 및 p형)의 도펀트 원자가 동일한 측벽에 주입되는 상기 도 16a 내지 도 16c, 도 17a 및 도 17b 및 도 18a 내지 도 18c를 참조로 설명한 방법에서, 이들 도펀트 원자는 서로 다른 확산 계수를 갖도록 선택되어서, 어닐링 처리에서 도펀트 원자는 '분리되어서', 도핑된 제 1 형 영역을 제 1 형의 유효 도핑 농도로 형성하고 도핑된 제 2 형 영역을 제 2 형의 유효 도핑 농도로 형성한다. 예컨대, 제 1 형의 도펀트 원자가 제 2 형의 도펀트 원자보다 느리게 확산되는 경우에, 도핑된 제 1 형 영역은 제 1 형 및 제 2 형의 도펀트를 가질 수 있다. 그러나, 제 1 형 도펀트가 우세해서 제 1 형의 도핑 농도가 유효하다. 일례에 따라서, 제 1 형 도펀트 원자와 제 2 형 도펀트 원자의 이러한 분리는, 더 빠르게 확산하는 도펀트 원자의 확산은 촉진하고 더 느리게 확산하는 도펀트 원자의 확산은 저하시킴으로써 더 개선된다.
일례에 따라서, 확산 처리에서 제 1 형 도펀트 원자와 제 2 형 도펀트 원자의 분리를 이와 같이 개선하는 것은, 확산 처리 동안 반도체 바디의 결정 격자에 인터스티셜(interstitial)을 생성함으로써 달성된다. 인터스티셜을 형성하는 한가지 가능한 방법에 대해서 도 19를 참조로 설명한다. 도 19는 각각이 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 포함하는 복수의 주입된 영역(23)을 포함하는 반도체 바디를 나타내는 세로 단면도이다. 이들 주입된 영역(23)은 도 19의 좌측 부분에 개략적으로 도시된 바와 같이 다수의 주입된 영역이 중첩해서 형성되는 적층 트렌치 처리에 의해 얻어진 것일 수도 있고, 혹은 이들 주입된 영역(23)은 도 19의 우측 부분에 개략적으로 도시된 바와 같이 트렌치를 가진 하나의 반도체 배열체만을 형성함으로써 얻어진 것일 수도 있다. 참조 번호 101는 반도체 바디의 제 1 표면을 가리키며, 이는 반도체 바디를 형성하는 최상부 반도체 층의 표면이다. 이 표면은 기판(120)에 의해 형성된 제 2 표면에 반대이다.
일례에 따라서, 주입된 영역(23)은 세로 방향에서 즉 제 1 표면(101)에 수직인 방향에서 전체 길이에 따라서 제 1 형 도펀트 원자 및 제 2 형 도펀트 원자를 포함하도록 제조된다. 또 다른 예에 따라서, 주입된 영역(23)은, 기판(120) 및 옵션인 에피텍셜 층(110)의 방향에서 주입된 영역(23)이 끝나며 제 1 및 제 2 도펀트 형 중 단 하나의 도펀트 원자를 포함하는 섹션(23')을 갖고 있다. 제 1 도펀트 형 및 제 2 도펀트 형 중 단 하나의 도펀트 원자는, 더 느리게 확산하는 도펀트 원자이다. 일례에 따라서, 이들 섹션(23')은 안티몬(Sb) 및/또는 비소(As)만을 포함하지만, 주입된 영역(23)의 나머지 섹션은 안티몬(Sb) 및/또는 비소(As) 그리고 붕소(B)를 포함한다. 세로 방향에서의 섹션(23')의 길이는 예컨대, 100 나도미터에서 수 마이크로미터 사이이다.
도 19에 도시된 방법에서, 어닐링 처리는 산화 분위기에서 행해져서, 산화물 층(200)이 적어도 제 1 표면(101) 상에서 성장하게 한다. 이 산화물 층(200)의 성장은 산화물 층과 반도체 바디 사이의 계면에 인터스티셜을 생성하는 것과 관련되어 있다. 이 인터스티셜은 반도체 바디에서 빠르게 확산하고, 한 형의 도펀트 원자의 확산을 촉진한다. 예컨대, 인터스티셜은 붕소의 확산을 촉진하지만, 동시에 비소 혹은 안티몬의 확산은 방지한다. 일례에 따라서, 산화 및 이에 따른 어닐링 처리는, 800℃에서 1250℃ 사이의 범위에서 상세하게는 950℃에서 1150℃ 사이의 범위에서 선택된 온도에서 수행된다. 어닐링 처리의 시간은 예컨대, 60에서 10시간 사이의 범위에서 선택된다. 일례에 따라서, 산화는 예컨대, 수증기가 존재하는 습식 산화 환경에서 일어난다. 다른 예에 따라서, 산화는 건식 산화 환경에서 일어난다. 또 다른 예에 따라서, 어닐링은 2개 이상의 산화 처리를 포함하며, 두 산화 처리 사이에서 산화막은 적어도 부분적으로 제거된다.
산화 처리에 의해서 인터스티셜을 형성하는 것과는 달리 혹은 이에 더해서, 인터스티셜은 비도핑 입자를 주입된 영역(23)을 가진 적어도 하나의 에피텍셜 층에 주입함으로써 형성될 수 있다. 비도핑 입자는 산화 이온, 아르곤 이온과 같은 불활성 가스, 전자 및 양성자를 포함할 수 있지만 이것으로 한정되는 것은 아니다. 2개 이상의 에피텍셜 층이 중첩해서 적층되는 적층된 트렌치 처리의 경우에 이들 에피텍셜 층 각각에서 다른 비도핑 입자가 주입될 수 있다. 비도핑 입자를 한 에피텍셜 층에 주입하는 것은 비도핑 입자를 메사 영역 및 트렌치에 주입하는 것을 포함할 수 있다. 또 다른 예에서, 비도핑 입자는 층 적층부로, 즉 개개의 에피텍셜 층이 형성된 이후에 주입될 수 있다. 또 다른 예에 따라서, 비도핑 입자는 다수의 에피텍셜 층이 각각 형성될 때마다 그리고 각각의 에피텍셜 층이 형성되기 전에 주입될 수 있다.
상기 설명한 반도체 층(10i+1)과 같은 상부 반도체 층을 형성하는 것을 참조하면, 이는 바닥 반도체 층(10i)의 트렌치(12i)에 상부 반도체 층(10i+1)을 에피텍셜 성장시켜서 트렌치(12i)를 완전히 충진시키는 것을 포함할 수 있다. 일례에 따라서, 트렌치는 길이 방향 단부에, 세로 방향 z 및 제 2 가로 방향 y에 대해서 각각 경사져 있는 제 3 및 제 4 측벽을 갖도록 형성된다. 도 20a는 트렌치(12)의 길이 방향에서의 임의의 반도체 층(10)의 하나의 트렌치(12)의 세로 단면도이다. 도 20a를 참조하면 길이 방향 단부에 있는 트렌치(12)는 제 3 측벽(17) 및 제 4 측벽(20A)을 포함한다. 이들 측벽은 세로 방향 z 및 제 2 가로 방향 y 각각에 대해서 경사져 있다. 도 20a에서 γ1은 제 2 가로 방향 y과 제 3 측벽(17) 사이의 각도를 나타내고, γ2는 제 2 가로 방향 y과 제 4 측벽(18) 사이의 각도를 나타낸다. 일례에 따라서, 이들 각도(γ1, γ2) 각각은 20°와 60°사이에서 선택된다. 경사진 제 3 및 제 4 측벽을 가진 트렌치(12)를 형성함으로써, 상부 반도체 층을 에피텍셜 성장시킴으로써 트렌치(12)를 충전할 때 공극이 형성되는 위험성이 감소될 수 있다.
일례에 따라서, 트렌치(12)의 바닥과 제 1 표면(11) 사이의 각각의 제 3 및 제 4 측벽의 에지는 제 1 및 제 2 측벽(14, 15)에 실질적으로 수직이다. 도 20a에 도시된 트렌치의 정면도인 도 20b에 도시된 또 다른 예에 따르면, 이들 에지는 제 1 및 제 2 측벽(14, 15)에 수직이 아니다. 제 3 및 제 4 측벽(17, 18) 자체는 제 1 및 제 2 측벽(14, 15)에 실질적으로 수직일 수도 있고, 혹은 제 1 및 제 2 측벽(14, 15)에 대해서 경사져 있을 수도 있다.
옵션으로서, 상술한 트렌치(12)의 에지 및 코너는 트렌치(12)에 에피텍셜 층을 형성하기 전에 둥글게 되어 있다. 둥근 에지 및 코너는 수소 함유 분위기에서의 어닐링 처리를 포함할 수 있다. 일례에 따라서, 이 처리는 각각의 에피텍셜 처리 이전에 에피텍셜 층이 성장된 것과 동일한 처리 챔버 내에서 일어난다. 일례에 따라서, 이 '둥글게 하는 처리'의 온도는 1130℃에서 1230℃ 사이이며, 상세하게는 1170℃에서 1190℃ 사이이고, 시간은 45초에서 75초 사이이다.
상기를 참조하면, 반도체 층(10i+1)의 트렌치(12i+1)와 같이 상부 반도체 층에 트렌치를 형성하는 것은, 바닥 반도체 층(10i)의 트렌치(12i)와 같은 각각의 바닥 반도체 층의 트렌치에 대해서 이들 트렌치(12i+1)의 위치를 특정 방향으로 조정하는 것을 포함할 수 있다. 그러나, 상부 반도체 층(10i+1)에 트렌치(12i+1)를 형성할 때, 바닥 반도체 층(10i)의 트렌치(12i)는, 이들 트렌치(12i)가 상세하게는 그 위치가 더 이상 보이지 않도록 충진되었다. 일례에 따라서, 이 방법은 바닥 반도체 층(10i)의 트렌치(12i)에 대한 소정의 위치에 바닥 반도체 층(10i)의 트렌치(12i)의 정렬 구조체를 형성하는 단계를 포함하며, 여기서 정렬 구조체는 상부 반도체 층(10i+1)을 형성한 이후에 바닥 반도체 층(10i)의 정렬 구조체의 위치가 보여질 수 있도록 형성된다. 이에 대해서 이하 도 21a 및 도 21b를 참조로 설명한다.
도 21a는 정렬 구조체의 적어도 하나의 트렌치(61i)를 형성한 이후에 바닥 반도체 층(10i)의 일 단면을 나타내고 있다. 이 적어도 하나의 트렌치(61i)를 정렬 트렌치라고 할 수 있으며, 이는 바닥 반도체 층(10i)에 형성된 복수의 트렌치(12i)(도 21a에서는 도시 생략)에 대한 소정의 위치에 형성된다. 일례에 따라서, 정렬 구조체의 트렌치(61i) 및 복수의 트렌치(12i)는 동일한 에칭 처리로 형성된다.
도 21b는 바닥 반도체 층(10i) 상에 상부 반도체 층(10i+1)을 형성한 이후의 구조를 나타내고 있다. 도 21b를 참조하면 상부 반도체 층(10i+1)은 트렌치(61i) 상의 위치에 홈(62i+1)을 갖고 있다. 홈(62i+1)의 위치에 기초해서, 바닥 반도체 층(10i)의 트렌치(61i)의 위치가 결정될 수 있다. 트렌치(61i)가 홈(62i+1)에 기초해서 바닥 반도체 층(10i)의 트렌치(12i)에 대한 소정의 위치에 있으므로, 바닥 반도체 층(10i)의 복수의 트렌치(12i)의 위치가 결정될 수 있다. 이들 트렌치(12i)의 위치를 결정하는 것에 기초해서, 상부 반도체 층(10i+1)에 복수의 트렌치(12i+1)를 형성하기 위한 에칭 마스크의 위치가 결정될 수 있다. 일례에 따라서, 트렌치(61i)의 폭(w2)은 상구 반도체 층의 두께(t)보다 두꺼우며, 즉 w2>t이다.
일례에 따라서, 정렬 트렌치(61i)는 더 복잡한 정렬 구조체의 일부이다. 이에 대해서는, 바닥 반도체 층(10i)의 정렬 구조체의 정면도를 각각 나타내고 있는 도 22a 및 도 22b를 참조로 설명한다. 도 22a에 도시된 예에서, 트렌치(61i)는 십자 형상의 정렬 구조체의 한쪽 다리(leg)를 형성하고 있다. 도 22b에 도시된 예에서, 정렬 구조체(61i)는 다수의 메사 영역(62i)을 둘러싸고 있는 격자 형상 트렌치의 일부이다.
상기 설명한 방법의 일부 측면을 하기에 요약한다.
예시 1. 적어도 하나의 반도체 배열체를 형성하는 단계 - 적어도 하나의 반도체 배열체를 형성하는 단계는 반도체 층을 형성하는 단계를 포함함 - 와, 반도체 층의 제 1 표면에 복수의 트렌치를 형성하는 단계와, 반도체 층의 복수의 트렌치 각각의 제 1 측벽 및 제 2 측벽 중 적어도 하나에, 제 1 형 및 제 2 형 중 적어도 하나의 도펀트 원자를 주입하는 단계를 포함하는 방법.
예시 2. 예시 1의 방법으로서, 적어도 하나의 반도체 배열체를 형성하는 단계는, 복수의 반도체 배열체를 서로 중첩해서 형성하는 단계를 포함하는 방법.
예시 3. 예시 1 또는 2의 방법으로서, 반도체 층을 형성하는 단계는 반도체 층을 에피텍셜 성장시키는 단계를 포함하는 방법.
예시 4. 예시 1 내지 3 중 어느 하나의 방법으로서, 반도체 층을 에피텍셜 성장시키는 단계는 분당 500 나노미터 이상의 혹은 분당 1마이크로미터 이상의 성장률로 반도체 층을 성장시키는 단계를 포함하는 방법.
예시 5. 예시 3 또는 4의 방법으로서, 복수의 반도체 배열체는 바닥 반도체 배열체 및 이 바닥 반도체 배열체에 인접하는 상부 반도체 배열체를 가진 적어도 한 쌍의 반도체 배열체를 포함하고, 상부 반도체 배열체의 반도체 층을 형성하는 단계는, 바닥 반도체 배열체의 반도체 층의 복수의 트렌치 및 복수의 트렌치 사이의 메사 영역 상에 반도체 층을 형성하는 단계를 포함하는 방법.
예시 6. 예시 5의 방법으로서, 메사 영역의 상은 단결정 반도체 물질을 포함하는 방법.
예시 7. 예시 5 또는 6의 방법으로서, 상부 반도체 층을 에피텍셜 성장시키는 단계는 제 1 표면이 실질적으로 평탄할 때까지 상부 반도체 층을 에피텍셜 성장시키는 단계를 포함하는 방법.
예시 8. 예시 1 내지 7 중 어느 하나의 방법으로서, 도펀트 원자를 주입하는 단계는, 제 1 형의 도펀트 원자를 제 1 측면에 주입하고, 제 2 형의 도펀트 원자를 제 2 측면에 주입하는 단계를 포함하는, 방법.
예시 9. 예시 1 내지 7 중 어느 하나의 방법으로서, 도펀트 원자를 주입하는 단계는, 제 1 형 및 상기 제 2 형 모두의 도펀트 원자를 제 1 측벽 및 제 2 측벽 중 적어도 하나에 주입하는 단계를 포함하는 방법.
예시 10. 예시 9의 방법으로서, 제 1 형 및 제 2 형의 도펀트 원자를 모두 주입하는 단계는, 제 1 형 및 제 2 형 모두의 도펀트 원자를 포함하는 분자를 주입하는 단계를 포함하는 방법.
예시 11. 예시 10의 방법으로서, 제 1 형 및 제 2 형의 도펀트 원자가 에피텍셜 층에서 확산하도록 에피텍셜 층을 어닐링하는 단계를 더 포함하는 방법.
예시 12. 예시 11의 방법으로서, 에피텍셜 층에 인터스티셜을 생성하는 단계를 더 포함하는 방법.
예시 13. 예시 12의 방법으로서, 인터스티셜을 생성하는 단계는 산화 처리를 포함하는 방법.
예시 14. 예시 13의 방법으로서, 산화 처리는 어닐링 동안 일어나는 방법.
예시 15. 예시 12의 방법으로서, 인터스티셜을 생성하는 단계는 비도핑 입자를 어닐링 전에 반도체 층에 주입하는 단계를 포함하는 방법.
예시 16. 예시 1 내지 15 중 어느 하나의 방법으로서, 제 1 측벽 및 제 2 측벽 중 적어도 하나에 도펀트 원자를 주입하는 단계는, 제 1 측벽 및 제 2 측벽 중 적어도 하나가 도펀트 원자가 주입되지 않는 각각의 트렌치의 바닥에 인접하는 측벽을 포함하도록 도펀트 원자를 주입하는 단계를 포함하는 방법.
예시 17. 예시 1 내지 16 중 어느 하나의 방법으로서, 도펀트 원자를 주입하기 전에, 복수의 트렌치 사이의 메사 영역에 주입 마스크를 형성하는 단계를 더 포함하고, 주입 마스크는 도펀트 원자가 제 1 표면에 주입되는 것을 차단하도록 구성되는 방법.
예시 18. 예시 17의 방법으로서, 복수의 트렌치를 형성하는 단계는 에칭 마스크를 이용해서 복수의 트렌치를 에칭하는 단계를 포함하고, 에칭 마스크는 주입 마스크로서 사용되는 방법.
예시 19. 예시 1 내지 18 중 어느 하나의 방법으로서, 제 1 형과 제 2 형 중 적어도 하나의 도펀트 원자를 제 1 표면을 통해서 복수의 트렌치 사이의 메사 영역에 주입하는 단계와, 도펀트 원자를 주입한 이후에, 도펀트 원자가 제 1 표면을 통해서 주입되는 메사 영역의 섹션을 적어도 부분적으로 제거하는 단계를 더 포함하는 방법.
예시 20. 예시 1 내지 19 중 어느 하나의 방법으로서, 도펀트 원자를 주입하는 단계 이전에 복수의 트렌치 각각의 바닥에 보호층을 형성하는 단계와, 도펀트 원자를 주입하는 단계 이후에 보호층을 제거하는 단계를 더 포함하는 방법.
예시 21. 예시 4 내지 20 중 어느 하나의 방법으로서, 상부 반도체 배열체의 복수의 트렌치는 바닥 반도체 배열체의 복수의 트렌치와 실질적으로 정렬되는 방법.
예시 22. 예시 4 내지 20 중 어느 하나의 방법으로서, 상부 반도체 배열체의 복수의 트렌치는 바닥 반도체 배열체의 복수의 트렌치에 가로 방향으로 오프셋되는 방법.
예시 23. 예시 22의 방법으로서, 바닥 층의 상부 반도체 배열체의 복수의 트렌치와 바닥 반도체 배열체의 복수의 트렌치는 실질적으로 동일한 피치를 갖고, 이 오프셋은 피치의 실질적으로 50%인 방법.
예시 24. 예시 22 또는 23의 방법으로서, 도펀트 원자를 주입하는 단계는, 바닥 반도체 배열체의 복수의 트렌치의 제 1 측벽에 제 1 형의 도펀트 원자를 주입하는 단계와, 상부 반도체 배열체의 복수의 트렌치의 제 2 측벽에 제 1 형의 도펀트 원자를 주입하는 단계를 포함하는, 방법.
예시 25. 예시 22 또는 23의 방법으로서, 도펀트 원자를 주입하는 단계는 바닥 반도체 배열체의 복수의 트렌치의 제 1 측벽과 제 2 측벽 모두에 그리고 상부 반도체 배열체의 복수의 트렌치의 제 1 측벽 및 제 2 측벽 모두에 제 1 형과 제 2 형 모두의 도펀트 원자를 주입하는 단계를 포함하는 방법.
예시 26. 예시 1 내지 25 중 어느 하나의 방법으로서, 트렌치를 형성하는 단계는 습식 에칭 처리를 포함하는 방법.
예시 27. 예시 26의 방법으로서, 습식 에칭 처리를 알카리성 에칭액을 사용하는 것을 포함하는 방법.
예시 28. 예시 1 내지 27 중 어느 하나의 방법으로서, 복수의 트렌치 각각의 종횡비는 10:1과 1:1의 사이 혹은 6:1과 1:1의 사이인 방법.
예시 29. 예시 1 내지 28 중 어느 하나의 방법으로서, 반도체 층의 반도체 재료는 실리콘이고, 제 1 표면은 반도체 층의 결정 격자의 {110} 평면에 놓여 있는 방법.
예시 30. 예시 29의 방법으로서, 복수의 트렌치를 형성하는 단계는, 제 1 측벽 및 제 2 측벽이 결정 격자의 {111} 평면에 놓이도록 복수의 트렌치를 형성하는 단계를 포함하는 방법.
예시 31. 예시 1 내지 28 중 어느 하나의 방법으로서, 반도체 층의 반도체 재료는 실리콘이고, 제 1 표면은 반도체 층의 결정 격자의 {110} 평면에 놓여 있는 방법.
예시 32. 예시 32의 방법으로서, 복수의 트렌치를 형성하는 단계는, 제 1 측벽 및 제 2 측벽이 모두 결정 격자의 {100} 평면에 놓이도록 복수의 트렌치를 형성하는 단계를 포함하는 방법.
예시 33. 예시 2 내지 32 중 어느 하나의 방법으로서, 도펀트 원자를 확산시키도록 복수의 반도체 배열체를 어닐링하는 단계를 포함하는 방법.
예시 34. 예시 2 내지 33 중 어느 하나의 방법으로서, 복수의 반도체 배열체는 제 1 반도체 배열체를 포함하고, 제 1 반도체 배열체의 반도체 층은 반도체 기판 상에 형성되는 방법.
예시 35. 예시 2 내지 33 중 어느 하나의 방법으로서, 복수의 반도체 배열체는 제 1 반도체 배열체를 포함하고, 제 1 반도체 배열체의 반도체 층은 실질적으로 균일한 도핑 농도로 에피텍셜 층 상에 형성되는 방법.
예시 36. 예시 1 내지 35 중 어느 하나의 방법으로서, 복수의 반도체 배열체 각각의 반도체 층은 8E13 cm-3 미만의, 5E13 cm-3 미만의 혹은 2E13 cm-3 미만의 기본 도핑 농도를 갖는 방법.
예시 37. 예시 1 내지 36 중 어느 하나의 방법으로서, 복수의 반도체 배열체 중 적어도 하나의 반도체 층은 1E14 cm-3 이상의 제 1 형과 제 2 형 중 하나의 유효 기본 도핑을 갖는 방법.
예시 38. 예시 1 내지 37 중 어느 하나의 방법으로서, 도펀트 원자를 주입하는 단계는, 제 1 측벽과 제 2 측벽 중 적어도 하나에 상기 제 1 형의 도펀트 원자를 제 1 주입 선량으로 주입하는 단계와, 제 1 측벽과 제 2 측벽 중 적어도 하나에 제 2 형의 도펀트 원자를 제 2 주입 선량으로 주입하는 단계를 포함하고, 제 1 주입 선량과 제 2 주입 선량과의 차이의 크기는 제 1 주입 선량 및 제 2 주입 선량 각각의 20% 미만인 방법.
예시 39. 예시 1 내지 38 중 어느 하나의 방법으로서, 도펀트 원자를 주입하는 단계는, 제 1 형과 제 2 형 중 적어도 하나의 도펀트 원자를 제 1 주입 각도로 제 1 측벽에 주입하고, 제 1 형과 제 2 형 중 적어도 하나의 도펀트 원자를 제 2 주입 각도로 제 2 측벽에 주입하는 단계를 포함하고, 제 1 주입 각도 및 제 2 주입 각도는 실질적으로 동일한 크기를 갖는 방법.
예시 40. 예시 1 내지 39 중 어느 하나의 방법으로서, 복수의 트렌치 각각은 제 1 가로 방향으로 폭을 갖고 제 1 가로 방향에 수직인 제 2 가로 방향으로 길이를 가지며 길이는 폭의 적어도 10배, 적어도 100배, 적어도 1000배 혹은 적어도 10000배인 방법.
예시 41. 예시 1 내지 40 중 어느 하나의 방법으로서, 복수의 트렌치 각각은 트렌치의 제 1 길이 방향 단부에 제 3 측벽을 갖고 트렌치의 제 2 길이 방향 단부에 제 4 측벽을 가지며, 제 3 측벽 및 제 4 측벽 각각과 트렌치의 바닥 사이의 각도의 크기는 20℃에서 60℃ 사이인 방법.
예시 42. 예시 1 내지 41 중 어느 하나의 방법으로서, 복수의 반도체 층 각각에 정렬 구조체를 형성하는 단계를 더 포함하고, 정렬 구조체를 형성하는 단계는 복수의 트렌치 각각보다 넓은 적어도 하나의 정렬 트렌치를 형성하는 단계를 포함하는 방법.
예시 43. 예시 1 내지 42 중 어느 하나의 방법으로서, 반도체 층의 복수의 트렌치 각각의 제 1 측벽 및 제 2 측벽 중 적어도 하나에, 제 1 형 및 제 2 형 중 적어도 하나의 도펀트 원자를 주입하는 단계는, 서로 다른 주입 각도를 이용하는 적어도 2번의 주입 처리를 포함하는 방법.
예시 44. 예시 1 내지 43 중 어느 하나의 방법으로서, 도펀트 원자를 주입하는 단계는, 제 1 형 및 상기 제 2 형 중 하나의 도펀트 원자를 제 1 형 및 제 2 형 중 다른 하나의 도펀트 원자보다 더 깊게 측벽 단면으로 주입하는 단계를 포함하는 방법.
예시 45. 예시 34의 방법으로서, 도펀트 원자를 제 1 반도체 배열체의 트렌치에 주입하는 단계는, 제 1 형 및 제 2 형 중 하나의 도펀트 원자를 제 1 형 및 제 2 형 중 다른 하나의 도펀트 원자보다 더 깊게 측벽 단면으로 주입하는 단계를 포함하는 방법.
예시 46. 방법으로서, 하나 이상의 반도체 배열체를 형성하는 단계를 포함하고, 하나 이상의 반도체 배열체 각각을 형성하는 단계는, 반도체 층을 형성하는 단계와, 반도체 층의 제 1 표면에 복수의 트렌치를 형성하는 단계와, 반도체 층의 복수의 트렌치 각각의 제 1 측면 및 제 2 측면 중 적어도 하나에 제 1 형 및 제 2 형의 도펀트 원자를 주입하는 단계와, 제 1 형의 도펀트 및 제 2 형의 도펀트를 확산시키도록 반도체 층을 어닐링하는 단계를 포함하고, 제 1 형의 도펀트 및 제 2 형의 도펀트는 서로 다른 확산 상수를 갖도록 선택되는 방법.
예시 47. 예시 46의 방법으로서, 하나 이상의 반도체 배열체를 형성하는 단계는, 하나 이상의 반도체 배열체를 서로 중첩해서 형성하는 단계를 포함하는 방법.
예시 48. 예시 47의 방법으로서, 하나 이상의 반도체 층 각각의 반도체 층을 어닐링하는 단계는, 하나 이상의 반도체 층 각각을 공통 어닐링 처리로 어닐링하는 단계를 포함하는 방법.
예시 49. 예시 46 내지 48 중 어느 하나의 방법으로서, 제 1 형 및 제 2 형의 도펀트 원자를 주입하는 단계는, 제 1 형 및 제 2 형 모두의 도펀트 원자를 포함하는 분자를 주입하는 단계를 포함하는 방법.

Claims (25)

  1. 적어도 하나의 반도체 배열체를 형성하는 단계를 포함하되,
    상기 적어도 하나의 반도체 배열체를 형성하는 단계는,
    반도체 층을 형성하는 단계와,
    상기 반도체 층의 제 1 표면에 복수의 트렌치를 형성하는 단계와,
    상기 반도체 층의 상기 복수의 트렌치 각각의 제 1 측벽과 제 2 측벽 중 하나에 제 1 형의 도펀트 원자를 주입하고, 상기 제 1 측벽과 상기 제 2 측벽 중 나머지 하나에 상기 제 1 형에 상보적인 제 2 형의 도펀트 원자를 주입하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 반도체 배열체는 바닥 반도체 배열체 및 상기 바닥 반도체 배열체에 인접하는 상부 반도체 배열체를 가진 적어도 한 쌍의 반도체 배열체를 포함하고,
    상기 상부 반도체 배열체의 반도체 층을 형성하는 단계는, 상기 바닥 반도체 배열체의 반도체 층의 복수의 트렌치 및 상기 복수의 트렌치 사이의 메사(mesa) 영역 상에 상기 반도체 층을 형성하는 단계를 포함하는
    방법.
  3. 제 2 항에 있어서,
    상기 반도체 층을 형성하는 단계는 상기 반도체 층을 에피텍셜 성장시키는 단계를 포함하는
    방법.
  4. 제 3 항에 있어서,
    상기 상부 반도체 배열체의 반도체 층을 에피텍셜 성장시키는 단계는 상기 제 1 표면이 평탄하게 될 때까지 상기 상부 반도체 배열체의 반도체 층을 에피텍셜 성장시키는 단계를 포함하는
    방법.
  5. 삭제
  6. 적어도 하나의 반도체 배열체를 형성하는 단계 － 상기 적어도 하나의 반도체 배열체를 형성하는 단계는,
    반도체 층을 형성하는 단계와,
    상기 반도체 층의 제 1 표면에 복수의 트렌치를 형성하는 단계와,
    상기 반도체 층의 상기 복수의 트렌치 각각의 제 1 측벽과 제 2 측벽 중 적어도 하나에 제 1 형 및 상기 제 1 형에 상보적인 제 2 형 모두의 도펀트 원자를 주입하는 단계를 포함함 － 와,
    상기 제 1 형 및 상기 제 2 형의 도펀트 원자가 상기 반도체 층에서 확산하도록 상기 반도체 층을 어닐링하는 단계를 포함하는
    방법.
  7. 제 6 항에 있어서,
    상기 제 1 형 및 상기 제 2 형 모두의 도펀트 원자를 주입하는 단계는, 상기 제 1 형 및 상기 제 2 형 모두의 도펀트 원자를 포함하는 분자를 주입하는 단계를 포함하는
    방법.
  8. 삭제
  9. 제 6 항에 있어서,
    상기 반도체 층에 인터스티셜(interstitial)을 생성하는 단계를 더 포함하는
    방법.
  10. 제 2 항에 있어서,
    상기 상부 반도체 배열체의 복수의 트렌치는 상기 바닥 반도체 배열체의 복수의 트렌치와 정렬되는
    방법.
  11. 제 2 항에 있어서,
    상기 상부 반도체 배열체의 복수의 트렌치는 상기 바닥 반도체 배열체의 복수의 트렌치에 대해서 가로 방향으로 오프셋되어 있는
    방법.
  12. 제 11 항에 있어서,
    상기 제 1 형의 도펀트 원자를 주입하는 단계는,
    상기 바닥 반도체 배열체의 복수의 트렌치의 제 1 측벽에 상기 제 1 형의 도펀트 원자를 주입하는 단계와,
    상기 상부 반도체 배열체의 복수의 트렌치의 제 2 측벽에 상기 제 1 형의 도펀트 원자를 주입하는 단계를 포함하는
    방법.
  13. 제 1 항에 있어서,
    상기 복수의 트렌치를 형성하는 단계는 습식 에칭 처리를 포함하는
    방법.
  14. 제 1 항에 있어서,
    상기 복수의 트렌치 각각의 종횡비는 10:1과 1:1의 사이 혹은 6:1과 1:1의 사이인
    방법.
  15. 제 1 항에 있어서,
    상기 반도체 층의 반도체 재료는 실리콘이고,
    상기 제 1 표면은 상기 반도체 층의 결정 격자의 {110} 평면에 놓여 있는
    방법.
  16. 제 15 항에 있어서,
    상기 복수의 트렌치를 형성하는 단계는, 상기 제 1 측벽 및 상기 제 2 측벽이 모두 상기 결정 격자의 {111} 평면에 놓이도록 상기 복수의 트렌치를 형성하는 단계를 포함하는
    방법.
  17. 제 2 항에 있어서,
    상기 도펀트 원자를 확산시키도록 상기 반도체 배열체의 적어도 하나의 쌍을 어닐링하는 단계를 더 포함하는
    방법.
  18. 제 1 항에 있어서,
    상기 제 1 형의 도펀트 원자를 주입하는 것은 상기 제 1 형의 도펀트 원자를 제 1 주입 선량으로 주입하는 것을 포함하고, 상기 제 2 형의 도펀트 원자를 주입하는 것은 상기 제 2 형의 도펀트 원자를 제 2 주입 선량으로 주입하는 것을 포함하고,
    상기 제 1 주입 선량과 상기 제 2 주입 선량의 차이의 크기는 상기 제 1 주입 선량 및 상기 제 2 주입 선량 각각의 20% 미만인
    방법.
  19. 제 1 항에 있어서,
    상기 복수의 트렌치 각각은 제 1 가로 방향으로 폭을 갖고 상기 제 1 가로 방향에 수직인 제 2 가로 방향으로 길이를 가지며,
    상기 길이는 상기 폭의 적어도 10배, 적어도 100배, 적어도 1000배 혹은 적어도 10000배인
    방법.
  20. 제 1 항에 있어서,
    상기 제 1 형의 도펀트 원자를 주입하는 것과 상기 제 2 형의 도펀트 원자를 주입하는 것 중 적어도 하나는 서로 다른 주입 각도를 이용하는 적어도 2번의 주입 처리를 포함하는
    방법.
  21. 제 1 항에 있어서,
    상기 제 1 형과 상기 제 2 형 중 하나의 도펀트 원자는 상기 제 1 형과 상기 제 2 형 중 나머지 하나의 도펀트 원자보다 더 깊게 측벽 단면으로 주입되는
    방법.
  22. 방법으로서,
    하나 이상의 반도체 배열체를 형성하는 단계 － 상기 하나 이상의 반도체 배열체 각각을 형성하는 단계는,
    반도체 층을 형성하는 단계와,
    상기 반도체 층의 제 1 표면에 복수의 트렌치를 형성하는 단계와,
    상기 반도체 층의 상기 복수의 트렌치 각각의 제 1 측면과 제 2 측면 중 적어도 하나에 제 1 형 및 상기 제 1 형에 상보적인 제 2 형의 도펀트 원자를 주입하는 단계를 포함함 － 와,
    상기 제 1 형의 도펀트 및 상기 제 2 형의 도펀트를 확산시키도록 상기 반도체 층을 어닐링하는 단계를 포함하되,
    상기 제 1 형의 도펀트 및 상기 제 2 형의 도펀트는 서로 다른 확산 상수를 갖도록 선택되는
    방법.
  23. 제 22 항에 있어서,
    상기 하나 이상의 반도체 배열체를 형성하는 단계는, 2개 이상의 반도체 배열체를 서로 중첩해서 형성하는 단계를 포함하는
    방법.
  24. 제 22 항에 있어서,
    상기 2개 이상의 반도체 층 각각의 상기 반도체 층을 어닐링하는 단계는, 상기 2개 이상의 반도체 층 각각을 공통 어닐링 처리로 어닐링하는 단계를 포함하는
    방법.
  25. 제 22 항에 있어서,
    상기 제 1 형 및 상기 제 2 형의 도펀트 원자를 주입하는 단계는, 상기 제 1 형 및 상기 제 2 형 모두의 도펀트 원자를 포함하는 분자를 주입하는 단계를 포함하는
    방법.
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