KR20200054881A - 초접합 및 산소 삽입된 si 층을 구비한 반도체 장치 - Google Patents

초접합 및 산소 삽입된 si 층을 구비한 반도체 장치 Download PDF

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KR20200054881A
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로버트 하세
시아오퀴우 후앙
라비 케샤브 조쉬
실베인 레오만트
링 마
안드레아스 메이저
마틴 포엘즐
맥시밀리언 로에슈
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

반도체 장치는 제1 도전형의 소스 영역 및 드레인 영역과, 소스 영역과 드레인 영역 사이의 제2 도전형의 바디 영역과, 바디 영역의 채널을 통과하는 전류를 제어하도록 구성된 게이트와, 바디 영역과 드레인 영역 사이의 제1 도전형의 드리프트 구역과, 드리프트 구역의 개재 영역(intervening regions)에 의해 서로 측면으로 이격된 제2 도전형의 복수의 영역에 의해 형성된 초접합 구조와, 초접합 구조의 제2 도전형의 영역들의 측벽들을 따라 배치된 확산 장벽 구조를 포함한다. 이 확산 장벽 구조는 Si와 산소-도핑된 Si로 이루어진 교번 층과, Si와 산소-도핑된 Si로 이루어진 교번 층 상의 Si 캡핑 층을 포함한다.

Description

초접합 및 산소 삽입된 SI 층을 구비한 반도체 장치{SEMICONDUCTOR DEVICE WITH SUPERJUNCTION AND OXYGEN INSERTED SI-LAYERS}
초접합 전력 MOSFET(금속 산화물 반도체 전계 효과 트랜지스터)는 p형 필러와 n형 필러로 이루어진 교번 영역을 갖는다. n형 필러 영역의 불순물 농도가 증가될 수 있기 때문에, Rdson*A로 주어지는 도전 손실 성능 지수(FOM)는 감소될 수 있으며, 여기서 Rdson은 장치의 드레인 소스 온 저항이고 A는 장치 영역이다. 도전 손실 FOM은 감소될 수 있기 때문에, 장치의 활성 영역은 동일한 온-저항을 위해 보다 작게 제작될 수 있고, 그에 따라 Rdson*QGD로 주어지는 스위칭 손실 FOM도 감소될 수 있으며, 여기서 QGD는 게이트-드레인 전하이다.
그러나, p형 필러로부터의 p형 도펀트 종의 외부 확산(out diffusion)은 장치의 피치를 정의하고, 따라서 도전 손실 FOM을 정의한다. p형 필러로부터의 p형 도펀트 종의 외부 확산은 또한 초접합 구조를 형성하는데 사용되는 에피택셜 기반 층의 두께 및 개수를 정의하고 따라서 비용을 정의한다. 초접합 구조를 형성하는데 다수의 에피택셜 기반 층이 사용되는 경우, n형 및 p형 도펀트는 전형적으로 외부 확산 동안 동시에 도입되고, 고속 확산 도펀트들이 하나의 도핑 구역을 정의한다. 다른 도핑 구역에서, 고속 확산 도펀트들은 백그라운드 도핑으로서 작용하고 따라서 캐리어 이동성을 감소시킨다.
따라서, 전력 반도체 장치의 초접합 영역 내에서 도펀트의 외부 확산을 보다 잘 제어하는 것이 바람직하다.
반도체 장치의 일 실시예에 따르면, 반도체 장치는 제1 도전형의 소스 영역 및 드레인 영역과, 소스 영역과 드레인 영역 사이의 제2 도전형의 바디 영역과, 바디 영역의 채널을 통과하는 전류를 제어하도록 구성된 게이트와, 바디 영역과 드레인 영역 사이의 제1 도전형의 드리프트 구역과, 드리프트 구역의 개재 영역(intervening regions)에 의해 서로 측면으로 이격된 제2 도전형의 복수의 영역에 의해 형성된 초접합 구조와, 초접합 구조의 제2 도전형의 영역들의 측벽들을 따라 배치된 확산 장벽 구조를 포함하되, 이 확산 장벽 구조는 Si와 산소-도핑된 Si로 이루어진 교번 층과, Si와 산소-도핑된 Si로 이루어진 교번 층 상의 Si 캡핑 층을 포함한다.
확산 장벽 구조는 또한 제2 도전형의 영역들의 바닥면을 따라 배치될 수 있다.
개별적으로 또는 조합하여, 드리프트 구역은 제2 도전형의 영역들의 바닥면과 접촉할 수 있다.
개별적으로 또는 조합하여, 드레인 영역은 Si 기판 내에 형성될 수 있고, 드리프트 구역은 Si 기판 위에 형성된 제1 Si 에피택셜 층 내에 배치될 수 있고, 소스 영역 및 바디 영역은 제1 Si 에피택셜 층 위에 형성된 제2 Si 에피택셜 층 내에 형성될 수 있다.
개별적으로 또는 조합하여, 게이트는 제2 Si 에피택셜 층 내에 형성된 트렌치 게이트, 또는 제1 Si 에피택셜 층으로부터 떨어져 대향하는 제2 Si 에피택셜 층의 표면 상에 형성된 평면 게이트일 수 있다.
개별적으로 또는 조합하여, 반도체 장치는 제2 Si 에피택셜 층 내의 소스 영역 및 바디 영역과 전기적으로 접촉하는 콘택트를 더 포함할 수 있다.
개별적으로 또는 조합하여, 콘택트는 제2 Si 에피택셜 층을 통과하며 제1 Si 에피택셜 층 내로 수직으로 연장되어 제2 도전형의 복수의 영역 중의 영역과 전기적으로 접촉하고, 콘택트의 측벽은 절연 물질에 의해 제2 Si 에피택셜 층 및 제1 Si 에피택셜 층으로부터 측면으로 분리될 수 있다.
개별적으로 또는 조합하여, 제2 Si 에피틱셜 층은 제2 도전형의 영역들의 상단면과 접촉할 수 있다.
반도체 장치를 제조하는 방법의 실시예에 따르면, 방법은 제1 도전형의 소스 영역 및 드레인 영역을 형성하는 단계와, 소스 영역과 드레인 영역 사이에 배치되는 제2 도전형의 바디 영역을 형성하는 단계와, 바디 영역의 채널을 통과하는 전류를 제어하도록 구성된 게이트를 형성하는 단계와, 바디 영역과 드레인 영역 사이에 배치되는 제1 도전형의 드리프트 구역을 형성하는 단계와, 드리프트 구역의 개재 영역에 의해 서로 측면으로 이격된 제2 도전형의 복수의 영역을 형성하여 초접합 구조를 형성하는 단계와, 초접합 구조의 제2 도전형의 영역들의 측벽을 따라 확산 장벽 구조를 형성하는 단계를 포함하되, 이 확산 장벽 구조는 Si와 산소-도핑된 Si로 이루어진 교번 층과, Si와 산소-도핑된 Si로 이루어진 교번 층 상의 Si 캡핑 층을 포함한다.
제2 도전형의 복수의 영역을 형성하는 단계 및 제2 도전형의 영역들의 측벽을 따라 확산 장벽 구조를 형성하는 단계는 제1 도전형의 제1 Si 에피택셜 층 내에 복수의 트렌치를 에칭하는 단계- 제1 Si 에피택셜 층은 드리프트 구역을 포함함 -와, 트렌치의 바닥 및 측벽 상에 Si와 산소-도핑된 Si로 이루어진 교번 층을 에피택셜 성장시키는 단계와, Si와 산소-도핑된 Si로 이루어진 교번 층 상에 Si 캡핑 층을 에피택셜 성장시키는 단계와, 확산 장벽 구조를 형성한 후, 제2 도전형의 에피택셜 Si로 트렌치를 충진하는 단계를 포함한다.
개별적으로 또는 조합하여, 소스 영역 및 바디 영역을 형성하는 단계는, 제2 도전형의 에피택셜 Si로 트렌치를 충진한 후, 제1 Si 에피택셜 층 위에 제2 Si 에피택셜 층을 형성하는 단계와, 제1 도전형의 도펀트 종을 소스 영역에 대응하는 제2 Si 에피택셜 층의 제1 부분에 주입하는 단계와, 제2 도전형의 도펀트 종을 바디 영역에 대응하는 제2 Si 에피택셜 층의 제2 부분에 주입하는 단계와, 소스 영역을 형성하도록 제1 도전형의 주입된 도펀트 종을 활성화하고 바디 영역을 형성하도록 제2 도전형의 주입된 도펀트 종을 활성화하기 위해 제2 Si 에피택셜 층을 어닐링하는 단계를 포함한다.
개별적으로 또는 조합하여, 드레인 영역은 제1 에피택셜 층이 형성되는 Si 기판 내에 배치될 수 있다.
개별적으로 또는 조합하여, 제2 Si 에피택셜 층은 30분 이하 동안 1000℃ 초과의 온도 범위에서 어닐링될 수 있다.
개별적으로 또는 조합하여, 방법은 제2 Si 에피택셜 층을 형성하기 전에 제2 도전형의 에피택셜 Si를 평탄화하는 단계를 더 포함할 수 있다.
개별적으로 또는 조합하여, 방법은 제2 Si 에피택셜 층 내에 콘택트 트렌치를 에칭하는 단계- 콘택트 트렌치는 소스 영역의 측벽 및 바디 영역의 상단면을 노출시킴 -와, 소스 영역의 측벽 및 바디 영역의 상단면과 접촉하는 전기적 도전성 물질로 콘택트 트렌치를 충진하는 단계를 더 포함할 수 있다.
개별적으로 또는 조합하여, 콘택트 트렌치를 에칭하는 단계는, 제1 Si 에피택셜 층의 측벽을 노출시키도록 제1 Si 에피택셜 층 내에 콘택트 트렌치를 에칭하는 단계와, 바디 영역의 측벽 및 제1 Si 에피택셜 층의 측벽 상에 절연 물질을 증착하는 단계와, 제2 도전형의 복수의 영역 중의 영역 내에 콘택트 트렌치를 에칭하는 단계를 더 포함할 수 있되, 전기적 도전성 물질은 콘택트 트렌치가 에칭되는 제2 도전형의 영역과 접촉할 수 있고, 전기적 도전성 물질의 측벽은 절연 물질에 의해 제2 Si 에피택셜 층 및 제1 Si 에피택셜 층으로부터 측면으로 분리될 수 있다.
개별적으로 또는 조합하여, 방법은 제2 도전형의 에피택셜 Si로 복수의 트렌치를 충진하기 전에 복수의 트렌치의 바닥으로부터 Si와 산소-도핑된 Si로 이루어진 교번 층 및 Si 캡핑 층을 제거함으로써, 복수의 트렌치가 제2 도전형의 에피택셜 Si로 충진되는 경우 복수의 트렌치의 바닥이 드러나도록 하는 단계를 더 포함할 수 있다.
개별적으로 또는 조합하여, 제2 도전형의 에피택셜 Si로 복수의 트렌치를 충진하는 단계는 복수의 트렌치 내에 제2 도전형의 인 시추 도핑된 에피택셜 Si를 선택적으로 성장시키는 단계와, 제2 Si 에피택셜 층을 형성하기 전에 제2 도전형의 인 시추 도핑된 에피택셜 Si를 평탄화하는 단계를 포함할 수 있다.
개별적으로 또는 조합하여, 제2 도전형의 에피택셜 Si로 복수의 트렌치를 충진하는 단계는, 복수의 트렌치 내에 에피택셜 Si를 선택적으로 성장시키는 단계와, 에피택셜 Si를 평탄화하는 단계와, 제2 도전형의 도펀트 종을 평탄화된 에피택셜 Si 내로 주입하는 단계와, 제2 도전형의 주입된 도펀트 종을 활성화시키기 위해 제1 Si 에피택셜 층을 어닐링하는 단계를 포함할 수 있다.
당업자라면, 후속하는 상세한 설명을 읽고 첨부한 도면을 검토하면 추가의 특징 및 장점을 알 수 있을 것이다.
도면의 요소들은 서로에 대해 반드시 일정한 비율로 도시될 필요는 없다. 유사한 참조 번호가 대응하는 유사한 부분을 나타낸다. 예시된 다양한 실시예의 특징들은 서로를 배제하지 않는 한 결합될 수도 있다. 실시예들이 도면에 도시되어 있으며 후속하는 상세한 설명에 자세히 기술된다.
도 1은 초접합 구조 및 확산 장벽 구조를 갖는 반도체 장치의 하나의 셀에 대한 실시예의 부분적인 단면도를 도시한다.
도 2는 초접합 구조 및 확산 장벽 구조를 갖는 반도체 장치의 하나의 셀에 대한 또 다른 실시예의 부분적인 단면도를 도시한다.
도 3a 내지 도 3e는 제조 프로세스에 대한 실시예의 상이한 단계 동안, 초접합 구조 및 확산 장벽 구조를 갖는 반도체 장치의 제각기의 부분적인 단면도를 도시한다.
도 4a 내지 도 4o는 제조 프로세스에 대한 또 다른 실시예의 상이한 단계 동안, 초접합 구조 및 확산 장벽 구조를 갖는 반도체 장치의 제각기의 부분적인 단면도를 도시한다.
본 명세서에서 설명된 실시예는 반도체 장치의 초접합 구조의 p형 필러와 n형 필러 사이에 확산 장벽 구조를 제공한다. 확산 장벽 구조는 장치의 초접합 영역에서 옆(측면) 방향들 모두로부터의 도펀트 상호확산을 제어하여, 예를 들어, 셀 피치를 줄임으로써 초접합 장치 성능을 개선한다. 셀 피치는 이웃하는 셀의 중심 간 거리 또는 에지와 에지 사이의 거리일 수 있다. 각각의 경우, 본 명세서에서 설명된 확산 장벽 구조는 반도체 장치의 초접합 영역에서 보다 엄격한 도펀트 확산 제어를 제공한다. 그 결과, Rdson*A로 주어지는 도전 손실 FOM은, 예를 들어 10V와 같은 저전압 범위에서 초접합 기반 트랜지스터가 사용될 수 있도록 하기 위해, 피치가 작은 장치의 초접합 영역에서 n형 및 p형 도펀트 상호확산의 양을 절반으로 자름으로써 약 20% 이상만큼 감소될 수 있다. 본 명세서에서 기술된 확산 장벽 구조에 대한 설명은 예를 들어, 1000V 또는 그 보다 훨씬 높은 고전압 애플리케이션에도 잘 적용된다. 다음으로, 이러한 확산 장벽 구조를 갖는 반도체 장치 및 대응하는 제조 방법에 대한 실시예가 자세히 설명된다.
도 1은 초접합 구조를 갖는 반도체 장치(100)의 하나의 셀에 대한 실시예의 부분적인 단면도를 도시한다. 반도체 장치(100)는 각각이 동일한 또는 유사한 구성을 갖는 그러한 셀을 복수 개 포함할 수 있다. 반도체 장치(100)는 MOSFET, IGBT(절연 게이트 바이폴라 트랜지스터) 등과 같은 전력 반도체 장칠 수 있다. 반도체 장치는 제1 도전형의 소스 영역(102) 및 드레인 영역(104)과, 제1 도전형과 반대되는 제2 도전형을 가지며 소스 영역(102)과 드레인(104) 사이에 배치된 바디 영역(106)과, 게이트 유전체(112)에 의해 기저 반도체 물질로부터 분리되며 바디 영역(106)의 채널(114)을 통과하는 전류를 제어하도록 구성된 게이트 전극(110)을 포함하는 평면 게이트(108)와, 바디 영역(106)과 드레인 영역(104) 사이의 제1 도전형의 드리프트 구역(116)을 포함한다. 채널 영역(114)은 평면 게이트(108)의 바닥을 따라 측면으로 연장한다. 장치 전류는 평면 게이트 측면 연장을 따른 채널 영역(114) 내의 측면 성분, 및 드리프트 구역 수직 연장을 따른 수직 성분을 갖는다.
장치의 유형에 따라, 추가적인 구조가 드리프트 영역(116)에 및/또는 드리프트 영역과(116)과 드레인 영역(104) 사이에 형성될 수 있다. 예를 들어, IGBT 유형 장치의 경우 드리프트 구역(116)과 드레인 영역(104) 사이에 필드 정지 층(도시 생략)이 형성될 수 있다. 일반적으로, 초접합 구조를 갖는 임의의 유형의 반도체 장치는 본원에 기술된 확산 장벽에 대한 설명을 이용할 수 있다.
n-채널 장치의 경우, 소스 영역(102), 드레인 영역(104) 및 드리프트 구역(116)은 n형으로 도핑되고, 바디 영역(106) 및 채널 영역(114)은 p형으로 도핑된다. 반대로, p-채널 장치의 경우, 소스 영역(102), 드레인 영역(104) 및 드리프트 구역(116)은 p형으로 도핑되고, 바디 영역(106) 및 채널 영역(114)은 n형으로 도핑된다. 어느 경우이든, 초접합 구조는 드리프트 구역(116)의 개재 영역(120)에 의해 서로 측면으로 이격된 제2 도전형의 복수의 영역(118)에 의해 형성된다. 제2 도전형의 영역(118)은 셀 구조의 유형에 따라, 원주형(수직으로 연장된) 형상, 스트라이프(수평으로 연장된) 형상 또는 다른 유형의 형상을 가질 수 있다. 이러한 제2 도전형의 두 영역(118), 및 드리프트 구역(116)의 하나의 개재 영역(120)이 도 1의 반도체 장치(100)의 부분적인 단면도에 도시되어 있다.
일 실시예에서, 반도체 장치(100)의 드레인 영역(104)은 Si 기판과 같은 반도체 기판의 고농도 도핑된 영역이고, 제2 도전형의 영역(118) 및 드리프트 구역(116)은 반도체 기판 위에 형성된 제1 에피택셜 층의 일부이다. 또한, 본 실시예에 따르면, 반도체 장치(100)의 소스 영역(102) 및 바디 영역(106)은 제1 에피택셜 층 상에 형성된 제2 에피택셜 층 내에 배치된다.
반도체 장치(100)는 소스 영역(102)을 통과하며 바디 영역(106) 내로 연장되는 콘택트 트렌치(102)를 또한 포함할 수 있다. 콘택트 트렌치(122)는 콘택트 트렌치(122)의 측벽에서 소스 영역(102)과 접촉하고 콘택트 트렌치(122)의 바닥에서 고농도 도핑된 바디 콘택트 영역(126)과 접촉하는, 도핑된 폴리실리콘, 금속 등과 같은 전기적 도전성 물질(124)로 충진된다. 고농도 도핑된 바디 콘택트 영역(126)은 바디 영역(106)과 동일한 도핑 유형을 가지지만, 콘택트 트렌치(122)를 채우는 전기적 도전성 물질(124)과의 양호한 오믹 접촉을 제공하기 위해 보다 높은 농도를 갖는다. 평면 게이트(108)는 위에 놓이는 전기적 도전성 물질(124)로부터 층간 유전체(128)에 의해 분리된다.
반도체 장치(100)는 초접합 구조의 제2 도전형의 영역(118)의 적어도 측벽(132)을 따라 배치된 확산 장벽 구조(130)를 더 포함한다. 도 1에 도시된 실시예에 따르면, 확산 장벽 구조(130)는 또한 제2 도전형의 영역(118)의 바닥면(133)을 따라서도 배치된다. 확산 장벽 구조(130)는 Si(134)와 산소-도핑된 Si(136)로 이루어진 교번 층, 및 Si(134)와 산소-도핑된 Si(136)로 이루어진 교번 층 상의 Si 캡핑 층(138)을 포함한다. 산소-도핑된 Si 층(136)은 제각기의 단일층(136) 내에서 매우 높은 산소 도펀트 농도를 가지는데, 각각의 단일층(136)은 Si 층(134)에 인접하며 이 Si 층(134)은 인접한 산소-도핑된 Si 층(136)과 다른 두께를 가질 수 있다.
Si(134)와 산소-도핑된 Si(136)로 이루어진 교번 층은 에피택시에 의해 성장된 산소-도핑된 실리콘 영역을 형성한다. 실시예에서, 각각의 산소-도핑된 Si 층(136)의 산소 농도는 5e14cm-3 미만이다. 각각의 산소-도핑된 Si 층(136)은 산소-도핑된 Si 층(136) 상에 Si(134)를 성장시키기에 충분한 결정 정보(crystal information)를 보장하기 위해 원자 범위의 두께(예를 들어, 하나 또는 몇 개의 원자 두께) 또는 나노미터(nm) 범위의 두께를 가질 수 있다. Si(134)와 산소-도핑된 Si(136)로 이루어진 교번 층은 예를 들어 적절한 Si 성장을 보장하기 위해 산소-도핑된 Si 층(136)의 두께를 특정 두께로 제한하면서, Si 층(134)의 표면에 제각각 흡수되는 산소 층(136)과 번갈아가면서 Si 층(134)을 에피택셜 성장시킴으로써 실현될 수 있다.
도 1은 Si(134)와 산소-도핑된 Si(136)로 이루어진 교번 층 아래에 Si 버퍼 층(140)을 또한 포함할 수 있는 확산 장벽 구조(130)의 확대도를 제공한다. Si 버퍼 층(140)은 예를 들어 2-5 nm 두께와 같이 비교적 얇을 수 있다. Si 버퍼 층(140)은 주입 또는 에칭 단계 이후에 성장될 수 있다. 캡핑 층(138)은 장치(100)의 이 영역에서 보다 높은 캐리어 이동성을 제공한다. 채널 영역(114)의 부분은 평면 게이트(108)를 따라 측면으로 연장하는 Si 캡핑 층(138)의 부분에 형성될 수 있다. 버퍼 층(140)은 생략될 수 있다.
확산 장벽 구조(130)의 산소-도핑된 Si 층(136)은 초접합 구조의 제2 도전형의 영역(118)으로부터 드리프트 구역(116)의 개재 영역(120) 내로의 도펀트 원자의 측면 외부 확산을 제한하고, 특히 산소가 간극 정지부(interstitial stop)로서 작용하는 경우 간극 구동 확산(interstitial-driven diffusion)을 제한하는데 효과적이다. 따라서, 제2 도전형의 영역(118)의 측면 치수는 잘 제어될 수 있고, 그에 따라 보다 작은 셀 피치를 가능하게 한다. 확산 장벽 구조(130)의 산소-도핑된 Si 층(136)에 평행한 평면에서, 도펀트는 평소대로 확산한다. 확산 장벽 구조(130)의 산소-도핑된 Si 층(136)에 수직인 평면에서, 도펀트 상호확산은 확산 장벽 구조(130)에 의해 느려진다. 확산 장벽 구조(130)의 산소-도핑된 Si 층(136)은 또한 장치(100)의 채널 영역(114) 내에서의 캐리어 이동성을 또한 개선할 수 있다.
확산 장벽 구조(130)의 산소-도핑된 Si 층(136)은 산소 부분 단일층(oxygen partial monolayers)을 Si 격자에 도입함으로써 형성될 수 있다. 산소 원자는 Si 격자에 대한 파괴를 최소화하기 위해 사이사이에 배치된다. Si 원자의 층(134)은 인접한 산소 부분 단일층(136)을 분리한다. Si(134)와 산소-도핑된 Si(136)로 이루어진 교번 층은 상이한 단계에서 산소의 흡수와 함께 Si 에피택시에 의해 형성될 수 있다. 예를 들어, 온도 및 가스 조건은 에피택시 프로세스 동안 부분 산소 단일층(136)을 형성하도록 제어될 수 있다. 산소는 예를 들어 에피택시 챔버 내로의 산소 전구체의 도입을 제어함으로써 Si(134)의 에피택셜 층들 사이에 도입/혼입될 수 있다. 결과적인 확산 장벽 구조(130)는 주로 Si를 포함하지만 산소 없이 Si의 표준 에피택셜 층(134)과 교번하는 도핑 레벨 또는 산소 농도 레벨를 갖는 단일층(136)을 포함한다. 확산 장벽 구조(130)는 또한 Si(134)와 산소-도핑된 Si(136)로 이루어진 교번 층 상에 에피택셜 성장된 Si의 캡핑 층(138)을 또한 포함하고, 또는 Si의 캡핑 층(138)은 생략될 수 있다.
도 2는 초접합 구조를 갖는 반도체 장치(200)의 하나의 셀에 대한 또 다른 실시예의 부분적인 단면도를 도시한다. 도 2에 도시된 실시예는 도 1에 도시된 실시예와 유사하다. 그러나 다른 점은 반도체 장치(200)가 평면 게이트 대신 트렌치 게이트(202)를 갖는다는 것이다. 트렌치 게이트(202)는 반도체 물질 내로 연장되는 게이트 트렌치(204) 및 게이트 트렌치(204) 내에 배치된 게이트 전극(206)을 포함한다. 게이트 전극(206)은 게이트 유전체(208)에 의해 주변 반도체 물질로부터 절연된다. 필드 전극(미도시)이 게이트 전극(206) 아래의 게이트 트렌치(202)에 배치될 수 있고, 필드 유전체(미도시)에 의해 주변 반도체 물질와 게이트 전극(206)으로부터 절연된다. 필드 전극은 대신 게이트 전극(206)과는 다른 트렌치에 배치되거나 생략될 수 있다. 각각의 경우에, 반도체 장치(200)는 또한 초접합 구조의 제2 도전형의 영역(118)의 적어도 측벽(132)을 따라 배치된 확산 장벽 구조(130)를 포함한다.
도 3a 내지 도 3e는 제조 프로세스에 대한 실시예의 상이한 단계 동안, 초접합 구조 및 확산 장벽 구조(130)를 갖는 반도체 장치의 제각기의 부분적인 단면도를 도시한다.
도 3a는 Si 기판과 같은 반도체 성장 기판(300)이 제공되고 이 기판(300) 상에 제1 도전형의 제1 에피택셜 층(302)이 에피택셜 성장한 이후의 반도체 장치를 도시한다. 성장 기판(300)은 예를 들어 장치의 드레인 영역을 형성하기 위해 고농도로 도핑될 수 있다. 제1 에피택셜 층(302)은 인 시추 또는 엑스 시추로 도핑될 수 있고 장치의 드리프트 구역을 형성할 수 있다.
도 3b는 제1 에피택셜 층(302) 내에 트렌치(304)가 형성된 이후의 반도체 장치를 도시한다. 트렌치(304)는 제1 에피택셜 층(302)의 전면의 주 표면(front main surface)(303) 상에 마스크/절연 물질(미도시)을 도포하고 마스크 내의 제각기의 개구부를 통해 제1 에피택셜 층(302) 내에 트렌치(304)를 에칭하는 것과 같은 임의의 전형적인 트렌치 형성 프로세스를 사용하여 제1 에피택셜 층(302) 내에 에칭될 수 있다.
도 3c는 확산 장벽 구조(130)의 Si(134)와 산소-도핑된 Si(136)로 이루어진 교번 층이 트렌치(304)의 측벽 및 바닥 상에 에피택셜 성장한 후의 반도체 장치를 도시한다. 이 실시예에 따르면, 확산 장벽 구조(130)의 Si(134)와 산소-도핑된 Si(136)로 이루어진 교번 층은, 제1 에피택셜 층(302) 내에 트렌치(304)를 에칭한 후 그러나 장치의 소스 영역 및 드레인 영역을 형성하기 전에, 트렌치(304)의 측벽 및 바닥 상에 에피택셜 성장한다. Si의 캡핑 층(138)은 Si(134)와 산소-도핑된 Si(136)로 이루어진 교번 층과 동일한 표준 인 시추 도핑 농도를 가질 수 있고, 나중에 다른 도펀트 종 및 농도로 도핑될 수 있다. 대안적으로, Si의 캡핑 층(138)은 Si(134)와 산소-도핑된 Si(136)로 이루어진 교번 층과 비교하여 다른 인 시추 도핑 농도를 가질 수 있다.
도 3d는 트렌치(304)가 제2 도전형의 에피택셜 Si(306)로 충진된 이후의 반도체 장치를 도시한다. 제2 도전형의 에피택셜 Si(306)는 인 시추 또는 엑스 시추 도핑될 수 있고, 예를 들어, 화학-기계 연마(CMP)를 통해 평탄화될 수 있다.
도 3e는 제1 도전형의 도펀트 종이 제2 도전형의 에피택셜 Si(306)의 제1 부분 내에 또는 에피택셜 Si(306) 위에 성장된 제2 Si 에피택셜 층 내에 주입된 이후, 그리고 제2 도전형의 도펀트 종이 에피택셜 Si(306) 또는 제2 에피택셜 층의 제2(더 깊은) 부분 내에 주입된 이후의 반도체 장치를 도시한다. 반도체 장치는 장치의 소스 영역(308)을 형성하도록 제1 도전형의 주입된 도펀트 종을 활성화하고 장치의 바디 영역(310)을 형성하도록 제2 도전형의 주입된 도펀트 종을 활성화하기 위해 어닐링된다. 일 실시예에서, 어닐링은 30분 이하 동안 1000℃를 초과하는 온도 범위에서 수행된다. 제2 도전형의 에피택셜 Si(306) 위에 제2 에피택셜 층을 성장시키는 경우, 제2 도전형의 에피택셜 Si(306)는 제2 Si 에피택셜 층을 형성하기 전에 예를 들어 CMP를 통해 평탄화될 수 있다.
게이트 트렌치(312)는 반도체 물질 내에 형성되고, 게이트 전극(314)은 각각의 게이트 트렌치(312)에 배치된다. 게이트 전극(314)은 게이트 유전체(316)에 의해 주변의 반도체 물질로부터 절연된다. 콘택트 트렌치(318)는 소스 영역(308)을 통과하며 바디 영역(310) 내로 연장한다. 콘택트 트렌치(318)는 콘택트 트렌치(318)의 측벽에서 소스 영역(308)과 접촉하고 콘택트 트렌치(318)의 바닥에서 고농도 도핑된 바디 콘택트 영역(322)과 접촉하는 도핑된 폴리실리콘, 금속 등과 같은 전기적 도전성 물질(320)로 충진된다. 고농도 도핑된 바디 콘택트 영역(322)은 바디 영역(310)과 동일한 도핑 유형을 가지지만, 콘택트 트렌치(318)를 채우는 전기적 도전성 물질(320)과의 양호한 오믹 접촉을 제공하기 위해 보다 높은 농도를 갖는다. 전기적 도전성 물질(320)과 반도체 물질의 상단면 사이에 층간 유전체(324)가 제공된다.
도 4a 내지 도 4o는 제조 프로세스에 대한 또 다른 실시예의 상이한 단계 동안, 초접합 구조 및 확산 장벽 구조(130)를 갖는 반도체 장치의 제각기의 부분적인 단면도를 도시한다. 도 4a 내지 도 4o는 하나의 셀에서의 반도체 장치의 프로세싱을 나타낸다. 반도체 장치는 복수의 셀을 포함할 수 있고, 각각의 셀은 동일한 또는 유사한 구성을 갖는다.
도 4a는 베이스 반도체 물질(400)가 제공되고 실리콘 기반 하드 마스크와 같은 하드 마스크(402)가 베이스 반도체 물질(400) 상에 형성된 후의 반도체 장치를 도시한다. 하드 마스크(402)는 베이스 반도체 물질(400) 내로 에칭될 트렌치의 위치를 정의하는 개구부(404)를 갖는다. 베이스 반도체 물질(400)은 Si 기판과 같은 성장 기판 또는 이러한 기판 위에 성장된 Si 에피택셜 층일 수 있다.
도 4b는 트렌치(406)가 베이스 반도체 물질(400) 내로 에칭된 후 및 확산 장벽 구조(130)가 트렌치(406)의 측벽(408) 및 바닥(410)을 따라 형성된 후의 반도체 장치를 도시한다. 확산 장벽 구조(130)는 본 명세서에서 이전에 설명된 바와 같이 형성될 수 있다.
도 4c는 트렌치(406)의 바닥으로부터 확산 장벽 구조(130)를 제거하는 스페이서 에칭 프로세스 후의 반도체 장치를 도시한다. 이 경우에, 베이스 반도체 물질(400)은 장치의 드리프트 구역을 형성할 수 있고 이 드리프트 구역은 트렌치(406)에 인접할 수 있다. 이와 달리, 스페이서 에칭 프로세스는 확산 장벽 구조(130)가 트렌치(406)의 바닥을 따라 유지되도록 생략될 수 있다.
도 4d는 트렌치(406) 내에서 그리고 베이스 반도체 물질(400)의 상부 표면에서 제2 도전형의 반도체 물질(412)이 선택적 에피택셜 성장된 후의 반도체 장치를 도시한다. 트렌치(406)를 채우는 제2 도전형의 반도체 물질(412)은 인 시추 또는 엑스 시추로 도핑될 수 있다. 엑스 시추 도핑의 경우, 예를 들어, 보다 정확한 도핑 용량 제어가 요구되는 경우, 트렌치(406)에서 Si의 선택적 에피택셜 성장이 수행되고, 이어서 평탄화, 하드 마스크 제거, 마스킹된 도펀트 주입 및 도펀트 활성화가 수행되어 트렌치(406)에서 제2 도전형의 영역(412)을 정의한다. 인 시추 도핑의 경우, 트렌치(406)에서 도핑된(제2 도전형) Si의 선택적 에피택셜 성장이 수행되고, 이어서 평탄화 및 하드 마스크 제거가 수행된다.
인 시추 또는 엑스 시추 도핑의 경우, 트렌치(406)를 채우는 반도체 물질(412)은 예를 들어 하드 마스크(402) 상에서 정지하는 CMP에 의해 평탄화되고, 하드 마스크(402)는 제거되어, 베이스 반도체 물질(400)에 의해 구현된 드리프트 구역의 개재 영역(414)에 의해 서로 측면으로 이격된 제2 도전형의 영역(412)을 생성한다. 전술한 바와 같이 제2 도전형의 영역(412) 및 드리프트 구역의 개재 영역(414)은 함께 초접합 구조를 형성한다. 제2 도전형의 이러한 하나의 영역(412) 및 드리프트 구역의 이러한 두 개의 개재 영역(414)은 도 4d에서 부분적인 단면도로 도시되어 있다. 확산 장벽 구조(130)가 도 4c에 도시되어 있는 바와 같이 트렌치(406)의 바닥으로부터 제거되는 경우, 베이스 반도체 물질(400)에 의해 구현된 드리프트 구역은 제2 도전형의 영역(412)의 바닥면(416)과 접촉한다.
도 4e는 제1 도전형의 Si 에피택셜 층(418)이 동일한 도전형의 베이스 반도체 물질(400) 위에 성장된 후의 반도체 장치를 도시한다. 제1 도전형의 Si 에피택셜 층(418)은 인 시추 또는 엑스 시추로 도핑될 수 있다.
도 4f는 게이트 트렌치(420)가 제1 도전형의 Si 에피택셜 층(418) 내로 에칭되고, 희생 산화물(422)이 게이트 트렌치(420)의 측벽 및 바닥에 형성되며, 게이트 트렌치(420) 바로 아래에 제1 도전형의 도핑된 영역(424)을 형성하기 위해 게이트 트렌치(420)의 바닥 내로 제1 도전형의 선택적 주입이 수행된 이후의 반도체 장치를 도시한다.
도 4g는 게이트 트렌치(420)의 측벽 및 바닥으로부터 희생 산화물(422)을 제거한 후, 게이트 트렌치(420)의 측벽 및 바닥에 게이트 산화물(426)을 형성하고 게이트 전극(428)을 게이트 트렌치(420) 내에 형성한 후의 반도체 장치를 도시한다. 게이트 산화물(426)은 게이트 전극(428)을 주변 반도체 물질로부터 분리한다.
도 4h는 스크린 산화물(430)이 Si 에피택셜 층(418) 상에 형성된 후, 그리고 제2 도전형의 도펀트 종이 Si 에피택셜 층(418)의 하부 부분(432) 내로 주입 및 구동되고 제1 도전형의 도펀트 종이 Si 에피택셜 층(418)의 상부 부분(434) 내로 주입된 이후의 반도체 장치를 도시한다. Si 에피택셜 층(418)은 궁극적으로, 각 셀의 소스 영역(434')을 형성하도록 제1 도전형의 주입된 도펀트 종을 활성화하고 각 셀의 바디 영역(432')을 형성하도록 제2 도전형의 주입된 도펀트 종을 활성화하기 위해 어닐링된다. 일 실시예에서, Si 에피텍셜 층(418)은 30분 이하 동안 1000 ℃ 초과의 온도 범위에서 어닐링된다.
도 4i는 층간 유전체(436)가 Si 에피택셜 층(418) 상에 형성된 후, 그리고 포토레지스트와 같은 패턴화된 콘택트 마스크(438)가 층간 유전체 상에 형성된 후의 반도체 장치를 도시한다. 패턴화된 콘택트 마스크(438)는 베이스 반도체 물질(400)에 형성된 트렌치(406)와 정렬된 개구부(440)를 갖는다.
도 4j는 콘택 트렌치(422)가 Si 에피택셜 층(418) 내로 그리고 트렌치(406)를 채우는 제2 도전형의 반도체 물질(412) 내로 에칭된 후의 반도체 장치를 도시한다. 콘택 트렌치 에칭 프로세스는 Si 에피택셜 층(418) 및 베이스 반도체 물질(400)의 측벽(423)을 노출시키고, 층간 유전체(436)의 노출된 부분의 이방성 에칭, Si 에피택셜 층(418)의 노출된 부분의 이방성 에칭, 및 Si 에피택셜 층(418) 내로 에칭된 트렌치(442)에 대해 층간 유전체(436)에 형성된 개구부를 넓히기 위한 층간 유전체(436)의 측면 에칭을 포함할 수 있다. 패턴화된 콘택트 마스크(438)는 콘택 트렌치(442)가 형성된 후에 제거된다.
도 4k는 콘택트 트렌치(442)에 스페이서 산화물(444)을 증착한 후의 반도체 장치를 도시한다. 스페이서 산화물(444)은 Si 에피택셜 층(418) 및 베이스 반도체 물질(400)의 노출된 측벽(423) 상에 및 반도체 물질(412)의 상부 표면(446) 상에 증착된다.
도 4l은 트렌치(406)를 채우는 제2 도전형의 반도체 물질(412)의 상부 표면 (446)으로부터 스페이서 산화물(444)을 제거한 후의 반도체 장치를 도시한다.
도 4m은 트렌치(406)를 채우는 제2 도전형의 반도체 물질(412)의 노출된 상부 표면(446)의 리세스 에칭 후, 및 소스 영역(434')과 바디 영역(432') 사이의 단차(448)를 생성하기 위한 소스 영역(434')의 측면 에칭 백 이후의 반도체 장치를 도시한다. 측면 에칭 백 후, 각각의 콘택트 트렌치(422)는 인접한 소스 영역(434')의 측벽(450) 및 바디 영역(432')의 상부 표면(452)을 노출시킨다.
도 4n은 n-채널 장치의 경우 p+ 영역과 같은 고농도 도핑된 바디 콘택트 영역(454)이 바디 영역(432')의 노출된 상부 표면(452)에 및 트렌치(406)를 채우는 제2 도전형의 반도체 물질(412)의 리세스된 부분에 형성된 이후의 반도체 장치를 도시한다. 고농도 도핑된 바디 콘택트 영역(454)은 인접한 반도체 물질에 낮은 저항성 접촉을 제공한다. 소스 및 바디 영역 도펀트를 포함하여, 이전에 주입된 모든 도펀트를 활성화시키기 위해 장치는 이 시점에서 어닐링될 수 있다.
도 4o는 콘택트 트렌치(442)가 소스 영역(434')의 측벽(450) 및 바디 영역(432')의 상부 표면(452)과 접촉하는 전기 도전성 물질(456)로 채워진 후의 반도체 장치를 도시한다. 일 실시예에서, 전기 도전성 물질(456)은 콘택트 트렌치(442) 내에 Ti 또는 TiN 라이너와 같은 전기 도전성 라이너(458)를 증착하고, 이어서 콘택트 트렌치를 W와 같은 금속(460)으로 채우고, 금속(460)을 예를 들어 에칭 백 프로세스를 통해 평탄화함으로써 형성된다. 금속 층(462)은 전형적인 금속 리소그래피 프로세스를 사용하여 층간 유전체(436) 상에 증착된다. 금속 층은 콘택트 트렌치(442)를 채우는 전기 도전성 물질(456)과 접촉한다.
"아래에", "밑에", "하부에", "위에", "상부에" 등과 같은 공간적으로 관련 있는 용어는 제2 요소에 대한 하나의 요소의 위치를 설명할 때 쉽게 설명하기 위해 사용된다. 이들 용어는 도면에 도시된 것과는 다른 방향뿐만 아니라 장치의 다른 방향도 포함하도록 의도된다. 또한, "제1", "제2" 등과 같은 용어는 또한 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되며 또한 제한하려는 것은 아니다. 유사한 용어는 설명 전체에서 유사한 요소를 지칭한다.
본원에 사용된 용어 "갖는", "내포하는", "포함된", "포함하는" 등은 언급된 요소 또는 특징의 존재를 나타내지만 추가적인 요소 또는 특징을 배제하지 않는 개방형 용어이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
전술한 변형의 범위 및 응용을 염두에 둔다면, 본 발명은 전술한 설명에 의해 제한되지 않으며 첨부 도면에 의해 제한되지 않음을 이해해야 한다. 대신에, 본 발명은 다음의 청구 범위 및 그에 상응하는 법적 균등물에 의해서만 제한된다.

Claims (20)

  1. 반도체 장치로서,
    제1 도전형의 소스 영역 및 드레인 영역과,
    상기 소스 영역과 상기 드레인 영역 사이의 제2 도전형의 바디 영역과,
    상기 바디 영역의 채널을 통과하는 전류를 제어하도록 구성된 게이트와,
    상기 바디 영역과 상기 드레인 영역 사이의 상기 제1 도전형의 드리프트 구역과,
    상기 드리프트 구역의 개재 영역(intervening regions)에 의해 서로 측면으로 이격된 상기 제2 도전형의 복수의 영역에 의해 형성된 초접합 구조와,
    상기 제2 도전형의 영역들의 측벽들을 따라 배치된 확산 장벽 구조를 포함하되, 상기 확산 장벽 구조는 Si와 산소-도핑된 Si로 이루어진 교번 층과 상기 Si와 상기 산소-도핑된 Si로 이루어진 교번 층 상의 Si 캡핑 층을 포함하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 확산 장벽 구조는 또한 상기 제2 도전형의 영역들의 바닥면을 따라 배치되는
    반도체 장치.
  3. 제1항에 있어서,
    상기 드리프트 구역은 상기 제2 도전형의 영역들의 바닥면과 접촉하는
    반도체 장치.
  4. 제1항에 있어서,
    상기 드레인 영역은 Si 기판 내에 형성되고, 상기 드리프트 구역은 상기 Si 기판 위에 형성된 제1 Si 에피택셜 층 내에 배치되며, 상기 소스 영역 및 상기 바디 영역은 상기 제1 Si 에피택셜 층 위에 형성된 제2 Si 에피택셜 층 내에 형성되는
    반도체 장치.
  5. 제4항에 있어서,
    상기 게이트는 상기 제2 Si 에피택셜 층 내에 형성된 트렌치 게이트인
    반도체 장치.
  6. 제4항에 있어서,
    상기 게이트는 상기 제1 Si 에피택셜 층으로부터 떨어져 대향하는 상기 제2 Si 에피택셜 층의 표면 상에 형성된 평면 게이트인
    반도체 장치.
  7. 제4항에 있어서,
    상기 제2 Si 에피택셜 층 내의 상기 소스 영역 및 상기 바디 영역과 전기적으로 접촉하는 콘택트를 더 포함하는
    반도체 장치.
  8. 제7항에 있어서,
    상기 콘택트는 상기 제2 Si 에피택셜 층을 통과하며 상기 제1 Si 에피택셜 층 내로 수직으로 연장되어 상기 제2 도전형의 상기 복수의 영역 중의 영역과 전기적으로 접촉하고, 상기 콘택트의 측벽은 절연 물질에 의해 상기 제2 Si 에피택셜 층 및 상기 제1 Si 에피택셜 층으로부터 측면으로 분리되는
    반도체 장치.
  9. 제4항에 있어서,
    상기 제2 Si 에피틱셜 층은 상기 제2 도전형의 영역들의 상단면과 접촉하는
    반도체 장치.
  10. 반도체 장치를 제조하는 방법으로서,
    제1 도전형의 소스 영역 및 드레인 영역을 형성하는 단계와,
    상기 소스 영역과 상기 드레인 영역 사이에 배치되는 제2 도전형의 바디 영역을 형성하는 단계와,
    상기 바디 영역의 채널을 통과하는 전류를 제어하도록 구성된 게이트를 형성하는 단계와,
    상기 바디 영역과 상기 드레인 영역 사이에 배치되는 상기 제1 도전형의 드리프트 구역을 형성하는 단계와,
    상기 드리프트 구역의 개재 영역(intervening regions)에 의해 서로 측면으로 이격된 제2 도전형의 복수의 영역을 형성하여 초접합 구조를 형성하는 단계와,
    상기 초접합 구조의 상기 제2 도전형의 영역들의 측벽을 따라 확산 장벽 구조를 형성하는 단계를 포함하되, 상기 확산 장벽 구조는 Si와 산소-도핑된 Si로 이루어진 교번 층과 상기 Si와 상기 산소-도핑된 Si로 이루어진 교번 층 상의 Si 캡핑 층을 포함하는
    반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 제2 도전형의 복수의 영역을 형성하는 단계 및 상기 제2 도전형의 영역들의 측벽을 따라 상기 확산 장벽 구조를 형성하는 단계는
    상기 제1 도전형의 제1 Si 에피택셜 층 내에 복수의 트렌치를 에칭하는 단계- 상기 제1 Si 에피택셜 층은 상기 드리프트 구역을 포함함 -와,
    상기 트렌치의 바닥 및 측벽 상에 상기 Si와 상기 산소-도핑된 Si로 이루어진 교번 층을 에피택셜 성장시키는 단계와,
    상기 Si와 상기 산소-도핑된 Si로 이루어진 교번 층 상에 상기 Si 캡핑 층을 에피택셜 성장시키는 단계와,
    상기 확산 장벽 구조를 형성한 후, 상기 제2 도전형의 에피택셜 Si로 상기 트렌치를 충진하는 단계를 포함하는
    반도체 장치 제조 방법.
  12. 제11항에 있어서,
    상기 소스 영역 및 상기 바디 영역을 형성하는 단계는
    상기 제2 도전형의 에피택셜 Si로 상기 트렌치를 충진한 후, 상기 제1 Si 에피택셜 층 위에 제2 Si 에피택셜 층을 형성하는 단계와,
    상기 제1 도전형의 도펀트 종을 상기 소스 영역에 대응하는 상기 제2 Si 에피택셜 층의 제1 부분에 주입하는 단계와,
    상기 제2 도전형의 도펀트 종을 상기 바디 영역에 대응하는 상기 제2 Si 에피택셜 층의 제2 부분에 주입하는 단계와,
    상기 소스 영역을 형성하도록 상기 제1 도전형의 주입된 도펀트 종을 활성화하고 상기 바디 영역을 형성하도록 상기 제2 도전형의 주입된 도펀트 종을 활성화하기 위해 상기 제2 Si 에피택셜 층을 어닐링하는 단계를 포함하는
    반도체 장치 제조 방법.
  13. 제12항에 있어서,
    상기 드레인 영역은 상기 제1 에피택셜 층이 형성되는 Si 기판 내에 배치되는
    반도체 장치 제조 방법.
  14. 제12항에 있어서,
    상기 제2 Si 에피택셜 층은 30분 이하 동안 1000℃ 초과의 온도 범위에서 어닐링되는
    반도체 장치 제조 방법.
  15. 제12항에 있어서,
    상기 제2 Si 에피택셜 층을 형성하기 전에 상기 제2 도전형의 에피택셜 Si를 평탄화하는 단계를 더 포함하는
    반도체 장치 제조 방법.
  16. 제12항에 있어서,
    상기 제2 Si 에피택셜 층 내에 콘택트 트렌치를 에칭하는 단계- 상기 콘택트 트렌치는 상기 소스 영역의 측벽 및 상기 바디 영역의 상단면을 노출시킴 -와,
    상기 소스 영역의 측벽 및 상기 바디 영역의 상단면과 접촉하는 전기적 도전성 물질로 상기 콘택트 트렌치를 충진하는 단계를 더 포함하는
    반도체 장치 제조 방법.
  17. 제16항에 있어서,
    상기 콘택트 트렌치를 에칭하는 단계는
    상기 제1 Si 에피택셜 층의 측벽을 노출시키도록 상기 제1 Si 에피택셜 층 내에 상기 콘택트 트렌치를 에칭하는 단계와,
    상기 바디 영역의 측벽 및 상기 제1 Si 에피택셜 층의 측벽 상에 절연 물질을 증착하는 단계와,
    상기 제2 도전형의 복수의 영역 중의 영역 내에 상기 콘택트 트렌치를 에칭하는 단계를 더 포함하되,
    상기 전기적 도전성 물질은 상기 콘택트 트렌치가 에칭되는 상기 제2 도전형의 영역과 접촉하고,
    상기 전기적 도전성 물질의 측벽은 상기 절연 물질에 의해 상기 제2 Si 에피택셜 층 및 상기 제1 Si 에피택셜 층으로부터 측면으로 분리되는
    반도체 장치 제조 방법.
  18. 제11항에 있어서,
    상기 제2 도전형의 에피택셜 Si로 상기 복수의 트렌치를 충진하기 전에 상기 복수의 트렌치의 바닥으로부터 상기 Si와 상기 산소-도핑된 Si로 이루어진 교번 층 및 상기 Si 캡핑 층을 제거함으로써, 상기 복수의 트렌치가 상기 제2 도전형의 에피택셜 Si로 충진되는 경우 상기 복수의 트렌치의 바닥이 드러나게 하는 단계를 더 포함하는
    반도체 장치 제조 방법.
  19. 제11항에 있어서,
    상기 제2 도전형의 에피택셜 Si로 상기 복수의 트렌치를 충진하는 단계는
    상기 복수의 트렌치 내에 상기 제2 도전형의 인 시추 도핑된 에피택셜 Si를 선택적으로 성장시키는 단계와,
    상기 제2 Si 에피택셜 층을 형성하기 전에 상기 제2 도전형의 상기 인 시추 도핑된 에피택셜 Si를 평탄화하는 단계를 포함하는
    반도체 장치 제조 방법.
  20. 제11항에 있어서,
    상기 제2 도전형의 에피택셜 Si로 상기 복수의 트렌치를 충진하는 단계는
    상기 복수의 트렌치 내에 에피택셜 Si를 선택적으로 성장시키는 단계와,
    상기 에피택셜 Si를 평탄화하는 단계와,
    상기 제2 도전형의 도펀트 종을 상기 평탄화된 에피택셜 Si 내로 주입하는 단계와,
    상기 제2 도전형의 상기 주입된 도펀트 종을 활성화시키기 위해 상기 제1 Si 에피택셜 층을 어닐링하는 단계를 포함하는
    반도체 장치 제조 방법.
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