KR20180135035A - 초접합 전력 트랜지스터 및 그 제조방법 - Google Patents

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KR20180135035A
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Abstract

본 출원에서는 초접합 전력 트랜지스터 및 그 제조방법을 개시하였다. 초접합 전력 트랜지스터는 제1도핑유형인 제1기판 에피택셜층(200) 및 제1기판 에피택셜층(200)의 위쪽에 설치된 제1도핑유형인 제2기판 에피택셜층(201)을 포함하되, 제1기판 에피택셜층(200) 내에는 제1도핑유형인 드레인 영역 및 복수 개의 제2도핑유형인 주상 에피택셜 도핑영역(202)이 형성되고, 제2기판 에피택셜층(201) 내에는 복수 개의 요홈이 설치되며, 요홈에는 복합 게이트 구조가 형성되고, 서로 인접한 요홈 사이의 제2기판 에피택셜층(201) 내에는 제2도핑유형인 바디영역(207)이 설치되고, 바디영역(207) 내에는 제1도핑유형인 소스영역(208)이 설치된다. 이중 기판 에피택셜층 구조를 사용하여, 주상 에피택셜 도핑영역(202)보다 수량이 더 많은 복합 게이트 구조를 형성함으로써, 더욱 많은 전류 채널이 형성될 수 있어, 온저항을 낮출 수 있고; 동시에 제2기판 에피택셜층(201)의 농도를 제1기판 에피택셜층(200)의 도핑농도보다 높게 설정하여, 항복전압을 높일 수 있다. 이외, 복합 게이트 구조를 통해, 게이트와 드레인 사이의 중첩면적을 감소하고, 게이트와 드레인 사이의 전기용량을 낮추며, 스위칭 속도를 높일 수 있다.

Description

초접합 전력 트랜지스터 및 그 제조방법
본 출원은 반도체 전력 소자 기술분야에 관한 것이며, 특히 초접합 전력 트랜지스터(super junction power transistor) 및 그 제조방법에 관한 것이다.
초접합 전력 트랜지스터는 기판 에피택셜층(epitaxial layer) 내에 복수 개의 주상 에피택셜 도핑영역(columnar epitaxial doping regions)을 형성하고, 주상 에피텍셜 도핑영역과 기판 에피택셜층은 서로 반대되는 도핑유형을 구비하며, 주상 에피택셜 도핑영역과 기판 에피택셜층 사이에서 캐리어(charge carrier)는 서로 쉽게 소진되어 초접합 전력 트랜지스터의 항복전압(breakdown voltage)이 증가한다. 관련기술에서, 초접합 전력 소자의 제조방법은 먼저 기판 에피택셜층 내에 복수 개의 요입홈을 형성한 후, 기판 에피택셜층 재료 성장을 진행하여 요입홈 내에 주상 에피택셜 도핑영역을 형성하고, 그후 주상 에피택셜 도핑영역의 상단부에 바디영역(body region)를 형성하며, 바디영역 내에 소스영역(source region)을 형성한다. 관련기술의 단점은, 만약 초접합 전력 트랜지스터의 온저항(conducting resistance)이 변화되지 않도록 유지할 경우, 상기 초접합 전력 트랜지스터의 항복전압이 지속적으로 증가 될 수 없고, 만약 기판 에피택셜층의 두께를 증가시킴으로써 항복전압을 개선할 경우, 상기 초접합 전력 트랜지스터의 온저항이 증가된다는 것이다.
본 출원에서 제공하는 초접합 전력 트랜지스터 및 그 제조방법은, 이중 기판 에피택셜을 설치한 구조이며, 제1기판 에피택셜층 내에 초접합 구조를 형성하고, 제2기판 에피택셜 내에 복합 게이트 구조를 형성함으로써, 관련 기술에서 초접합 전력 트랜지스터의 항복전압의 개선과 온저항을 낮추는 것을 동시에 실현하지 못하던 기술적 과제를 해결할 수 있다.
초접합 전력 트랜지스터는 제1도핑유형인 제1기판 에피택셜층 및 상기 제1기판 에피택셜층의 위쪽에 설치된 제1도핑유형인 제2기판 에피택셜층을 포함하되, 상기 제1기판 에피택셜층 내에는 제1도핑유형인 드레인 영역 및 복수 개의 제2도핑유형인 주상 에피택셜 도핑영역이 형성되고, 상기 제2기판 에피택셜층 내에는 복수 개의 요홈이 설치되며, 상기 요홈에는 복합 게이트 구조가 형성되고, 서로 인접한 상기 요홈 사이의 제2기판 에피택셜층 내에는 제2도핑유형인 바디영역이 설치되고, 상기 바디영역 내에는 제1도핑유형인 소스영역이 설치된다.
그중, 상기 제2기판 에피택셜층 내의 복합 게이트 구조의 수량은 상기 제1기판 에피택셜층 내의 주상 에피택셜 도핑영역의 수량보다 많다.
그중, 상기 복합 게이트 구조는 순차적으로 상기 주상 에피택셜 도핑영역의 위쪽 및 서로 인접한 상기 주상 에피택셜 도핑영역 사이의 제1기판 에피택셜층의 위쪽에 설치된다.
그중, 상기 제2기판 에피택셜층의 도핑농도는 상기 제1기판 에피택셜층의 도핑농도보다 높다.
그중, 상기 요홈은 동일한 방향의 제1요홈 및 개구가 상기 제1요홈의 바닥부에 위치한 제2요홈을 포함하고, 상기 복합 게이트 구조는 게이트, 게이트 산화층, 스플릿 게이트 및 필드 산화층을 포함하되, 상기 게이트 산화층은 상기 제1요홈의 내면에 설치되고, 상기 게이트는 상기 제1요홈의 서로 대향하는 측벽에 설치되어 상기 게이트 산화층을 커버하며, 상기 필드 산화층은 상기 게이트의 서로 대향하는 표면 및 상기 제2요홈의 내면에 설치되고, 상기 스플릿 게이트는 상기 필드 산화층에 둘러싸인 수용공간에 설치된다.
그중, 상기 제1요홈의 너비는 상기 제2요홈의 너비보다 크다.
그중, 상기 스플릿 게이트는 도전층에 의해 상기 소스영역과 연결된다.
그중, 상기 제1도핑유형은 P형도핑이고, 상기 제2도핑유형은 N형도핑이거나; 상기 제1도핑유형은 N형도핑이고, 상기 제2도핑유형은 P형도핑이다.
초접합 전력 트랜지스터의 제조방법은,
제1기판 에피택셜층 내에 복수 개의 주상 에피택셜 도핑영역을 형성하는 단계;
상기 제1기판 에피택셜층의 위쪽에 제2기판 에피택셜층을 형성하는 단계;
상기 제2기판 에피택셜층의 위쪽에 하드 마스크층을 형성하고, 상기 하드 마스크층을 식각하여 하드 마스크층의 개구를 형성하는 단계;
상기 제2기판 에피택셜층에 대해 식각하여, 상기 제2기판 에피택셜층 내에 복수 개의 제1요홈을 형성하는 단계;
상기 제1요홈의 내면에 게이트 산화층을 형성하는 단계;
상기 제1요홈의 서로 대향하는 측벽에 게이트를 형성하는 단계;
노출된 게이트 산화층을 식각하고, 상기 제2기판 에피택셜층을 식각하여 제2요홈을 형성하는 단계;
상기 제2요홈의 내면 및 상기 게이트의 서로 대향하는 표면을 커버하도록 필드 산화층을 형성하고, 상기 필드 산화층에 의해 둘러싸인 수용공간에 스플릿 게이트를 형성하는 단계;
상기 제2기판 에피택셜층 내에 바디영역을 형성하고, 상기 바디영역 내에 소스영역을 형성하는 단계; 및
상기 제1기판 에피택셜층의 바닥부에 드레인 영역을 형성하는 단계; 를 포함한다.
그중, 상기 제1요홈을 형성할 때, 횡방향의 식각을 증가시켜 형성된 제1요홈의 너비는 상기 하드 마스크층의 개구의 너비보다 크다.
그중, 상기 제2기판 에피택셜층 내의 제1요홈의 수량은 상기 제1기판 에피택셜층 내의 주상 에피택셜 도핑영역의 수량보다 많다.
그중, 상기 제2기판 에피택셜층의 도핑유형은 상기 제1기판 에피택셜층의 도핑유형과 동일하고, 상기 제2기판 에피택셜층의 도핑농도는 상기 제1기판 에피택셜층의 도핑농도보다 높다.
본 출원에서 제공하는 초접합 전력 트랜지스터 및 그 제조방법은, 이중 기판 에피택셜층 구조를 사용하고, 그중 제1기판 에피택셜층 내에는 주상 에피택셜 도핑영역을 형성하며, 제2기판 에피택셜층 내에는 주상 에피택셜 도핑영역보다 수량이 더 많은 복합 게이트 구조가 형성할 수 있어, 더욱 많은 전류 채널을 형성할 수 있으므로, 초접합 전력 트랜지스터의 온저항을 낮출 수 있고; 동시에 제2기판 에피택셜층의 농도를 제1기판 에피택셜층의 도핑농도보다 높게 설정함으로써, 초접합 전력 트랜지스터의 항복전압을 높일 수 있다. 이외, 제2기판 에피택셜층 내에 요홈 구조를 형성하고 셀프 얼라이닝 방식으로 게이트와 스플릿 게이트를 형성함으로써, 게이트와 드레인 사이의 중첩면적을 감소하고, 게이트와 드레인 사이의 전기용량을 낮추며, 초접합 전력 트랜지스터의 스위칭 속도를 높일 수 있다.
도 1은 일 실시예에 따른 초접합 전력 트랜지스터의 단면 구조 개략도이다.
도 2는 일 실시예에 따른 초접합 전력 트랜지스터의 제조방법의 흐름 개략도이다.
도 3은 다른 실시예에 따른 초접합 전력 트랜지스터의 제조방법의 흐름 개략도이다.
도 4는 일 실시예에 따른 초접합 전력 트랜지스터의 제조방법에서의 단계 (10)을 나타낸 구조 개략도이다.
도 5는 일 실시예에 따른 초접합 전력 트랜지스터의 제조방법에서의 단계 (2001)을 나타낸 구조 개략도이다.
도 6은 일 실시예에 따른 초접합 전력 트랜지스터의 제조방법에서의 단계 (2002)를 나타낸 구조 개략도이다.
도 7은 일 실시예에 따른 초접합 전력 트랜지스터의 제조방법에서의 단계 (2003)을 나타낸 구조 개략도이다.
도 8은 일 실시예에 따른 초접합 전력 트랜지스터의 제조방법에서의 단계 (2004)를 나타낸 구조 개략도이다.
도 9는 일 실시예에 따른 초접합 전력 트랜지스터의 제조방법에서의 단계 (30)을 나타낸 구조 개략도이다.
아래서는 실시예의 도면을 결합하여 본 출원에 대해 설명한다.
본 출원에서 사용한 예를 들어 "구비", "함유" 및 "포함"과 같은 용어는 하나 또는 복수 개의 기타 소자 또는 소자들의 조합이 존재하거나 추가될 가능성을 배제하지 않는다. 동시에, 본 출원의 실시형태를 설명하기 위하여, 명세서 도면의 개략도에서는 본 출원에서 서술하려는 층 및 영역의 두께를 확대하였고, 나타낸 도형의 크기는 실제적인 사이즈가 아니며; 명세서 도면은 오직 예시적인 것으로 본 출원의 범위를 한정하지 않는다. 명세서에서 서술한 실시예는 명세서 도면에서 나타낸 영역의 특정 형상에 한정되는 것이 아니고, 얻을 수 있는 형상, 예를 들어 제조에 의한 편차를 가지는 형상 등을 포함하며, 예를 들어 식각을 통해 얻은 곡선은 일반적으로 만곡 또는 볼륨을 가지는 특징이 있지만 본 실시예에서는 모두 직사각형으로 나타낸다.
초접합 전력 트랜지스터는 낮은(low) 온저항을 얻기 위한 셀영역 및 셀영역 가장자리의 셀의 내전압을 높이기 위한 단말영역을 포함한다. 단말영역은 초접합 전력 트랜지스터의 통상적인 구조로서, 부동한 제품에 따라 부동한 설계 구조가 필요하는데, 본 실시예에서는 초접합 전력 트랜지스터의 단말영역의 구조에 대하여 추가로 표시하거나 서술하지 않는다. 본 실시예에서 서술한 초접합 전력 트랜지스터의 구조는 초접합 전력 트랜지스터의 셀영역의 구조를 의미한다.
도 1은 본 실시예에 따른 초접합 전력 트랜지스터의 단면 구조 개략도이다. 도 1에서 나타낸 바와 같이, 초접합 전력 트랜지스터는 제1도핑유형인 제1기판 에피택셜층(200) 및 제1도핑유형인 제2기판 에피택셜층(201)을 포함하며, 그중, 상기 제1기판 에피택셜층(200)의 상단부로부터 제1기판 에피택셜층(200) 내부를 향해 제1기판 에피택셜층(200)의 잡질과 전하 균형을 이루는 복수 개의 제2도핑유형인 주상 에피택셜 도핑영역(202)이 설치된다.
제1기판 에피택셜층(200)의 재질은 실리콘일 수 있다.
본 실시예에서 상기 제1도핑유형 및 제2도핑유형은 서로 반대되는 도핑유형이며, 즉 제1도핑유형이 N형 도핑이면, 제2도핑유형은 P형 도핑이고; 만일 제1도핑유형이 P형 도핑이면, 제2도핑유형은 N형 도핑이다.
제1기판 에피택셜층(200) 내의 주상 에피택셜 도핑영역(202)의 수량에 있어서, 비록 본 실시예에서는 2 개로 기재하였으나, 주상 에피택셜 도핑영역(202)에 대한 수량의 다소는 제품의 설계 요구에 따라 확정될 수 있다.
도 1에서 나타낸 바와 같이, 제2기판 에피택셜층(201)은 제1기판 에피택셜층(200)의 위쪽에 설치되고, 상기 제2기판 에피택셜층(201)의 상단부로부터 제2기판 에피택셜층(201)의 내부로 향해 복수 개의 요홈이 설치되며, 상기 요홈에는 복합 게이트 구조(composite gate structure)가 형성되고, 상기 복합 게이트 구조는 게이트(gate)(204), 게이트 산화층(203), 스플릿 게이트(206) 및 필드 산화층(field oxide)(205)을 포함한다. 본 실시예에서, 상기 요홈은 동일한 방향의 상부 요홈 및 개구가 상부 요홈의 바닥부에 위치한 하부 요홈을 포함하고, 그중 게이트 산화층(203)은 상부 요홈의 내면에 설치되며, 게이트(204)는 상부 요홈에서 서로 대향하는 측벽에 설치되어 게이트 산화층(203)을 커버하고, 필드 산화층(205)는 게이트(204)의 서로 대향하는 표면 및 하부 요홈의 내면에 설치되며, 스플릿 게이트(206)는 필드 산화층(205)에 둘러싸인 수용 공간에 설치된다.
선택적으로, 스플릿 게이트(206)의 상면은 게이트(204)의 상면보다 낮다.
소자의 게이트 구조 및 제조공정을 최적화하기 위해, 상부 요홈의 너비는 하부 요홈의 너비보다 클 수 있다.
제2기판 에피택셜층(201)의 재질은 제1기판 에피택셜층(200)의 재질과 동일하거나, 또는 동일하지 않을 수도 있다. 본 실시예에 있어서, 제2기판 에피택셜층(201)의 도핑농도는 제1기판 에피택셜층(200)의 도핑농도보다 높으며, 이는 소자의 항복전압(breakdown voltage)을 높일 수 있다.
제2기판 에피택셜층(201) 내의 복합 게이트 구조에 있어서, 본 실시예에서의 복합 게이트 구조의 수량은 제1기판 에피택셜층(200) 내의 주상 에피택셜 도핑영역(202)의 수량보다 많고, 이는 소자의 전류 채널 수량을 증가할 수 있고, 소자의 온저항을 낮출 수 있다. 복합 게이트 구조의 위치에 있어서, 복합 게이트 구조는 제2기판 에피택셜층(201) 내의 주상 에피택셜 도핑영역(202)의 위쪽 및 서로 인접한 두개의 주상 에피택셜 도핑영역(202) 사이의 제1기판 에피택셜층(200)의 위쪽에 설치될 수 있다.
도 1에서 나타낸 바와 같이, 제2기판 에피택셜층(201) 내에는 제2도핑유형인 바디영역(207)이 설치되고, 상기 바디영역(207)은 서로 인접한 복합 게이트 구조 사이에 설치되며, 바디영역(207) 내에는 제1도핑유형인 소스영역(208)이 설치된다. 본 실시예에 있어서, 도 1에서 나타낸 바와 같이, 바디영역(207)의 바닥부와 상부 요홈의 바닥부는 동일한 평면에 위치하며, 즉 상기 평면 위에는 동시에 게이트 산화층(203), 게이트(204), 필드 산화층(205) 및 스플릿 게이트(206)가 존재하고, 하부 요홈은 상기 평면보다 낮으며, 상기 평면 아래쪽에는 동시에 필드 산화층(205) 및 스플릿 게이트(206)가 존재하며, 게이트 산화층(203) 및 게이트(204)는 존재하지 않는다.
본 실시예에 있어서, 도 1에서 나타낸 바와 같이, 제1기판 에피택셜층(200)의 바닥부에는 제1도핑유형인 드레인 영역(drain regions) (210)이 설치된다.
초접합 전력 트랜지스터는 전기적 격리 작용을 하는 절연 매질층(미도시)을 더 포함하고, 해당 절연 매질층 내부에는 컨택홀(contact hole)이 설치되며, 컨택홀에는 금속층이 충진되어 옴 접촉을 형성한다. 이는 관련기술에서의 통상적인 구조이므로 본 실시예에서는 추가로 예시하거나 서술하지 않는다.
선택적으로, 본 실시예에서 스플릿 게이트(206)와 소스영역(208)은 금속층(즉 도전층)에 의해 연결된다.
본 실시예에서 제공하는 초접합 전력 트랜지스터는 이중 기판 에피택셜층 구조를 사용하고, 그중 제1기판 에피택셜층 내에는 주상 에피택셜 도핑영역을 형성하며, 제2기판 에피택셜층 내에는 주상 에피택셜 도핑영역보다 수량이 더 많은 복합 게이트 구조를 형성할 수 있어, 더욱 많은 전류 채널이 형성될 수 있으므로, 초접합 전력 트랜지스터의 온저항을 낮출 수 있고; 동시에 제2기판 에피택셜층의 농도를 제1기판 에피택셜층의 도핑농도보다 높게 설정함으로써, 초접합 전력 트랜지스터의 항복전압을 높일 수 있다. 이외, 제2기판 에피택셜층 내에 요홈 구조를 형성하고 셀프 얼라이닝(self-aligning) 방식으로 게이트와 스플릿 게이트를 형성함으로써, 게이트와 드레인 사이의 중첩면적을 감소하고, 게이트와 드레인 사이의 전기용량을 낮추며, 초접합 전력 트랜지스터의 스위칭 속도(switching speed)를 높일 수 있다.
본 실시예에서는 초접합 전력 트랜지스터의 제조방법을 더 제공한다. 도 2에서 나타낸 바와 같이, 상기 방법은 아래와 같은 단계를 포함한다.
단계 (10)에 있어서, 도 4에서 나타낸 바와 같이, 제1기판 에피택셜층 내의 상단부로부터 제1기판 에피택셜층(200)의 내부를 향해 복수 개의 주상 에피택셜 도핑영역(202)을 형성한다.
상기 공정단계는 아래와 같은 단계를 포함한다: 즉 제1기판 에피택셜층(200)의 표면에 하드 마스크층(hard mask layer)을 형성하되, 상기 하드 마스크층은 일반적으로 산화물-질화물-산화물(Oxide-Nitride-Oxide, ONO) 구조이며, 상기 ONO 구조는 순차적으로 제1기판 에피택셜층(200)의 표면에 적층된 제1산화층, 제2질화층 및 제3산화층을 포함하며; 다음 포토공정을 통해 주상 에피택셜 도핑역역(202)이 위치하는 요홈의 위치를 정하고, 요홈이 위치한 곳의 하드 마스크층을 제거하며, 식각 후 남은 하드 마스크층을 마스크로하여 제1기판 에피택셜층(200)에 대해 식각을 진행하여, 제1기판 에피택셜층(200) 내에 복수 개의 요홈을 형성하며; 마지막으로 요홈 내에서 기판 에피택셜층 재료의 성장을 진행하고, 평탄화처리를 진행하여 주상 에피택셜 도핑영역(202)을 형성한다.
본 실시예에 있어서, 제1기판 에피택셜층(200)의 도핑유형은 제1도핑유형이고, 주상 에피택셜 도핑영역(202)의 도핑유형은 제2도핑유형이다. 그중, 제1도핑유형과 제2도핑유형은 서로 반대되는 도핑유형이고, 선택적으로, 상기 제1도핑유형은 N형이고, 제2도핑유형은 P형이다.
단계 (20)에 있어서, 제1기판 에피택셜층(200)의 위쪽에 제2기판 에피택셜층(201)을 형성하고, 제2기판 에피택셜층(201)의 상단부로부터 제2기판 에피택셜층(201)의 내부를 향해 복수 개의 요홈을 형성하며, 상기 요홈에 복합 게이트 구조를 형성한다. 단계 (20)에 있어서, 도 3에서 나타낸 바와 같이 아래와 같은 단계를 포함할 수 있다.
단계 (2001)에 있어서, 도 5에서 나타낸 바와 같이, 제1기판 에피택셜층(200)의 위쪽에 제2기판 에피택셜층(201)을 형성하고, 제2기판 에피택셜층(201)의 상단부로부터 제2기판 에피택셜층(201)의 내부를 향해 식각을 진행하여 복수 개의 제1요홈을 형성한다.
그중, 제2기판 에피택셜층(201)의 도핑유형은 제1기판 에피택셜층(200)과 동일한 제1도핑유형이다. 선택적으로, 제2기판 에피택셜층(201)의 도핑농도는 제1기판 에피택셜층(200)의 도핑농도보다 높도록 하여 초접합 전력 트랜지스터의 항복전압(breakdown voltage)을 높인다.
제1실시예에 있어서, 상기 제1요홈을 형성하는 공정단계는 아래와 같은 단계를 포함한다: 제2기판 에피택셜층(201)의 위쪽에 하드 마스크층(300)을 형성한 후, 하드 마스크층(300)을 식각하여 하드 마스크층(300) 내에 하드 마스크층(300)의 개구를 형성하며, 마지막으로 하드 마스크층(300)을 마스크로하여 제2기판 에피택셜층(201)에 대하여 식각하여 복수 개의 제1요홈을 형성한다. 본 실시예에 있어서, 플라즈마(plasma) 식각 및 습식 식각을 서로 결합하는 방법 또는 수직되는 플라즈마 식각 및 경사되는 플라즈마 식각을 서로 결합하는 방법을 사용하여, 횡방향의 식각을 증가함으로써 상기 제1요홈의 너비가 하드 마스크층(300)의 개구의 너비보다 크도록 한다.
선택적으로, 포토 마스크에 대해 제어함으로써, 제2기판 에피택셜층(201) 내에 형성된 제1요홈의 수량을 제1기판 에피택셜층(200) 내에 형성된 주상 에피택셜 도핑영역(202)의 수량보다 많게 하여, 추후에 형성되는 복합 게이트 구조의 수량을 증가시키고, 소자의 전류 채널의 수량을 증가시키고, 소자의 온저항을 낮춘다.
단계 (2002)에 있어서, 도 6에서 나타낸 바와 같이, 산화공정을 진행하여, 제1요홈의 내면에 게이트 산화층(203)을 형성한 후 제1도전막을 침적(deposition)하고 에칭백 (etch back)하여, 제1요홈의 서로 대향되는 측벽에 게이트(204)를 형성한다.
단계 (2003)에 있어서, 도 7에서 나타낸 바와 같이, 하드 마스크층(300)을 마스크로 하여, 제1요홈 내의 양측 게이트(204) 사이에 노출된 게이트 산화층(203)을 식각하고, 동시에 하방의 제2기판 에피택셜층(201)에 대해 식각을 진행하여, 제1요홈의 아래쪽에 위치하는 제2요홈을 형성한다.
본 실시예에 있어서, 제1요홈(즉 상부 요홈)의 너비는 제2요홈(즉 하부 요홈)의 너비보다 크다.
단계 (2004)에 있어서, 도 8에서 나타낸 바와 같이, 한 층의 절연막을 침적하여 필드 산화층(205)을 형성함으로써, 제2요홈의 내면 및 게이트(204)의 대향되는 표면을 커버한 후, 제2도전막을 침적하고 에칭백하여, 필드 산화층(205)에 의해 둘러싸인 수용공간에 스플릿 게이트(206)를 형성한 후, 필드 산화층(205) 및 하드 마스크층(300)에 대하여 식각한다.
단계 (30)에 있어서, 도 9에서 나타낸 바와 같이, 제2기판 에피택셜층(201) 내에서 서로 인접하는 제1요홈 사이에 이온 주입을 진행하여 바디영역(207)을 형성하고, 포토공정을 통해 소스영역(208)의 위치를 정한 후, 상기 바디영역(207) 내에서 바디영역(207)과 서로 반대되는 도핑유형의 이온 주입을 진행하여 소스영역(208)을 형성한다.
본 실시예에 있어서, 상기 소스영역(208)의 도핑유형은 제1기판 에피택셜층(200) 및 제2기판 에피택셜층(201)과 동일한 제1도핑유형이고, 바디영역(207)의 도핑유형은 제2도핑유형이다. 선택적으로, 상기 바디영역(207)의 바닥부와 제1요홈의 바닥부는 동일한 수평면에 위치한다.
마지막으로, 형성된 구조를 커버하고, 절연 매질층을 침적하되, 상기 절연 매질층의 재질은 실리카글라스(silica glass), 보로포스포실리케이트 글라스(boron-phosphorosilicate glass) 또는 포스포실리케이트 글라스(phosphorosilicate glass)이고, 다음 포토공정을 통해 컨텍홀의 위치를 정한 후, 상기 절연 매질층을 식각하여 컨텍홀을 형성하며, 제2도핑유형인 이온 주입을 진행하고 금속층을 침적하여 옴 접촉을 형성한 후, 상기 금속층을 식각하여 소스전극 및 게이트전극을 형성하는 동시에, 스플릿 게이트(206)와 게이트 전극(204)이 금속층에 의해 연결되도록 하며; 다음 제1기판 에피택셜층(200) 내에서 제1도핑유형인 드레인 영역을 형성하고, 금속층을 침적하여 드레인 전극을 형성한다.
본 실시예에서 제공하는 초접합 전력 트랜지스터의 제조방법은, 이중 기판 에피택셜층 구조를 제조하였고, 제2기판 에피택셜층 내에 제1기판 에피택셜층 내에 주상 에피택셜 도핑영역보다 수량이 더 많은 복합 게이트 구조를 형성하여, 더욱 많은 전류 채널을 형성하고, 초접합 전력 트랜지스터의 온저항을 낮추며; 동시에 제2기판 에피택셜층의 도핑농도를 제1기판 에피택셜층의 도핑농도보다 높게 설정함으로써, 초접합 전력 트랜지스터의 항복전압을 높일 수 있다. 이외, 제2기판 에피택셜층 내에 요홈 구조를 형성하고 셀프 얼라이닝 방식으로 게이트와 스플릿 게이트를 형성함으로써, 게이트와 드레인 사이의 중첩면적을 감소하고, 게이트와 드레인 사이의 전기용량을 낮추며, 초접합 전력 트랜지스터의 스위칭 속도를 높일 수 있다.
본 출원에서 제공하는 초접합 전력 트랜지스터 및 그 제조방법은, 이중 기판 에피택셜층 구조를 사용하고, 그중 제1기판 에피택셜층 내에는 주상 에피택셜 도핑영역이 형성되며, 제2기판 에피택셜층 내에는 주상 에피택셜 도핑영역보다 수량이 더 많은 복합 게이트 구조가 형성될 수 있고, 더욱 많은 전류 채널이 형성될 수 있어, 초접합 전력 트랜지스터의 온저항을 낮출 수 있고; 동시에 제2기판 에피택셜층의 농도를 제1기판 에피택셜층의 도핑농도보다 높게 설정함으로써, 초접합 전력 트랜지스터의 항복전압을 높일 수 있다. 이외, 제2기판 에피택셜층 내에 요홈 구조를 형성하고 셀프 얼라이닝하도록 게이트와 스플릿 게이트를 형성함으로써, 게이트와 드레인 사이의 중첩면적을 감소하고, 게이트와 드레인 사이의 전기용량을 낮추며, 초접합 전력 트랜지스터의 스위칭 속도를 높일 수 있다.

Claims (13)

  1. 제1도핑유형인 제1기판 에피택셜층 및 상기 제1기판 에피택셜층의 위쪽에 설치된 제1도핑유형인 제2기판 에피택셜층을 포함하되, 상기 제1기판 에피택셜층 내에는 제1도핑유형인 드레인 영역 및 복수 개의 제2도핑유형인 주상 에피택셜 도핑영역이 형성되고, 상기 제2기판 에피택셜층 내에는 복수 개의 요홈이 설치되며, 상기 요홈에는 복합 게이트 구조가 형성되고, 서로 인접한 상기 요홈 사이의 제2기판 에피택셜층 내에는 제2도핑유형인 바디영역이 설치되고, 상기 바디영역 내에는 제1도핑유형인 소스영역이 설치되는 초접합 전력 트랜지스터.
  2. 제1항에 있어서,
    상기 제2기판 에피택셜층 내의 복합 게이트 구조의 수량은 상기 제1기판 에피택셜층 내의 주상 에피택셜 도핑영역의 수량보다 많은 초접합 전력 트랜지스터.
  3. 제2항에 있어서,
    상기 복합 게이트 구조는 순차적으로 상기 주상 에피택셜 도핑영역의 위쪽 및 서로 인접한 상기 주상 에피택셜 도핑영역 사이의 제1기판 에피택셜층의 위쪽에 설치되는 초접합 전력 트랜지스터.
  4. 제1항에 있어서,
    상기 제2기판 에피택셜층의 도핑농도는 상기 제1기판 에피택셜층의 도핑농도보다 높은 초접합 전력 트랜지스터.
  5. 제1항에 있어서,
    상기 요홈은 동일한 방향의 제1요홈 및 개구가 상기 제1요홈의 바닥부에 위치한 제2요홈을 포함하고, 상기 복합 게이트 구조는 게이트, 게이트 산화층, 스플릿 게이트 및 필드 산화층을 포함하되, 상기 게이트 산화층은 상기 제1요홈의 내면에 설치되고, 상기 게이트는 상기 제1요홈의 서로 대향하는 측벽에 설치되어 상기 게이트 산화층을 커버하며, 상기 필드 산화층은 상기 게이트의 서로 대향하는 표면 및 상기 제2요홈의 내면에 설치되고, 상기 스플릿 게이트는 상기 필드 산화층에 둘러싸인 수용공간에 설치되는 초접합 전력 트랜지스터.
  6. 제5항에 있어서,
    상기 제1요홈의 너비는 상기 제2요홈의 너비보다 큰 초접합 전력 트랜지스터.
  7. 제5항에 있어서,
    상기 스플릿 게이트는 도전층에 의해 상기 소스영역과 연결되는 초접합 전력 트랜지스터.
  8. 제1항에 있어서,
    상기 제1도핑유형은 P형도핑이고, 상기 제2도핑유형은 N형도핑인 초접합 전력 트랜지스터.
  9. 제1항에 있어서,
    상기 제1도핑유형은 N형도핑이고, 상기 제2도핑유형은 P형도핑인 초접합 전력 트랜지스터.
  10. 제1기판 에피택셜층 내에 복수 개의 주상 에피택셜 도핑영역을 형성하는 단계;
    상기 제1기판 에피택셜층의 위쪽에 제2기판 에피택셜층을 형성하는 단계;
    상기 제2기판 에피택셜층의 위쪽에 하드 마스크층을 형성하고, 상기 하드 마스크층에 대해 식각을 진행하여 하드 마스크층의 개구를 형성하는 단계;
    상기 제2기판 에피택셜층에 대해 식각하여, 상기 제2기판 에피택셜층 내에 복수 개의 제1요홈을 형성하는 단계;
    상기 제1요홈의 내면에 게이트 산화층을 형성하는 단계;
    상기 제1요홈의 서로 대향하는 측벽에 게이트를 형성하는 단계;
    노출된 게이트 산화층을 식각하고, 상기 제2기판 에피택셜층을 식각하여 제2요홈을 형성하는 단계;
    상기 제2요홈의 내면 및 상기 게이트의 서로 대향하는 표면을 커버하도록 필드 산화층을 형성하고, 상기 필드 산화층에 의해 둘러싸인 수용공간에 스플릿 게이트를 형성하는 단계;
    상기 제2기판 에피택셜층 내에 바디영역을 형성하고, 상기 바디영역 내에 소스영역을 형성하는 단계; 및
    상기 제1기판 에피택셜층의 바닥부에 드레인 영역을 형성하는 단계; 를 포함하는 초접합 전력 트랜지스터의 제조방법.
  11. 제10항에 있어서,
    상기 제1요홈을 형성할 때, 횡방향의 식각을 증가하여 형성된 제1요홈의 너비가 상기 하드 마스크층의 개구의 너비보다 크도록 하는 초접합 전력 트랜지스터의 제조방법.
  12. 제10항에 있어서,
    상기 제2기판 에피택셜층 내의 제1요홈의 수량은 상기 제1기판 에피택셜층 내의 주상 에피택셜 도핑영역의 수량보다 많은 초접합 전력 트랜지스터의 제조방법.
  13. 제10항에 있어서,
    상기 제2기판 에피택셜층의 도핑유형은 상기 제1기판 에피택셜층의 도핑유형과 동일하고, 상기 제2기판 에피택셜층의 도핑농도는 상기 제1기판 에피택셜층의 도핑농도보다 높은 초접합 전력 트랜지스터의 제조방법.
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