CN203659876U

CN203659876U - 超结器件和包括所述超结器件的半导体结构

Info

Publication number: CN203659876U
Application number: CN201320674963.0U
Authority: CN
Inventors: F.希尔勒; A.毛德
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2013-10-30
Filing date: 2013-10-30
Publication date: 2014-06-18
Anticipated expiration: 2023-10-30

Abstract

本实用新型涉及超结器件和包括所述超结器件的半导体结构。所述超结器件包括：第一导电类型的漏区；第一导电类型的源区；位于所述漏区和所述源区之间的漂移区，所述漂移区由第一导电类型的第一区和第二导电类型的第二区沿所述漂移区的宽度方向交替排列而构成；位于所述源区和所述漂移区之间的第二导电类型的体区；和从所述体区的一个表面延伸进入所述漂移区中的多个沟槽。在所述多个沟槽的至少两个沟槽中插入第一源电极和第一栅电极。通过实施根据本实用新型的超结器件，能够根据需求来调整超结器件的栅-漏电容C_GD或栅-源电容C_GS。

Description

超结器件和包括所述超结器件的半导体结构

技术领域

本实用新型涉及半导体器件领域，更具体地说，涉及具有优化的沟槽结构的超结器件和包括所述超结器件的半导体结构。

背景技术

近年来，超结器件被越来越广泛地应用。在常规的n沟道超结器件中，交替排列的p柱和n柱组合形成复合缓冲层，用来代替MOSFET器件中的n型外延层。复合缓冲层中的每个p柱被相邻的n柱包围，并且每个n柱被相邻的p柱包围。

以超结晶体管为例，在漏-源电压V_DS ≤ 50V时，由于n柱和p柱的快速耗尽，超结晶体管能够实现非常高的开关速度和非常低的开关损耗。然而这可能会导致振铃趋向变大，其甚至可能导致毁坏器件。因此，应当避免在高V_DS下的非常低的栅-漏电容C_GD。另外，栅-源电容C_GS的增大是比较理想的，因为它能够降低栅极电压V_GS的幅度，该栅极电压V_GS的幅度是例如由通过源极连接线路中的寄生电感或漏极电压V_DS的升高引起的反馈产生的。这能够有助于例如避免在正常应用条件下由dV_DS/dt而感应出的启动。另一方面，在极端dV/dt和dI/dt条件下，例如在换向条件下，由dV_DS/dt而感应出的启动可能是所需要的。

为了针对部分需求、尤其是针对易于具有较高跨导的沟槽单元来优化器件，重要的是选择已优化的C_GD/C_GS比率以及已优化的绝对C_GD和C_DS值。因此，需要对晶体管单元结构进行修改以使器件电容适应取决于V_DS的不同的应用要求。

对于功率晶体管，尤其是超结晶体管，栅极焊盘一般被布置在厚氧化物（场氧）上，该厚氧化物的典型厚度为≥ 1μm，或者至少≥ 500nm。这具有的优点是在封装时利用线结合将栅极焊盘连接到栅极连接线路的结合强度较高。上述电容依赖于栅极焊盘的尺寸、将栅极电势分布在芯片上的诸如栅极滑道或栅极指状物的额外金属线的区域、在栅极焊盘下面的氧化层厚度和掺杂水平。栅极焊盘的电容还可以有助于针对优化开关特性的电容要求来优化所述器件。

实用新型内容

本实用新型的一些实施例是提供一种具有优化的沟槽结构的超结器件和包括所述超结器件的半导体结构。

根据本实用新型的一些实施例，提供一种超结器件，所述超结器件包括：

第一导电类型的漏区；

第一导电类型的源区；

位于所述漏区和所述源区之间的漂移区，所述漂移区由第一导电类型的第一区和第二导电类型的第二区沿所述漂移区的宽度方向交替排列而构成；

位于所述源区和所述漂移区之间的第二导电类型的体区；和

从所述体区的一个表面延伸进入所述漂移区中的多个沟槽；

其特征在于，在所述多个沟槽的至少两个沟槽中插入第一源电极和第一栅电极。

在一些实施例中，所述第一源电极和所述第一栅电极被插入所述多个沟槽的同一个沟槽中。

在一些实施例中，所述第一源电极位于所述第一栅电极下面。

在一些实施例中，所述第一源电极和所述第一栅电极被并排地插入所述多个沟槽的同一个沟槽中。

在一些实施例中，第二栅电极被置于所述同一个沟槽中，两个所述栅电极和第一源电极被布置成夹层形式。在另外的实施例中，所述源电极的长度比两个所述栅电极的长度长。

在一些实施例中，所述第一源电极被插入所述两个沟槽中的第一个中，同时所述第一栅电极被插入所述两个沟槽的第二个中。

在一些实施例中，所述第一源电极电连接到所述源区。在另外的实施例中，在具有所述源电极的沟槽的一侧或两侧可以省略源电极。

在一些实施例中，所述第一源电极通过覆盖所述第一源电极的顶面上的多晶硅而与所述源区电绝缘。在另外的实施例中，在具有所述源电极的沟槽的一侧或两侧可以省略源电极。

在一些实施例中，在第一沟槽的任一侧均没有源区。

在一些实施例中，包括所述至少一个源电极的第一沟槽不与包括所述至少一个栅电极的第二沟槽平行。

在一些实施例中，所述第一沟槽具有与所述第二沟槽不同的长度。

在一些实施例中，所述第一沟槽位于所述第一导电类型的第一区中，而所述第二沟槽位于所述第二导电类型的第二区中。

在一些实施例中，所述两个沟槽都位于第二导电类型的第二区中。

在一些实施例中，包括所述栅电极和/或源电极的沟槽被布置成与所述漂移区的第一区和第二区垂直。

根据本实用新型的一些实施例，提供一种半导体结构，所述半导体结构包括：

根据前面所述的超结器件；

包围所述超结器件的半导体区和形成在所述半导体区上的第二栅极氧化层；

嵌入所述第二栅极氧化层中的栅极滑道；和

嵌入所述第二栅极氧化层中的场板，

其特征在于，

在所述场板下面的第二栅极氧化层的厚度大于在所述栅极滑道的至少一部分下面的第二栅极氧化层的厚度。

在一些实施例中，在所述栅极滑道的一个末端处，所述栅极滑道的至少一部分位于所述半导体区中的沟槽内，并且在所述沟槽内被所述第二栅极氧化层包围。

在一些实施例中，所述半导体结构还包括位于所述第二栅极氧化层上的栅极焊盘，所述栅极焊盘通过至少一个通孔与所述栅极滑道电连通。

在一些实施例中，所述场板与所述超结器件的漏极短接以形成所述半导体结构的终止机构。

在一些实施例中，所述半导体区由第一导电类型的第一区和第二导电类型的第二区沿所述半导体区的宽度方向交替排列而构成。

在一些实施例中，在所述栅极滑道的另一个末端下面的第二栅极氧化层的厚度与在所述场板下面的第二栅极氧化层的厚度相同。

在一些实施例中，位于所述半导体区中且在所述栅极滑道下面的所述第二区通过接触连接到所述超结器件的源电极。

在一些实施例中，在所述栅极滑道的所述至少一部分下面的第二栅极氧化层的厚度小于150 nm。

通过实施根据本实用新型的实施例的超结器件，能够根据需求来调整（例如增大或减小）超结器件的栅-漏电容C_GD以及栅-源电容C_GS。例如，当超结晶体管的沟槽不仅包含栅电极还包含源电极时，相比于所述沟槽仅包含栅电极的情况，栅-漏电容C_GD能够被减小，从而能够实现更快的开关特性。

根据本实用新型的实施例，如上所述，包含所述栅电极和/或源电极的所述沟槽被布置成与所述漂移区的第一区和第二区正交，这有助于降低沟槽以及第一区和/或第二区之间的重叠要求，并且有助于避免第一区导电连接到源电极。

根据本实用新型的实施例，如上所述，当源电极和栅电极处于不同的沟槽中时，在器件的整个宽度上，源电极所在的沟槽可以不平行于栅电极所在的沟槽，而是比栅电极所在的沟槽更长或者更短，从而能够增大调整电容比的自由度。

此外，通过实施根据本实用新型的半导体结构，在该半导体结构的栅极焊盘和/或栅极滑道和/或栅极指状物下面采用较薄的栅极氧化层（例如厚度为150 nm）并且在处于栅极电势的场板下面采用厚的栅极氧化层，栅-漏电容C_GD也可以被增大，从而能够降低栅极电压V_GS的幅度。

特别地，对于大部分栅极焊盘区域来说，栅极氧化层一般比150 nm更薄，例如由多晶硅制成的栅电极被沉积在沟槽中的栅极氧化层上（在接近栅极焊盘的末端的地方可能存在氧化层台阶或氧化层斜坡，即氧化层的厚度从栅极氧化层水平增加到场氧水平）。在栅电极上面的焊盘金属化通过至少一个接触孔连接到栅电极。如果存在连接到栅极焊盘/滑道下面的源极电势的p区，则至少在低V_DS下（取决于p掺杂浓度），漏-源电容C_DS增大。

由各不同部分可能产生的一个问题是栅极焊盘可能在超结晶体管上具有不同的通态电阻R_DS,on。由于栅极焊盘面积将通常被设置为超结晶体管的组装所需的最小尺寸以最小化芯片面积和成本，因此栅极焊盘面积与总的芯片面积之比对于较小的晶体管尺寸来说是最大的，即高R_DS,on。对于一组R_DS,on-针对相同基本工艺的超结晶体管的范围，可能期望最小的晶体管芯片具有与最大的晶体管相同的开关特性以使得用户更容易地交换超结晶体管来满足不同的额定电流或功率。由此，有利的是设置栅电极的面积和沟槽深度来调整一行中的最大的超结晶体管芯片（即具有最低R_DS,on的晶体管）的开关特性，并且随着超级晶体管芯片变得越来越小（即具有较高的R_DS,on值），逐渐降低栅电极下面的薄氧化区域和/或增加沟槽底部的氧化层厚度。

附图说明

本实用新型的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中：

图1-3示意性地示出了根据本实用新型的实施例的栅电极和源电极位于同一沟槽中的多种不同布局的截面图。

图4-6示意性地示出了根据本实用新型的实施例的栅电极和源电极位于不同沟槽中的多种不同布局的截面图。

图7示意性地示出了根据本实用新型的实施例的包括超结器件的半导体结构的截面图。

具体实施方式

现在将参考示出本实用新型的实施例的附图在下文中更详细地描述本实用新型的实施例。然而，本实用新型可以以许多不同的形式来具体实施并且不应该被解释为受限于本文所阐述的实施例。更确切地说，提供这些实施例是为了使该公开内容更彻底和完整，并且将向本领域技术人员全面地传达本实用新型的范围。遍及全文，相似的数字指代相似的元件。此外，附图中示出的各个层和区只是示意性的并且没有必要按比例绘制。因此本实用新型不限于附图中示出的相对大小、间距和对准。另外，正如本领域技术人员所认识的，本文提到的形成于衬底或其它层上的层可以指直接形成在衬底或其它层上的层，也可以指在衬底或其它层上形成的一个或多个居间层上的层。而且，术语“第一导电类型”和“第二导电类型”指的是相反的导电类型，例如N或P型，然而，这里所描述和示出的每个实施例也包括其互补实施例。

在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意图限制本实用新型。如本文所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其它方式明确指示。还将理解，当在本文使用术语“包括”和/或“包含”时，其指定所叙述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组群的存在或添加。

除非以其它方式限定，本文所使用的所有术语（包括技术和科学术语）具有与如本实用新型所属领域的技术人员通常理解的含义相同的含义。还将理解本文所使用的术语应该被解释为具有与它们在该说明书的背景以及相关领域中的含义一致的含义，并且将不会以理想化或过分形式的方式解释，除非在本文中明确如此限定。

附图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来说明相对掺杂浓度。例如，“n-”表示低于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n“掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域没有必要具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。

参考图1，图1示意性地示出了根据本实用新型的栅电极和源电极位于同一沟槽中的一种布局的截面图。

为了方便起见，以n型器件为例来描述图1中所示的超结器件100。然而，超结器件100也可以是p型器件。此外，在一些实施例中，超结器件100可以是超结MOSFET。

超结器件100包括n型漂移区130。n+掺杂的漏区120通过例如外延生长形成在n型漂移区130下面。p+体区150和n+掺杂的源区160依次形成在n型漂移区130之上。另外，超结器件100还包括多个沟槽，其中每个沟槽被设置成从体区150的表面延伸进入漂移区130中，并且该沟槽的底表面位于漂移区130中。栅电极170和源电极174被形成在每个沟槽中，源电极174位于栅电极170和沟槽底部之间，并且在栅电极170、源电极174和该沟槽之间的空间中充满了氧化层180。换句话说，氧化层180包围栅电极170和源电极174，从而能够将栅电极170、源电极174与沟槽壁（walls of the trench）隔离，同时也将栅电极170和源电极174隔离。在一个实施例中，该超结器件100还包括形成在源区160上以便与其形成欧姆接触的源极金属化层184和形成在漏区120下面以便与其形成欧姆接触的漏电极110。在这种情况下，氧化层190形成在栅电极170的顶部上，以便将源极金属化层184与栅电极170绝缘，如图1所示。在一个实施例中，栅电极170和源电极174均可以由多晶硅或金属制成。

在该实施例中，漂移区130包括多个沿着漂移区的宽度方向交替排列的n区和p区，其中至少p区接触p+体区150，这些n区和p区用作电荷补偿区。在这种情况下，p+体区150位于源区160和漂移区130中的n区之间。优选地，这些n区和p区中的每一个均为柱形，如图1所示。

上述结构的形成可以利用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。

在如图1所示的实施例中，所述多个沟槽均位于漂移区130的n区中。由于在每个沟槽中除了包含栅电极之外还另外添加了源电极，因此与仅包含栅电极的情况下相比，栅-漏电容C_GD能够被减小，从而能够实现更快的开关特性。

图2示意性地示出了根据本实用新型的栅电极和源电极位于同一沟槽中的另一种布局的截面图。图2中的超结器件200的大部分构造类似于图1的超结器件100，因此在下面省略了对图2和图1的相同部分的描述，但是为了便于本领域技术人员阅读，在图2中，与图1类似或相同的部分仍然用类似的附图标记进行了标注。

在图2中，源电极274并不是位于栅电极270和沟槽底部之间，而是与栅电极270并排地位于沟槽中，在栅电极270、源电极274和沟槽之间的空间中充满了氧化层280，从而能够将栅电极270、源电极274与沟槽壁（walls of the trench）隔离，同时也将栅电极270和源电极274隔离。图2示例性地示出了两个晶体管单元，在其中一个晶体管单元的沟槽的一侧不存在源区，同时在另一个晶体管单元的沟槽的两侧都存在源区。

图3示意性地示出了根据本实用新型的栅电极和源电极位于同一沟槽中的又一种布局的截面图。图3中的超结器件300的大部分构造也类似于图1的超结器件100，因此在下面省略了对图3和图1的相同部分的描述，但是为了便于本领域技术人员阅读，在图3中，与图1类似或相同的部分仍然用类似的附图标记进行了标注。

在图3中，在每个沟槽中包含并排布置的两个栅电极370和一个源电极374，源电极374位于两个栅电极370之间。在栅电极370、源电极374和沟槽之间的空间中充满了氧化层380，从而能够将栅电极370、源电极374与沟槽壁隔离，同时也将栅电极370和源电极374隔离。优选地，源电极374在沟槽深度方向上的长度大于栅电极370的长度。图3示例性地示出了两个晶体管单元，在其中一个晶体管单元的沟槽的一侧不存在源区，同时在另一个晶体管单元的沟槽的两侧都存在源区。

图1-3示出了栅电极和源电极处于相同沟槽中时的不同布局的三个实施例。由于栅电极和源电极的不同布局，在三种实施例中所引起的栅-漏电容C_GD、栅-源电容C_GS和漏-源电容C_DS的值也不相同。表1示出了图1-3所示的三个实施例中栅-漏电容C_GD、栅-源电容C_GS和漏-源电容C_DS的值的相对高低的比较。

	栅-漏电容C_GD	栅-源电容C_GS	漏-源电容C_DS
				图1实施例	低	中间值	高
图2实施例	中间值	高	高
				图3实施例	低	非常高	高

图4示意性地示出了根据本实用新型的栅电极和源电极位于不同沟槽中的一种布局的截面图。图4中的超结器件400的大部分构造也类似于图1的超结器件100，因此在下面省略了对图4和图1的相同部分的描述，但是为了便于本领域技术人员阅读，在图4中，与图1类似或相同的部分仍然用类似的附图标记进行了标注。

如图4所示，栅电极470和源电极474交替地位于相邻的沟槽中，即栅电极470和源电极474的数目之比为1：1；然而，本实用新型不限于此，在栅电极470和源电极474位于不同的沟槽中时它们的数目之比可以不同于1：1。

在图4所示的实施例中，源电极474可以与源极金属化层484直接电连接，以使得源电极474处于源极电势。在图4所示的沟槽以及n区和p区均为条形布局的情况下，相应的n区对于导通电阻并没有贡献。因此，在这种情况下对于p区的单元布局是更好的，即，p区具有例如圆形或六边形布局。

如图4所示，栅电极470和源电极474所在的沟槽均位于漂移区430的n区中，并且在每个沟槽的两侧均存在源区；然而，本实用新型不限于此，在源电极474所在的沟槽的一侧或两侧可以不存在源区。

图5示意性地示出了根据本实用新型的栅电极和源电极位于不同沟槽中的一种布局的截面图。图5中的超结器件500的大部分构造也类似于图1的超结器件100，因此在下面省略了对图5和图1的相同部分的描述，但是为了便于本领域技术人员阅读，在图5中，与图1类似或相同的部分仍然用类似的附图标记进行了标注。

如图5所示，栅电极570和源电极574位于不同的沟槽中，并且栅电极570所在的沟槽位于漂移区530的n区中，而源电极574所在的沟槽位于漂移区530的p区中。与图4不同的是，源电极574并没有与源极金属化层584直接电连接，而是借助另外的电接触（图中未示出）连接到源极电势。

图5示出了在源电极574所在的沟槽的两侧不存在源区；然而，本实用新型不限于此，可以仅在源电极574所在的沟槽的一侧不存在源区，并且可以在一个或多个栅电极570所在的沟槽的一侧或两侧不存在源区，只是需要保证在至少一个包含栅电极570的沟槽的两侧均存在源区。

图6与图5基本上类似，不同之处在于源电极674所在的沟槽也处于漂移区630的n区中，而不是处于漂移区630的p区中。类似地，图6示出了在源电极674所在的沟槽的两侧不存在源区，同时在栅电极670所在的沟槽之一的一侧不存在源区；然而，本实用新型不限于此，可以仅在源电极674所在的沟槽的一侧不存在源区，并且可以在一个或多个栅电极670所在的沟槽的一侧或两侧不存在源区，只是需要保证在至少一个包含栅电极670的沟槽的两侧均存在源区。

根据图5和6所示的实施例，栅-漏电容C_GD能够被减小，同时漏-源电容C_DS能够被增大，尤其是在高V_DS下，能够将C_GD偏移到C_DS。根据图5和6的不同实施例，在不明显牺牲器件的导通电阻的情况下能够得到不同的C_GD/ C_DS偏移比。

当源电极和栅电极处于不同的沟槽中时，如图4、5和6所示，在器件的整个宽度上，源电极所在的沟槽可以平行于栅电极所在的沟槽；然而，本实用新型不限于此，在器件的整个宽度上，源电极所在的沟槽可以不平行于栅电极所在的沟槽，而是比栅电极所在的沟槽更长或者更短，以便于增加调整电容比的自由度。

作为图1-6所示实施例的替换，栅电极和/或源电极所在的沟槽可以被设置成与器件的漂移区中的p区和n区正交。这有助于降低沟槽以及第一区和/或第二区之间的重叠要求，并且有助于避免第一区导电连接到源电极。

图7示意性地示出了根据本实用新型的一个实施例的包括超结器件的半导体结构7000的截面图。

注意，图7中的超结器件700采用与图1-6中的一个所示的超结器件相同的结构，因此，为了更好地突出本实用新型的关键之处，关于超结器件700的描述将被省略。然而，为了便于本领域技术人员阅读，与图1-6中对应的元件仍然用类似的附图标记进行了标注。

在图7中，仅示出了一个超结器件700作为例子；实际上，半导体结构7000可以包括多个超结器件700，该多个超结器件构成半导体结构7000的有源元胞区。

如图7所示，半导体结构7000还包括围绕多个超结器件的半导体区，在该半导体区上形成有氧化层780。栅极滑道770嵌入在氧化层780中，其中在栅极滑道770的一个末端处，栅极滑道770的至少一部分位于形成在所述半导体区中的沟槽内，并且栅极滑道770的该至少一部分在该沟槽内被氧化层包围，从而将栅极滑道770的该至少一部分与沟槽壁绝缘。

在一个实施例中，半导体结构7000还包括形成在氧化层780上面的栅极焊盘786，所述栅极焊盘786通过至少一个通孔与所述栅极滑道770电连通。

进一步地，半导体结构7000还包括嵌入在氧化层780中的场板774。在一个实施例中，所述场板774与超结器件700（或半导体结构7000）的漏电极788短接以形成半导体结构7000的终止机构。

在一个实施例中，类似于漂移区中那样，半导体区也包括多个沿着半导体区的宽度方向交替排列的n区和p区。优选地，这些n区和p区中的每一个均为柱形，如图7所示。在一个实施例中，位于半导体区中且在栅极滑道770下面的p区可以在其顶部连接到超结器件700的源极电势。

在图7所示的一个实施例中，在场板774下面的氧化层780的厚度大于在栅极滑道770的至少一部分下面的氧化层780的厚度。优选在一些实施例中，在栅极滑道770的另一个末端下面的氧化层780的厚度与在场板774下面的氧化层的厚度相同，使得在栅极滑道770的另一个末端处存在氧化层台阶或氧化层斜坡。优选在一些实施例中，在栅极滑道770的所述至少一部分下面的氧化层的厚度小于150 nm。

在本实用新型的一些实施例中，通过实施根据图7所示的（多个）半导体结构，在该半导体结构的栅极滑道下面采用较薄的氧化层（例如厚度为150 nm）并且在处于栅极电势的场板下面采用厚的氧化层，能够增大栅-漏电容C_GD，从而能够降低栅极电压V_GS的幅度。

在上面关于图1-7进行的描述中，为了更好地突出本实用新型，因此对本实用新型的改进构造进行了详细描述，而仅仅概述或甚至省略了本领域技术人员公知的一些半导体器件结构。此外，本实用新型中的半导体器件结构的形成均可以采用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。

尽管上文已经通过示例性实施例详细描述了本实用新型及其优点，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本实用新型的精神和范围的情况下，可以对本实用新型进行多种替换和变型。

Claims

1.一种超结器件，包括：

第一导电类型的漏区；

第一导电类型的源区；

位于所述源区和所述漂移区之间的第二导电类型的体区；和

从所述体区的一个表面延伸进入所述漂移区中的多个沟槽；

2.根据权利要求1所述的超结器件，其特征在于，所述第一源电极和所述第一栅电极被插入所述多个沟槽的同一个沟槽中。

3.根据权利要求2所述的超结器件，其特征在于，所述第一源电极位于所述第一栅电极下面。

4.根据权利要求2所述的超结器件，其特征在于，所述第一源电极和所述第一栅电极被并排地插入所述多个沟槽的同一个沟槽中。

5.根据权利要求4所述的超结器件，其特征在于，第二栅电极被置于所述同一个沟槽中，两个所述栅电极和第一源电极被布置成夹层形式，并且所述源电极的长度比两个所述栅电极的长度长。

6.根据权利要求1所述的超结器件，其特征在于，所述第一源电极被插入所述两个沟槽中的第一个中，同时所述第一栅电极被插入所述两个沟槽的第二个中。

7.根据权利要求1所述的超结器件，其特征在于，所述第一源电极电连接到所述源区。

8.根据权利要求6所述的超结器件，其特征在于，所述第一源电极通过覆盖所述第一源电极的顶面上的多晶硅而与所述源区电绝缘。

9.根据权利要求7和8中的任一项所述的超结器件，其特征在于，在第一沟槽的任一侧均没有源区。

10.根据权利要求6所述的超结器件，其特征在于，包括所述至少一个源电极的第一沟槽不与包括所述至少一个栅电极的第二沟槽平行。

11.根据权利要求6所述的超结器件，其特征在于，所述第一沟槽具有与所述第二沟槽不同的长度。

12.根据权利要求6所述的超结器件，其特征在于，所述第一沟槽位于所述第一导电类型的第一区中，而所述第二沟槽位于所述第二导电类型的第二区中。

13.根据权利要求6所述的超结器件，其特征在于，所述两个沟槽都位于第二导电类型的第二区中。

14.根据权利要求1所述的超结器件，其特征在于，包括所述栅电极和/或源电极的沟槽被布置成与所述漂移区的第一区和第二区垂直。

15.一种半导体结构，包括：

根据权利要求1-8和权利要求10-14中的任一项所述的超结器件；

嵌入所述第二栅极氧化层中的栅极滑道；和

嵌入所述第二栅极氧化层中的场板，

其特征在于，

16.根据权利要求15所述的半导体结构，其特征在于，在所述栅极滑道的一个末端处，所述栅极滑道的至少一部分位于所述半导体区中的沟槽内，并且在所述沟槽内被所述第二栅极氧化层包围。

17.根据权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括位于所述第二栅极氧化层上的栅极焊盘，所述栅极焊盘通过至少一个通孔与所述栅极滑道电连通。

18.根据权利要求17所述的半导体结构，其特征在于，所述场板与所述超结器件的漏极短接以形成所述半导体结构的终止机构。

19.根据权利要求18所述的半导体结构，其特征在于，所述半导体区由第一导电类型的第一区和第二导电类型的第二区沿所述半导体区的宽度方向交替排列而构成。

20.根据权利要求16所述的半导体结构，其特征在于，在所述栅极滑道的另一个末端下面的第二栅极氧化层的厚度与在所述场板下面的第二栅极氧化层的厚度相同。

21.根据权利要求19所述的半导体结构，其特征在于，位于所述半导体区中且在所述栅极滑道下面的所述第二区通过接触连接到所述超结器件的源电极。

22.根据权利要求15所述的半导体结构，其特征在于，在所述栅极滑道的所述至少一部分下面的第二栅极氧化层的厚度小于150 nm。