CN203242628U - 半导体部件、垂直mosfet、igbt结构和集成半导体器件 - Google Patents

Abstract

本实用新型涉及半导体部件、垂直MOSFET、IGBT结构和集成半导体器件。一种半导体部件，包括：半导体衬底；位于所述半导体衬底中的沟槽，所述沟槽由上沟槽部分和下沟槽部分构成，其中上沟槽部分比下沟槽部分窄；位于所述沟槽中的栅电极。所述半导体部件还包括位于所述沟槽中并在所述栅电极和所述沟槽的底部之间延伸的源电极。所述栅电极的上表面的平面度小于或等于50nm。在这种情况下，栅电极的截面积与现有技术相比被增大，从而降低了栅极电阻并由此降低了半导体部件的总导通电阻，改善了半导体部件的性能。

Description

半导体部件、垂直MOSFET、IGBT结构和集成半导体器件

技术领域

本实用新型涉及半导体器件领域，具体地说，涉及具有瓶颈形沟槽和平面栅电极表面的半导体器件。

背景技术

随着超大规模集成电路（VLSIC）的尺寸不断减小以及集成度越来越高，所需要的供电电源的电压也随之越来越低，而电流却不断增大。在功率半导体器件中，MOSFET（金属氧化物半导体场效应晶体管）因其具有优良的开关特性而广泛应用于电源、消费类电子产品、通信装置、汽车电子及工业控制等领域。随着半导体制造工艺的不断发展，低电压功率MOSFET的导通电阻已经可以达到足够低的水平。然而，对于高电压功率MOSFET，由于在额定结温下的导通电阻产生的导通压降居高不下，因此导通电阻已经成为限制高电压功率MOSFET性能的一个关键参数。

为了降低功率MOSFET的导通电阻，已经提出了很多种结构，例如横向双扩散MOSFET（Lateral Double-Diffused MOSFET）、沟槽MOSFET、垂直双扩散MOSFET（Vertical Double-diffused MOSFET）等。与常规的功率MOSFET相比，沟槽MOSFET有助于大大降低导通电阻值。通常，沟槽MOSFET的导通电阻由接触电极电阻、沟道电阻、台面电阻、台面下面的外延层的电阻、衬底电阻、金属层电阻以及封装电阻等构成。为了尽可能地降低导通电阻，最好是将沟槽之间的台面区域尽可能地最小化以允许台面区域的较高掺杂并提高沟道密度。然而，由于必须要形成到源区和体区的接触并且该接触需要最小的空间等等因素，使得所述台面区域不能按照所希望的那样被缩小。

因此，为了满足对更大电流的需求同时获得更好的开关特性，仍需要开发出具有降低的总导通电阻的改进的功率MOSFET。

实用新型内容

本实用新型的目的在于提供至少一种方案来解决上述问题。

根据本实用新型的一个方面，提供一种半导体部件，该半导体部件包括：

半导体衬底；

位于所述半导体衬底中的沟槽，所述沟槽由上沟槽部分和下沟槽部分构成，其中上沟槽部分比下沟槽部分窄；

位于所述沟槽中的栅电极，

其特征在于，所述栅电极的上表面的平面度小于或等于50nm。

优选地，所述栅电极的上表面的平面度小于或等于30nm。

进一步地，所述半导体部件还包括位于所述沟槽中并在所述栅电极和所述沟槽的底部之间延伸的源电极。

进一步地，所述半导体衬底可以包括第一导电类型的漂移区和在所述漂移区之上的第二导电类型的体区。

进一步地，所述沟槽的上沟槽部分与下沟槽部分之间的过渡区可以在所述漂移区与所述体区之间的界面下方。

根据本实用新型的另一个方面，提供一种垂直MOSFET，所述垂直MOSFET包括：

第一导电类型的漏区；

位于所述漏区之上的第一导电类型的漂移区；

位于所述漂移区之上的第二导电类型的体区；

位于所述体区之上的第一导电类型的源区；

从所述源区的上表面嵌入在所述源区、所述体区、所述漂移区中的沟槽，所述沟槽的底表面位于所述漂移区中，所述沟槽由上沟槽部分和下沟槽部分构成，其中上沟槽部分比下沟槽部分窄；

位于所述沟槽中的栅电极，

其特征在于，所述栅电极的上表面的平面度小于或等于50nm。

优选地，所述栅电极的上表面的平面度小于或等于30nm。

优选地，所述沟槽的上沟槽部分与下沟槽部分之间的过渡区可以在所述漂移区与所述体区之间的界面下方。

进一步地，所述垂直MOSFET还包括位于所述沟槽中并在所述栅电极和所述沟槽的底部之间延伸的源电极。

进一步地，所述垂直MOSFET还包括位于所述源区之上的源电极和位于所述漏区下面的漏电极，其中位于所述沟槽中的源电极被电连接到位于所述源区之上的源电极。

根据本实用新型的再一个方面，提供一种IGBT（绝缘栅双极晶体管）结构，该IGBT结构包括：

第一导电类型的集电极区；

位于所述发射极区之上的第二导电类型的缓冲区；

位于所述缓冲区之上的第二导电类型的漂移区；

位于所述漂移区之上的第一导电类型的基极区；

位于所述基极区之上的第二导电类型的发射极区；

从所述发射极区的上表面嵌入在所述发射极区、所述基极区、所述漂移区中的沟槽，所述沟槽的底表面位于所述漂移区中，所述沟槽由上沟槽部分和下沟槽部分构成，其中上沟槽部分比下沟槽部分窄；

位于所述沟槽中的栅电极，

其特征在于，所述栅电极的上表面的平面度小于或等于50nm。

优选地，所述栅电极的上表面的平面度小于或等于30nm。

优选地，所述沟槽的上沟槽部分与下沟槽部分之间的过渡区可以在所述漂移区与所述基极区之间的界面下方。

进一步地，所述IGBT结构还包括位于所述沟槽中并在所述栅电极和所述沟槽的底部之间延伸的源电极。

进一步地，所述IGBT结构还包括位于所述发射极区之上的发射极电极和位于所述集电极区下面的集电极电极，其中位于所述沟槽中的源电极被电连接到位于所述发射极区之上的发射极电极。

根据本实用新型的又一个方面，提供一种集成半导体器件，所述集成半导体器件包括多个半导体部件单元，每个半导体部件单元包括：

半导体衬底；

位于所述半导体衬底中的沟槽，所述沟槽由上沟槽部分和下沟槽部分构成，其中上沟槽部分比下沟槽部分窄；

位于所述沟槽中的栅电极，

其特征在于，所述栅电极的上表面的平面度小于或等于50nm。

优选地，所述栅电极的上表面的平面度小于或等于30nm。

进一步地，每个半导体部件单元还包括位于所述沟槽中并在所述栅电极和所述沟槽的底部之间延伸的源电极。

进一步地，每个半导体部件单元中的半导体衬底还可以包括第一导电类型的漂移区和在所述漂移区之上的第二导电类型的体区，其中所述沟槽的上沟槽部分与下沟槽部分之间的过渡区可以在所述漂移区与所述体区之间的界面下方。

在功率半导体器件中，通常要求沟槽两侧的半导体台面的顶部是宽的，以有利于接触孔对准以及避免体接触向外扩散到沟道区中。在不需要考虑接触孔对准和接触注入的横向外扩散的地方，半导体台面可以较窄。根据本实用新型，由于位于半导体衬底中的沟槽的上部比下部窄，导致较宽的半导体台面，使得从截面图来看沟槽呈瓶颈形状。在这种情况下，沟槽两侧的半导体台面的底部相对于顶部被减薄，由此通过增加单位面积的沟道数目而能够降低总沟道电阻，进而能够降低功率半导体器件的总导通电阻，改善器件的性能，尤其是开关特性。

另外，当沟槽的较窄的上部与较宽的下部之间的过渡区在略低于相反掺杂的漂移区与体区之间的界面的位置处时，能够获得最佳的器件性能。这是因为这种结构减小了晶体管单元的间距（pitch）并将每单位面积的沟道数量增加了“pitch_old/pitch_new”，从而整个沟道电阻被降低并且由此总的导通电阻也被降低。在有源区和所有其它几何形状保持不变的情况下，这种降低可以用公式“R_channel_old*(1 - pitch_new/pitch_old)”来计算。

为了获得更好的开关特性，还需要较低的栅极电阻以使得晶体管能够迅速地进行开关。当位于半导体衬底中的沟槽的上部比下部窄时，会导致位于沟槽中的栅电极的横向缩小，从而使得栅电极的截面积减小，进而增大了栅极电阻。为了补偿该效应的至少一部分，根据本实用新型，发明人提出生成一种水平的栅电极（尤其是多晶硅栅电极）表面。通常，由于半导体制造工艺水平的限制，栅电极的表面存在表面形貌，即是不平整的。由于半导体工艺的原因，栅电极高度的最高点一般位于栅电极的顶部拐角处（从截面图来看）。如果当到达沟槽的中部时栅电极的高度不减小，那么栅电极的截面积增加而几乎不会对寄生电阻和阈值电压产生不利影响。在这种情况下，只有栅电极和源电极之间的非常小的电容可能稍微增大。而且，阈值电压由于受到了较小的变化影响而甚至可能变得更稳定。为此，考虑到半导体工艺的制造公差，根据本实用新型，位于所述沟槽中的所述栅电极的上表面的平面度小于或等于50nm，优选地小于或等于30nm。在这种情况下，栅电极的截面积与现有技术相比被增大，由此降低了栅极电阻并降低了半导体部件的总导通电阻，从而改善了器件的性能。

附图说明

本实用新型的这些和其它特征和优点将通过以下参考附图的详细描述而变得明显，在附图中：

图1示意性地示出了根据本实用新型的一个实施例的半导体部件的截面图。

图2示意性地示出了根据本实用新型的一个实施例的垂直MOSFET的截面图。

图3示意性地示出了根据本实用新型的一个实施例的IGBT（绝缘栅双极晶体管）结构的截面图。图4示意性地示出了根据本实用新型的一个实施例的集成半导体器件的截面图。

图5示意性地示出了现有技术的功率MOSFET的截面图。

具体实施方式

现在将参考示出本实用新型的实施例的附图在下文中更全面地描述本实用新型的实施例。然而，本实用新型可以以许多不同的形式来具体实施并且不应该被解释为受限于本文所阐述的实施例。更确切地说，提供这些实施例是为了使该公开内容更彻底和完整，并且将向本领域技术人员全面地传达本实用新型的范围。遍及全文，相似的数字指代相似的元件。此外，附图中示出的各个层和区只是示意性的并且没有必要按比例绘制。因此本实用新型不限于附图中示出的相对大小、间距和对准。另外，正如本领域技术人员所认识的，本文提到的形成于衬底或其它层上的层可以指直接形成在衬底或其它层上的层，也可以指在衬底或其它层上形成的一个或多个居间层上的层。而且，术语“第一导电类型”和“第二导电类型”指的是相反的导电类型，例如N或P型，然而，这里所描述和示出的每个实施例也包括其互补实施例。

在本文中所使用的术语仅仅为了描述特定实施例的目的并且不意图限制本实用新型。如本文所使用的那样，单数形式“一”、“一个”和“该”意图也包括复数形式，除非上下文以其它方式明确指示。还将理解，当在本文使用术语“包括”和/或“包含”时，其指定所叙述的特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组群的存在或添加。

除非以其它方式限定，本文所使用的所有术语（包括技术和科学术语）具有与如本实用新型所属领域的技术人员通常理解的含义相同的含义。还将理解本文所使用的术语应该被解释为具有与它们在该说明书的背景以及相关领域中的含义一致的含义，并且将不会以理想化或过分形式的方式解释，除非在本文中明确如此限定。

附图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来说明相对掺杂浓度。例如，“n-”表示低于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n“掺杂区域高的掺杂浓度。相同的相对掺杂浓度的掺杂区域没有必要具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。

图1示意性地示出了根据本实用新型的半导体部件的截面图。该半导体部件包括半导体衬底100。半导体衬底100包括n型漂移区130。n+掺杂的漏区140通过例如外延生长形成在n型漂移区130下面。p型体区120和n+掺杂的源区110依次形成在n型漂移区130之上。另外，沟槽170被设置在半导体衬底100中，贯穿源区110、体区120和漂移区130的一部分。该沟槽170的顶部与源区110的上表面齐平，并且该沟槽170的底表面位于漂移区130中。沟槽170由两部分构成：上沟槽部分和下沟槽部分。根据本实用新型，沟槽170的上沟槽部分比下沟槽部分窄，使得从图1的截面图来看沟槽170的形状为瓶颈形。栅电极150和源电极160形成在沟槽170中，并且源电极160位于栅电极150和沟槽170的底部之间且与栅电极150是电绝缘的。在一个实施例中，源电极160可以由多晶硅制成，栅电极150可以由多晶硅、金属或其组合制成。

此外，在一个实施例中，沟槽170的上沟槽部分与下沟槽部分之间的过渡区可以在漂移区130与体区120之间的界面下方。优选地，沟槽170的上沟槽部分与下沟槽部分之间的过渡区可以在略低于漂移区130与体区120之间的界面的位置处。

上述结构的形成可以利用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。

由于沟槽170呈瓶颈形状，使得栅电极150相对于现有技术的功率MOSFET中的栅电极550（如图5所示）而言在横向上缩小。根据一个实施例，理想地，栅电极150的顶表面是平坦的表面，如图1（b）所示，由此能够补偿上述栅电极的缩小所带来的影响的至少一部分。考虑到半导体工艺的制造容差，需要栅电极150的顶表面的特定平面度来实现上述补偿。通常，为了确定栅电极和半导体台面中的源极接触之间的阈值电压和寄生电容，需要查看栅电极的顶部拐角，所述顶部拐角通常是栅电极的表面形貌的最高点。如果当到达沟槽的中部时栅电极的高度不减小，那么栅电极的截面积相应地增加而几乎不会对寄生电阻和阈值电压产生不利影响。在这种情况下，只有栅电极和源极金属化层之间的非常小的电阻可能稍微增大。阈值电压由于受到了较小的变化影响而甚至可能变得更稳定。因此，根据一个实施例，栅电极150的顶表面的平面度小于或等于50nm；优选地，该平面度小于或等于30nm。也就是说，栅电极150的顶表面的最高点比栅电极的顶表面的其余部分（一般情况下该顶表面的最低点在沟槽中心处）高出的高度d（如图1（a）所示）优选不超过50nm，更优选不超过30nm。

图2示意性地示出了根据本实用新型的垂直MOSFET 200的截面图。该MOSFET 200包括n型漂移区230。n+掺杂的漏区240通过例如外延生长形成在n型漂移区230下面。p型体区220和n+掺杂的源区210依次形成在n型漂移区230之上。该MOSFET 200还包括形成在源区210上以便与其形成欧姆接触的源电极280和形成在漏区240下面以便与其形成欧姆接触的漏电极290。另外，沟槽270被形成为贯穿源区210、体区220和漂移区230的一部分，并且该沟槽270的顶部与源区210的上表面齐平，该沟槽270的底表面位于漂移区230中。沟槽270由两部分构成：上沟槽部分和下沟槽部分。根据本实用新型，沟槽270的上沟槽部分比下沟槽部分窄，使得从图2的截面图来看沟槽270的形状为瓶颈形。栅电极250和源电极260形成在沟槽270中，并且源电极260位于栅电极250和沟槽270的底部之间且与栅电极250是电绝缘的。在一个实施例中，栅电极250和源电极260均可以由多晶硅制成。在另一个实施例中，栅电极250可以由金属制成。另外，源电极260在第三维度（未示出）上与源电极280电气连接。

此外，在一个实施例中，沟槽270的上沟槽部分与下沟槽部分之间的过渡区可以在漂移区230与体区220之间的界面下方。优选地，沟槽270的上沟槽部分与下沟槽部分之间的过渡区可以在略低于漂移区230与体区220之间的界面的位置处。

上述结构的形成可以利用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。

由于沟槽270呈瓶颈形状，使得栅电极250相对于现有技术的功率MOSFET中的栅电极550（如图5所示）而言在横向上缩小。根据一个实施例，理想地，栅电极250的顶表面是平坦的表面，如图2（b）所示，由此能够补偿上述栅电极的缩小所带来的影响的至少一部分。考虑到半导体工艺的制造容差，需要栅电极250的顶表面的特定平面度来实现上述补偿。通常，为了确定栅电极和半导体台面中的源极接触之间的阈值电压和寄生电容，需要查看栅电极的顶部拐角，所述顶部拐角通常是栅电极的表面形貌的最高点。如果当到达沟槽的中部时栅电极的高度不减小，那么栅电极的截面积相应地增加而不会对寄生电阻和阈值电压产生不利影响。在这种情况下，只有栅电极和源极金属化层之间的非常小的电阻可能稍微增大。阈值电压由于受到了较小的变化影响而甚至可能变得更稳定。因此，根据一个实施例，栅电极250的顶表面的平面度小于或等于50nm；优选地，该平面度小于或等于30nm。也就是说，栅电极250的顶表面的最高点比栅电极的顶表面的其余部分（一般情况下该顶表面的最低点在沟槽中心处）高出的高度d（如图2（a）所示）优选不超过50nm，更优选不超过30nm。

图3示意性地示出了根据本实用新型的一个实施例的IGBT（绝缘栅双极晶体管）结构300的截面图。该IGBT结构300包括n型漂移区330和在n型漂移区330下面的n+掺杂的缓冲区340。p+掺杂的集电极区342通过例如外延生长形成在n+掺杂的缓冲区340下面。p型基极区320和n+掺杂的发射极区310依次形成在n型漂移区330之上。该IGBT结构300还包括形成在发射极区310上以便与其形成欧姆接触的发射极电极380和形成在集电极区342下面以便与其形成欧姆接触的集电极电极390。另外，沟槽370被形成为贯穿发射极区310、基极区320和漂移区330的一部分，并且该沟槽370的顶部与发射极区310的上表面齐平，该沟槽370的底表面位于漂移区330中。沟槽370由两部分构成：上沟槽部分和下沟槽部分。根据本实用新型，沟槽370的上沟槽部分比下沟槽部分窄，使得从图3的截面图来看沟槽370的形状为瓶颈形。栅电极350和源电极360形成在沟槽370中，并且源电极360位于栅电极350和沟槽370的底部之间且与栅电极350是电绝缘的。在一个实施例中，栅电极350和源电极360均可以由多晶硅制成。在另一个实施例中，栅电极350可以由金属制成。另外，源电极360在第三维度（未示出）上与发射极电极380电气连接。

此外，在一个实施例中，沟槽370的上沟槽部分与下沟槽部分之间的过渡区可以在漂移区330与基极区320之间的界面下方。优选地，沟槽370的上沟槽部分与下沟槽部分之间的过渡区可以在略低于漂移区330与基极区320之间的界面的位置处。

上述结构的形成可以利用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。

由于沟槽370呈瓶颈形状，使得栅电极350相对于现有技术的功率MOSFET中的栅电极550（如图5所示）而言在横向上缩小。根据一个实施例，理想地，栅电极350的顶表面是平坦的表面，如图3（b）所示，由此能够补偿上述栅电极的缩小所带来的影响的至少一部分。考虑到半导体工艺的制造容差，需要栅电极350的顶表面的特定平面度来实现上述补偿。通常，为了确定栅电极和半导体台面中的源极接触之间的阈值电压和寄生电容，需要查看栅电极的顶部拐角，所述顶部拐角通常是栅电极的表面形貌的最高点。如果当到达沟槽的中部时栅电极的高度不减小，那么栅电极的截面积相应地增加而不会对寄生电阻和阈值电压产生不利影响。在这种情况下，只有栅电极和源极金属化层之间的非常小的电阻可能稍微增大。阈值电压由于受到了较小的变化影响而甚至可能变得更稳定。因此，根据一个实施例，栅电极350的顶表面的平面度小于或等于50nm；优选地，该平面度小于或等于30nm。也就是说，栅电极350的顶表面的最高点比栅电极的顶表面的其余部分（一般情况下该顶表面的最低点在沟槽中心处）高出的高度d（如图3（a）所示）优选不超过50nm，更优选不超过30nm。

图4示意性地示出了根据本实用新型的一个实施例的集成半导体器件400的截面图。该集成半导体器件400包括多个如图1所示的半导体部件单元。该集成半导体器件400可以利用本领域技术人员熟知的半导体制造工艺来完成，这里不再赘述。

由图4可以看出，在相邻的半导体部件单元之间存在台面472。由于每个半导体部件单元中的沟槽为瓶颈形状，使得台面472的上部比下部更宽。这就导致沟槽中的栅电极450相对于现有技术的功率MOSFET中的栅电极550（如图5所示）而言在横向上缩小。根据一个实施例，理想地，栅电极450的顶表面是平坦的表面（图4中未示出，可以参考图1（b）），由此能够补偿上述栅电极的缩小所带来的影响的至少一部分。考虑到半导体工艺的制造容差，需要栅电极450的顶表面的特定平面度来实现上述补偿。通常，为了确定栅电极和半导体台面中的源极接触之间的阈值电压和寄生电容，需要查看栅电极的顶部拐角，所述顶部拐角通常是栅电极的表面形貌的最高点。如果当到达沟槽的中部时栅电极的高度不减小，那么栅电极的截面积相应地增加而不会对寄生电阻和阈值电压产生不利影响。在这种情况下，只有栅电极和源极金属化层之间的非常小的电阻可能稍微增大。阈值电压由于受到了较小的变化影响而甚至可能变得更稳定。因此，根据一个实施例，栅电极450的顶表面的平面度小于或等于50nm；优选地，该平面度小于或等于30nm。也就是说，栅电极450的顶表面的最高点比栅电极的顶表面的其余部分（一般情况下该顶表面的最低点在沟槽中心处）高出的高度d（如图4所示）优选不超过50nm，更优选不超过30nm。

根据本实用新型的上述实施例，平坦的栅电极表面可以通过对栅电极进行化学机械抛光来获得。采用化学机械抛光工艺的优势在于该抛光工艺能够使用例如栅极氧化物作为停止层并且由此相对于台面的高度很好地限定了栅电极的高度。因此，在制作过程中参数Qgs或Ciss的变化与在蚀刻工艺中相比被减小。为了调整参数Qgs或Ciss的值，也可以在化学机械抛光工艺之后使用另外的蚀刻工艺。

尽管上文已经通过示例性实施例详细描述了本实用新型及其优点，但是本领域技术人员应当理解，在不脱离由所附权利要求限定的本实用新型的精神和范围的情况下，可以对本实用新型进行多种替换和变型。

Claims (19)

1. 一种半导体部件，该半导体部件包括：

半导体衬底；

位于所述半导体衬底中的沟槽，所述沟槽由上沟槽部分和下沟槽部分构成，其中上沟槽部分比下沟槽部分窄；

位于所述沟槽中的栅电极，

其特征在于，所述栅电极的上表面的平面度小于或等于50nm。

2. 根据权利要求1所述的半导体部件，其特征在于，所述栅电极的上表面的平面度小于或等于30nm。

3. 根据权利要求1或2所述的半导体部件，其特征在于，所述半导体部件还包括位于所述沟槽中并在所述栅电极和所述沟槽的底部之间延伸的源电极。

4. 根据权利要求1或2所述的半导体部件，其特征在于，所述半导体衬底包括第一导电类型的漂移区和在所述漂移区之上的第二导电类型的体区。

5. 根据权利要求4所述的半导体部件，其特征在于，所述沟槽的上沟槽部分与下沟槽部分之间的过渡区在所述漂移区与所述体区之间的界面下方。

6. 一种垂直MOSFET，所述垂直MOSFET包括：

第一导电类型的漏区；

位于所述漏区之上的第一导电类型的漂移区；

位于所述漂移区之上的第二导电类型的体区；

位于所述体区之上的第一导电类型的源区；

从所述源区的上表面嵌入在所述源区、所述体区、所述漂移区中的沟槽，所述沟槽的底表面位于所述漂移区中，所述沟槽由上沟槽部分和下沟槽部分构成，其中上沟槽部分比下沟槽部分窄；

位于所述沟槽中的栅电极，

其特征在于，所述栅电极的上表面的平面度小于或等于50nm。

7. 根据权利要求6所述的垂直MOSFET，其特征在于，所述栅电极的上表面的平面度小于或等于30nm。

8. 根据权利要求6或7所述的垂直MOSFET，其特征在于，所述沟槽的上沟槽部分与下沟槽部分之间的过渡区在所述漂移区与所述体区之间的界面下方。

9. 根据权利要求6或7所述的垂直MOSFET，其特征在于，所述垂直MOSFET还包括位于所述沟槽中并在所述栅电极和所述沟槽的底部之间延伸的源电极。

10. 根据权利要求9所述的垂直MOSFET，其特征在于，所述垂直MOSFET进一步包括位于所述源区之上的源电极和位于所述漏区下面的漏电极，其中位于所述沟槽中的所述源电极被电连接到位于所述源区之上的所述源电极。

11. 一种IGBT结构，该IGBT结构包括：

第一导电类型的集电极区；

位于所述发射极区之上的第二导电类型的缓冲区；

位于所述缓冲区之上的第二导电类型的漂移区；

位于所述漂移区之上的第一导电类型的基极区；

位于所述基极区之上的第二导电类型的发射极区；

从所述发射极区的上表面嵌入在所述发射极区、所述基极区、所述漂移区中的沟槽，所述沟槽的底表面位于所述漂移区中，所述沟槽由上沟槽部分和下沟槽部分构成，其中上沟槽部分比下沟槽部分窄；

位于所述沟槽中的栅电极，

其特征在于，所述栅电极的上表面的平面度小于或等于50nm。

12. 根据权利要求11所述的IGBT结构，其特征在于，所述栅电极的上表面的平面度小于或等于30nm。

13. 根据权利要求11或12所述的IGBT结构，其特征在于，所述沟槽的上沟槽部分与下沟槽部分之间的过渡区在所述漂移区与所述基极区之间的界面下方。

14. 根据权利要求11或12所述的IGBT结构，其特征在于，所述IGBT结构还包括位于所述沟槽中并在所述栅电极和所述沟槽的底部之间延伸的源电极。

15. 根据权利要求14所述的IGBT结构，其特征在于，所述IGBT结构还包括位于所述发射极区之上的发射极电极和位于所述集电极区下面的集电极电极，其中位于所述沟槽中的源电极被电连接到位于所述发射极区之上的发射极电极。

16. 一种集成半导体器件，所述集成半导体器件包括多个半导体部件单元，每个半导体部件单元包括：

半导体衬底；

位于所述半导体衬底中的沟槽，所述沟槽由上沟槽部分和下沟槽部分构成，其中上沟槽部分比下沟槽部分窄；

位于所述沟槽中的栅电极，

其特征在于，所述栅电极的上表面的平面度小于或等于50nm。

17. 根据权利要求16所述的集成半导体器件，其特征在于，所述栅电极的上表面的平面度小于或等于30nm。

18. 根据权利要求16或17所述的集成半导体器件，其特征在于，每个半导体部件单元中的半导体衬底还包括第一导电类型的漂移区和在所述漂移区之上的第二导电类型的体区，其中所述沟槽的上沟槽部分与下沟槽部分之间的过渡区在所述漂移区与所述体区之间的界面下方。

19. 根据权利要求16或17所述的集成半导体器件，其特征在于，所述集成半导体器件还包括位于所述沟槽中并在所述栅电极和所述沟槽的底部之间延伸的源电极。

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