CN103426912A - 包括超结结构的半导体器件和制作方法 - Google Patents

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Abstract

本发明涉及包括超结结构的半导体器件和制作方法。一种半导体器件包括半导体主体，其具有第一表面以及与第一表面相对的第二表面。位于半导体主体中的超结结构包括在平行于第一表面的第一方向中交替地布置的第一导电类型的漂移区域和补偿结构。每个电荷补偿结构包括：与第一导电类型互补的第二导电类型的第一半导体区域，以及包括毗邻第一半导体区域的第二导电类型的第二半导体区域的第一沟槽。第一半导体区域和第一沟槽在垂直于第一表面的第二方向上一个接一个地布置。

Description

包括超结结构的半导体器件和制作方法
背景技术
半导体应用中的一种关键部件是固态开关。作为示例，开关接通和断开汽车应用或工业应用中的负载。固态开关典型地例如包括场效应晶体管(FET)，比如金属氧化物半导体FET(MOSFET)或绝缘栅双极晶体管(IGBTs)。
对固态开关的关键要求是低的导通状态电阻(Ron)和高的击穿电压(Vbr)。使导通状态电阻最小化经常是以击穿电压为代价。因此必须满足Ron和Vbr之间的折中。
超结结构被广泛用于改善导通状态电阻和击穿电压之间的折中。在传统n沟道超结器件中，交替的n掺杂和p掺杂区域替代一个比较低的n掺杂漂移区域。在导通状态中，电流流动通过超结器件的n掺杂区域，这降低了Ron。在切断或阻断状态，p掺杂区域和n掺杂区域彼此耗尽或补偿以提供高Vbr。补偿结构设计是用于改善Ron和Vbr之间折中的一个关键要素。
因此需要一种具有改善的补偿结构设计的超结器件。
发明内容
根据半导体器件的实施例，该半导体器件包括半导体主体，其具有第一表面以及与第一表面相对的第二表面。该半导体器件还包括位于半导体主体中的超结结构。超结结构包括在平行于第一表面的第一方向中交替地布置的第一导电类型的漂移区域和补偿结构。每个补偿结构包括：与第一导电类型互补的第二导电类型的第一半导体区域，以及包括毗邻第一半导体区域的第二导电类型的第二半导体区域的第一沟槽。第一半导体区域和第一沟槽在垂直于第一表面的第二方向上一个接一个地布置。
根据半导体器件的实施例，该半导体器件包括半导体主体，其具有第一表面以及与第一表面相对的第二表面。该半导体器件还包括第一沟槽，其包括电介质、栅电极和场电极。第一沟槽从第一表面延伸到半导体主体中。该半导体器件还包括位于半导体主体中的超结结构。该超结结构包括在平行于第一表面的第一方向中交替地布置的第一导电类型的漂移区域和补偿结构。
根据半导体器件的另一实施例，该半导体器件包括半导体主体，其具有第一表面以及与第一表面相对的第二表面。该半导体器件还包括位于半导体主体中的超结结构。该超结结构包括第一导电类型的漂移区域和与第一导电类型互补的第二导电类型的补偿区域。漂移区域和补偿区域在平行于第一表面的第一方向中交替地布置。该半导体器件还包括在第一表面的第二导电类型的主体区域。该半导体器件还包括位于半导体主体中的第一沟槽，其具有在第一沟槽的第一侧壁处的该补偿区域中的第一补偿区域，在第一沟槽的与第一侧壁相对的第二侧壁处的该补偿区域中的第二补偿区域以及在该补偿区域中的第一和第二补偿区域之间的该漂移区域中的第一漂移区域。该半导体器件还包括分别毗邻该补偿区域中的第一和第二补偿区域的该补偿区域中的第三和第四补偿区域。该补偿区域中的第三和第四补偿区域分别位于该主体区域和该补偿区域中的第一和第二补偿区域之间，或者分别位于该补偿区域中的第一和第二补偿区域和该第二表面之间。
在阅读下述详细描述时以及在查看附图时，本领域技术人员将认识到附加的特征和优点。
附图说明
附图被包括从而提供对本发明的进一步理解并且被并入本说明书且构成本说明书的一部分。各图说明本发明的实施例，并且与说明书一起用于解释本发明的原理。本发明的其它实施例和许多期望优点将被容易地理解，因为通过参考下述详细描述可以更好地理解它们。各图的元件不一定相对于彼此是成比例的。相似的附图标记指代相应的类似部件。
图1至3为平面栅极超结半导体器件的实施例的截面视图，该器件包括交替地布置的沟槽补偿结构和漂移区域的电荷补偿结构。
图4至6为垂直沟道超结半导体器件的实施例的截面视图，该器件包括交替地布置的沟槽补偿结构和漂移区域的电荷补偿结构。
图7为图1中说明的实施例互补的，具有沟槽补偿结构的平面栅极超结半导体器件的一个实施例的截面视图。
图8A至8E为说明根据实施例的，在超结半导体器件制造期间不同工艺的示意性截面视图。
具体实施方式
在下文的详细描述中参考了附图，附图形成其一部分，并且在附图中通过说明的方式使出了本发明可以在其中实践的特定实施例。将理解，可以使用其它实施例，并且可以进行结构或逻辑变化而不背离本发明的范围。例如，作为一个实施例的一部分被说明或描述的特征可以与其它实施例结合从而得到再另外的实施例。意图使本发明包括这种调整和改变。使用特定语言描述了各示例，其不应被解读为限制所附权利要求的范围。图不是按比例的，并且仅仅是用于说明的目的。为了清楚起见，如果未另外指出，类似元件或制作工艺在不同图中由类似附图标记指代。
如在说明书中所采用，术语"电耦合"不打算意味着元件必须直接耦合在一起。反而在"电耦合的"元件之间可以提供中间元件。作为示例，(多个)中间元件都不、部分或者全部会是可控制的以提供"电耦合的"元件之间的低欧姆连接，以及在不同场合提供非低欧姆连接。术语"电连接"旨在描述电连接在一起的元件之间的低欧姆电连接，例如经由金属和/或重掺杂半导体的连接。
一些图通过紧接着掺杂类型指示"-"或"+"来表示相对掺杂浓度。例如，"n-"是指比"n"掺杂区域的掺杂浓度小的掺杂浓度，而"n+"掺杂区域具有比"n"掺杂区域大的掺杂浓度。相同的相对掺杂浓度的掺杂区域可以具有相同或不同的绝对掺杂浓度。例如，两个不同的n+掺杂区域可以具有不同的绝对掺杂浓度。例如这适用于n-掺杂和p+掺杂区域。在下述实施例中，所说明的半导体区域的导电类型标注为n型或p型，更详细地为下述其中之一：n-型，n型，n+型，p-型，p型和p+型。在每个所说明的实施例中，所说明的半导体区域的导电类型可以反过来。换言之，在任何一个下述实施例的可替换实施例中，所说明的p型区域可以是n型并且所说明的n型区域可以是p型。
图1为根据实施例的超结半导体器件100的截面视图。超结半导体器件100包括半导体主体105，例如包括位于其上的一个或更多个外延层的半导体衬底106，该外延层例如为可选的外延基底层107。根据实施例，半导体衬底106由硅制成。根据其它实施例，半导体衬底106由硅以外的材料制成。
超结结构形成于半导体主体105中，其中该超结结构包括在平行于半导体主体105的第一表面115的第一方向x上交替地布置的第一导电类型的漂移区域112a…112c和补偿结构113a、113b。每个补偿结构113a、113b包括与第一导电类型互补的第二导电类型的第一半导体区域117以及包括毗邻第一半导体区域117的第二导电类型的第二半导体区域119的第一沟槽118。第一沟槽118以及第一半导体区域117在垂直于第一表面115的第二方向y上一个接一个地布置。
超结半导体器件100在第一表面115处还包括第二导电类型的主体区域120和第一导电类型的源极区域121。到源极区域121的电接触由接触124示意性地说明。作为示例，接触124可以是凹槽状接触并且延伸到半导体主体105中，经由侧壁和/或底侧电接触源极区域121和主体区域120。作为另一或附加示例，接触124可以沿着垂直于图1中说明的截面平面的方向毗邻主体区域120或重掺杂主体接触区域。
超结半导体器件100还包括在第一表面115上的栅极结构125。栅极结构包括125包括栅电极126以及位于栅电极126和半导体主体105之间的栅极电介质127。在图1说明的实施例中，栅极结构125为平面栅极。
在半导体主体105的与第一表面115相对的第二表面129，漏极接触131电耦合到漂移区域112a…112c。
第一半导体区域117可以由多外延生长技术形成，例如其中，通过离子注入(离子注入具有出色的杂质浓度控制性能)将杂质引入半导体主体105的某些区域的工艺与外延生长被重复地执行。对于第一半导体区域117由一个单一层构成的情形，上述工艺仅仅实施一次。作为第一示例，第一导电类型例如n型的第一层可以外延生长在可选的基底层107上。在完成此层之后，第二导电类型的杂质，例如用于在硅中p掺杂的硼(B)，被注入第一层的将变为第二导电类型区域的区域。外延生长和离子注入被重复，直至期望的漂移层厚度被实现，并且随后热扩散可以被实施以形成连续的n型和p型区域。作为第二示例，第一未掺杂层可以通过外延生长在可选的基底层107上。在完成此层之后，第一导电类型的杂质，例如用于在硅中n掺杂的磷(P)，以及第二导电类型的杂质，例如用于在硅中p掺杂的硼，被注入第一层的将变为第一和第二导电类型区域的区域。外延生长和离子注入被重复直至期望的漂移层厚度被实现，并且随后热扩散可以被实施以形成连续的n型和p型区域。取决于诸如热扩散期间的热预算的参数，杂质从一个层到另一个层的扩散程度可以改变。在图1说明的实施例中，三个外延层108a…108c随后通过比如上述多外延生长技术的技术而生长在彼此之上。第一半导体层117可包括一个或多个连续并且交叠的泡状半导体区域109a…109c。图1中说明的三个外延层108a…108c的数目是一个示例。外延层的数目可以调适到特定要求并且可以不同于三个，例如小于三个或大于三个。
第一沟槽118例如可以通过蚀刻形成于半导体主体105中，例如通过使用等离子体干法蚀刻工艺。第二导电类型的第二半导体区域119可以通过用第二导电类型的半导体材料填满第一沟槽118而形成。作为示例，第二半导体区域119可以通过CVD(化学气相沉积)工艺使用包括硅原子的层气体(例如SiH4、Si2H4、Si2H6或SiH2Cl2)而形成。第二半导体区域119的掺杂可以通过添加掺杂剂气体到该层气体而原位地实施。作为示例，掺杂剂气体可以包括用于在硅中p掺杂的III族元素，例如B2H5，或者用于硅中n掺杂的V族元件，例如PH3。作为另一示例，第二半导体区域119可以通过下述形成：例如通过诸如CVD的层沉积工艺，首先在第一沟槽118的侧壁和底侧上形成衬垫。随后，衬垫例如可以通过使用离子注入工艺被重掺杂。接着，第一沟槽118可以用本征或接近本征半导体材料填满，并且掺杂剂可以从衬垫扩散到第一沟槽118中的先前的本征或接近本征半导体材料，形成第二导电类型的第二半导体区域119。
例如形成主体区域120、源极区域121、栅极结构125、漏极接触131和另外元件的另外工艺可以接着进行，或者可以部分地在上述工艺之前或之间实施。
主体区域120、第二半导体区域119以及第一半导体区域117构成一个连续的第二导电类型的半导体区域。
图2为根据另一实施例的超结半导体器件200的截面视图。类似于图1中说明的超结半导体器件100，超结半导体器件200包括半导体主体205，例如包括位于其上的一个或更多个外延层的半导体衬底206，该外延层例如为可选的外延基底层207。根据实施例，半导体衬底206由硅制成。根据其它实施例，半导体衬底206由硅以外的材料制成。
超结结构形成于半导体主体205中，其中超结结构包括在平行于第一表面215的第一方向x上交替地布置的第一导电类型的漂移区域212a…212c和补偿结构213a、213b。每个补偿结构213a、213b包括与第一导电类型互补的第二导电类型的第一半导体区域217以及包括毗邻第一半导体区域的第二导电类型的第二半导体区域219的第一沟槽218。第一半导体区域217以及第一沟槽218在垂直于半导体主体205的第一表面215的第二方向y上一个接一个地布置。类似于图1中说明的实施例，三个外延层208a…208c随后通过比如上述多外延生长技术的技术生长在彼此之上。第一半导体层217可包括一个或多个连续且交叠的泡状半导体区域209a…209c。图2中说明的三个外延层208a…208c的数目是一个示例。外延层的数目可以调适到特定要求并且可以不同于三个，例如小于三个或大于三个。
超结半导体器件200还包括在第一表面215处的第二导电类型的主体区域220和第一导电类型的源极区域221。到源极区域221的电接触由接触224示意性地说明。作为示例，接触224可以是凹槽状接触并且延伸到半导体主体205中，经由侧壁和/或底侧电接触源极区域221和主体区域220。作为另外或附加示例，接触224可以沿着垂直于图2中说明的截面平面的方向毗邻主体区域220或重掺杂主体接触区域。
超结半导体器件200在第一表面215上还包括栅极结构225。栅极结构包括225包括栅电极226以及位于栅电极226和半导体主体205之间的栅极电介质227。在图2说明的实施例中，栅极结构225为平面栅极。
在半导体主体205的与第一表面215相对的第二表面229，漏极接触231电耦合到漂移区域212a…212c。
第一半导体区域217、第一沟槽218和第二半导体区域219的形成可以如参考图1所述来实施。
图3为根据另一实施例的超结半导体器件300的截面视图。类似于图1中说明的超结半导体器件100，超结半导体器件300包括半导体主体305，例如包括位于其上的一个或更多个外延层的半导体衬底306，该外延层例如为可选的外延基底层307。根据实施例，半导体衬底306由硅制成。根据其它实施例，半导体衬底306由硅以外的材料制成。
超结结构形成于半导体主体305中，其中超结结构包括在平行于半导体主体305的第一表面315的第一方向x上交替地布置的第一导电类型的漂移区域312a…312c和补偿结构313a、313b。每个补偿结构313a、313b包括：与第一导电类型互补的第二导电类型的第一半导体区域317；包括毗邻第一半导体区域317的底侧的第二导电类型的第二半导体区域319的第一沟槽318；以及包括毗邻第一半导体区域317的顶侧的第二导电类型的第二半导体区域329的第二沟槽328。第二沟槽328、第一半导体区域317以及第一沟槽318在垂直于第一表面315的第二方向y上一个接一个地布置。
超结半导体器件300在第一表面315处还包括第二导电类型的主体区域320和第一导电类型的源极区域321。到源极区域321的电接触由接触324示意性地说明。作为示例，接触324可以是凹槽状接触并且延伸到半导体主体305中，经由侧壁和/或底侧电接触源极区域321和主体区域320。作为另外或附加示例，接触可以沿着垂直于图3中说明的截面平面的方向毗邻主体区域320或重掺杂主体接触区域。
超结半导体器件300在第一表面315上还包括栅极结构325。栅极结构包括325包括栅电极326以及位于栅电极326和半导体主体305之间的栅极电介质327。在图3中说明的实施例中，栅极结构325为平面栅极。
在半导体主体305的与第一表面315相对的第二表面329，漏极接触331电耦合到漂移区域312a…312c。
第一半导体区域317、第一沟槽318和第二半导体区域319的形成可以如参考图1所述实施。第二沟槽328和第三半导体区域329可以参考图1中说明的第一沟槽118和第二半导体区域119所述而形成。
在图3中说明的实施例中，第一半导体区域307通过上述多外延生长技术形成于一个单一层308a中。图3中说明的单个外延层308a为一个示例。外延层的数目可以调适到特定要求并且可以大于一个，例如对应于三个，其如图1和2中所说明包括三个连续且交叠的区域。
根据一个实施例，第一和第二沟槽318、328具有共同的沿着方向y的深度。这会导致沿着方向y的对称电场分布。根据另一实施例，第一和第二沟槽318、328具有不同的沿着方向y的深度。这会导致沿着方向y的不对称电场分布。第一和第二沟槽318、328的深度因而例如可以调适到对电场分布的特定要求。
上述实施例允许实现小的单元节距以及p掺杂和n掺杂补偿结构的高的纵横比。另外，沿着垂直方向的掺杂可以在不同于漂移区域的补偿结构中，例如在挨着n漂移区域的p柱中改变，并且由此电场分布可以调适到特定应用需求。
图4为根据另一实施例的超结半导体器件400的截面视图。超结半导体器件400包括半导体主体405，例如包括位于其上的一个或更多个外延层的半导体衬底406，该外延层例如为可选的外延基底层407。根据实施例，半导体衬底406由硅制成。根据其它实施例，半导体衬底406由硅以外的材料制成。
超结半导体器件400还包括第一沟槽438，其包括电介质439、栅电极440和场电极441。第一沟槽438从半导体主体405的第一表面415延伸到半导体主体405中。
超结结构形成于半导体主体405中。超结结构包括在平行于半导体主体405的第一表面415的第一方向x上交替地布置的第一导电类型的漂移区域412a…412c和补偿结构413a、413b。
每个补偿结构413a、413b包括与第一导电类型互补的第二导电类型的第一半导体区域417以及被电介质439围绕的场电极441。场电极441和第一半导体区域417在垂直于第一表面415的第二方向y上一个接一个地布置。第一沟槽438可以由单个蚀刻工艺或多个蚀刻工艺形成，例如由两个蚀刻工艺形成。作为示例，第一沟槽438的底部部分可以在第一蚀刻工艺中被蚀刻，接着是形成场电极441。随后，外延层可以被生长，直至半导体主体405到达第一表面415，如图4中说明。之后，栅极电介质和栅电极440可以形成。
超结半导体器件400在第一表面415处还包括第二导电类型的主体区域420以及第一导电类型的源极区域421。超结半导体器件400还包括第一沟槽438中的栅电极440。栅电极440和主体区域420之间的电介质439的一部分构成栅极电介质。源极区域421和每个漂移区域412a…412c之间的沿着方向y的沟道区域中的导电性可以经由应用到栅电极440的电压被控制。在图4说明的实施例中，沟道是垂直沟道。
在半导体主体405的与第一表面415相对的第二表面429，漏极接触431电耦合到漂移区域412a…412c。
第一半导体区域417的形成可以如参考图1中说明的第一半导体区域117所述被实施。第一半导体区域417可包括在连续的外延层408a…408c中的一个或多个连续且交叠的泡状半导体区域409a…409c。图4中说明的三个外延层408a…408c的数目是一个示例。外延层的数目可以调适到特定要求并且可以不同于三个，例如小于三个或大于三个。
第一沟槽418中的场电极441允许横向补偿。另外，当接通半导体器件400时，另外的沟道电流会在与场电极441相对的电介质处的漂移区域的部分中流动。作为示例，对于p型主体区域420的情形，另外的沟道电流可以是空穴电流。或者可替换地，对于n型主体区域420的情形，沟道电流可以是电子电流。除了在用电介质填满的沟槽中，第一半导体区域417有可能经由该另外沟道电流而放电。场电极441允许减小栅极电荷并且可以电耦合到源极区域421的电压。
根据另一实施例，第一半导体区域417被包括或用第二导电类型的半导体材料填满的沟槽替代。
图5为根据另一实施例的超结半导体器件500的截面视图。超结半导体器件500包括半导体主体505，例如包括位于其上的一个或更多个外延层的半导体衬底506，该外延层例如为可选的外延基底层507。根据实施例，半导体衬底506由硅制成。根据其它实施例，半导体衬底506由硅以外的材料制成。
超结半导体器件500还包括第一沟槽538，其包括电介质539、栅电极540和场电极541。第一沟槽538从半导体主体505的第一表面515延伸到半导体主体505中。
超结结构形成于半导体主体505中。超结结构包括在平行于半导体主体505的第一表面515的第一方向x上交替地布置的第一导电类型的漂移区域512a…512c和补偿结构513a、513b。
每个补偿结构513a、513b包括与第一导电类型互补的第二导电类型的第一半导体区域517，第二沟槽558，以及在第二沟槽558中被电介质562围绕的补偿场电极561。第二沟槽558和第一半导体区域517在垂直于第一表面515的第二方向y上一个接一个地布置。第一和第二沟槽538、558可以由例如干法蚀刻工艺的蚀刻工艺形成。
超结半导体器件500在第一表面515处还包括第二导电类型的主体区域520和第一导电类型的源极区域521。栅电极540和主体区域520之间的电介质539的部分构成栅极电介质。位于源极区域521和每个漂移区域512a…512c之间的沿着方向y的沟道区域中的导电性可以经由应用到栅电极540的电压被控制。在图5说明的实施例中，沟道为垂直沟道。
在半导体主体505的与第一表面515相对的第二表面529，漏极接触531电耦合到漂移区域512a…512c。
第一半导体区域517以及第一和第二沟槽538、558的形成可以如参考图1所述被实施。第一半导体区域517可包括连续外延层508a…508c中的一个或多个连续且交叠的泡状半导体区域509a…509c。图5中说明的三个外延层508a…508c的数目为一个示例。外延层的数目可以调适到特定要求并且可以不同于三个，例如小于三个或大于三个。
作为示例，在电压处于10V至100V范围的低电压状态，半导体器件500可包括场板沟槽单元结构。图5中的场板沟槽单元结构布置在各补偿结构之间，例如补偿结构513a、513b之间。使用沟槽558的补偿结构513a、513b允许减小单元节距，并且因而增大漂移区域512a、512b、512c的掺杂/导电性。因而，每个单位面积的导通状态电阻Ron可以减小。
根据另一实施例，第一半导体区域517被包括或用第二导电类型的半导体材料填满的沟槽替代。
图6为根据另一实施例的超结半导体器件600的截面视图。超结半导体器件600包括半导体主体605，例如包括位于其上的一个或更多个外延层的半导体衬底606，该外延层例如为可选的外延基底层607。根据实施例，半导体衬底600由硅制成。根据其它实施例，半导体衬底606由硅以外的材料制成。
超结半导体器件600还包括第一沟槽638，其包括电介质639、栅电极640和场电极641。第一沟槽638从半导体主体605的第一表面615延伸到半导体主体605中。
超结结构形成于半导体主体605中。超结结构包括在平行于半导体主体605的第一表面615的第一方向x上交替地布置的第一导电类型的漂移区域612a…612c和补偿结构613a、613b。
每个补偿结构613a、613b包括第二沟槽658以及该第二沟槽658中与第一导电类型互补的第二导电类型的第二半导体区域619。第一和第二沟槽638、658可以由蚀刻工艺形成，例如通过干法蚀刻工艺形成。
超结半导体器件600在第一表面615处还包括第二导电类型的主体区域620和第一导电类型的源极区域621。位于栅电极640和主体区域620之间的电介质639的部分构成栅极电介质。位于源极区域621和每个漂移区域612a…612c之间的沿着第二方向y的沟道区域中的导电性可以经由应用到栅电极640的电压被控制。在图6说明的实施例中，沟道为垂直沟道。
在半导体主体605的与第一表面615相对的第二表面629，漏极接触631电耦合到漂移区域612a…612c。
第二沟槽658和第二半导体区域619的形成可以如参考图1中说明的第一沟槽118以及第一沟槽118中的第二半导体区域119所述被实施。
超结半导体器件600就紧凑设计而言是有益的。鉴于增大的栅极到漏极电容，电耦合到源电压的屏蔽电极可以被使用。由于场电极641的补偿效应不那么重要，高度小于栅电极640的高度的75%或50%的浅场板可以被使用。
在上述实施例中，每个沟槽118、218、318、328包括半导体区域，例如导电类型与第一半导体区域117、217、317的导电类型相同的半导体区域119、219、319、329。因而，沟槽在第一半导体区域上对齐。
图7的截面视图说明超结半导体器件700的一个另外实施例，其具有与图1中说明的超结半导体器件100互补的沟槽补偿结构。
类似于图1中说明的超结半导体器件100，超结半导体器件700包括半导体主体705，例如具有可选的外延基底层707的半导体衬底706、包括在平行于第一表面715的第一方向x上交替地布置的第一导电类型的漂移区域712a…712c和补偿结构713a、713b的超结结构，在第一表面715处的与第一导电类型互补的第二导电类型的主体区域720以及第一导电类型的源极区域721，电接触724，以及包括栅电极726和位于栅电极726和半导体主体705之间的栅极电介质727的平面栅极结构725。
每个补偿结构713a、713b包括第二导电类型的第一半导体区域717。第一半导体区域717可包括连续外延层708a…708c中的一个或多个连续且交叠的泡状半导体区域709a…709c。图7中说明的三个外延层708a…708c的数目为一个示例。外延层的数目可以调适到特定要求并且可以不同于三个，例如小于三个或大于三个。每个补偿结构713a、713b还包括第二导电类型的台面区域760。每个台面区域760布置在相邻沟槽763之间。沟槽763包括第一导电类型的半导体区域764，其为漂移区域712a…712c的一部分。尽管图1至3中说明的实施例中的台面区域为漂移区域的一部分，超结半导体器件700中的台面区域760为补偿结构713a、713b的一部分，即这些实施例包括互补沟槽补偿结构。
上述互补沟槽补偿结构例如也可以应用到图2和3中说明的实施例。补偿结构713a、713b的放电可以经由台面区域760被改善，并且开关行为因而可以被改善。藉此，切换损耗可以减小。台面区域760沿着朝向补偿结构713a、713b中心的第二方向的加宽允许调节电场的分布。藉此，雪崩特性可以被改善。
图8A至8E说明根据实施例的制作半导体器件的示意性工艺。
参考图8A的示意性截面视图，可选的基底层807形成于半导体衬底806上。半导体层870形成于可选的基底层807上。作为示例，半导体衬底806、基底层807和半导体层870的导电类型可以相同，例如n型或p型。可选的基底层807和半导体层870可以由例如使用CVD的外延生长的层沉积技术形成。
参考图8B的示意性截面视图，蚀刻掩模层形成于半导体层870上并且例如通过光刻被图案化，得到蚀刻掩模873，例如氧化物掩模。沟槽877例如通过干法蚀刻工艺形成于半导体层870中。在图8B说明的实施例中，沟槽877结束于可选的基底层807的顶侧。根据其它实施例，沟槽877可以结束在半导体层870内或半导体衬底806内。
参考图8C的示意性截面视图，导电类型与半导体层870的导电类型互补的掺杂半导体区域879形成于沟槽877的侧壁和底侧。半导体区域879衬着沟槽877的侧壁和底侧。掺杂半导体区域879可以通过涉及例如CVD的选择性外延而形成。半导体区域879的掺杂例如重掺杂可以原位地实施，或者例如通过离子注入和热激励来实施。
参考图8D的示意性截面视图，半导体区域879例如通过诸如干法蚀刻的各向异性蚀刻工艺而从底侧移除。在从沟槽底侧移除之后，掺杂半导体区域879的第一柱879a和第二柱879b保留在沟槽877的侧壁。
参考图8E的示意性截面视图，沟槽877用第一导电类型的半导体材料881填满。作为示例，掺杂工艺和参数可以设置为与在形成半导体层870时的工艺和参数相同。该结构可以被进一步加工并且结束于类似于图2的结构。更详细地，柱879a和879b于是对应于图2的用第二半导体材料219填充的沟槽218。半导体层870的左和右部分对应于图2的漂移区域212a、212c的部分，并且沟槽870中的第一导电类型的半导体材料对应于图2的漂移区域212b的部分。
柱879a、879b可以与包括由多外延生长技术形成的补偿区域的任何另外补偿区域组合。作为示例，柱879a、879b例如可以应用到图1至6中说明的实施例。
已经在上文解释具有源极和漏极的半导体器件的实施例，例如FET，但是上文解释的补偿结构也可以应用到肖特基势垒二极管(SBD)，例如MOSFET、SBD、IGBT的FET的混合器件(当该器件具有超结结构时)。
上述实施例允许实现小的单元节距以及p掺杂和n掺杂补偿结构的高纵横比。另外，沿着垂直方向(例如图1至7中的方向y)的掺杂可以在补偿结构中改变，并且由此电场分布可以调适到特定应用需求。
根据一个示例，第一导电类型为p型并且第二导电类型可以为n型。根据另一示例，第一导电类型为n型并且第二导电类型为p型。
诸如"第一"、"第二"以及类似物的术语被用于描述各种结构、元件、区域、节段等，并且意图不是限定性的。相似的术语在说明书中始终表示相似的元件。
术语"具有"、"含有"、"包括"、"包含"以及类似物是开放性的并且该术语指示存在所陈述的元件或特征，但不排除附加元件或特征。除非上下文中另外清楚地指示，冠词"一"和"该"旨在包括多个以及单个。
将理解，除非另外明确指出，此处描述的各种实施例的特征可以彼此组合。
尽管此处已经说明和描述了特定实施例，本领域普通技术人员将理解，各种替换和/或等效的实施方式可以取代所示出和描述的特定实施例而不背离本发明的范围。本申请旨在涵盖此处讨论的特定实施例的任何调适或改变。因此意图是，本发明仅仅由权利要求及其等价物限定。

Claims (20)

1.一种半导体器件，包括：
半导体主体，其包括第一表面以及与第一表面相对的第二表面；
位于该半导体主体中的超结结构，其中该超结结构包括在平行于第一表面的第一方向中交替地布置的第一导电类型的漂移区域和补偿结构；其中
每个电荷补偿结构包括：与第一导电类型互补的第二导电类型的第一半导体区域，以及包括毗邻第一半导体区域的第二导电类型的第二半导体区域的第一沟槽；以及
第一半导体区域和第一沟槽在垂直于第一表面的第二方向上一个接一个地布置。
2.根据权利要求1的半导体器件，还包括第二导电类型的主体区域，其中主体区域、第一沟槽和第一半导体区域在从第一表面延伸到第二表面的第二方向上一个接一个地布置。
3.根据权利要求2的半导体器件，其中主体区域、第二半导体区域和第一半导体区域为第二导电类型的一个连续半导体区域的部分。
4.根据权利要求1的半导体器件，还包括第二导电类型的主体区域，其中主体区域、第一半导体区域和第一沟槽在从第一表面延伸到第二表面的第二方向上一个接一个地布置。
5.根据权利要求4的半导体器件，其中主体区域、第一半导体区域和第二半导体区域为第二导电类型的一个连续半导体区域的部分。
6.根据权利要求1的半导体器件，还包括第二导电类型的主体区域以及包括第二导电性的第三半导体区域的第二沟槽，其中主体区域、第一沟槽、第一半导体区域和第二沟槽在从第一表面延伸到第二表面的第二方向上一个接一个地布置。
7.根据权利要求6的半导体器件，其中主体区域、第三半导体区域、第一半导体区域和第二半导体区域为第二导电类型的一个连续半导体区域的部分。
8.根据权利要求6的半导体器件，其中第一沟槽沿着第二方向的延伸与第二沟槽沿着第二方向的延伸相差小于10%。
9.根据权利要求6的半导体器件，其中在第三半导体区域和第二半导体区域之间沿着第二方向的第二导电类型的掺杂分布包括在第一半导体区域中的峰值。
10.根据权利要求1的半导体器件，其中半导体器件为下述其中之一：IGBT、FET和肖特基势垒二极管。
11.一种垂直半导体器件，包括：
半导体主体，其包括第一表面以及与第一表面相对的第二表面；
第一沟槽，其包括电介质、栅电极和场电极，其中第一沟槽从第一表面延伸到半导体主体中；以及
位于该半导体主体中的超结结构，其中该超结结构包括在平行于第一表面的第一方向中交替地布置的第一导电类型的漂移区域和补偿结构。
12.根据权利要求11的垂直半导体器件，其中
每个补偿结构包括：位于第一沟槽中的场电极，以及毗邻第一半导体区域的与第一导电类型互补的第二导电类型的第一半导体区域；以及其中
该第一半导体区域布置在第一沟槽和第二表面之间。
13.根据权利要求11的半导体器件，其中
每个补偿结构包括位于第一沟槽中的场电极以及毗邻第一沟槽的第二沟槽，其中该第二沟槽布置在第一沟槽和第二表面之间，并且该第二沟槽包括与第一导电类型互补的第二导电类型的第一半导体区域。
14.根据权利要求11的垂直半导体器件，其中每个补偿结构包括：
从第一表面延伸到半导体主体中的第二沟槽，其中第二沟槽包括场电极和电介质；以及
毗邻第二沟槽的与第一导电类型互补的第二导电类型的第一半导体区域，其中第一半导体区域和第一沟槽在垂直于第一表面的第二方向上一个接一个地布置。
15.根据权利要求11的垂直半导体器件，其中每个补偿结构包括：
从第一表面延伸到半导体主体中的第二沟槽，其中第二沟槽包括场电极和电介质；
位于半导体主体中的第三沟槽，其包括与第一导电类型互补的第二导电类型的第一半导体区域；以及
其中第二沟槽和第三沟槽在垂直于第一表面的第二方向上一个接一个地布置。
16.根据权利要求11的垂直半导体器件，其中每个补偿结构包括：
从第一表面延伸到半导体主体中的第二沟槽，其中该第二沟槽包括与第一导电类型互补的第二导电类型的第一半导体区域；以及其中第二沟槽从第一表面到半导体主体中的延伸大于第一沟槽从第一表面到半导体主体中的延伸。
17.根据权利要求11的垂直半导体器件，其中每个补偿结构包括：
从第一表面延伸到半导体主体中的与第一导电类型互补的第二导电类型的第一半导体区域，以及其中第二沟槽从第一表面到半导体主体中的延伸大于第一沟槽从第一表面到半导体主体中的延伸。
18.一种垂直半导体器件，包括：
半导体主体，其包括第一表面以及与第一表面相对的第二表面；
位于半导体主体中的超结结构，其中该超结结构包括第一导电类型的漂移区域和与第一导电类型互补的第二导电类型的补偿区域，以及其中漂移区域和补偿区域在平行于第一表面的第一方向中交替地布置；
在第一表面处的第二导电类型的主体区域；
位于半导体主体中的第一沟槽，其包括在第一沟槽的第一侧壁处的该补偿区域中的第一补偿区域，在第一沟槽的与第一侧壁相对的第二侧壁处的该补偿区域中的第二补偿区域以及位于该补偿区域中的第一和第二补偿区域之间的该漂移区域中的第一漂移区域；以及还包括：
该补偿区域中的分别毗邻该补偿区域中的第一和第二补偿区域的第三和第四补偿区域；以及其中
该补偿区域中的第三和第四补偿区域分别位于该主体区域和该补偿区域中的第一和第二补偿区域之间，或者分别位于该补偿区域中的第一和第二补偿区域和该第二表面之间。
19.一种制作半导体器件的方法，包括：
在半导体主体中形成沟槽；
形成第二导电类型的半导体区域，其衬着该沟槽的第一侧壁、底侧和第二侧壁的每一个；
从沟槽的底侧移除半导体区域；以及
用与第二导电类型互补的第一导电类型的半导体材料填满该沟槽。
20.根据权利要求19的方法，其中用第一导电性的材料填满该沟槽包括：通过外延在沟槽的底侧上以及在半导体区域上形成第一导电性的材料。
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