CN107424928A - 具有充电平衡设计的功率半导体器件 - Google Patents

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Abstract

本公开的实施例涉及具有充电平衡设计的功率半导体器件。形成具有竖直间隔开的第一表面和第二表面的半导体本体。形成从半导体本体的第一表面向第二表面竖直延伸的栅极沟槽。在栅极沟槽中形成栅极电极和栅极电介质。栅极电介质将栅极电极与相邻的半导体材料电绝缘。形成从栅极沟槽的底部向半导体本体的第二表面竖直延伸的掺杂超结区域。掺杂超结区域包括从第一半导体层的第一表面竖直延伸并且彼此直接邻接的第一掺杂柱区、第二掺杂柱区和第三掺杂柱区。第二柱区在横向方向上居于第一柱区与第三柱区中间并且具有与第一和第三柱区相反的传导类型。

Description

具有充电平衡设计的功率半导体器件
技术领域
本申请涉及功率半导体器件，并且更具体地涉及增强功率半导 体器件的电性能的漂移区域结构。
背景技术
功率半导体器件(特别是诸如金属氧化物半导体场效应晶体管 (MOSFET)或绝缘栅双极型晶体管(IGBT)等场效应控制的开关 器件)已经被用于各种应用，包括但不限于用作电源和功率变换器、 电动车、空调甚至立体声系统中的开关。特别是关于能够开关大电流和/或在较高电压下工作的功率器件，通常需要低导通状态电阻 Ron、高击穿电压Ubd和/或高鲁棒性。功率MOSFET通常包括漏极 区域、与漏极区域邻接的漂移区域、和源极区域，每个区域具有第 一传导类型，功率MOSFET还包括布置在漂移区域与源极区域之间 的第二传导类型的本体区域。功率IGBT具有与功率MOSFET相似 的结构，除了第一传导类型的漏极区域被第二传导类型的集电极区 域替代，从而形成具有压控开关的双极结型晶体管，以提供BJT的 基极电流。
功率开关应用中特别关注的一个问题是宇宙射线辐射。宇宙射 线辐射是指从外部环境到器件的操作区域中的不期望的粒子轰击。 虽然在空间环境中更为普遍，但宇宙射线辐射可能发生在陆地环境 中。由宇宙射线辐射引起的粒子轰击可以引起冲击电离的链式反应， 这导致不必要的电流成丝(current filamentation)并且可能导致不可 逆的器件故障。使用高电场梯度进行操作的器件(如电源开关器件) 最容易受到宇宙射线辐射的破坏。因此，很多功率半导体开关应用 需要器件抵抗宇宙射线辐射。减轻功率器件内关键位置的高电场实 现了能够抵御诸如宇宙射线辐射等恶劣工况的稳健的器件性能。
用于修改功率开关器件的电场分布和峰值强度以提高宇宙射线 鲁棒性的技术包括(i)增加晶片/漂移区域厚度；(ii)引入更厚的 分级/扩散基材轮廓；(iii)减少n型漂移区/本征层掺杂浓度；(iv) 优化场停止(缓冲)层轮廓以减小器件背面的峰值电场；(V)在表面处使用较深的p型结以使高电场远离电极；和(VI)增厚栅极沟 槽氧化物以减轻沟槽底部和漂移区域的顶面的电场强度。然而，这 些方法通常导致更差的电气性能折衷，例如较差的二极管反向恢复 软度和较高的导通状态损耗以及因此较差的Vce,sat(集电极-发射极饱和电压)和Eoff(关断损耗)。
发明内容
公开了一种形成竖直沟槽栅极晶体管的方法。根据一个实施例， 形成具有竖直间隔开的第一表面和第二表面的半导体本体。形成从 半导体本体的第一表面向第二表面竖直延伸的栅极沟槽。形成布置 在栅极沟槽中的栅极电极，并且形成布置在栅极沟槽中的栅极电介 质。栅极电介质将栅极电极与相邻的半导体材料电绝缘。形成从栅 极沟槽的底部向半导体本体的第二表面竖直延伸的掺杂超结区域。 掺杂超结区域包括从第一半导体层的第一表面竖直延伸并且彼此直 接邻接的第一掺杂柱区、第二掺杂柱区和第三掺杂柱区。第二柱区 在横向方向上居于第一柱区与第三柱区中间并且具有与第一和第三 柱区相反的传导类型。
一种在具有竖直间隔开的第一表面和第二表面的半导体本体中 形成竖直沟槽栅极晶体管的方法，竖直沟槽栅极晶体管具有从第一 表面延伸到半导体本体中的n型源极区域、布置在源极区域下方并 且与源极区域邻接的p型本体区域、布置在本体区域下方并且与本 体区域邻接的n型漂移区域、布置在掺杂的n型漂移区域下方并且 与掺杂的n型漂移区域邻接的比漂移区域更重地掺杂的n型场停止 区域、从第一表面延伸通过源极和本体区域的栅极沟槽、以及布置 在栅极沟槽中并且被配置为控制在第一表面与第二表面之间流动的 竖直电流的栅极电极。根据该方法的一个实施例，形成从栅极沟槽 的底部向半导体本体的第二表面竖直延伸的掺杂超结区域。掺杂超 结区域包括从第一半导体层的第一表面竖直延伸并且彼此直接邻接 的第一掺杂柱区、第二掺杂柱区和第三掺杂柱区。第二柱区在横向 方向上居于第一柱区与第三柱区中间并且具有与第一和第三柱区相 反的传导类型。
公开了一种形成在具有竖直间隔开的第一表面和第二表面的半 导体本体中的竖直沟槽栅极晶体管。根据一个实施例，竖直沟槽栅 极晶体管包括从第一表面延伸到半导体本体中的n型源极区域、布 置在源极区域下方并且与源极区域邻接的p型本体区域、布置在本 体区域下方并且与本体区域邻接的n型漂移区域、以及布置在漂移 区域下方并且与漂移区域邻接的比漂移区域更重地掺杂的n型场停 止区域。竖直沟槽栅极晶体管还包括从第一表面延伸通过源极和本 体区域的栅极沟槽、以及位于栅极沟槽中的栅极电极和栅极电介质， 栅极电介质将栅极电极与相邻的半导体材料电绝缘。栅极电极被配 置为控制在第一表面与第二表面之间流动的竖直电流。竖直沟槽栅 极晶体管还包括与栅极沟槽直接邻接并且布置在栅极沟槽下方的掺 杂超结区域。掺杂超结区域包括从栅极沟槽的底部竖直延伸的第一 掺杂柱区、第二掺杂柱区和第三掺杂柱区。第二柱区在横向方向上 居于第一柱区与第三柱区中间并且与第一和第三柱区形成pn结。掺 杂超结区域的底部与场停止区域之间的距离大于漂移区域的竖直厚 度的50％。漂移区域的竖直厚度在本体区域与场停止区域之间测量。
在阅读以下详细描述以及查看附图时，本领域技术人员将认识 到附加的特征和优点。
附图说明
附图的元件不一定相对于彼此成比例。相同的附图标记表示对 应的相似部件。可以组合各种所示实施例的特征，除非它们彼此排 斥。实施例在附图中示出，并且在下面的描述中详细描述。
图1示出了根据一个实施例的具有布置在栅极沟槽的底部的掺 杂超结区域的绝缘栅双极型晶体管；
图2包括图2A和2B，示出了根据一个实施例的可以用于形成 功率半导体器件的第一半导体层；
图3示出了根据一个实施例的在第一半导体层中形成沟槽；
图4示出了根据一个实施例的使用离子注入形成对第一半导体 层中的沟槽的周界加衬的第一掺杂区域；
图5示出了根据一个实施例的使用外延沉积形成对沟槽的周界 加衬的第一掺杂区域；
图6包括图6A和6B，示出了根据一个实施例的使用外延沉积 在第一掺杂区域上形成相反的第二传导类型的掺杂区域，其中图6A 示出了应用于图4的器件的过程，图6B示出了应用于图5的器件的 过程；
图7包括图7A和7B，示出了根据一个实施例的外延形成覆盖 第一和第二掺杂区域的第二半导体层，其中图7A示出了应用于图 6A的器件的过程，图7B示出了应用于图6B的器件的过程；
图8包括图8A和8B，示出了在第二半导体层中形成栅极沟槽， 其中图8A示出了应用于图7A的器件的过程，图8B示出了应用于 图7B的器件的过程；
图9包括图9A和9B，示出了在栅极沟槽中形成栅极电极和栅 极电介质，其中图9A示出了应用于图8A的器件的过程，图9B示 出了应用于图8B的器件的过程；
图10包括图10A和10B，示出根据一个实施例的可以根据参考 图2-9描述的技术形成的绝缘栅双极型晶体管的两个不同的实施例；
图11示出了根据一个实施例的通过将掺杂剂原子注入到第一半 导体层中以形成第一掺杂阱来形成掺杂超结区域的方法；
图12示出了根据一个实施例的将掺杂剂原子注入到第一半导体 层中以形成第二掺杂阱；
图13包括图13A、13B和13C，示出了根据一个实施例的具有 根据参考图11-12描述的技术形成的掺杂超结区域的绝缘栅双极型 晶体管的三个不同的实施例；
图14示出了根据一个实施例的通过将掺杂剂原子注入到第一半 导体层中以形成第一和第三掺杂阱来形成掺杂超结区域的方法；
图15示出了根据一个实施例的将掺杂剂原子注入到第一半导体 层中以形成掺杂超结区域的第二掺杂阱；
图16示出了根据一个实施例的可以根据参考图14-15描述的技 术形成的绝缘栅双极型晶体管的三个不同的实施例；以及
图17示出了根据一个实施例的通过在半导体本体中形成栅极沟 槽并且将掺杂剂注入到栅极沟槽的底部中来形成掺杂超结区域的方 法。
具体实施方式
本文中所公开的实施例包括功率半导体器件。根据一个实施例， 功率半导体器件是具有竖直沟槽栅电电极结构的IGBT。功率半导体 器件包括布置在栅极沟槽的底部并且竖直延伸到器件的漂移区域中 的掺杂超结区域。掺杂超结区域包括交替传导类型(即p-n-p或n-p-n) 的三个掺杂柱区或条带。掺杂超结区竖直延伸不超过漂移区的一半。
公开了用于形成功率半导体器件的各种方法。这些方法的实施 例包括提供轻掺杂的第一传导类型的第一半导体层。在第一半导体 层中形成掺杂超结区域。公开了用于在第一半导体层中形成掺杂超 结区域的各种不同技术。一种技术涉及在第一半导体层中形成沟槽， 从而利用第一传导类型的半导体材料对沟槽的侧壁加衬，随后用第 二传导类型的半导体材料填充沟槽。另一种技术涉及在第一半导体 层的第一表面处执行掩模离子注入，以形成延伸到第一半导体层中 的掺杂阱。这些掺杂阱提供掺杂超结区域的第一柱区、第二柱区和 第三柱区。在形成掺杂超结区域之后，在第一半导体层上外延生长 第二半导体层，使得第二半导体层覆盖掺杂超结区域。栅极沟槽形 成在第二半导体层中，栅极沟槽的底部延伸到掺杂超结区域。在第 二半导体层中形成有源器件区域，例如源极、本体、集电极、发射 极等。
所公开的功率半导体器件和用于形成功率半导体器件的对应方 法具有几个显著的优点。例如，栅极沟槽底部的掺杂超结区域的结 构避免了在栅极沟槽底部附近的非常高的电场，并且从而有利地提 高了器件关于宇宙射线辐射的鲁棒性。此外，掺杂超结区域的结构 有利地改善了器件的电性能，包括开关损耗和开关速度，同时保持 了理想的击穿电压和导通电阻。此外，与用于形成超结结构的现有 技术相比，用于形成掺杂超结的工艺基本上更便宜、更可靠、更可 控。
参考图1，描绘了绝缘栅双极型晶体管100。绝缘栅双极型晶体 管100形成在具有第一表面104和与第一表面104竖直间隔开的第 二表面106的半导体本体102中。从第一表面104到第二表面106 以相继的顺序，绝缘栅双极型晶体管100包括第一传导类型的(例如，n型)源极区域108、第二传导类型的(例如，p型)本体区域 110、第一传导类型的漂移区域112和第二传导类型的漂移区域114。 漂移区域112的多数载流子浓度可以在1012cm-3到5×1014cm-3之间的 范围内，例如8×1013cm-3。源极区域108、本体区域110和集电极区 域114的多数载流子浓度可以在1016cm-3到1021cm-3之间的范围内， 例如对于本体区域110为1×1016cm-3，对于集电极区域114为 1×1017cm-3，对于源极区域108为1×1019cm-3。源极区域108与布置 在半导体本体102的第一表面104上的发射极116欧姆接触，并且 集电极区域114与布置在半导体本体102的第二表面106上的集电 极118欧姆接触。栅极沟槽120从半导体本体102的第一表面104 竖直延伸通过源极区域108和本体区域110并且进入漂移区域112中。栅极沟槽120的竖直长度可以在1-7μm的范围内。导电栅极电 极124和电绝缘栅极电介质122布置在栅极沟槽120中。以传统上 已知的方式，绝缘栅双极型晶体管100被配置为响应于施加到栅极 电极124的电压来控制发射极/源极端子与集电极端子之间的电流。 当发射极116和集电极118被正向偏置并且电压被施加到栅极电极 124时，在本体区域110中产生传导沟道。该传导沟道向由本体区域 110、漂移区域112和集电极区域114形成的竖直双极晶体管提供基 极电流。在正向阻断条件下，即当发射极116和集电极118被反向 偏置时，在本体区域110与漂移区域112之间的pn结变为反向偏置， 并且空间电荷区域跨越漂移区域112扩展。在高的阻断电压下，例 如200V、400V或更大，在器件中、特别是在栅极沟槽的底部附近 产生显著的电场。
可选地，绝缘栅双极型晶体管100可以包括比漂移区域112更 高地掺杂并且介于漂移区域112与集电极区域114之间的第一传导 类型的场停止区域126。场停止区域126被配置为减小器件的集电极 侧的峰值电场，从而改善击穿特性。在短路状况或宇宙射线事件的 情况下，由于该区域的高电子电流密度，在场停止区域126附近会 产生高电场。场停止区域126可以具有在5×1014cm-3到1×1017cm-3之间的范围内的掺杂浓度。在所示的实施例中，场停止区域126仅 布置在与集电极区域114的界面处。备选地，多个场停止区域可以 竖直地贯穿漂移区域112的下半部。
作为另一选择，绝缘栅双极型晶体管100可以包括比漂移区域 112更高地掺杂的并且介于漂移区域112与本体区域110之间的第一 传导类型的注入区域127。注入区域127通过将多数载流子注入漂移 区域112中来增强导通状态传导性能。第一传导类型的注入区域127 可以具有在5×1014cm-3与1×1018cm-3之间的范围内的掺杂浓度。
绝缘栅双极型晶体管100还包括掺杂超结区域128。掺杂超结区 域128在栅极沟槽120下方布置在漂移区域112内。根据一个实施 例，掺杂超结区域128与栅极沟槽120的底部直接邻接。掺杂超结 区域128从栅极沟槽120的底部沿着竖直方向向半导体本体102的 第二表面106延伸。掺杂超结区域128包含具有与周围的漂移区域 112不同掺杂类型或浓度的至少两个离散区域。例如，这些各种掺杂 区域的多数载流子浓度均在5×1014cm-3到1017cm-3的范围内
根据一个实施例，掺杂超结区域128包括第一掺杂柱区130、第 二掺杂柱区132和第三掺杂柱区134。第一掺杂柱区130、第二掺杂 柱区132和第三掺杂柱区134通常可以形成为任何形状，即在半导 体本体102的竖直方向上伸长。根据一个实施例，第一掺杂柱区130、第二掺杂柱区132和第三掺杂柱区134具有竖直条带的形状。这些 条带中的每个可以具有基本上相同的宽度。根据其他实施例，条带 具有不同的宽度。根据一个实施例，第一掺杂柱区130和第三掺杂 柱区134具有第二传导类型的多数载流子浓度，第二掺杂柱区132 具有第一传导类型的多数载流子浓度。备选地，第一掺杂柱区130 和第三掺杂柱区134可以具有第一传导类型的多数载流子浓度，并 且第二掺杂柱区132可以具有第二传导类型的多数载流子浓度。无 论漂移区域112的传导类型如何，任一种配置都是可能的。至少第 二掺杂柱区132可以与栅极沟槽120的底部直接邻接。可选地，第 一掺杂柱区130、第二掺杂柱区132和第三掺杂柱区134都可以与栅 极沟槽120的底部直接邻接。
根据一个实施例，掺杂超结区域128的底部与场停止区域126 之间的距离(D1)大于器件的漂移区域的竖直厚度(D2)的50％。 如本文中所使用的，漂移区域的竖直厚度(D2)被测量为在垂直于 半导体本体102的第一表面104和第二表面106的方向上在本体区 域110与场停止区域126之间的最短距离。在包括注入区域127的 实施例中，漂移区域112的竖直厚度(D2)也包括该区域。掺杂超 结区域128的竖直长度可以根据器件的期望电特性而变化。例如， 掺杂超结区域128的底部与场停止区域126之间的距离可以大于漂 移区域112的竖直厚度的70％，并且可以大于漂移区域112的竖直 厚度的90％。掺杂超结区域128的竖直长度可以在1到20μm的范围 内，并且在一些实施例中可以为5或10μm。如图1所示，掺杂超结区域128的顶部可以通过漂移区域的一部分与注入区域127间隔开。 备选地，掺杂超结区域128的顶部可以与注入区域127直接邻接。
为简单起见，图1仅示出了1个绝缘栅双极型晶体管100。然而， 应当理解，半导体本体102可以包括多个绝缘栅双极型晶体管100， 其中每个器件根据本文中所描述的一个或多个实施例来配置。这些 器件可以连接在一起以形成单个开关，或者备选地可以具有单独的 端子并且彼此独立地操作。
现在将参考图2-16来讨论用于形成图1的绝缘栅双极型晶体管 100的各种实施例的所选择的方法步骤。
参考图2，提供第一半导体层136。第一半导体层136包括竖直 间隔开的第一表面138和第二表面140。第一半导体层136可以由用 于形成集成电路器件的多种半导体材料中的一种或多种构成，例如 硅(Si)、碳化硅(SiC)、锗(Ge)、硅锗晶体(SiGe)、氮化镓 (GaN)、砷化镓(GaAs)等，或者第一半导体层136可以包括上 述材料。
图2中描绘了用于提供第一半导体层136的两个不同的实施例。 图2A描绘了其中从体晶片提供第一半导体层136的实施例。体晶片 可以是FZ(浮动区)晶片，或者可以是MCZ(磁性直拉)晶片。在 任一种情况下，体晶片可以具有与漂移区域112的掺杂类型和浓度 相对应的本征掺杂类型和浓度，即多数载流子浓度在1012cm-3到 5×1014cm-3的范围内的第一传导类型。参考图2B，第一半导体层136 是由外延形成的化合物半导体层。该工艺包括提供体半导体衬底 142，诸如硅或碳化硅衬底。随后，在体半导体衬底142上外延生长 第一半导体区域144(其可以包括多个外延层)。第一半导体区域 144可以具有与场停止区域126的掺杂类型和浓度相对应的掺杂类 型和浓度。随后，在第一外延区域144上生长第二外延区域146(其 可以包括多个外延层)。第二外延区域146可以具有与漂移区域112 的掺杂类型和浓度相对应的掺杂类型和浓度，即多数载流子浓度在 1012cm-3到5×1014cm-3的范围内的第一传导类型。
参考图3，第一沟槽148形成在第一半导体层136中。第一沟槽 148形成在第一半导体层136的第一表面138处，并且从第一表面 138向第一半导体层136的第二表面140竖直延伸。第一沟槽148 可以根据各种公知的半导体工艺技术中的任何一种来形成。例如， 第一沟槽148可以通过湿法或干法掩模蚀刻技术来形成。蚀刻可以 是各向同性的或各向异性的。
参考图4，根据一个实施例，形成了对第一沟槽148的周界加衬 的第一掺杂半导体区域150。第一掺杂半导体区域150具有第一传导 类型的多数载流子浓度。第一掺杂半导体区域150与第一沟槽148 的底部和侧壁直接邻接。也就是说，第一掺杂半导体区域150的一侧与第一沟槽148的形状一致。
根据图4中使用的技术，第一掺杂半导体区域150通过将来自 外部源的第一传导类型的掺杂剂注入到第一沟槽148的侧壁和底部 中来形成。注入角度可以偏离90度，使得掺杂剂原子深深地进入到 沟槽的侧壁中。结果，掺杂剂原子进入第一沟槽148的底部和侧壁， 以便在第一半导体层136内形成第一掺杂半导体区域150。也就是 说，第一掺杂区域从第一沟槽148的底部和侧壁向内延伸到第一半 导体层136中。掩模(未示出)可以用于防止掺杂剂原子进入第一 半导体层136的其它部分。备选地，掺杂原子可以通过等离子体沉 积技术被并入到第一沟槽140的侧壁和底部中。
参考图5，根据另一实施例，形成了第一掺杂半导体区域150。 根据该技术，通过在第一半导体层136上外延地沉积第三半导体层 152来形成第一掺杂半导体区域150。不同于图4的实施例，在本实 施例中，第一掺杂半导体区域150布置在第一沟槽148内部，并且 从第一沟槽148的底部和侧壁向内延伸。第三半导体层152与第一 半导体层136由相同的半导体材料形成，但是具有比第一层更高的 载流子浓度。通过外延工艺来控制第三半导体层152的厚度，使得 在在第一沟槽148中在第三半导体层152的部分之间保留空隙154。 也就是说，在第三半导体层152完全填充第一沟槽148之前停止外 延工艺。
在图4和图5的任一种情况下，第一掺杂半导体区域150形成 为具有与第一掺杂柱区130和第三掺杂柱区134相对应的掺杂浓度。 例如，第一掺杂半导体区域150的多数载流子浓度可以在5×1014cm-3到1017cm-3的范围内。
参考图6，根据一个实施例，在第一掺杂半导体区域150上形成 第二掺杂半导体区域156。图6A描绘了其中第二掺杂半导体区域156 形成在图4的器件上的实施例。图6B描绘了其中第二掺杂半导体区 域156形成在图5的器件上的实施例。在任一种情况下，第二掺杂半导体区156形成在位于对第一沟槽148的侧壁加衬的第一掺杂半 导体区150的部分之间的第一沟槽148中。第二掺杂半导体区156 通过外延沉积第二传导类型的第四半导体层158来形成。第四半导 体层158在图6A的情况下外延生长在第一半导体层136的暴露表面 上，或者在图6B的情况下外延生长在第三半导体层152的暴露表面 上。控制外延工艺使得第四半导体层158足够厚以在图6A的情况下 完全填充第一沟槽148，或者在图6B的情况下完全填充保留在第三 半导体层152之间的空隙154。
参考图7，根据一个实施例，在第一半导体层136的第一表面 138上形成第二半导体层160。图7A描绘了其中第二半导体层160 形成在图6A的器件上的实施例。图7B描绘了其中第二半导体层160 形成在图6B的器件上的实施例。第二半导体层160外延生长在第一 半导体层136的第一表面138上。在形成第二半导体层160之前， 可以对第四半导体层158和第三半导体层152(在图6B的实施例中) 或者第四半导体层158(在图6A的实施例中)施加平面化处理，以 暴露第一半导体层136的第一表面138。第二半导体层160具有与第 一半导体层136相同的传导类型，并且可以具有与第一半导体层136 相似或相同的多数载流子浓度。第一半导体层136和第二半导体层 160共同形成图1的绝缘栅双极型晶体管100的半导体本体102，其 中第一半导体层136的第二表面140形成半导体本体102的第二表 面106，并且与第一半导体层136相对的第二半导体层160的第一表 面162形成半导体本体102的第一表面104。
参考图8，根据一个实施例，栅极沟槽120形成在第二半导体层 160中。图8A描绘了其中栅极沟槽120形成在图7A的器件上的实 施例。图8B描绘了其中栅极沟槽120形成在图7B的器件上的实施 例。栅极沟槽120可以通过湿法或干法各向同性蚀刻技术来形成。 可以在第二半导体层160的第一表面162上提供掩模(未示出)， 并且掩模以栅极沟槽120的期望几何形状被图案化。栅极沟槽120 被形成为使得栅极沟槽的底部120与掺杂超结区域128直接邻接。 用于形成掺杂超结区域128和用于形成栅极沟槽120的工艺被对准， 使得栅极沟槽120相对于掺杂超结区域128至少近似在横向方向上 居中。栅极沟槽120可以直接接触第二掺杂柱区132。如图8A和8B 所示，栅极沟槽120的底部也接触掺杂超结区域128的第一掺杂柱 区130和第三掺杂柱区134。然而，这不是必需的，并且栅极沟槽 120、掺杂超结区域128、以及第一掺杂柱区130、第二掺杂柱区132 和第三掺杂柱区134的宽度可以根据用户要求或工艺能力增加或减 少。
参考图9，根据一个实施例，栅极电极124和栅极电介质122形 成在栅极沟槽120中。图9A描绘了其中栅极电极124和栅极电介质 122形成在图8A的器件中的实施例。图9B描绘了其中栅极电极124 和栅极电介质122形成在图8B的器件中的实施例。栅极电介质122可以通过氧化工艺来形成，并且栅极电极124可以通过在氧化的栅 极沟槽120中沉积导电材料(例如多晶硅、铝等)来形成。
图10描绘了绝缘栅双极型晶体管100的两个实施例。图10A描 绘了从图9A的器件形成的绝缘栅双极型晶体管100。图10B描绘了 从图9B的器件形成的绝缘栅双极型晶体管100。在任一种情况下， 在执行参考图9描述的处理步骤之后，可以通过传统的前段制程掺杂技术来形成绝缘栅双极型晶体管100的剩余器件区域，包括源极 区域108、体区域110、集电极区域114、场停止区域126和注入区 域127。例如，可以在半导体本体102的第一表面104和第二表面 106处执行离子注入或扩散掺杂工艺，以便在半导体本体102内形成 掺杂区域。
参考图11-12，描绘了根据另一实施例的用于形成绝缘栅双极型 晶体管100的所选择的方法步骤。根据该技术，如参考图3-6描述的 用于形成掺杂超结区域128的方法步骤被替换为以下步骤。参考图 11，提供如参考图2描述的第一半导体层136。在第一半导体层136 的第一表面138上提供第一掩模164。第一掩模164被图案化以暴露 第一半导体层136的期望区域。随后，将第一传导类型的掺杂剂注 入到第一半导体层136的第一表面138中。可以进行热退火以激活 掺杂剂。结果，形成了从第一半导体层136的第一表面138竖直延伸的第一掺杂阱166。第一掺杂阱166具有与第一掺杂柱区130和第 三掺杂柱区134的多数载流子浓度相对应的多数载流子浓度，即在 5×1014cm-3到1017cm-3的范围内。
参考图12，已经去除了第一掩模164，并且已经在第一半导体 层136上提供了第二掩模168。第二掩模168被图案化为具有部分暴 露并且部分覆盖第一掺杂阱166的开口。然后，以与上述相似或相 同的方式将第二传导类型的掺杂剂注入到第一半导体层136的第一表面138中。结果，形成了从第一半导体层136的第一表面138竖 直延伸的第二掺杂阱170。第二掺杂阱170具有与第二柱区的多数载 流子浓度相对应的多数载流子浓度，即在5×1014cm-3到1017cm-3的范 围内。第一掺杂阱166比第二掺杂阱170宽，第二掺杂阱170布置 在第一掺杂阱166的横向中心。结果，第一掺杂阱166的部分布置 在第二掺杂阱170的横向两侧。这些部分分别形成掺杂超结区域128 的第一掺杂柱区130和第三掺杂柱区134。同样，第二掺杂阱170 形成掺杂超结区域128的第二掺杂柱区132。因此，可以通过调整参 考图11和12描述的掺杂步骤的工艺参数来控制第一掺杂柱区130、 第二掺杂柱区132和第三掺杂柱区134的宽度和位置。为了形成高 纵横比(即相对于宽度的较大深度)的第一掺杂柱区130、第二掺杂 柱区132和第三掺杂柱区134，可以使用所谓的沟道效应，其利用使 用非常小的注入角度的高能量注入，例如小于0.15％。代替如参考图11和图12描述的两步掩模化工艺，可以使用单个掩模来形成第一掺 杂阱166和第二掺杂阱170二者。这可以通过使用具有不同扩散系 数的掺杂剂原子来实现，例如硼(B)、砷(As)或锑(Sb)。
图13描绘了具有根据参考图11-12描述的技术形成的掺杂超结 的绝缘栅双极型晶体管100的三个实施例。在执行参考图11-12描述 的方法步骤并且去除任何剩余的掩模之后，可以例如以参考图7描 述的方式在第一半导体层136上外延生长第二半导体层160。可以在 第二半导体层160中蚀刻栅极沟槽120，随后例如以参考图8-9描述 的方式在栅极沟槽120中形成栅极电极124和栅极电介质122。可以 通过传统已知的技术来形成绝缘栅双极型晶体管100的剩余器件区 域，包括源极区域108、本体区域110、集电极区域114、场停止区 域126和注入区域127。
在图13A的实施例中，第二掺杂柱区132不像第一掺杂柱区130 和第三掺杂柱区134那样竖直地延伸到第一半导体层136中那么深。 在图13B的实施例中，第二掺杂柱区132第一和第三掺杂柱区那样 深地竖直延伸到第一半导体层136中。在图13C的实施例中，第二掺杂柱区132如第一掺杂柱区130和第三掺杂柱区134那样进一步 竖直延伸到第一半导体层136中。第一掺杂阱166和第二掺杂阱170 的不同的竖直长度可以通过改变掺杂剂原子的注入能量和/或选择具 有不同扩散系数的掺杂剂原子来实现。
参考图14-15，根据另一实施例，描绘了用于形成绝缘栅双极型 晶体管100的所选择的方法步骤。根据该技术，如参考图3-6描述的 用于形成掺杂超结区域128的方法步骤被替换为以下步骤。参考图 14，提供如参考图2描述的第一半导体层136。在第一半导体层136的第一表面上提供第一掩模164。第一掩模164被图案化为具有两个 横向间隔开的开口。第一传导类型的掺杂剂在掩模开口中被注入到 第一半导体层136中，以上述方式被激活和扩散。结果，在第一半 导体层136中形成了彼此横向间隔开的第一掺杂阱166和第三掺杂 阱172。第一掺杂阱166和第三掺杂阱172具有第一传导类型并且具 有比第一半导体层136的相邻部分高的掺杂浓度。第一掺杂阱166 和第三掺杂阱172对应于第一掺杂柱区130和第三掺杂柱区134的 多数载流子浓度，即，在5×1014cm-3到1017cm-3的范围内。
参考图15，第一掩模164已经被去除，并且第二掩模174已经 被提供在第一半导体层136上。第二掩模174被图案化以便暴露第 一半导体层136的在第一掺杂阱166与和第三掺杂阱172之间的区 域。第二传导类型的掺杂剂在掩模开口中被注入到第一半导体层136中并且以上述方式被激活。结果，第二掺杂阱170布置在第一掺杂 阱166与第三掺杂阱172之间并且与第一掺杂阱166和第三掺杂阱 172形成pn结。第二掺杂阱具有与第二掺杂柱区132的多数载流子 浓度对应的多数载流子浓度，即，在1015cm-3到1016cm-3的范围内。
图16描绘了具有根据参考图14-15描述的技术形成的掺杂超结 的绝缘栅双极型晶体管100的三个实施例。在执行这些方法步骤之 后，可以移除任何剩余的掩模，并且可以例如以参考图7描述的方 式在第一半导体层136上外延生长第二半导体层160。可以在第二半 导体层160中蚀刻栅极沟槽120，随后例如以参考图8-9描述的方式 在栅极沟槽120中形成栅极电极124和栅极电介质122。可以通过传 统已知的技术来形成绝缘栅双极型晶体管100的剩余器件区域，包 括源极区域108、本体区域110、集电极区域114、场停止区域126 和注入区域127。
在图16A的实施例中，第二掺杂柱区132不像第一掺杂柱区130 和第三掺杂柱区134那样竖直地延伸到第一半导体层136中那么深。 在图16B的实施例中，第二掺杂柱区132如第一掺杂柱区130和第三 掺杂柱区134那样深地竖直延伸到第一半导体层136中。在图16C的 实施例中，第二掺杂柱区132如第一掺杂柱区130和第三掺杂柱区134 那样进一步竖直延伸到第一半导体层136中。这些不同的配置可以通 过改变用于形成第一掺杂柱区、第二掺杂柱区和第三掺杂柱区的注入 能量来实现，如参考图13-14所述。
参考图17，示出了根据另一实施例的用于形成绝缘栅双极型晶 体管100的所选择的方法步骤。根据该技术，如参考图3-6描述的用 于形成掺杂超结区域128的方法步骤被替换为以下步骤。提供第一 半导体层136。在本实施例中，第一半导体层136提供整个半导体本 体102。也就是说，省略了外延形成第二半导体层160的步骤。栅极 沟槽120形成在第一半导体层136的第一表面138中。这可以使用 例如湿法或干法各向异性蚀刻技术来完成。如图17所示，掩模178 形成在第一半导体层136的第一表面138上，并且以栅极沟槽120 的期望几何形状被图案化。随后，将离子注入到栅极沟槽120的底 部中。掩模178防止这些离子进入半导体本体102的其它区域。离 子注入工艺包括注入第一传导类型的掺杂剂和第二传导类型的掺杂 剂这两个单独的工艺。以这种方式，如先前讨论的第一掺杂阱166 和第二掺杂阱170可以形成在栅极沟槽120的底部。通过调整工艺 参数(包括掺杂剂类型、注入能量、注入角度、激活时间(例如在 两个离子注入工艺之间)等)，可以使第一掺杂阱166比第二掺杂 阱170宽。可以通过传统的前段制程掺杂技术来形成绝缘栅双极型 晶体管100的剩余器件区域，包括源极区域108、本体区域110、集 电极区域114、场停止区域126和注入区域127。
参考图17描述的技术的一个优点是它是自对准技术。也就是说， 掺杂超结区域128必须相对于栅极沟槽120在横向方向上居中，因 为使用相同的掩模178形成栅极沟槽120和掺杂超结区域128二者。 这可以有利地提高产量和/或性能，因为掺杂超结区域128总是形成 在正确的区域中。
本发明人已经发现了用于形成功率半导体器件的方法与现有技 术相比的几个优点。与现有技术相比，这些优点包括降低了加工成 本和改进了重复性和产率。通常，用于功率半导体器件的超结结构 由n型漂移区域112中的伸长的p型柱区形成(或反之亦然)。这些伸长的柱区通常与栅极沟槽120相邻并且横向偏移。用于形成这 些结构的传统技术包括多层外延生长工艺，其涉及在每个外延层中 相继形成掺杂区域。备选地，这些伸长的柱区可以通过涉及形成高 纵横比沟槽的深沟槽技术来形成。在这两种情况下，这些处理步骤是昂贵的、耗时的并且难于控制。特别地，难以形成具有基本上均 匀的掺杂浓度的这些伸长的柱区。这些结构中的电荷不平衡可能不 利地影响器件的阻断能力。相比之下，用于形成掺杂超结区域128 的目前公开的方法涉及成本有效且高度可控的技术，包括离子注入、沟槽蚀刻和外延生长。与多层外延生长工艺相比，需要更少的外延 循环。此外，由于这些技术，掺杂超结区域128中的柱区的掺杂浓 度高度均匀。在一些情况下，工艺变化可以产生具有不同的竖直高 度的第一掺杂柱区130、第二掺杂柱区132和第三掺杂柱区134，例 如，如图13和16所示。本发明人已经发现，这些变化对于器件关 于关键电气参数(包括关断损耗、更短的延迟时间和更短的关断时 间)的电气性能具有可忽略的影响。因此，与现有技术相比，用于 形成掺杂超结区域128的工艺窗口极大地增强。
此外，与现有技术的器件相比，发明人已经发现对功率半导体 器件的电气特性的若干改进。这些优点包括漂移区域结构，其产生 了如下综合优点：将栅极沟槽120的底部与高电场屏蔽，同时在器 件的漂移区域中引入补偿电荷，从而提高了器件的开关性能。因为掺杂的超结位于栅极沟槽120的底部并且包括pn结，所以产生电绝 缘的空间电荷区域，其降低了栅极沟槽120的底部的电场强度并且 加强了器件对抗与高电场强度相关联的故障机制(包括宇宙射线辐 射)的能力。
关于开关性能，掺杂超结利用超结原理来降低关断损耗，减少 延迟时间并且减少关断时间，同时对导通电阻和击穿电压的影响最 小。一般来说，功率晶体管的开关性能取决于器件能够在关断期间 从漂移区去除自由载流子使得器件可以进入阻断状态的速度。虽然 可以通过降低漂移区域的掺杂浓度来提高开关性能，但是这导致器 件的导通电阻的不利增加和更高的欧姆损耗。超结原理有利地通过 在漂移区域中引入补偿电荷来改变这种折衷。通过在漂移区域中引 入补偿电荷，当器件关断时，空间电荷区域将更快地出现。结果， 可以实现降低的关断损耗、更短的延迟时间和更短的关断时间，而 不会危害导通状态性能。
发明人特别发现，与传统的超结结构相比，不会延伸超过漂移 区域112的竖直厚度的50％的掺杂超结区域128的本公开的设计提 供了受欢迎的电气特性。一般来说，期望在器件的漂移区域中尽可 能多地平衡电荷以实现快速开关时间。为此，用于竖直功率半导体 器件的传统的超结结构竖直地完全延伸，或者完全靠近漂移区域的 底部。以这种方式，可以实现整个器件的完全电荷平衡或接近完全 的电荷平衡。然而，这种设计可能导致非常快的开关速度，这在某 些情况下可能是有问题的。例如，在某些应用中，快速的开关时间可能导致更高的电压过冲，并且能够实现更高的开关频率，从而引 起显著量的电磁干扰(EMI)。一些应用将dV/dt(即开关速度)的 上限设置为5kV/μs，因为更高的上限可能导致可靠性问题。本文中 所描述的器件表现出关断损耗的显著降低，而导通状态电压没有太 大变化。同时，与不包括任何超结结构的功率半导体器件相比，开 关速度(dV/dt)仅略微增加。换言之，本文中所描述的有限深度掺 杂超结区域128几乎接近与开关效率相关的传统超结结构的有益特 性，同时避免了与超快开关时间相关联的传统超结结构的缺点。
本说明书提及半导体部分所掺杂的“第一”和“第二”传导类 型的掺杂剂。第一传导类型可以是n型，第二传导类型可以是p型 (反之亦然)。众所周知，取决于源极和漏极区域的掺杂类型或极 性，MOSFET可以是n沟道或p沟道MOSFET。例如，在n沟道 MOSFET中，源极和漏极区域掺杂有n型掺杂剂，并且电流方向是 从漏极区域到源极区域。在p沟道MOSFET中，源极和漏极区掺杂 有p型掺杂剂，并且电流方向是从源极区域到漏极区域。绝缘栅双极型晶体管同样可以配置有MOSFET部分，其是n沟道MOSFET或 p沟道MOSFET。双极晶体管可以是pnp器件或npn器件。应当清 楚地理解，在本说明书的上下文中，掺杂类型可以调换。如果使用 定向语言描述特定的电流路径，则该描述仅被理解为指示电流流动 的路径而不是极性，即，晶体管是p沟道还是n沟道晶体管。
在以下描述中使用的术语“晶片”、“衬底”和“半导体衬底” 可以包括具有半导体表面的任何基于半导体的结构。晶片和结构应 当被理解为包括硅、绝缘体上硅(SOI)、硅上蓝宝石(SOS)、掺 杂和未掺杂的半导体、由基本半导体基底支撑的硅外延层、以及其 它半导体结构。半导体不需要是基于硅的。半导体也可以是硅锗、 锗或砷化镓。根据本申请的实施例，通常，碳化硅(SiC)或氮化镓 (GaN)是半导体衬底材料的另一示例。
在本说明书中使用的术语“横向”和“水平”旨在描述平行于 半导体衬底或半导体本体的第一表面的取向。这可以是例如晶片或 裸片的表面。
本说明书中使用的术语“竖直”旨在描述垂直于半导体衬底或 半导体本体的第一表面布置的取向。
使用诸如“下方”、“下面”、“下部”、“上方”、“上部” 等空间相对术语用于说明一个元件相对于第二元件的定位。除了不 同于图中所示的方向之外，这些术语旨在包括器件的不同取向。此 外，诸如“第一”、“第二”等术语也用于描述各种元素、区域、 部分等，并且也不旨在限制。在整个描述中，相同的术语指代相同 的元素。
如本文中所使用的，术语“具有”、“包含”、“包括”、“含 有”等是开放式术语，其表示所述元素或特征的存在，但不排除附 加元素或特征。冠词“一”、“一个”和“该”旨在包括复数和单 数，除非上下文另有明确指出。
实施例的描述不是限制性的。特别地，下文中描述的实施例的 元素可以与不同实施例的元素组合。
考虑到上述范围的变化和应用，应当理解，本发明不受以上描 述的限制，也不受附图的限制。相反，本发明仅由所附权利要求及 其合法等同物的限制。

Claims (25)

1.一种形成竖直沟槽栅极晶体管的方法，包括：
形成包括竖直间隔开的第一表面和第二表面的半导体本体、从所述半导体本体的第一表面向第二表面竖直延伸的栅极沟槽、布置在所述栅极沟槽中的栅极电极、以及布置在所述栅极沟槽中并且将所述栅极电极与相邻的半导体材料电绝缘的栅极电介质；以及
形成从所述栅极沟槽的底部向所述半导体本体的第二表面竖直延伸的掺杂超结区域，所述掺杂超结区域包括从所述第一半导体层的第一表面竖直延伸并且彼此直接邻接的第一掺杂柱区、第二掺杂柱区和第三掺杂柱区，所述第二柱区在横向方向上居于所述第一柱区与所述第三柱区中间并且具有与所述第一柱区和所述第三柱区相反的传导类型。
2.根据权利要求1所述的方法，其中形成所述半导体本体包括：
提供具有竖直间隔开的第一表面和第二表面的第一传导类型的第一半导体层；以及
在所述第一半导体层上外延沉积所述第一传导类型的第二半导体层，
其中所述掺杂超结通过在外延沉积所述第二半导体层之前向所述第一半导体层的第一表面施加半导体工艺来形成。
3.根据权利要求2所述的方法，其中形成所述掺杂超结区域包括：
在所述第一半导体层中形成从所述第一半导体层的第一表面竖直延伸的第一沟槽；
围绕所述第一沟槽的周界形成所述第一传导类型的第一掺杂半导体区域，使得所述第一掺杂半导体区域对所述第一沟槽的底部和侧壁加衬；
在所述第一沟槽中在所述第一掺杂半导体区域的对所述第一沟槽的侧壁加衬的部分之间形成第二传导类型的第二掺杂半导体区域，所述第二传导类型与所述第一传导类型相反；以及
其中所述第二掺杂半导体区域提供所述掺杂超结区域的所述第二掺杂柱区，以及
其中所述第一掺杂半导体区域的对所述第一沟槽的侧壁加衬的部分提供所述掺杂超结区域的所述第一掺杂柱区和所述第三掺杂柱区。
4.根据权利要求3所述的方法，其中形成所述第一掺杂区域包括向所述第一沟槽的周界中注入掺杂剂原子，所述掺杂剂原子进入所述第一沟槽的底部和侧壁，从而在所述第一半导体层内形成所述第一掺杂区域。
5.根据权利要求3所述的方法，其中围绕所述第一沟槽的周界形成所述第一掺杂区域包括外延沉积对所述第一沟槽的底部和侧壁加衬的第三半导体层，从而在所述第一沟槽内形成所述第一掺杂区域，其中所述第三半导体层的厚度被控制为使得在所述第一沟槽中在所述第三半导体层的部分之间保留空隙。
6.根据权利要求3所述的方法，其中形成所述第二掺杂半导体区域包括在形成所述第一掺杂区域之后外延沉积完全填充所述第一沟槽的第四半导体层。
7.根据权利要求2所述的方法，其中形成所述掺杂超结区域包括：
在外延沉积所述第二半导体层之前在所述第一半导体层的第一表面处执行掩模离子注入，从而形成从所述第一半导体层的第一表面竖直延伸到所述第一半导体层中的掺杂阱。
8.根据权利要求7所述的方法，其中执行掩模离子注入包括形成从所述第一半导体层的第一表面竖直延伸到所述第一半导体层中的第一掺杂阱和第二掺杂阱，所述第一掺杂阱比所述第二掺杂阱宽，所述第二掺杂阱被布置在所述第一掺杂阱的横向中央，使得所述第一阱的部分被布置在所述第二阱的横向两侧，其中所述第二掺杂阱提供所述掺杂超结区域的所述第二掺杂柱区，并且其中所述第一阱的布置在所述第二阱的横向两侧的部分提供所述掺杂超结区域的所述第一掺杂柱区和所述第三掺杂柱区。
9.根据权利要求7所述的方法，其中执行掩模离子注入包括形成彼此直接横向邻接的具有近似相等的宽度的第一阱、第二阱和第三阱，其中所述第二阱在横向方向上介于所述第一阱与所述第三阱之间，其中所述第二阱提供所述掺杂超结区域的所述第二掺杂柱区，并且其中所述第一阱和所述第三阱提供所述掺杂超结区域的所述第一掺杂柱区和所述第三掺杂柱区。
10.根据权利要求1所述的方法，形成所述半导体本体包括提供第一传导类型的并且具有竖直间隔开的第一表面和第二表面的第一半导体层，其中所述栅极沟槽通过从所述第一半导体层的第一表面蚀刻半导体材料来形成，其中所述掺杂超结区域通过向所述栅极沟槽的底部中注入第一传导类型的掺杂剂和第二传导类型的掺杂剂来形成。
11.根据权利要求1所述的方法，其中所述第二掺杂柱区具有与所述第一传导类型相反的第二传导类型，并且其中所述第一掺杂柱区和第三掺杂柱区具有所述第一传导类型并且比所述第一半导体层更重地掺杂。
12.根据权利要求1所述的方法，其中所述第二掺杂柱区具有所述第一传导类型并且比所述第一半导体层更重地掺杂，并且其中所述第一掺杂柱区和所述第三掺杂柱区具有与所述第一传导类型相反的第二传导类型。
13.根据权利要求1所述的方法，还包括：
形成从所述半导体本体的第一表面竖直延伸的第二传导类型的本体区域，所述第二传导类型与所述第一传导类型相反；
形成被容纳在所述第二传导类型的本体区域内并且与所述半导体本体的第一表面以及所述栅极沟槽直接邻接的第一传导类型的源极区域；
形成从所述半导体本体的第二表面向所述栅极沟槽延伸的第二传导类型的集电极区域；以及
形成被布置在所述集电极区域与所述漂移区域之间的第一传导类型的场停止区域，
其中所述器件的漂移区域包括布置在所述本体区域与所述场停止区域之间的第一传导类型的半导体材料，以及
其中所述掺杂超结区域的底部与所述场停止区域之间的距离大于所述漂移区域的竖直厚度的50％，所述漂移区域的竖直厚度被测量为所述本体区域与所述场停止区域之间的最短距离。
14.根据权利要求13所述的方法，其中所述掺杂超结区域的底部与所述场停止区域之间的距离大于所述漂移区域的竖直厚度的70％。
15.根据权利要求1所述的方法，其中半导体本体包括硅，并且其中提供所述半导体本体包括以下中的至少一项：
提供体硅衬底并且在所述体硅衬底上外延生长具有所述第一传导类型的一个或多个半导体层；
提供具有所述第一传导类型的本征掺杂的FZ(浮动区)硅晶片；
提供具有所述第一传导类型的本征掺杂的MCZ(磁性直拉)硅晶片。
16.根据权利要求1所述的方法，其中所述半导体本体包括碳化硅。
17.一种在半导体本体中形成竖直沟槽栅极晶体管的方法，所述半导体本体具有竖直间隔开的第一表面和第二表面，所述竖直沟槽栅极晶体管包括从所述第一表面延伸到所述半导体本体中的n型源极区域、布置在所述源极区域下方并且与所述源极区域邻接的p型本体区域、布置在所述本体区域下方并且与所述本体区域邻接的n型漂移区域、布置在所述掺杂的n型漂移区域下方并且与所述掺杂的n型漂移区域邻接的比所述漂移区域更重地掺杂的n型场停止区域、从所述第一表面延伸通过所述源极区域和所述本体区域的栅极沟槽、以及布置在所述栅极沟槽中并且被配置为控制在所述第一表面与所述第二表面之间流动的竖直电流的栅极电极，所述方法包括：
形成从所述栅极沟槽的底部向所述半导体本体的第二表面竖直延伸的掺杂超结区域，所述掺杂超结区域包括从所述第一半导体层的第一表面竖直延伸并且彼此直接邻接的第一掺杂柱区、第二掺杂柱区和第三掺杂柱区，所述第二柱区在横向方向上居于所述第一柱区与所述第三柱区中间并且具有与所述第一柱区和所述第三柱区相反的传导类型。
18.根据权利要求17所述的方法，其中所述半导体本体通过以下步骤来提供：
提供具有竖直间隔开的第一表面和第二表面的第一传导类型的第一半导体层；以及
在所述第一半导体层上外延沉积所述第一传导类型的第二半导体层，
其中所述掺杂超结通过在外延沉积所述第二半导体层之前向所述第一半导体层的第一表面施加半导体工艺来形成。
19.根据权利要求18所述的方法，其中形成所述掺杂超结区域包括：
在外延沉积所述第二半导体层之前形成在所述第一半导体层的第一表面下方竖直延伸的第一沟槽；
围绕所述第一沟槽的周界形成第一掺杂半导体区域，使得所述第一掺杂半导体区域对所述第一沟槽的底部和侧壁加衬；
在所述第一沟槽中在所述第一掺杂半导体区域的对所述第一沟槽的侧壁加衬的部分之间形成第二掺杂半导体区域，以及
其中形成所述第一掺杂半导体区域包括以下中的至少一项：
向所述第一沟槽的周界中注入n型掺杂剂原子；以及
外延沉积对所述第一沟槽的底部和侧壁加衬的第三n型半导体层。
20.根据权利要求18所述的方法，其中形成所述掺杂超结区域包括：
在外延沉积所述第二半导体层之前在所述第一半导体层的第一表面处执行掩模离子注入，从而形成在所述第一半导体层的第一表面下方竖直延伸的掺杂阱。
21.根据权利要求18所述的方法，其中所述半导体本体由第一传导类型的并且具有竖直间隔开的第一表面和第二表面的第一半导体层提供，其中所述栅极沟槽通过从所述第一半导体层的第一表面蚀刻半导体材料来形成，其中所述掺杂超结区域通过向所述栅极沟槽的底部中注入第一半导体类型的掺杂剂和第二半导体类型的掺杂剂来形成。
22.一种竖直沟槽栅极晶体管，形成在具有竖直间隔开的第一表面和第二表面的半导体本体中，所述竖直沟槽栅极晶体管包括：
从所述第一表面延伸到所述半导体本体中的n型源极区域；
布置在所述源极区域下方并且与所述源极区域邻接的p型本体区域；
布置在所述本体区域下方的n型漂移区域；
布置在所述漂移区域下方并且与所述漂移区域邻接的比所述漂移区域更重地掺杂的n型场停止区域；
从所述第一表面延伸通过所述源极区域和所述本体区域的栅极沟槽，以及布置在所述栅极沟槽中并且被配置为控制在所述第一表面与所述第二表面之间流动的竖直电流的栅极电极；
与所述栅极沟槽直接邻接并且布置在所述栅极沟槽下方的掺杂超结区域，所述掺杂超结区域包括从所述栅极沟槽的底部竖直延伸的第一掺杂柱区、第二掺杂柱区和第三掺杂柱区，所述第二柱区在横向方向上居于所述第一柱区与所述第三柱区中间并且与所述第一柱区和所述第三柱区形成pn结，
其中所述掺杂超结区域的底部与所述场停止区域之间的距离大于所述漂移区域的竖直厚度的50％，所述漂移区域的竖直厚度被测量为所述本体区域与所述场停止区域之间的最短距离。
23.根据权利要求19所述的竖直沟槽栅极晶体管，其中所述掺杂超结区域的底部与所述场停止区域之间的距离大于所述漂移区域的竖直厚度的70％。
24.根据权利要求19所述的竖直沟槽栅极晶体管，其中所述掺杂超结区域的底部与所述场停止区域之间的距离大于所述漂移区域的竖直厚度的90％。
25.根据权利要求19所述的竖直沟槽栅极晶体管，其中所述第二掺杂柱区是具有比所述漂移区域高的掺杂浓度的n型区域，并且其中所述第一柱区和所述第三柱区是p型区域。
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