KR20190100992A - 래치 업 특성이 개선된 슈퍼 정션 트랜지스터 - Google Patents

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Abstract

본 발명은 전력 반도체에 관한 것이다. 본 발명에 따른 실시예는 슈퍼 정션 트랜지스터를 제공한다. 슈퍼 정션 트랜지스터는, N형 기판, 상기 N형 기판상에서 성장된 N형 드리프트층, 상기 N형 드리프트층의 하부로부터 수직 방향으로 상기 N형 드리프트층의 상면까지 형성된 복수의 P형 필라층이 결합하여 형성되는 P형 필라, 상기 P형 필라와 교번하여 상기 N형 드리프트층 내에 형성되는 N형 필라, 상기 P형 필라의 상부에 형성된 N형 소스 영역, 및 상기 P형 필라의 영역 일부 및 상기 N형 필라의 상부에 위치하며, 상기 P형 필라 및 상기 N형 필라와 전기적으로 절연된 게이트를 포함하되, 상기 P형 필라의 트렌치 식각 각도는 90도이다.

Description

래치 업 특성이 개선된 슈퍼 정션 트랜지스터{Super junction MOSFET transistor with improved latch up characteristics}
본 발명은 전력 반도체에 관한 것이다.
슈퍼 정션 모스펫은, 전력 모스펫에 슈퍼 정션 구조를 도입하여 온 상태 저항을 낮춘 구조이다. 슈퍼 정션 구조는, n형 영역과 p형 영역이 교번하여 드리프트층에 포함되는 구조를 갖는다. P형 영역은, p 웰 하부에서 드리프트층을 향해 연장되게 형성된다. 슈퍼 정션 모스펫은, 드리프트층의 두께나 저항비를 증가시키지 않으면서도 높은 항복 전압과 낮은 온 저항을 구현할 수 있는 구조이다. 이상적인 전력 반도체는 높은 항복 전압과 낮은 온 저항을 가져야 한다. 그러나 항복 전압과 온 저항은 서로 trade-off 관계에 있다. 그러나, 슈퍼 정션 구조는 공정상에서 구현하기가 용이하지 않다. 현재, 전력 반도체 분야에서는 슈퍼 정션의 최적화에 관한 연구가 주로 진행되고 있다. 높은 항복 전압은, 전류가 흐르는 통로인 드리프트층의 두께를 증가시키거나 드리프트층의 저항비를 높여서 구현할 수 있다. 하지만 이와 같은 방법은 온 저항을 증가시키게 되어, 전도 손실이 발생하고, 턴 온 전압이 증가하며, 그 결과 트랜지스터의 스위칭 특성이 저하되는 문제를 유발할 수 있다.
한편, 전력 반도체는, 기생 사이리스터를 구조적으로 포함한다. 전력 반도체는 과도한 전압하에서 동작하는데, 이로 인해, 턴 오프시에도 기생 사이리스터가 동작하여, 전류를 흐르게 하는 래치업 특성이 발생한다. 기생 사이리스터에 의해 턴 오프 시에도 전류를 흘리게 되면, 전력 반도체 소자가 파괴될 수 있다.
본 발명은 래치업 발생을 억제할 수 있는 슈퍼 정션 구조를 제안하고자 한다.
본 발명에 따른 실시예는 슈퍼 정션 트랜지스터를 제공한다. 슈퍼 정션 트랜지스터는, N형 기판, 상기 N형 기판상에서 성장된 N형 드리프트층, 상기 N형 드리프트층의 하부로부터 수직 방향으로 상기 N형 드리프트층의 상면까지 형성된 복수의 P형 필라층이 결합하여 형성되는 P형 필라, 상기 P형 필라와 교번하여 상기 N형 드리프트층 내에 형성되는 N형 필라, 상기 P형 필라의 상부에 형성된 N형 소스 영역, 및 상기 P형 필라의 영역 일부 및 상기 N형 필라의 상부에 위치하며, 상기 P형 필라 및 상기 N형 필라와 전기적으로 절연된 게이트를 포함하되, 상기 P형 필라의 트렌치 식각 각도는 89도 내지 90도 이다.
일 실시예로, 래치 업 전압은 43V 내지 50V이며, 온 저항은 2.4 내지 2.6 ohm cm일 수 있다.
본 발명의 실시예에 따르면, 슈퍼 정션 구조를 최적화함으로써 래치업 특성 발생을 억제할 수 있다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다. 특히, 첨부된 도면들은, 발명의 이해를 돕기 위해서, 일부 구성 요소를 다소 과장하여 표현하고 있다. 도면은 발명을 이해하기 위한 수단이므로, 도면에 표현된 구성 요소의 폭이나 두께 등은 실제 구현시 달라질 수 있음을 이해하여야 한다. 한편, 발명의 상세한 설명 전체에 걸쳐서 동일한 구성 요소는 동일한 도면 부호를 참조하여 설명된다.
도 1은 래치 업 특성을 예시적으로 설명하기 위한 그래프이다.
도 2는 슈퍼 정션 MOSFET 소자의 단면을 예시적으로 도시한 도면이다.
도 3은 슈퍼 정션 MOSFET 소자의 래치 업 전압 특성을 예시적으로 도시한 그래프이다.
도 4는 트렌치 식각 각도에 따른 바디 전류 특성을 예시적으로 도시한 그래프이다.
도 5는 트렌치 식각 각도에 따른 600V급 슈퍼 정션 MOSFET의 래치 업 전압을 예시적으로 도시한 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 래치 업 특성을 예시적으로 설명하기 위한 그래프이다.
래치 업은, 과도한 전압에 의해 기생 사이리스터나 기생 트랜지스터가 턴 온되며, 턴 온된 기생 트랜지스터가 전극, 특히, 전원 전극과 접지 전극 사이에 큰 전류를 흘려서 회로가 오동작하거나 파괴되는 현상이다. 일반적으로, CMOS에서, pnpn 구조의 기생 사이리스터가 턴 온될 때 발생한다. 도 1은, 전형적인 래치 업 현상이 발생할 때의 전압-전류 관계를 나타낸다. 전력 반도체에 인가되는 전압 V가 전압 VB를 넘으면, 전류 I가 증가하면서 전압 V는 전압 VH로 감소한다. 하지만, 전류 I는 전압 VH에서의 전류 IH로부터 다시 급격히 증가하는 형태를 보인다. 급격히 증가된 전류 I는 통제할 수 없는 수준까지 증가한다. 이로부터, 래치 업 현상이 발생할 때까지의 최대 전압을 결정하는 것이 중요함을 알 수 있다.
도 2는 슈퍼 정션 MOSFET 소자의 단면을 예시적으로 도시한 도면으로, 등가 회로가 중첩되어 표시되어 있다. 여기서, 점선은 기생 트랜지스터를 나타낸다.
도 2를 참조하면, 슈퍼 정션 MOSFET 소자는, 상대적으로 높은 농도로 도핑된 N형 기판(100), N형 기판(100)의 상부에 형성된 복수의 N형 필라(110) 및 복수의 P형 필라(120), P형 필라(120)의 상부에 형성된 N형 소스 영역(130), N형 필라(110)의 상부에 형성된 게이트(140)를 포함한다.
N형 기판(100)은 상대적으로 높은 농도로 N형 불순물을 도핑하여 형성된다.
N형 기판(100)의 상부에는 실리콘을 에피택셜 성장시킨 N형 드리프트층(110)이 형성된다. N형 드리프트층(110)에는, 측면 방향으로 교번하여 배치된 N형 필라 및 P형 필라(120)가 형성된다. 이로 인해, N형 필라와 P형 필라(120)의 계면은 pn 접합한다. P형 필라(120)는 N형 드리프트층(110)에 P형 불순물을 이온 주입 또는 도핑하여 형성되며, N형 필라는 N형 드리프트층 내에 P형 불순물이 확산되지 않은 영역이다. 이하에서는 N형 드리프트층 및 N형 필라를 모두 도면 번호 110으로 참조하도록 한다.
복수의 N형 필라(110) 및 복수의 P형 필라(120)는 N형 드리프트층의 상면으로부터 N형 드리프트층의 내부로 연장되게 형성된다.
N형 소스 영역(130)은 P형 필라(120)의 상부에 형성된다. N형 소스 영역(130)은 P형 필라(120)의 상면으로부터 P형 필라(120)의 내부를 향해 연장되도록 형성된다. 복수의 N형 소스 영역(130)은 N형 불순물을 상대적으로 높은 농도로 P형 이너 웰(140)에 이온 주입하여 형성될 수 있다.
게이트(140)는 N형 필라(110) 및 P형 필라(120)의 영역 일부의 상부에 위치하도록 측면 방향으로 연장된다. 게이트(140)는 금속, 금속 합금 또는 폴리실리콘 등으로 형성될 수 있다. 게이트(140)는 절연막(150)에 의해 N형 필라(110), P형 필라(120), 및 소스 메탈층(180)으로부터 전기적으로 절연된다.
상술한 구조의 슈퍼 정션 MOSFET 소자에서의 래치 업 회로의 동작을 설명한다.
슈퍼 정션 MOSFET 소자에서, N형 필라(110), P형 필라(120), 및 N형 소스 영역(130)으로 구성된 NPN 바이폴라 트랜지스터(기생 트랜지스터)가 턴 온 될 수 있다. 래치 업 회로는, 기생 트랜지스터, 및 기생 트랜지스터의 베이스와 에미터(즉, 소스(160)) 사이에 연결된 바디 저항 RBody으로 구성된다. 소스(160)와 P형 필라(120)의 바디 사이에 저항으로 표시된 바디 저항 RBody에 일정 이상의 바디 전류가 흐르면, 바디 전류 IBody 및 바디 저항 RBody에 의해 발생한 전압 VBE가 기생 트랜지스터에 가해져서 기생 트랜지스터가 턴 온된다. 래치 업 회로는, 게이트 전압에 의해 제어되는 회로가 아니므로, 기생 트랜지스터는 게이트 전압에 상관 없이, 전류를 계속 흘리게 된다.
래치 업을 발생시키는 전압 VBE는, P형 필라(120)의 바디 영역을 통과하는 바디 전류 IBody에 의해 발생하는 전압이다. 따라서 전압 VBE는, 바디 전류 IBody 및 바디 저항 RBody의 곱으로 의해 표현될 수 있다. 래치 업 현상을 감소시키기 위해서는, 바디 전류 IBody를 감소시키거나 바디 저항 RBody를 감소시켜야 한다. 하지만, 바디 전류 IBody는 드레인 전류에 의해 발생하므로, 감소시키기 어렵다. 따라서 래치 업 발생을 억제하기 위해서는 바디 저항 RBody를 감소시켜야 한다.
도 3은 슈퍼 정션 MOSFET 소자의 래치 업 전압 특성을 예시적으로 도시한 그래프로서, 슈퍼 정션 MOSFET 소자에서, P형 필라(120)의 트렌치 식각 각도와 래치 업 현상의 상관 관계를 나타낸다.
도 3을 참조하면, P형 필라(120)의 트렌치 식각 각도는 89도부터 90도까지 0.1도 간격으로 증가하며, 각 트렌치 식각 각도에서의 드레인 전압이 측정되었다. 트렌치 식각 각도는, N형 드리프트층의 상면에 수직한 직선과 트렌치의 측면 사이의 각도이다. 트렌치 식각 각도가 89도이면, 드레인 전압은 약 38.12V일 때 래치 업 현상이 발생하며, 트렌치 식각 각도가 90도이면, 드레인 전압은 약 50.53V일 때 래치 업 현상이 발생함을 알 수 있다. 이 결과로부터, P형 필라(120)의 트렌치 식각 각도와 래치 업 현상이 상호 연관되어 있음을 알 수 있다.
도 4는 트렌치 식각 각도에 따른 바디 전류 특성을 예시적으로 도시한 그래프이다.
도 3에서 도출된 P형 필라(120)의 트렌치 식각 각도와 래치 업 현상의 연관성은, 바디 전류 IBody를 분석하여 확인될 수 있다. 도 4에서, 트렌치 식각 각도가 작을수록, 동일한 드레인 전압에서 더 큰 바디 전류 IBody가 흐름을 확인할 수 있다. 즉, 동일한 드레인 전압일 때, 트렌치 식각 각도가 커질수록 더 작은 바디 전류 IBody가 흐른다. 이는, 트렌치 식각 각도가 작으면, 그만큼 기생 트랜지스터를 턴 온 시키는 바디 저항 RBody에 걸리는 전압이 더 커지므로, 기생 트랜지스터가 더 빨리 턴 온 되기 때문이다. 결과적으로, 트렌치 식각 각도가 90도에 가까울수록 동일한 드레인 전압에서 더 작은 바디 전류 IBody가 흐르므로, 기생 트랜지스터가 턴 온 되는 드레인 전압까지 래치 업 현상을 연장시킬 수 있다.
도 5는 트렌치 식각 각도에 따른 600V급 슈퍼 정션 MOSFET의 래치 업 전압을 예시적으로 도시한 그래프이다.
도 5를 참조하면, 600V급 슈퍼 정션 MOSFET의 항복전압 BV, 온 저항 Ron 및 래치 업 전압을 나타낸다. 600V의 항복전압을 기준으로, 트렌치 식각 각도를 높이면, 더 큰 항복전압과 약 50V의 래치 업 전압을 얻을 수 있다. 하지만, 온 저항 Ron이 약 2.6 ohm cm까지 증가하는 것을 알 수 있다. 반대로, 600V보다 낮은 항복전압에서는, 온 저항 Ron이 약 2.4 ohm cm이하인 장점이 있지만, 래치 업 전압이 약 43V로 낮아지게 된다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (3)

  1. N형 기판;
    상기 N형 기판상에서 성장된 N형 드리프트층;
    상기 N형 드리프트층의 하부로부터 수직 방향으로 상기 N형 드리프트층의 상면까지 형성된 복수의 P형 필라층이 결합하여 형성되는 P형 필라;
    상기 P형 필라와 교번하여 상기 N형 드리프트층 내에 형성되는 N형 필라;
    상기 P형 필라의 상부에 형성된 N형 소스 영역; 및
    상기 P형 필라의 영역 일부 및 상기 N형 필라의 상부에 위치하며, 상기 P형 필라 및 상기 N형 필라와 전기적으로 절연된 게이트를 포함하되,
    상기 P형 필라의 트렌치 식각 각도는 89도 내지 90도인 슈퍼 정션 트랜지스터.
  2. 청구항 1에 있어서, 래치 업 전압은 43V 내지 50V인 슈퍼 정션 트랜지스터.
  3. 청구항 1에 있어서, 온 저항은 2.4 내지 2.6 ohmcm인 슈퍼 정션 트랜지스터.
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