KR101550798B1 - 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법 - Google Patents

래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법 Download PDF

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Abstract

본 발명의 일측면에 따르면, N+형 에미터 오믹콘택 영역 사이 공간의 상부에 일정 간격으로 분리되어 형성되며 게이트 절연막으로 둘러싸인 제1, 2게이트 전극; 상기 제1, 2 게이트 전극의 분리된 간격의 하부 공간에 형성된 다이버터용 P+ 오믹콘택 영역; 상기 다이버터용 P+ 오믹콘택 영역의 양측에 형성되며, 상기 제1, 2 게이트 전극의 각 하부 공간에 N형 불순물이 도핑된 JFET 영역; N+형 에미터 오믹콘택 영역의 일부분이 접하는 외부를 둘러싸도록 형성된 P형 불순물이 높게 도핑 된 P+형 에미터 오믹콘택 영역; 상기 N+형 에미터 오믹콘택 영역 및 P+형 에미터 오믹콘택 영역의 하부를 둘러싸도록 형성되며, P형 불순물이 낮게 도핑 된 P-형 바디 영역; 상기 P형 Body 영역, 다이버터용 P+ 오믹콘택 영역 및 JFET 영역 하부에 형성되며, N형 불순물이 낮게 도핑된 N- 드리프트 영역층; 상기 N드리프트 영역 하부에 형성되며, P형 불순물이 높게 도핑된 P+레이어층; 및 상기 P+레이어층 하부에 형성된 콜렉터 전극층을 포함하는 것을 특징으로 하는 전력 반도체 장치가 제공된다.

Description

래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법{Power semiconductor device having structure for preventing latch-up and method of manufacture thereof}
본 발명은 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법 그 제조방법에 관한 것이다.
전력용 반도체로 사용되는 IGBT(Insulated gate bipolar mode transistor)는 MOSFET(metal oxide semi-conductor field effect transistor)와 바이폴러 트랜지스터의 구조를 가지는 스위칭 소자이다.
IGBT는 구동전력이 작고, 고속스위칭, 고내압화, 고전류 밀도화가 가능한 소자이다.
IGBT는 전력용 MOSFET의 높은 임피던스 게이트를 전력용 바이폴라 트랜지스터의 낮은 온-상태 전도 손실과 결합시키는 특성을 갖는다. 이와 같은 특징들로 인하여, 상기 IGBT는 모터 제어 응용 기기들에서 요구되는 것과 같은 유도성 스위칭 회로들에 광범위하게 이용된다.
그러나 IGBT는 제한된 게이트 제어상태의 높은 온- 전류 밀도에 의해 그 구조 내의 기생 사이리스터의 존재를 발생시킬 수 있다. 높은 온-상태 전류 밀도에서, 이 사이리스터는 래치 업되어 온 전류에 대한 게이트 제어 특성을 잃어 버리게 된다.
이와 같은 상기 기생 사이리스터의 동작을 억제하기 위한 여러 가지 부가적인 구성에 대한 연구가 진행되어 왔다.
그 중 하나로서 게이트 전극을 트렌치 구조롤 설계하고 그 주변에 P+의 캐소드 영역을 설정하여 애노드에서 주입되어 래치 업 형상에 기여하는 홀 전류의 흐름을 우회시키는 방법이 진행되었다.
그러나 이러한 기생 사이리스터의 동작을 억제하기 위한 구성들은 추가 공정 등에 의하여 공정이 복잡하여지거나, BV전압이 저하되는 등의 또 다른 문제점이 뒤따른다.
따라서 간단한 공정으로 BV전압이 저하됨이 없이 레치업 현상을 억제할 수 있는 방안이 요구된다.
본 발명의 배경기술은 대한민국 등록특허공보 제 10-0501918호(2005.07.07)에 개시되어 있다.
대한민국 등록특허공보 제 10-0501918호(래치-업이 억제된 전력용 모스-바이폴라 트랜지스터)
본 발명은 간단한 공정으로 BV전압이 저하됨이 없이 레치업 현상을 억제할 수 있는 전력용 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 목적은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, N+형 에미터 오믹콘택 영역 사이 공간의 상부에 일정 간격으로 분리되어 형성되며 게이트 절연막으로 둘러싸인 제1, 2게이트 전극; 상기 제1, 2 게이트 전극의 분리된 간격의 하부 공간에 형성된 다이버터용 P+ 오믹콘택 영역; 상기 다이버터용 P+ 오믹콘택 영역의 양측에 형성되며, 상기 제1, 2 게이트 전극의 각 하부 공간에 N-형 불순물이 도핑된 JFET 영역; N+형 에미터 오믹콘택 영역의 일부분이 접하는 외부를 둘러싸도록 형성된 P형 불순물이 높게 도핑 된 P+형 에미터 오믹콘택 영역; 상기 N+형 에미터 오믹콘택 영역 및 P+형 에미터용 오믹콘택 영역의 하부를 둘러싸도록 형성되며, P형 불순물이 낮게 도핑 된 P-형 바디 영역; 상기 P-형 Body 영역, 다이버터용 P+오믹콘택 영역 및 JFET 영역 하부에 형성되며, N형 불순물이 낮게 도핑된 N- 드리프트 영역층; 상기 N-드리프트 영역 하부에 형성되며, P형 불순물이 높게 도핑된 P+ 레이어층; 및 상기 P+ 레이어층 하부에 형성된 콜렉터 전극층을 포함하는 것을 특징으로 하는 전력 반도체 장치가 제공된다.
또한, 상기 제1, 2게이트 전극의 분리된 공간은 8 ~ 10 ㎛로 형성되는 것을 특징으로 한다.
또한, 상기 다이버터용 P+오믹콘택 영역의 불순물 농도는 3e15인 것을 특징으로 한다.
또한, 상기 다이버터용 P+오믹콘택 영역은 10㎛의 너비에 2.5㎛ 깊이로 형성되는 것을 특징으로 한다.
또한, 상기 N+형 에미터 오믹콘택 상부 영역 및 P+형 에미터 오믹콘택 영역의 상부의 일부가 포함되도록 형성된 에미터 금속 전극 및 다이버터용 P+ 오믹콘택 영역 상부에 형성된 다이버터 금속 전극은 도전체에 의하여 서로 연결되는 것을 특징으로 한다.
본 발명의 또 다른 측면에 따르면, 전력 반도체 장치를 제조하는 방법에 있어서, (a) N- 드리프트층의 상부에 N-형 반도체 불순물을 주입하여 JFET층을 형성하는 단계; (b) 상기 JFET층 상부에 제1 게이트 절연막층을 형성하는 단계; (c) 상기 제1 게이트 절연막층 상부에 분리된 간격을 가지는 제1, 2 게이트 전극을 형성하는 단계; (d) 상기 제1, 2 게이트 전극 상부에 제2 게이트 절연막층을 형성하는 단계; (e) 제1, 2 게이트 전극을 전체적으로 일정 두께로 둘러싸는 영역을 남겨두고 나머지 제1, 2 게이트 절연막층을 에칭으로 제거하여 제3 절연막 영역을 형성하는 단계; (f) 상기 제3 절연막 영역을 포함하는 제1 마스크를 이용하여 P-형 반도체 불순물을 주입하여 P-베이스 영역을 형성하는 단계; (g) 상기 제3 절연막 영역을 포함하는 제2 마스크를 이용하여 상기 제3 절연막 영역의 양단부 하부공간에 해당하는 상기 P-베이스 영역 일측 상부에 N+형 반도체 불순물을 주입하여 N+형 에미터 오믹콘택 영역을 형성하는 단계; 및 (h) 상기 제3 절연막 영역의 중앙부측 절연막을 에칭으로 제거하여 분리 간격 공간을 형성하여 각각 게이트 절연막으로 둘러싸인 제1, 2게이트 전극을 형성한 후, 제3 마스크 패턴에 의한 P+형 반도체 불순물을 주입하여 상기 분리 간격 공간의 하부 공간에 다이버터용 P+오믹콘택 영역을 형성하고, 상기 N+형 에미터 오믹콘택 영역의 일부분이 접하는 외부를 둘러싸도록 상기 P-베이스 영역 상부에 P+형 에미터 오믹콘택 영역을 형성하는 단계; 를 포함하는 것을 특징으로 하는 전력 반도체 장치 제조 방법이 제공된다.
또한, 상기 (h) 단계 이후에 (i)상기 제3 마스크 패턴을 제거한 후, 상기 게이트 절연막으로 둘러싸인 게이트 전극 영역의 상부 전체를 절연물로 덮어서 passivation층을 형성하는 단계; (j)상기 passivation층을 식각하여 N+형 에미터 오믹콘택 상부 영역, 및 P+형 에미터 오믹콘택 영역의 상부의 일부가 포함되도록 형성된 에미터 금속 전극 형성 공간 및 다이버터용 P+오믹콘택 영역 상부에 다이버터 금속 전극 형성 공간을 형성하는 단계; (k)상기 에미터 금속 전극 형성 공간 및 상기 다이버터 금속 전극 형성 공간에 에미터 금속 전극 및 다이버터 금속 전극을 형성하는 단계; 를 포함하는 것을 특징으로 한다.
또한, 상기 (h) 단계에서, 상기 다이버터용 P+ 오믹콘택 영역 및 P+형 에미터 오믹콘택 영역의 불순물 농도는 3e15로 형성되는 것을 특징으로 한다.
또한, 상기 다이버터 금속전극은 상기 에미터 금속전극과 도전체에 의하여 연결되는 것을 특징으로 한다.
또한, 상기 (h) 단계에서 상기 분리 간격 공간은 8 ~ 10 ㎛인 것을 특징으로 한다.
본 발명의 일 실시 예에 따른 분리된 게이트 전극과 Diverter용 P+오믹콘택 영역이 형성된 IGBT는 레치업이 발생될 수 있는 레치업 전압이 높게 형성됨으로 인하여 종래의 플래너 타입의 IGBT에 비하여 레치업 현상을 억제할 수 있는 효과를 가진다.
또한, 종래의 플래너 타입의 IGBT 제조 공정을 활용하여 Diverter용 P+ 오믹콘택 영역과 P+형 에미터 Ohmic Contact 영역을 형성하는 공정을 같이 수행하도록 함으로써 공정의 효율성을 높일 수 있다.
도 1은 종래 일반적인 플래너 타입 IGBT 구조의 일 예를 도시한 것이다.
도 2는 본 발명의 일 실시 예에 따른 레치업 현상을 억제할 수 있는 플래너형 IGBT 구조를 도시한 것이다.
도 3 내지 12는 본 발명의 일 실시 예에 따른 레치업 현상을 억제할 수 있는 플래너형 IGBT의 제조 공정을 도시한 것이다.
도 13은 본 발명의 일 실시 예에 따라 분리된 게이트 전극과 Diverter용 P+ 오믹콘택 영역이 형성된 IGBT와 같은 크기의 종래 플래너형 게이트 전극을 가진 IGBT의 BV를 그래프로 도시한 것이다.
도 14는 본 발명의 일 실시 예에 따라 분리된 게이트 전극과 Diverter용 P+ 오믹콘택 영역이 형성된 IGBT와 같은 크기의 종래 플래너형 게이트 전극을 가진 IGBT의 래치업 특성을 그래프로 도시한 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도 1은 일반적인 플래너 타입 IGBT 구조의 일 예를 도시한 것이다.
도 1를 참조하면, 일반적인 IGBT는 passivation층(211) 하부에 폴리실리콘의 게이트 전극(201) 이 형성되고 그 하부에는 게이트 절연막(210)이 형성된다.
게이트 절연막의 하부에는 양측에 각각 N+형 에미터 오믹콘택 영역(202)이 형성된다.
에미터 전극 하부에는 상기 N+형 에미터 오믹콘택 영역(202) 의 일부와 상기 N+형 에미터 오믹콘택 영역(202)의 외부를 둘러싸도록 형성된 P형 불순물이 높게 도핑 된 P+형 에미터 Ohmic Contact 영역(203)이 형성된다.
상기 N+형 에미터 오믹콘택 영역(202) 및 P+형 에미터 Ohmic Contact 영역(203) 하부에는 P형 불순물이 도핑 된 IGBT의 P- Body 영역(204)이 상기 N+형 에미터 오믹콘택 영역(202) 및 P+형 에미터 Ohmic Contact 영역(203) 하부를 모두 감싸도록 반 타원형 형상으로 형성된다.
IGBT는 제한된 게이트 control 온-상태 전류 밀도에 의해 P- 베이스 영역으로 주입되는 홀전류에 의해 레치 업(latch-up) 현상이 발생될 수 있다.
IGBT는 게이트에 전압을 인가하여 수직으로 채널을 형성하며, N+ 에미터의 전자와 P+ 콜렉터의 홀을 흐르게 한다.
턴-온 상태일 때 소자의 저항으로 인하여 콜렉터와 에미터에는 온상태 내부전압(Vce_sat)이 형성된다. Vce_sat은 소자가 턴 온 상태일 때 P 베이스에 전류밀도의 증가되어 전력소비를 늘리며 이로 인한 온도의 증가로 소자의 특성을 나빠지게 한다.
또한, IGBT의 P베이스에 전류밀도의 증가로 기생 바이폴라 트랜지스터가 턴온 되는 latch-up 현상이 발생된다. latch-up시에는 게이트 전압으로 스위칭을 제어할 수 없게 된다.
latch-up 현상을 개선시키기 위해서 Vce_sat을 줄이기 위해 사용하는 방법으로는 N-drift층 두께를 줄이거나 에미터 주변에 캐리어 농도를 올리는 방법이 고려될 수 있다.
그러나 N-drift층의 두께를 줄이는 방법은 소자의 항복전압을 낮춰 항복전압의 감소를 가져올 수 있다.
또한, 게이트 전극을 수직형태의 트렌치 구조로 형성하고 에미터 전극 주변에 P형 다이버터를 삽입하여 P- 베이스와 에미터 사이에 전압차를 줄이는 방법을 고려할 수 있다.
이는 P-베이스 영역을 통과하는 홀 전류를 줄여서 래치업 현상을 향상시킬 수는 있으나, 트렌치 게이트로 인한 공정이 복잡하여지고 순방향 저지 영역에서 동작시 P형 다이버터로 전계가 집중되어 항복전압이 낮아지게 될 수 있다.
본 발명의 일 실시 예에서는 항복전압이 감소되지 않고 간단한 공정으로 플래너형 IGBT의 latch-up 현상을 개선시키기 위한 방법으로, 게이트의 분리된 영역 하부에 형성된 홀전류 diverter용 P+오믹콘택 패턴을 사용하여 hole current 경로를 diverter용 P+오믹콘택 영역측으로 유인하여 P베이스로 흘러가는 전류를 감소시켜 latch-up 현상을 개선시키는 방법을 채택하였다.
도 2 및 도 12는 본 발명의 일 실시 예에 따른 레치업 현상을 억제할 수 있는 플래너형 IGBT 구조를 도시한 것이다.
도 2 및 도 12를 참조하면, 본 발명의 일 실시 예에 따른 레치업 현상을 억제할 수 있는 플래너형 IGBT는 에미터 오믹콘택 패턴(14, 14') 사이의 상부에 일정 간격으로 분리된 제1, 2게이트가 형성되며 상기 제1, 2 게이트의 분리된 간격의 하부 공간에 다이버터용 P+ 오믹콘택 패턴(15)이 형성된다.
도 2 및 도 12를 참조하면, 본 발명의 일 실시 예에 따른 레치업 현상을 억제할 수 있는 플래너형 IGBT는 passivation층(211) 하부에 일정 간격으로 분리되며, 게이트 절연막으로 둘러싸인 제1, 2게이트 전극(11, 12)이 형성된다.
상기 절연막은 제1, 2게이트 전극(11, 12) 하부에 형성된 게이트 하부절연막(311, 312)을 포함한다.
게이트 하부절연막의 하부의 양단부에는 각각 N+형 에미터 오믹콘택 영역(14, 14')이 형성된다.
상기 제1, 2 게이트 전극(11, 12)의 게이트 하부절연막(311, 312) 사이 간격의 하부 공간에 다이버터(diverter)용 P+ 오믹콘택 패턴(15)이 형성된다.
상기 제1, 2 게이트 전극(11, 12)의 게이트 하부절연막(311, 312) 하부에는 온-상태일 때 P-Body사이의 공간의 공핍층에 의한 저항을 줄이기 위한 N-형 불순물이 도핑 된 JFET 영역(21, 22)이 각각 형성된다.
상기 JFET 영역(21, 22) 사이 공간에 상기 다이버터(diverter)용 P+오믹콘택 영역(15)이 형성된다.
즉, 제1, 2 게이트 전극(11, 12)의 게이트 하부절연막(311, 312) 사이 간격의 하부 공간에 다이버터(diverter)용 P+오믹콘택 영역(15)이 형성되며, 다이버터(diverter)용 P+ 오믹콘택 영역(15)은 다이버터 전극(32)과 접속된다.
상기 다이버터용 전극(32)은 에미터 전극(31, 31')과 연결된다.
에미터 전극(31, 31') 하부에는 N+형 에미터 오믹콘택 영역(14, 14')의 일부와 상기 N+형 에미터 오믹콘택 영역(14, 14')의 외부를 둘러싸도록 형성된 P형 불순물이 높게 도핑 된 P+형 에미터 Ohmic Contact 영역(13, 13')이 형성된다.
상기 N+형 에미터 오믹콘택 영역(14, 14') 및 P+형 에미터 전극 Ohmic Contact 영역(13, 13') 하부에는 P형 불순물이 도핑 된 IGBT의 P형 Body 영역(16, 16')이 형성된다.
상기 P형 Body 영역(16, 16'), 다이버터(diverter)용 P+오믹콘택 영역(15) 및 JFET 영역(21, 22) 하부에는 N- 형 불순물이 도핑 된 N- 드리프트 영역(17)이 형성된다.
N-드리프트 영역(17)은 IGBT 의 항복전압(Breakdown Voltage)을 유지시켜주는 역할을 한다.
N드리프트 영역(17) 하부에는 IGBT의 P형 불순물이 높게 도핑 된 P+레이어층(19)이 형성되고 그 하부에 IGBT의 Collector 전극(18)이 형성된다.
본 발명의 일 실시 예에 따르면, 일정 간격으로 분리된 제1, 2 Gate의 간격 사이 하부에 diverter용 P+오믹콘택 영역(15)에 의하여 IGBT의 On 상태에서 홀 전류(hole current)가 다이버터(diverter)용 P+오믹콘택 영역(15)으로 흐르게 하여 Latch-up Turn-on을 위한 전압 발생을 늦춰주는 방식으로 Latch-up 현상을 억제할 수 있다.
도 3 내지 12는 본 발명의 일 실시 예에 따른 레치업 현상을 억제할 수 있는 플래너형 IGBT의 제조 공정을 도시한 것이다.
본 발명의 일 실시 예에 따른 레치업 현상을 억제할 수 있는 플래너형 IGBT는, 먼저 N- 드리프트층(17)의 표면에 JFET층(101)을 형성하는 단계가 수행된다.
본 발명의 바람직한 실시 예에 따르면 상기 N- 드리프트층(17)은 432㎛의 높이로 형성된다.
도 3은 JFET층을 형성하기 위하여 N- 형 반도체 불순물(51)을 주입하는 공정을 도시한 것이다.
JFET층(101)을 형성하는 단계에서는 준비된 N- drift층(17)의 표면에 전면으로 N형 반도체 불순물(51)을 낮은 농도로 주입하여 JFET층(101)을 형성한다.
본 발명의 일 실시 예에 따르면, 상기 JFET층(101)의 불순물 농도(DOSE)는 1e12로 형성된다.
다음은, JFET층(101) 위에 Main Cell 영역의 제1 Gate 절연막층(102)을 형성하는 단계가 수행된다.
도 4는 JFET층(101) 위에 제1 Gate 절연막층(102)을 형성된 단계를 도시한 것이다.
제1 Gate 절연막(123)은 Diffusion 공정을 이용하여 산화막을 만들 수도 있고, CVD 방법으로 산화막 Deposition을 하여 형성할 수 있다.
본 발명의 일 실시 예에서는 SiO2를 사용하였으나, 제1 Gate 절연막(123)은 공정 특성에 따라 SiON, HfO 등을 사용하여 제조될 수 있다.
다음은 게이트 전극을 형성하는 단계가 수행된다.
게이트 전극을 형성하는 단계는 먼저 제1 Gate 절연막층(102) 위에 게이트 전극 형성을 위한 폴리실리콘층(103)을 형성한다.
도 5는 제1 Gate 절연막층(102) 위에 게이트 전극 형성을 위한 폴리실리콘층(103)이 형성된 공정을 도시한 것이다.
다음은 마스크 패턴을 이용하여 폴리실리콘층(103)을 식각하여 분리된 간격을 가지는 제1, 2 게이트 전극(11, 12)을 형성한다.
본 발명의 일 실시 예에 따르면 상기 제1, 2 게이트 전극(11, 12)은 분리된 간격 길이가 8 ~ 10㎛가 되도록 형성된다.
다음은 형성된 제1, 2 게이트 전극(11, 12)이 모두 절연막으로 덮도록 하기 위하여, 상기 제1 Gate 절연막층(102) 및 상기 제1, 2 게이트 전극(11, 12) 상부에 제2 게이트 절연막층(111)을 형성한다.
도 6은 제2 Gate 절연막층(111)층이 형성된 단계를 도시한 것이다.
다음은 제1, 2 게이트 전극(11, 12)을 전체적으로 일정 두께로 포함하는 영역을 남겨두고 나머지 제1, 2 Gate 절연막층을 에칭으로 제거하여 제3 절연막 영역(112)을 형성한다.
제1, 2 Gate 절연막층을 제거하는 방법은 Photo Masking을 하여 Dry Etch로 벗겨낼 수 있고, SiN 등을 위에 올린 후 Photo Masking한 이후에 해당영역에 해당하는 부분의 SiN을 식각하고, 이후에 Wet Etch 공정으로 벗겨낼 수도 있다.
도 7은 제1, 2 게이트 전극(11, 12)을 전체적으로 일정 두께로 포함하는 영역을 남겨두고 나머지 제1 Gate 1, 2 절연막층을 에칭하여 제3 절연막 영역(112)을 형성한 단계를 도시한 것이다.
다음은 P-형 반도체 불순물을 주입하여 상기 제3 절연막 영역(112) 양단부의 양쪽 하부 공간에 P- Base 영역이 형성되는 단계가 수행된다.
상기 식각된 제3 절연막 영역(112) 및 JFET층(101) 상부에 제1 PR(Photo Resist) 마스크(mask)로 P- Base 영역에 해당하는 공간 패턴이 형성되도록 masking을 한 후, P형 반도체 불순물을 낮은 농도로 주입하는 공정이 수행된다.
도 8은 상기 식각된 제3 절연막 영역(112)이 형성된 JFET층(101) 상부에 P형 반도체 불순물을 낮은 농도로 주입하여 P- Base 영역(16, 16')이 형성된 단계를 도시한 것이다.
본 발명의 바람직한 일 실시 예에 따르면, 상기 P- Base 영역(16, 16')의 불순물 농도(DOSE)는 6.5e13으로 형성된다.
또한, 상기 바람직한 일 실시 예에서 상기 P- Base 영역(16, 16')의 너비는 18㎛이다.
다음은 N+형 에미터 오믹콘택 영역(14, 14')이 형성되는 공정이 수행된다.
제3 절연막 영역(112) 및 JFET층(101) 상부에 제2 마스크 패턴으로 N+형 에미터 오믹콘택 영역에 해당하는 공간 패턴이 형성되도록 masking을 한 후, N+형 반도체 불순물을 주입하여 오믹콘택 영역(14, 14')을 형성시킨다.
도 9는 제2 마스크 패턴에 의하여, N+형 반도체 불순물을 주입하여 오믹콘택 영역(14, 14')을 형성시키는 단계를 도시한 것이다.
본 발명의 일 실시 예에 따르면, 상기 N+형 에미터 오믹콘택 영역(14, 14')의 불순물 농도(DOSE)는 1e16으로 형성된다.
다음은 다이버터용 P+오믹콘택 영역(15)과 P+형 에미터 Ohmic Contact 영역(13, 13')을 형성하는 단계가 수행된다.
먼저, 다이버터용 P+오믹콘택 영역(15) 형성하기 위하여 제3 절연막 영역(112)에서 중앙부측 절연막을 에칭으로 제거하여 분리 간격 공간을 형성한다.
본 발명의 일 실시 예에 따르면, 상기 분리 간격은 8 ~ 10㎛에서 형성된다.
다음은 상기 P+형 에미터 전극 Ohmic Contact 영역(13, 13')을 형성하기 위한 공간이 마스킹 패턴된 제3 마스크 패턴을 형성한다.
상기 제3 마스크 패턴 및 분리된 제1, 2 게이트 절연막을 이용하고, 전체적으로 P+형 반도체 불순물을 주입하여, 다이버터용 P+오믹콘택 영역(15) 및 P+형 에미터 전극 오익콘택 영역(13, 13')을 형성하는 단계가 수행된다.
도 10은 P+형 반도체 불순물을 주입하여, 다이버터용 P+오믹콘택 영역(15) 및 P+형 에미터 전극 Ohmic Contact 영역(13, 13')이 형성된 단계를 도시한 것이다.
본 발명의 바람직한 실시 예에 따르면, 상기 다이버터(diverter)용 P+ 오믹콘택 영역(15) 및 P+형 에미터전극 Ohmic Contact 영역(13, 13')의 불순물 농도(DOSE)는 3e15로 형성된다.
또한, 본 발명의 바람직한 실시 예에 따르면, 상기 다이버터용 P+오믹콘택 영역(15)은 10㎛의 너비에 2.5㎛ 깊이로 형성된다.
다음은 상기 제3 마스크 패턴을 제거한 후, 상기 액티브 영역 상부 전체를 절연물로 덮어서 passivation 층(211)을 형성한다.
본 발명의 일 실시 에에 따르면, 상기 passivation 층(211)은 PSG 또는 BPSG 또는 FSG 등의 SiO2 절연물을 CVD 방법으로 Deposition하여 형성한다.
다음은 금속 전극을 연결한 부분을 에칭으로 제거하여 금속 전극 형성 공간을 형성한다.
금속 전극 형성 공간은, Dry Etch공정으로 진행하며, N+형 에미터 오믹콘택 영역 및 P+형 에미터 전극 Ohmic Contact 영역의 일부가 포함되도록 하며, 또한, Diverter용 P+오믹콘택 영역 상부에 Metal 전극이 형성될 수 있도록 한번에 Etch공정을 수행한다.
상기 금속 전극 형성 공간에 Al과 같은 금속 도전체를 Deposition 방법을 이용하여 에미터 금속 전극(31, 31') 및 Diverter용 금속 전극을 형성시킨다.
상기 다이버터용 전극은 에미터 전극(31, 31')과 도전체에 의하여 연결된다.
다음은 바닥면에 P+ Layer층 형성 단계가 수행된다.
상기 P+Layer층 형성 단계는 상부공정의 마무리 이후 상부측이 침해받지 않도록 보호필름 등을 부착한 후, 뒤집어서 웨이퍼 바닥 면에 P+ 불순물을 전면 주입한다.
도 11은 웨이퍼 바닥 면에 P+ 반도체불순물을 주입하여 P+ Layer층이 형성되는 단계를 도시한 것이다.
바닥면에 P+Layer층이 형성된 후에는 금속 도전물을 Deposition하여 콜렉터 전극을 형성하는 단계가 수행된다.
도 12는 본 발명의 일 실시 예에 따른 콜렉터 전극 형성 단계를 거쳐서 액티브 영역에 래치업 현상을 억제할 수 있는 플래너형 IGBT가 형성된 단계를 도시한 것이다.
도 13은 본 발명의 일 실시 예에 따라 분리된 게이트 전극과 Diverter용 P+ 오믹콘택 영역이 형성된 IGBT와 같은 크기의 도 1의 종래 플래너형 게이트 전극을 가진 IGBT의 BV를 그래프로 도시한 것이다.
도 13을 참조하면, 본 발명의 일 실시 예에 따라 분리된 게이트 전극과 Diverter용 P+오믹콘택 영역이 형성된 IGBT의 BV는 3,405V로 측정되었고, 종래 플래너형 게이트 전극을 가진 IGBT의 BV는 3,438V로 측정되었다.
즉, BV전압은 약간의 차이는 있으나, 3,000V급 IGBT에서는 무시할 정도의 차이라 할 것이므로 BV전압은 거의 차이가 없이 유사한 것을 알 수 있다.
도 14는 본 발명의 일 실시 예에 따라 분리된 게이트 전극과 Diverter용 P+오믹콘택 영역이 형성된 IGBT와 같은 크기의 도 1의 종래 플래너형 게이트 전극을 가진 IGBT의 래치업 특성을 그래프로 도시한 것이다.
게이트에 전압을 인가하지 않은 후 콜렉터에 전압을 서서히 증가시켜 게이트 전압 없이 소자의 전류가 흐르는 latch-up 현상이 발생된다.
도 14는 게이트에 전압을 인가하지 않은 후 콜렉터에 전압을 서서히 증가시켜 게이트 전압 없이 소자의 흐르는 콜렉터 전류를 나타낸다.
도 14를 참조하면, 종래 플래너형 게이트 전극을 가진 IGBT의 레치업이 발생되는 전압은 21.9V로 측정되었으나, 본 발명의 일 실시 예에 따라 분리된 게이트 전극과 Diverter용 P+오믹콘택 영역이 형성된 IGBT의 레치업이 발생되는 전압은 25.8V로 측정되었다.
즉, 본 발명의 일 실시 예에 따라 분리된 게이트 전극 중앙 하부에 Diverter용 P+ 오믹콘택 영역이 형성된 IGBT는 BV전압은 거의 변화되지 않으나, 레치업이 발생되는 전압은 21.9V에서 25.8V로 약 17.8% 향상된 것을 알 수 있다.
본 발명의 일 실시 예에 따른 분리된 게이트 전극과 Diverter용 P+오믹콘택 영역이 형성된 IGBT는 레치업이 발생될 수 있는 레치업 전압이 높게 형성됨으로 인하여 종래의 플래너 타입의 IGBT에 비하여 레치업 현상을 억제할 수 있는 효과를 가진다.
또한, 종래의 플래너 타입의 IGBT 제조 공정을 활용하여 Diverter용 P+오믹콘택 영역과 P+형 에미터 오믹콘택 영역을 형성하는 공정을 같이 수행하도록 함으로써 공정의 효율성을 높일 수 있다.
본 명세서는 본 발명의 이해를 돕기 위하여 일 실시 예를 들어 상기 제1 형 반도체 불순물은 P형 반도체 불순물로, 제2 형 반도체불순물은 N형 반도체 불순물로 가재하고 있으나, 제1 형 반도체 불순물 및 제2 형 반도체 불순물을 바꾸어서 구성하는 전력용 반도체 기술도 동일한 기술적 목적 및 효과를 가지는 것으로 당업자 수준에서 균등 기술에 속한다.
11, 12: 제1, 2 게이트 전극
13, 13': P+형 에미터 Ohmic Contact 영역
14, 14': N+형 에미터 오믹콘택 영역
15: 다이버터용 P+ 오믹콘택 패턴
16, 16': P형 Body 영역
17: N- 드리프트 영역
21, 22: JFET 영역
31, 31': 에미터 전극

Claims (10)

  1. N+형 에미터 오믹콘택 영역 사이 공간의 상부에 일정 간격으로 분리되어 형성되며 게이트 절연막으로 둘러싸인 제1, 2게이트 전극;
    상기 제1, 2 게이트 전극의 분리된 간격의 하부 공간에 형성된 다이버터용 P+ 오믹콘택 영역;
    상기 다이버터용 P+ 오믹콘택 영역의 양측에 형성되며, 상기 제1, 2 게이트 전극의 각 하부 공간에 N-형 불순물이 도핑된 JFET 영역;
    N+형 에미터 오믹콘택 영역의 일부분이 접하는 외부를 둘러싸도록 형성된 P형 불순물이 높게 도핑 된 P+형 에미터 오믹콘택 영역;
    상기 N+형 에미터 오믹콘택 영역 및 P+형 에미터용 오믹콘택 영역의 하부를 둘러싸도록 형성되며, P형 불순물이 낮게 도핑 된 P-형 바디 영역;
    상기 P-형 Body 영역, 다이버터용 P+오믹콘택 영역 및 JFET 영역 하부에 형성되며, N형 불순물이 낮게 도핑된 N- 드리프트 영역층;
    상기 N-드리프트 영역층 하부에 형성되며, P형 불순물이 높게 도핑된 P+ 레이어층; 및
    상기 P+ 레이어층 하부에 형성된 콜렉터 전극층을 포함하는 것을 특징으로 하는 전력 반도체 장치
  2. 제1 항에 있어서,
    상기 제1, 2게이트 전극의 분리된 공간은 8 ~ 10 ㎛로 형성되는 것을 특징으로 하는 전력 반도체 장치
  3. 제1 항에 있어서,
    상기 다이버터용 P+오믹콘택 영역의 불순물 농도는 3e15인 것을 특징으로 하는 전력 반도체 장치
  4. 제1 항에 있어서,
    상기 다이버터용 P+오믹콘택 영역은 10㎛의 너비에 2.5㎛ 깊이로 형성되는 것을 특징으로 하는 전력 반도체 장치
  5. 제1 항에 있어서,
    상기 N+형 에미터 오믹콘택 상부 영역 및 P+형 에미터 오믹콘택 영역의 상부의 일부가 포함되도록 형성된 에미터 금속 전극 및 다이버터용 P+ 오믹콘택 영역 상부에 형성된 다이버터 금속 전극은 도전체에 의하여 서로 연결되는 것을 특징으로 하는 전력 반도체 장치
  6. 전력 반도체 장치를 제조하는 방법에 있어서,
    (a) N- 드리프트층의 상부에 N-형 반도체 불순물을 주입하여 JFET층을 형성하는 단계;
    (b) 상기 JFET층 상부에 제1 게이트 절연막층을 형성하는 단계;
    (c) 상기 제1 게이트 절연막층 상부에 분리된 간격을 가지는 제1, 2 게이트 전극을 형성하는 단계;
    (d) 상기 제1, 2 게이트 전극 상부에 제2 게이트 절연막층을 형성하는 단계;
    (e) 제1, 2 게이트 전극을 전체적으로 일정 두께로 둘러싸는 영역을 남겨두고 나머지 제1, 2 게이트 절연막층을 에칭으로 제거하여 제3 절연막 영역을 형성하는 단계;
    (f) 상기 제3 절연막 영역을 포함하는 제1 마스크를 이용하여 P-형 반도체 불순물을 주입하여 P-베이스 영역을 형성하는 단계;
    (g) 상기 제3 절연막 영역을 포함하는 제2 마스크를 이용하여 상기 제3 절연막 영역의 양단부 하부공간에 해당하는 상기 P-베이스 영역 일측 상부에 N+형 반도체 불순물을 주입하여 N+형 에미터 오믹콘택 영역을 형성하는 단계; 및
    (h) 상기 제3 절연막 영역의 중앙부측 절연막을 에칭으로 제거하여 분리 간격 공간을 형성하여 각각 게이트 절연막으로 둘러싸인 제1, 2게이트 전극을 형성한 후, 제3 마스크 패턴에 의한 P+형 반도체 불순물을 주입하여 상기 분리 간격 공간의 하부 공간에 다이버터용 P+오믹콘택 영역을 형성하고, 상기 N+형 에미터 오믹콘택 영역의 일부분이 접하는 외부를 둘러싸도록 상기 P-베이스 영역 상부에 P+형 에미터 오믹콘택 영역을 형성하는 단계; 를 포함하는 것을 특징으로 하는 전력 반도체 장치 제조 방법
  7. 제6 항에 있어서,
    상기 (h) 단계 이후에
    (i) 상기 제3 마스크 패턴을 제거한 후, 상기 게이트 절연막으로 둘러싸인 게이트 전극 영역의 상부 전체를 절연물로 덮어서 passivation층을 형성하는 단계;
    (j) 상기 passivation층을 식각하여 N+형 에미터 오믹콘택 상부 영역, 및 P+형 에미터 오믹콘택 영역의 상부의 일부가 포함되도록 형성된 에미터 금속 전극 형성 공간 및 다이버터용 P+오믹콘택 영역 상부에 다이버터 금속 전극 형성 공간을 형성하는 단계;
    (k) 상기 에미터 금속 전극 형성 공간 및 상기 다이버터 금속 전극 형성 공간에 에미터 금속 전극 및 다이버터 금속 전극을 형성하는 단계; 를 포함하는 것을 특징으로 하는 전력 반도체 장치 제조 방법
  8. 제6 항에 있어서,
    상기 (h) 단계에서, 상기 다이버터용 P+ 오믹콘택 영역 및 P+형 에미터 오믹콘택 영역의 불순물 농도는 3e15로 형성되는 것을 특징으로 하는 전력 반도체 장치 제조 방법
  9. 제7 항에 있어서,
    상기 다이버터 금속전극은 상기 에미터 금속전극과 도전체에 의하여 연결되는 것을 특징으로 하는 전력 반도체 장치 제조 방법
  10. 제 6항에 있어서,
    상기 (h) 단계에서 상기 분리 간격 공간은 8 ~ 10 ㎛인 것을 특징으로 하는 전력 반도체 장치 제조 방법
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