DE102018010396B3 - Verfahren zum erzeugen eines dotierten halbleitersubstrats - Google Patents

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Abstract

Verfahren, das aufweist:
Erzeugen mehrerer Gräben (20) in einer ersten Oberfläche (11) eines Halbleiterwafers (10);
Einbringen von Dotierstoffatomen zumindest in Seitenwände (21, 22) und einen Boden (23) eines jeden der mehreren Gräben (20);
Erzeugen einer Halbleiterschicht (30), die die mehreren Gräben (20) vollständig füllt; und
Diffundieren der Dotierstoffatome in einem thermischen Prozess, um ein dotiertes Gebiet (40) derart zu erzeugen, dass sich das dotierte Gebiet (40) in einer lateralen Richtung des Halbleiterwafers (10) über solche Abschnitte der Halbleiterschicht (30), die die Gräben (20) füllen, und über Mesagebiete (13), die in dem Halbleiterwafer (10) jeweils zwischen den Gräben (20) vorhanden sind, erstreckt.

Description

  • Diese Offenbarung betrifft allgemein ein Verfahren zum Erzeugen eines dotierten Halbleitersubstrats.
  • Vertikale Leistungshalbleiterbauelemente wie beispielsweise Leistungstransistoren oder Leistungsdioden enthalten üblicherweise ein hoch dotiertes Halbleitergebiet, das an eine Oberfläche (die oft als Rückseitenoberfläche bezeichnet wird) eines Halbleiterkörpers, in den das Halbleiterbauelement integriert ist, angrenzt. Dieses hoch dotierte Halbleitergebiet kann das Draingebiet eines Leistungs-MOSFETs (Metal Oxide Semiconductor Field-Effect Transistor), das Kollektorgebiet eines Leistungs-IGBTs (Insulated Gate Bipolar Transistor), das Anodengebiet oder Kathodengebiet einer Leistungsdiode, oder dergleichen bilden.
  • Das Erzeugen eines vertikalen Leistungshalbleiterbauelements kann das Bereitstellen eines hoch dotierten Halbleitersubstrats, das Erzeugen von einer oder mehr epitaktischen Schichten auf der Oberseite des Halbleitersubstrats, sowie weitere Prozessierungssequenzen, umfassen, um den gewünschten Typ von Halbleiterbauelement zu erzeugen. Bei dem Substrat kann es sich um einen Halbleiterwafer handeln, wobei basierend auf demselben Wafer mehrere identische Bauelemente zugleich erzeugt werden können. Die Anordnung mit dem Wafer und der einen oder den mehr epitaktischen Schichten kann letztlich vereinzelt werden, um mehrere einzelne vertikale Leistungshalbleiterbauelemente zu erzeugen. Jedes dieser vertikalen Leistungshalbleiterbauelemente enthält einen Abschnitt des Wafers, wobei dieser Abschnitt das oben erwähnte, hoch dotierte Halbleitergebiet (Draingebiet, Kollektorgebiet, ...) bildet.
  • Ein wichtiges Merkmal eines Leistungshalbleiterbauelements ist der Ein-Widerstand, welches der elektrische Widerstand des Halbleiterbauelements in einem Ein-Zustand (leitender Zustand) ist. Zum Beispiel ist bei einem MOSFET (IGBT) der Ein-Widerstand der Widerstand zwischen einem Drain-Knoten (Kollektor-Knoten) und einem Source-Knoten (Emitter-Knoten) eines MOSFETs (IGBTs), wenn sich das Bauelement im Ein-Zustand befindet. Der Ein-Widerstand hängt unter anderem von einer Dotierungskonzentration des hoch dotierten Halbleitergebiets, das basierend auf dem hoch dotierten Halbleiterwafer erzeugt wird, ab.
  • Das Erzeugen eines Halbleiterwafers kann das Erzeugen eines monokristallinen Ingots und das Abschneiden mehrerer Wafer von dem Ingot enthalten. Insbesondere bei Ingots mit einer hohen Dotierungskonzentration kann die Dotierungskonzentration in einer Längsrichtung des Ingots signifikant variieren, so dass verschiedene von demselben Ingot abgeschnittene Wafer unterschiedliche Dotierungskonzentrationen aufweisen können. Weiterhin kann die Dotierungskonzentration von einigen dieser Wafer unter einem bestimmten Schwellenwert liegen, so dass diese Wafer möglicherweise nicht als Basis zum Erzeugen vertikaler Leistungsbauelemente verwendet werden.
  • Die DE 10 2013 105 763 A1 beschreibt ein Verfahren zum Herstellen eines Superjunction-Transistors, das p-dotierte Kompensationsgebiete und n-dotierte Driftgebiete aufweist. Zur Herstellung der Kompensationsgebiete und der Driftgebiete ist bei einem Beispiel vorgesehen, Gräben in einem Halbleiterkörper herzustellen, n-Dotierstoffe in Seitenwände und einen Boden jedes Grabens zu implantieren, eine undotierte Halbleiterschicht auf den Seitenwänden und dem Boden jedes Grabens abzuscheiden, p-Dotierstoffatome in die undotierte Halbleiterschicht zu implantieren, einen nach dem Herstellen der undotierten Halbleiterschicht verbleibenden Restgraben aufzufüllen und die implantierten Dotierstoffe zu diffundieren.
  • Die DE 10 2017 202 754 A1 beschreibt ein Verfahren zum Herstellen eines optischen Sensors. Gemäß einem Beispiel ist hierbei vorgesehen, einen Graben in einem Halbleiterkörper herzustellen, eine Oxidschicht in dem Graben herzustellen, den Graben mit einem Dotierstoffe enthaltenden Füllmaterial aufzufüllen, Dotierstoffe aus dem Füllmaterial durch die Oxidschicht in den Halbleiterkörper zu diffundieren, das Füllmaterial und die Oxidschicht zu entfernen und eine Dielektrikumsschicht an Seitenwänden und dem Boden des Grabens herzustellen.
  • Die DE 10 2017 208 729 A1 und die US 2009 / 0 166 722 A1 beschreiben weitere Verfahren zum Herstellen komplementär zueinander dotierter Halbleitergebiete in einem Halbleiterkörper.
  • Die US 2011 / 0 001 187 A1 beschreibt ein Verfahren zum Herstellen von Kompensationsgebieten eines Superjunction-Transistorbauelements. Bei diesem Verfahren werden in Seitenwände von Gräben in einer n-dotierten Halbleiterschicht n-Dotierstoffatome implantiert bevor die Gräben mittels eines Epitaxieverfahrens mit einer p-dotierten Halbleiterschicht aufgefüllt werden.
  • Die DE 10 2015 116 576 A1 beschreibt ein Verfahren zum Herstellen eines Superjunction-Bauelements. Das Verfahren umfasst das Herstellen erster Gräben und zweiter Gräben, die sich von einer Oberfläche in eine Halbleiterschicht erstrecken und die in einer horizontalen Richtung abwechselnd angeordnet sind. Bei dem Verfahren ist außerdem vorgesehen, in den ersten Gräben erste Halbleiterbereiche eines ersten Leitfähigkeitstyps herzustellen und in den zweiten Gräben zweite Halbleiterbereiche eines zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps herzustellen
  • Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Verfahren zur Verfügung zu stellen, durch das zuverlässig ein dotiertes Halbleitersubstrat mit einer vorgegebenen Dotierungskonzentration bereitgestellt werden kann. Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 gelöst.
  • Beispiele werden unten unter Bezugnahme auf die Zeichnungen erläutert. Die Zeichnungen dienen dazu, bestimmte Prinzipien zu veranschaulichen, so dass nur die zum Verständnis dieser Prinzipien notwendigen Aspekte dargestellt sind. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen bezeichnen gleiche Bezugszeichen gleiche Merkmale.
    • 1 zeigt ein Flussdiagramm eines Beispiels eines Verfahrens zum Erzeugen eines dotierten Halbleitersubstrats;
    • die 2A bis 2D veranschaulichen ein Beispiel;
    • 3 zeigt eine Draufsicht eines Wafers nach dem Erzeugen mehrerer Gräben in dem Wafer;
    • 4 zeigt eine Modifikation des in 3 gezeigten Wafers;
    • 5 zeigt eine weitere Modifikation des in 3 gezeigten Wafers;
    • 6 zeigt das Substrat nach einem Entfernungsprozess gemäß einem Beispiel;
    • 7 zeigt das Substrat nach einem Entfernungsprozess gemäß einem weiteren Beispiel;
    • 8 zeigt das Substrat nach einem Entfernungsprozess gemäß noch einem weiteren Beispiel;
    • 9 zeigt ein Ergebnis einer Modifikation der in den 2C und 2D dargestellten Verfahrensschritte;
    • die 10A und 10B zeigen optionale Planarisierungsschritte;
    • die 11A und 11B zeigen ein Beispiel eines Verfahrens zum Einbringen von Dotierstoffatomen in Grabenoberflächen eines Wafers;
    • die 12A und 12B zeigen eine Modifikation des in den 11A und 11B veranschaulichten Verfahrens;
    • die 13A und 13B zeigen ein weiteres Beispiel eines Verfahrens zum Einbringen von Dotierstoffatomen in Grabenoberflächen eines Wafers;
    • 14 zeigt ein Dotierungsprofil des in 2D gezeigten Wafers entlang einer Linie, die sich in einer lateralen Richtung des Wafers erstreckt;
    • die 15A bis 15C zeigen ein Beispiel eines Verfahrens zum Erzeugen einer epitaktischen Schicht auf dem Halbleitersubstrat; und
    • die 16 und 17 zeigen jeweils eine vertikale Querschnittsansicht eines Halbleiterbauelements, das basierend auf einem Wafer, der gemäß den in den 2A bis 2D gezeigten Verfahren oder einer beliebigen seiner Modifikationen erzeugt wurde, basiert.
  • In der folgenden ausführlichen Beschreibung wird Bezug genommen auf die begleitenden Zeichnungen. Die Zeichnungen bilden einen Teil der Beschreibung und zeigen zum Zweck der Veranschaulichung Beispiele dafür, wie die Erfindung verwendet und implementiert werden kann. Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausgestaltungen, sofern nicht ausdrücklich anders angegeben, miteinander kombiniert werden können.
  • 1 zeigt ein Flussdiagramm eines Beispiels eines Verfahrens zum Erzeugen eines dotierten Halbleitersubstrats. Es ist anzumerken, dass, auch wenn die Prozesssequenz (die Prozessschritte) in einer bestimmten Reihenfolge dargestellt ist, diese Reihenfolge nicht notwendigerweise bindend ist. Das heißt, 1 veranschaulicht Prozesssequenzen, die bei dem Verfahren durchgeführt werden, aber diese Prozesssequenzen können in einer Reihenfolge, die von der in 1 dargestellten Reihenfolge abweicht, ausgeführt werden.
  • Bezug nehmend auf 1 beinhaltet das Verfahren das Erzeugen mehrerer Gräben in einer ersten Oberfläche eines Halbleiterwafers (siehe 101 in 1), das Einbringen von Dotierstoffatomen zumindest in Seitenwände und einen Boden eines jeden der mehreren Gräben (siehe 102), das Erzeugen einer Halbleiterschicht, die die mehreren Gräben vollständig füllt (siehe 103), und das Diffundieren der Dotierstoffatome in einem thermischen Prozess, um ein dotiertes Gebiet zumindest in dem Halbleiterwafer zu erzeugen (siehe 104).
  • Die 2A bis 2D zeigen ein Beispiel eines solchen Verfahrens ausführlicher. Jede der 2A bis 2D zeigt eine vertikale Querschnittsansicht eines Abschnitts des Substrats während der oder nach den oben erläuterten Prozesssequenzen (Prozessschritten).
  • Bezug nehmend auf das Obige beinhaltet das Verfahren das Erzeugen mehrerer Gräben in einer ersten Oberfläche eines Halbleiterwafers. 2A zeigt den Halbleiterwafer 10 nach dem Erzeugen der mehreren Gräben 20 in der ersten Oberfläche 11 des Halbleiterwafers 10. 2A zeigt eine vertikale Querschnittsansicht des Wafers 10, das heißt, 2A zeigt den Wafer 10 in einer vertikalen Schnittebene. Die „vertikale Schnittebene“ verläuft im Wesentlichen senkrecht zu der ersten Oberfläche 11 des Halbleiterwafers 10.
  • Gemäß einem Beispiel handelt es sich bei dem Wafer 10 um einen monokristallinen Halbleiterwafer aus einem herkömmlichen Halbleitermaterial wie beispielsweise Silizium (Si), Siliziumkarbid (SiC), Galliumarsenid (GaAs), Galliumnitrid (GaN) oder dergleichen. Gemäß einem Beispiel ist eine Grunddotierungskonzentration des Wafers 10 kleiner als 1E16 cm-3, kleiner als 1E15cm-3 oder sogar kleiner als 1E14cm-3.
  • Das Erzeugen der mehreren Gräben 20 kann eine beliebige Art von herkömmlichem Grabenätzprozess wie beispielsweise einen anisotropen Prozess, der eine strukturierte Ätzmaske, die auf der Oberseite der ersten Oberflächen 11 des Wafers 10 erzeugt wird, verwendet, beinhalten. Lediglich zum Zweck der Veranschaulichung ist in 2A ein Beispiel einer derartigen Ätzmaske 100 anhand gestrichelter Linien dargestellt.
  • Gemäß einem Beispiel werden die Gräben 20 so erzeugt, dass ihre jeweilige Tiefe d1 zwischen 10 Mikrometern (µm) und 40 Mikrometern beträgt. Bei dem Beispiel beträgt ein Aspektverhältnis, welches das Verhältnis zwischen der Tiefe d1 und eine Breite w1 ist, zwischen 2:1 und 5:1 (das heißt, d1/w1 liegt zwischen 2 und 5). Die „Breite“ w1 eines jeden Grabens ist der mittlere kürzeste Abstand zwischen gegenüberliegenden Seitenwänden 21, 22 der Gräben 20. Lediglich zum Zweck der Darstellung sind die in 2A gezeigten Gräben 20 so gezeichnet, dass sie im Wesentlichen parallele Seitenwände 21, 22 besitzen, wobei Winkel zwischen den Seitenwänden 21, 22 und der ersten Oberfläche 11 etwa 90° betragen. In diesem Fall ist die Breite w1 an jeder vertikalen Position der Gräben im Wesentlichen gleich. Allerdings stellt das Implementieren der Gräben 20 mit parallelen Seitenwänden 21, 22 nur ein Beispiel dar. Gemäß einem weiteren Beispiel (nicht gezeigt) sind die Seitenwände 21, 22 abgeschrägt, so dass sich die Gräben 20 zu einem Boden 23 der Gräben 20 hin verengen. In diesem Fall sind die Winkel zwischen den Seitenwänden 21, 22 und der ersten Oberfläche 11 größer als 90°, beispielsweise zwischen 91° und 100°. Weiterhin wird der Abstand zwischen gegenüberliegenden Seitenwänden 21, 22 zu dem Boden 23 der Gräben 20 hin kleiner.
  • Bezug nehmend auf 2A sind benachbarte Gräben 20 durch MesaGebiete 13, welche Abschnitte des Wafers 10, die nach dem Grabenerzeugungsprozess zwischen benachbarten Gräben 20 zurück bleiben, sind, getrennt. Gemäß einem Beispiel liegt eine Breite w2 dieser Mesagebiete 13, die äquivalent zum Abstand zweier benachbarter Gräben 20 ist, zwischen 0,2-mal und 5-mal der Breite w1 der mehreren Gräben 20. Die Breite w2 eines Mesagebiets 13 ist der mittlere kürzeste Abstand zwischen zwei benachbarten Gräben 20, wobei dieser Abstand entlang der Tiefe der Gräben 20 variiert, wenn die Gräben 20 verjüngt sind.
  • Bezug nehmend auf 2B beinhaltet das Verfahren weiterhin das Einbringen von Dotierstoffen zumindest in die Seitenwände 21, 22 und den Boden 23 eines jeden der mehreren Gräben 20, wobei bei dem Beispiel gemäß 2B Dotierstoffatome in die Seitenwände 21, 22 und den Boden 23 der Gräben 20 und in die erste Oberfläche 11 in die Mesagebiete 13 eingebracht wurden. In 2B bezeichnet das Bezugszeichen 40' ein Gebiet des Wafers 10, in das die Dotierstoffatome eingebracht wurden. Dieses Gebiet wird nachfolgend als Dotierstoffatome enthaltendes Gebiet bezeichnet. Beispiele dafür, wie die Dotierstoffatome in den Wafer 10 eingebracht werden können, werden hierin weiter unten ausführlich erläutert.
  • Bezug nehmend auf 2C beinhaltet das Verfahren weiterhin das Erzeugen einer Halbleiterschicht 30, die die mehreren Gräben 20 vollständig füllt. Gemäß einem Beispiel handelt es sich bei der Halbleiterschicht 30 um eine monokristalline Halbleiterschicht und sie wird zum Beispiel durch einen epitaktischen Wachstumsprozess erzeugt. Gemäß einem weiteren Beispiel handelt es sich bei der Halbleiterschicht 30 um eine polykristalline oder amorphe Halbleiterschicht und sie wird zum Beispiel durch einen Abscheideprozess erzeugt. In jedem Fall kann die Halbleiterschicht 30 denselben Typ von Halbleitermaterial wie der Wafer 10 enthalten. Gemäß einem Beispiel besitzt die Halbleiterschicht 30 eine Grunddotierungskonzentration von weniger als 1E16 cm-3, weniger als 1E15cm-3 oder sogar weniger als 1E14cm-3.
  • Die Anordnung mit dem Halbleiterwafer 10 und der die Gräben 20 des Wafers 10 füllenden Halbleiterschicht 30 wird im Folgenden als Halbleitersubstrat bezeichnet. Wenn es sich bei der Halbleiterschicht 30 um eine durch einen epitaktischen Wachstumsprozess erzeugte, monokristalline Halbleiterschicht handelt, handelt es sich bei dem Halbleitersubstrat um ein monokristallines Halbleitersubstrat. In diesem Fall können der Wafer 10 und die Halbleiterschicht 30 nicht basierend auf der kristallinen Struktur des Substrats ermittelt werden. In anderen Worten, es gibt keine sichtbare Grenze oder Grenzfläche in dem Substrat zwischen dem Wafer 10 und der Halbleierschicht 30. Nichtsdestotrotz ist zum Zweck der Darstellung eine Grenze zwischen dem Wafer 10 und der Halbleiterschicht 30 in 2C anhand einer durchgezogenen Linie und in den weiteren Figuren anhand gestrichelter Linien dargestellt.
  • Bezug nehmend auf 2D beinhaltet das Verfahren weiterhin das Diffundieren der eingebrachten Dotierstoffatome in einem thermischen Prozess, um ein dotiertes Gebiet 40 in dem Halbleiterwafer 10 und der Halbleiterschicht 30 zu erzeugen. Gemäß einem Beispiel sind die Breite w1 der Gräben 20, die durch die Halbleiterschicht 30 gefüllt werden, die Breite w2 der Mesagebiete 13 und der thermische Prozess so aneinander angepasst, dass sich das dotierte Gebiet 40 in einer lateralen Richtung des Substrats über die Mesagebiete 13 und jene Abschnitte der Halbleiterschicht 30, die die Gräben 20 füllt, hinweg erstreckt. „Die laterale Richtung“ des Substrats ist eine Richtung parallel zu der zweiten Oberfläche 12 des Wafers oder parallel zu einer Oberfläche 31 der Halbleiterschicht 30. Weiterhin kann der thermische Prozess so gewählt werden, dass sich das dotierte Gebiet 40 in einer ersten vertikalen Richtung des Substrats zu der Oberfläche 31 der Halbleiterschicht 30 erstreckt und das dotierte Gebiet 40 in einer zweiten vertikalen Richtung des Substrats von der zweiten Oberfläche 12 beabstandet ist. Letzteres hat die Wirkung, dass ein Abschnitt 14, der die Grunddotierungskonzentration des Wafers 10 aufweist, zwischen dem dotierten Gebiet 40 und der zweiten Oberfläche 12 des Wafers zurück bleibt. Es ist anzumerken, dass die Darstellung in 2D nicht maßstabsgetreu ist. Eine Dicke d3 des Waferabschnitts 14, der die Grunddotierungskonzentration aufweist, kann signifikant größer als die Dicke des dotierten Gebiets 40 sein. Die „Dicke“ des dotierten Gebiets 40 ist die Abmessung des dotierten Gebiets 40 in der vertikalen Richtung. Die vertikale Richtung ist eine Richtung senkrecht zu der zweiten Waferoberfläche 12. Die Dicke des dotierten Gebiets 40 kann durch geeignetes Auswählen der Grabentiefe d1 eingestellt werden.
  • Gemäß einem Beispiel beträgt eine Temperatur in dem thermischen Prozess zwischen 1000°C und 1400°C, wobei die Temperatur zum Beispiel zwischen 1000°C und 1200°C beträgt, wenn die Halbleiterschicht 30 eine monokristalline Halbleiterschicht ist. Die Dauer beträgt zum Beispiel zwischen 100 Minuten und 1000 Minuten. Wenn die Halbleiterschicht 30 eine polykristalline oder eine amorphe Halbleiterschicht ist, können die Temperatur und Dauer des thermischen Prozesses so gewählt werden, dass die Halbleiterschicht 30 während des thermischen Prozesses zumindest teilweise rekristallisiert. Die Temperatur beträgt in diesem Fall zum Beispiel zwischen 1100°C und 1400°C.
  • Der thermische Prozess kann direkt nach dem Erzeugen der Halbleiterschicht 30 ausgeführt werden. Allerdings ist es auch möglich, den Temperaturprozess teilweise oder vollständig nach weiteren Prozesssequenzen, die dem Erzeugen der Halbleiterschicht 30 folgen, auszuführen. Diese Prozesssequenzen können das Erzeugen von einer oder mehr epitaktischen Schichten auf der Oberseite der Halbleiterschicht 30 oder des Wafers 10 beinhalten.
  • Gemäß einem Beispiel wird das dotierte Gebiet 40 derart erzeugt, dass es eine (maximale) Dotierungskonzentration, die höher als 1E2-(=102)-mal, höher als 1E3- oder sogar höher als 1E4-mal die Grunddotierungskonzentration des Wafers 10 ist, besitzt. Gemäß einem Beispiel ist die (maximale) Dotierungskonzentration des dotierten Gebiets höher als 1E19cm-3, höher als 1E20cm-3 oder sogar höher als 1E21cm-3. Einzelheiten zum Erzeugen des dotierten Gebiets 40 und dazu, wie die Dotierungskonzentration eingestellt werden kann, werden hierin weiter unten erläutert.
  • Gemäß einem Beispiel sind die Gräben 20 längliche Gräben, was bedeutet, dass eine Länge der einzelnen Gräben 20 zumindest 10-mal, zumindest 100-mal oder zumindest 1000-mal die Breite w1 ist. Die „Länge“ der Gräben ist die Abmessung der Gräben in einer Richtung, die parallel zu den ersten und zweiten Seitenwänden 21 und 22, die die Breite w1 definieren, ist. 3 zeigt eine Draufsicht auf den Wafer 10 nach dem Erzeugen länglicher Gräben 20.
  • Bei dem in 3 gezeigten Beispiel sind die mehreren Gräben 20 im Wesentlichen parallel. Dies stellt jedoch nur ein Beispiel dar. Gemäß einem weiteren, in 4 (die eine Draufsicht eines Abschnitts des Wafers 10 nach dem Erzeugen der Gräben 20 zeigt) gezeigten Beispiel umfassen die Gräben 20 eine erste Gruppe von Gräben 201 und eine zweite Gruppe von Gräben 202. Die Gräben 202 der zweiten Gruppe kreuzen die Gräben 201 der ersten Gruppe, so dass die Gräben 201 der ersten Gruppe und die Gräben 202 der zweiten Gruppe einen gitterförmigen Graben bilden. Gemäß einem weiteren Beispiel (nicht gezeigt) werden die Gräben derart erzeugt, dass ein gitterförmiges Mesagebiet zurück bleibt.
  • Bei dem in 3 gezeigten Beispiel besitzt jeder der mehreren Gräben 20 ein ersten Längsende 24 und ein zweites Längsende 25. Gemäß einem Beispiel befindet sich jedes dieser Längsenden 24, 25 nahe einer Randoberfläche 15 des Wafers 10. Die „Randoberfläche“ 15 schließt den Wafer 10 lateral ab, wobei die Kantenoberfläche 15 im Wesentlichen senkrecht zu der ersten Oberfläche 11 verlaufen kann. Gemäß einem weiteren, in 5, die eine Draufsicht auf einen Abschnitt des Wafers 10 nach dem Erzeugen der Gräben 20 zeigt, gezeigten Beispiel, erstrecken sich die Gräben zu der Randoberfläche 15, so dass die Gräben 20 an der Randoberfläche 15 des Wafers 10 offen sind.
  • Gemäß einem Beispiel beinhaltet das Verfahren weiterhin das Entfernen von Material des Halbleiterwafers 10 an der zweiten Oberfläche 12, um die Dicke des Substrats zu verringern. Jede der 6 bis 8 zeigt eine vertikale Querschnittsansicht eines Abschnitts des Substrats nach dem Entfernungsprozess. Es wird angemerkt, dass zwischen dem thermischen Prozess und dem Entfernungsprozess verschiedene weitere Prozesssequenzen stattfinden können. Derartige Prozesssequenzen können das Erzeugen von einer oder mehr epitaktischen Schichten oben auf der Oberfläche 31 der Halbleiterschicht 30 und das Erzeugen aktiver Bauelementgebiete in der zumindest einen epitaktischen Schicht beinhalten. Zum Zweck der Darstellung ist in den 6 bis 8 eine epitaktische Schicht 60 anhand gestrichelter Linien dargestellt. Bei den in der epitaktischen Schicht erzeugten aktiven Bauelementgebieten kann es sich um aktive Bauelementgebiete eines Transistors, einer Diode oder dergleichen handeln. Dies wird hierin weiter unten ausführlich erläutert.
  • Bezug nehmend auf 6 kann der Entfernungsprozess derart implementiert werden, dass die Dicke des Abschnitts 14, der die Grunddotierung aufweist, verringert wird (von d3 wie in 2D dargestellt auf d4), aber ein Rest des grunddotierten Abschnitts 14 zwischen der zweiten Oberfläche 12 und dem dotierten Gebiet 40 zurück bleibt.
  • Gemäß einem weiteren, in 7 gezeigten Beispiel wird der grunddotierte Abschnitt 14 vollständig entfernt, so dass sich das dotierte Gebiet 40 nach dem Entfernungsprozess bis zu der zweiten Oberfläche 12 erstreckt. Gemäß noch einem anderen, in 8 gezeigten Beispiel wird der grunddotierte Abschnitt 14 vollständig entfernt, und es werden auch Abschnitte des dotierten Gebiets 40 entfernt, so dass Abschnitte der Halbleiterschicht 30, die die Gräben füllen, und ehemaligen die Mesagebiete 13 an die zweite Oberfläche 12 angrenzen.
  • Der Entfernungsprozess kann eine beliebige Art von Prozess, der geeignet ist, Material von dem Wafer 10 an der zweiten Oberfläche 12 zu entfernen, beinhalten. Gemäß einem Beispiel beinhaltet der Entfernungsprozess zumindest einen der Folgenden: einen Ätzprozess; einen mechanischen Polierprozess; oder einen chemisch-mechanischen Polier-(CMP)-Prozess.
  • Bezug nehmend auf 2D kann die Halbleiterschicht 30 so erzeugt werden, dass sie nicht nur die Gräben 20 füllt, sondern auch die Mesagebiete 13 des Wafers 10 bedeckt. Bei dem in 2D dargestellten Beispiel sind eine Dicke der Halbleiterschicht 30 auf der Oberseite der Mesagebiete 13 und die Temperatur und Dauer des thermischen Prozesses derart aneinander angepasst, dass sich das dotierte Gebiet 40, das aus dem thermischen Prozess resultiert, zu der Oberfläche 31 der Halbleiterschicht 30 erstreckt. Dies stellt jedoch nur ein Beispiel dar. Gemäß einem weiteren, in 9 gezeigten Beispiel verbleibt nach dem thermischen Prozess zwischen dem dotierten Gebiet 40 und der Oberfläche 31 ein Abschnitt 32, der die Grunddotierung der Halbleiterschicht 30 besitzt. In diesem Fall ist die Halbleiterschicht 30 derart implementiert, dass sie zum Beispiel eine Grunddotierung zwischen 1E15cm-3 und 1E17cm-3 aufweist.
  • Bezug nehmend auf das Obige kann die Halbleiterschicht 30 durch einen epitaktischen Wachstumsprozess erzeugt werden. Gemäß einem Beispiel wird die Halbleiterschicht 30 derart erzeugt, dass der epitaktische Wachstumsprozess stoppt, wenn die Oberfläche 31 der Halbleiterschicht 30 im Wesentlichen planar ist. Dies stellt jedoch nur ein Beispiel dar. Gemäß einem weiteren, in 10A gezeigten Beispiel kann der epitaktische Wachstumsprozess stoppen, bevor eine planare Oberfläche 31 erzielt wurde. Bei diesem Beispiel kann die Oberfläche 31 wie in 10B planarisiert werden. Das Planarisieren der Oberfläche 31 kann einen herkömmlichen Planarisierungsprozess wie zum Beispiel einen mechanischen Polierprozess oder einen chemisch-mechanischen Polier-(engl.: „chemical-mechanical polishing“; CMP)-Prozess beinhalten.
  • Bezug nehmend auf Schritt 102 in 1 und die Darstellung in 2B beinhaltet das Verfahren das Einbringen von Dotierstoffatomen in den Halbleiterwafer 10 nach dem Erzeugen der mehreren Gräben 20. Es gibt verschiedene Wege, diese Dotierstoffatome in den Wafer 10 einzubringen. Einige Beispiele dafür, wie die Dotierstoffatome in den Wafer 10 eingebracht werden können, werden im Folgenden erläutert.
  • Bezug nehmend auf 11A kann das Einbringen der Dotierstoffatome in den Wafer 10 das Erzeugen einer Dotierstoffatome enthaltenden Schicht 50, die kurz als Dotierstoffschicht oder Dotierstoffquellschicht bezeichnet wird auf Oberflächen des Wafers 10 nach dem Erzeugen der Gräben 20 beinhalten. Bei dem in 11A gezeigten Beispiel enthalten diese Oberflächen, auf denen die Dotierstoffschicht 50 erzeugt wird, Seitenwände 21, 22 und Böden 23 der Gräben 20, und die erste Oberfläche 11 oben auf den Mesagebieten 13. Gemäß einem Beispiel handelt es sich bei der Dotierstoffschicht 50 um eine Glasschicht wie zum Beispiel eine PSG-(Phosphorsilikatglas)-Schicht, eine Arsenglasschicht oder eine BSG-(Borsilikatglas)-Schicht. Eine PSG-Schicht enthält Phosphor-(P)-Atome, die in Silizium Dotierstoffatome vom Typ n sind; eine Arsenglasschicht enthält Arsen-(As)-Atome, die in Silizium Dotierstoffatome vom Typ n sind; und eine BSG-Schicht enthält Boratome, die in Silizium Dotierstoffatome vom Typ p sind. Eine Dotierstoffatome enthaltende Glasschicht wie beispielsweise eine PSG-Schicht, eine BSG-Schicht oder eine Arsenglasschicht kann durch einen Abscheideprozess, einen Rotationsbeschichtungsprozess (engl.: „spin-on process“) oder dergleichen erzeugt werden. Alternativ zu einer Glasschicht kann jede andere Art von Schicht, die Dotierstoffatome enthält, wie beispielsweise eine Resist-Schicht ebenso gut verwendet werden. Eine Resist-Schicht kann durch einen Rotationsbeschichtungsprozess auf Oberflächen des Wafers 10 erzeugt werden.
  • Bezug nehmend auf 11B beinhaltet das Einbringen der Dotierstoffatome in den Wafer 10 weiterhin das Diffundieren der Dotierstoffatome von der Dotierstoffatome enthaltenden Schicht 50 in den Wafer 10 durch einen thermischen Prozess, der von dem thermischen Prozess, der verwendet wird, um das dotierte Gebiet 40 zu erzeugen, verschieden sein kann. Die Temperatur und Dauer dieses thermischen Prozesses ist so gewählt, dass bei dem thermischen Prozess eine gewünschte Menge von Dotierstoffatomen aus der Schicht 50 in den Wafer 10 diffundiert. Grundsätzlich werden umso mehr Dotierstoffatome aus der Schicht 50 in den Wafer 10 eingebracht, je länger der thermische Prozess dauert. Gemäß einem Beispiel ist die Menge an Dotierstoffatomen, die in den Wafer 10 eingebracht werden, so gewählt, dass eine Dotierstoffkonzentration N40 des dotierten Gebiets 40 nach dem thermischen Prozess höher als 1E19cm-3 ist. Die Menge M von Dotierstoffatomen, die in dem Wafer 10 eingebracht wird, ist im Wesentlichen durch eine Fläche A110 der Waferoberfläche, in die die Dotierstoffatome eingebracht werden, multipliziert mit einer Dotierstoffdosis D von Dotierstoffatomen, die in die Oberfläche eingebracht werden, gegeben ist, das heißt M = A 110 ⋅ D
    Figure DE102018010396B3_0001
  • Bei dem in den 11A und 11B gezeigten Beispiel ist eine Fläche der Waferoberfläche gegeben durch eine Gesamtfläche der Seitenwände 21, 22 und der Böden 23 der Gräben 20 und einer Fläche der ersten Oberfläche 11 oben auf den Mesagebieten 13. Die (durchschnittliche) Dotierstoffkonzentration des dotierten Gebiets 40 ist gegeben durch die Gesamtmenge M von Dotierstoffatomen, die in den Wafer 110 eingebracht werden, geteilt durch ein Volumen V40 des dotierten Gebiets 40, das heißt: N 40 = M V 40 = A 110 ⋅ D V 40
    Figure DE102018010396B3_0002
  • Die 12A und 12B zeigen eine Modifikation des in den 11A und 11B dargestellten Verfahrens. Das Verfahren gemäß den 12A und 12B unterscheidet sich von dem Verfahren gemäß den 11A und 11B dadurch, dass die Dotierstoffe in die Seitenwände 21, 22 und die Böden 23 der Gräben aber nicht in die erste Oberfläche 11 der Mesagebiete 13 eingebracht werden. Bezug nehmend auf 12A kann dies erreicht werden, indem die Ätzmaske 100 nach dem Grabenätzprozess oben auf der ersten Oberfläche 11 belassen wird und indem die die Dotierstoffatome enthaltende Schicht 50 auf Oberflächen der Ätzmaske 100, der Seitenwände 21, 22 und der Böden 23 der Gräben erzeugt wird. Bei diesem Beispiel verhindert die Ätzmaske 100, dass die Dotierstoffatome aufweisende Schicht 50 auf der ersten Oberfläche 11 erzeugt wird. Daher werden bei dem thermischen Prozess Dotierstoffatome in die Seitenwände 21, 22 und die Böden 23 aber nicht in die erste Oberfläche 11 eingebracht. Das Ergebnis des thermischen Prozesses ist in 12B dargestellt.
  • Bei jedem der in den 11A-11B dargestellten Beispiele wird die Dotierstoffschicht 50 entfernt, bevor die Halbleiterschicht 30 erzeugt wird und vor dem thermischen Prozess, der die eingebrachten Dotierstoffatome diffundiert, um das dotierte Gebiet 40 zu erzeugen. Bei dem in den 12A-12B gezeigten Beispiel kann die Ätzmaske 100 vor oder nach dem thermischen Prozess entfernt werden.
  • Die 13A und 13B veranschaulichen ein weiteres Beispiel zum Erzeugen des dotierten Gebiets 40. Bei diesem Beispiel sind die Halbleiterschicht 30, die den Wafer 10 bedeckt und die Gräben 10 füllt, und die die Dotierstoffatome enthaltende Schicht 50 ein und dieselbe Schicht. Das heißt, die Halbleiterschicht 30 enthält die Dotierstoffatome, die in den Wafer 10 einzubringen sind. Gemäß einem Beispiel handelt es sich bei der Halbleiterschicht 30 um eine polykristalline oder eine amorphe Halbleiterschicht, die Dotierstoffe vom Typ n wie Phosphor-(P)-Atome und/oder Arsen-(As)-Atome oder Atome vom Typ p wie Bor-(B)-Atome enthält, 13A zeigt eine vertikale Querschnittsansicht der Anordnung mit dem Wafer 10 und der Halbleiterschicht 30 vor dem Einbringen von Dotierstoffatomen aus der Halbleiterschicht 30 in den Wafer 10.
  • 13B zeigt die Anordnung nach dem Erzeugen des dotierten Gebiets 40 in dem Wafer 10 unter Verwendung von Dotierstoffatomen aus der Halbleiterschicht 30. Bei diesem Beispiel kann das Einbringen von Dotierstoffatomen aus der Halbleiterschicht 30 (der Dotierstoffatome enthaltenden Schicht 50) in den Wafer 10 und das Diffundieren der eingebrachten Dotierstoffatome in den Wafer 10, um das dotierte Gebiet 40 zu erzeugen, ein und denselben thermischen Prozess beinhalten. Bei diesem Beispiel wird das dotierte Gebiet 40 nur in dem Wafer 10 erzeugt. Eine Dotierstoffkonzentration des dotierten Gebiets 40 ist gemäß einem Beispiel geringer als die Dotierstoffkonzentration der Halbleiterschicht 30.
  • Durch Verwendung des Verfahrens gemäß den 2A bis 2D lässt sich eine im Wesentlichen homogene Dotierungskonzentration, insbesondere in der lateralen Richtung des dotierten Gebiets 40, erreichen. Grundsätzlich ist die Dotierungskonzentration des dotierten Gebiets umso höher, je länger die Dauer des thermischen Prozesses ist. 14 veranschaulicht schematisch die Dotierungskonzentration N40 des dotierten Gebiets entlang einer Linie B-B, die durch die gefüllten Gräben und die Mesagebiete 13 verläuft und die im Wesentlichen senkrecht zu den ehemaligen Seitenwänden 21, 22 der Gräben verläuft. Bei dem in 14 dargestellten Beispiel variiert die Dotierungskonzentration N40 periodisch zwischen einer maximalen Dotierungskonzentration NMAX und einer minimalen Dotierungskonzentration NMIN, wobei die Positionen, an denen die maximale Dotierungskonzentration NMAX auftrifft, im Wesentlichen gleich den Positionen der Seitenwände 21, 22 der ehemaligen Gräben 20 sind. Minima der Dotierungskonzentration treten im Wesentlichen an Positionen, die sich in der Mitte der Mesagebiete 13 oder der gefüllten Gräben zwischen benachbarten Seitenwänden 21, 22 befinden, auf. Gemäß einem Beispiel ist die Variation der Dotierungskonzentration derart, dass die maximale Dotierungskonzentration weniger als 10000-(=1E4)-mal oder sogar weniger als 100-mal die minimale Dotierungskonzentration ist. Gemäß einem Beispiel liegt die maximale Dotierungskonzentration NMAX zwischen 1E20 cm-3 und 2E21 cm-3, und die minimale Dotierungskonzentration ist größer als 1E17cm-3.
  • Bezug nehmend auf das Obige kann auf dem Halbleitersubstrat zumindest eine epitaktische Schicht 60 erzeugt werden. Bei dem zuvor erläuterten Beispiel wird die epitaktische Schicht 60 auf der Halbleiterschicht 30, die die Gräben auf dem Halbleiterwafer 10 füllt, erzeugt. Ein weiteres Beispiel eines Verfahrens zum Erzeugen der epitaktischen Schicht 60 auf der Oberseite des Halbleitersubstrats ist in den 15A bis 15C dargestellt.
  • Bezug nehmend auf 15A beinhaltet das Verfahren das Befestigen eines Trägers 200 an der Halbleiterschicht 30, das heißt an der ersten Oberfläche 31 der Halbleiterschicht 30. Bei dem Träger 200 kann es sich um einen beliebigen Typ von Träger, der geeignet ist, an dem Halbleitersubstrat befestigt zu werden und das Substrat mechanisch zu stabilisieren, handeln. Beispiele des Trägers 200 beinhalten einen Halbleiterträger, einen Glasträger, einen Metallträger oder dergleichen, sind jedoch nicht hierauf beschränkt. Der Träger 200 kann unter Verwendung einer beliebigen Art von geeignetem Befestigungsprozess an der Halbleiterschicht 30 befestigt werden. Gemäß einem Beispiel handelt es sich bei dem Träger 200 um einen Halbleiterträger, und er wird durch Waferbonden an der Halbleiterschicht 30 des Substrats befestigt. Gemäß einem Beispiel beinhaltet dies das Erzeugen einer Oxidschicht 33 zumindest entlang der ersten Oberfläche 31 der Halbleiterschicht 30, und das Erzeugen einer Oxidschicht 203 entlang einer ersten Oberfläche 201 des Trägers 200. Das Erzeugen einer jeder dieser Oxidschichten kann einen thermischen Oxidationsprozess und/oder einen Abscheideprozess beinhalten. Die Oxidschichten 33, 203 sind in 15A anhand gestrichelter Linien dargestellt. Das Bonden des Trägers 200 an die Halbleiterschicht 30 beinhaltet weiterhin das in Kontakt Bringen der Oxidschicht 33 der Halbleiterschicht 30 mit der Oxidschicht 203 des Trägers 200 bei einer erhöhten Temperatur zwischen 440°C und 1000°C.
  • Gemäß einem weiteren Beispiel wird der Träger 200 durch Kleben des Trägers 200 auf die Halbleiterschicht 30 unter Verwendung eines Klebers an der Halbleiterschicht 30 befestigt.
  • Bezug nehmend auf 15A wird der Träger 200 an der ersten Oberfläche 31 der Halbleiterschicht 30 befestigt. Die erste Oberfläche 31 der Halbleiterschicht 30 bildet eine Oberfläche des Substrats, die der zweiten Oberfläche 12 des Wafers 10 entgegengesetzt ist. Bezug nehmend auf das Obige kann sich das dotierte Gebiet 40 nach dem thermischen Prozess zu der ersten Oberfläche 31 erstrecken, oder es kann sich nicht zu der ersten Oberfläche 31 der Halbleiterschicht 30 erstrecken. Bei dem in 15A dargestellten Beispiel erstreckt sich das Halbleitergebiet 40 zu der ersten Oberfläche 31, wenn der Träger 200 an der Halbleiterschicht 30 befestigt wird. Dies stellt jedoch nur ein Beispiel dar. Gemäß einem weiteren Beispiel (nicht gezeigt) enthält das Substrat zwischen dem dotierten Gebiet 40 und der ersten Oberfläche 31 ein Gebiet 32 (siehe 9), das die Grunddotierung der Halbleiterschicht 30 aufweist, wenn der Träger 200 an der Halbleiterschicht 30 befestigt wird.
  • Bezug nehmend auf 15B enthält das Verfahren weiterhin das Entfernen des Gebiets 14, das die Grunddotierung des Wafers 10 aufweist, zwischen der ersten Oberfläche 12 und dem dotierten Gebiet 40. Bezug nehmend auf das Obige kann das Entfernen dieses Gebiets 14 eine Dicke des Substrats signifikant verringern. Der Träger 200 stabilisiert das Substrat nach dem Entfernen des Gebiets 14. Das Entfernen des Halbleitergebiets 14 kann eine beliebige Art von herkömmlichem Entfernungsprozess wie beispielsweise einen Ätzprozess, einen Polierprozess oder dergleichen beinhalten.
  • Bezug nehmend auf 15C beinhaltet das Verfahren weiterhin das Erzeugen zumindest einer epitaktischen Schicht 60 oben auf der zweiten Oberfläche 12 des Wafers 10 nach dem Entfernen des grunddotierten Gebiets 14. Wie weiter unten dargelegt wird, kann basierend auf dem dotierten Gebiet 40 und der zumindest einen epitaktischen Schicht 60 ein Halbleiterbauelement erzeugt werden, wobei der Träger 200 letztlich entfernt wird. Gemäß einem Beispiel kann der Träger 200 wiederverwendet werden, das heißt, der Träger kann verwendet werden, um ein anderes Substrat zu stabilisieren.
  • Das Substrat mit dem Wafer 10 und der Halbleiterschicht 30 kann als Basis zum Erzeugen eines beliebigen Typs von Halbleiterbauelement, insbesondere eines beliebigen Typs von vertikalem Halbleiterbauelement, verwendet werden. Das dotierte Gebiet 40 kann ein aktives Bauelementgebiet des Halbleiterbauelements wie beispielsweise ein Draingebiet bei einem vertikalen Transistorbauelement bilden. Eine Dotierungskonzentration und eine Dicke des dotierten Gebiets kann auf die hierin vorangehend erläuterte Weise eingestellt werden. Weiterhin kann das Substrat basierend auf einem Wafer, der intrinsisch ist oder eine sehr niedrige Grunddotierung aufweist, erzeugt werden. Derartige Wafer sind vergleichsweise billig.
  • Zum Zweck der Darstellung zeigt jede der 16 und 17 eine horizontale Querschnittsansicht eines vertikalen Transistorbauelements, das basierend auf einem Substrat des vorangehend erläuterten Typs erzeugt wurde. Es ist anzumerken, dass ein Transistorbauelement lediglich ein Beispiel einer Vielzahl von vertikalen Halbleiterbauelementen, die basierend auf dem Substrat erzeugt werden können, darstellt. Weitere Beispiele beinhalten eine vertikale Diode, einen vertikalen Thyristor oder dergleichen, sind jedoch nicht hierauf beschränkt.
  • Das Erzeugen eines Transistorbauelements des in 16 gezeigten Typs beinhaltet das Erzeugen von einer oder mehr epitaktischen Schichten 60 oben auf der Oberfläche 31 der Halbleiterschicht 30, und das Erzeugen eines Transistorbauelements des in 17 gezeigten Typs beinhaltet das Erzeugen von einer oder mehr epitaktischen Schichten 60 oben auf der Oberfläche 12 des Wafers 10. In jedem Fall beinhaltet das Erzeugen des Transistorbauelements weiterhin das Erzeugen mehrerer Transistorzellen 70, wobei jede dieser Transistorzellen 70 ein Bodygebiet 71 in der zumindest einen epitaktischen Schicht 60, ein Sourcegebiet 72 in dem Bodygebiet 71 und eine Gateelektrode 73, die durch ein Gatedielektrikum 74 von dem Bodygebiet 71 dielektrisch isoliert ist, enthält. Weiterhin wird eine Sourceelektrode 77 derart erzeugt, dass sie an die Source- und Bodygebiete 72, 71 der Transistorzellen 70 angeschlossen ist. Diese Sourceelektrode 77 bildet einen Sourceknoten oder ist an einen Sourceknoten S des Transistorbauelements angeschlossen. Weiterhin sind die Gateelektroden 73 der einzelnen Transistorzellen 70 an einen gemeinsamen Gateknoten G angeschlossen, wobei Verbindungen zwischen den Gateelektroden 73 und dem Gateknoten G in 16 nur schematisch dargestellt sind. Driftgebiete 75 der Transistorzellen werden durch Abschnitte der epitaktischen Schicht 60 gebildet. Optional enthält jede Transistorzelle 70 weiterhin ein Kompensationsgebiet 76, das an das Bodygebiet 71 angrenzt. Diese Kompensationsgebiete 76 können durch weitere Abschnitte der zumindest einen epitaktischen Schicht 60 gebildet werden.
  • Lediglich zum Zweck der Darstellung sind die Gateelektroden 73 bei den in den 16 und 17 gezeigten Beispielen planare Gateelektroden. Das heißt, die Gateelektroden 73 werden oben auf einer Oberfläche 61 der zumindest einen epitaktischen Schicht gebildet. Dies stellt jedoch nur ein Beispiel dar. Gemäß einem weiteren Beispiel (nicht dargestellt) sind die Gateelektroden 73 und die Gatedielektrika 74 in Gräben in der epitaktischen Schicht 60 angeordnet.
  • Das Transistorbauelement kann als Transistorbauelement vom Typ n oder als Transistorbauelement vom Typ p implementiert werden. Bei einem Transistorbauelement vom Typ n sind die Sourcegebiete 72 und die Driftgebiete 75 n-dotiert und die Bodygebiete 71 sind p-dotiert. Bei einem Transistorbauelement vom Typ p sind die Dotierungstypen der einzelnen Bauelementgebiete komplementär zu den Dotierungstypen der entsprechenden Bauelementgebiete bei einem Transistorbauelement vom Typ n.
  • Bezug nehmend auf das Obige kann das dotierte Gebiet 40 des Substrats ein aktives Bauelementgebiet eines vertikalen Halbleiterbauelements bilden. Bei den in den 16 und 17 dargestellten Beispielen bildet das dotierte Gebiet 40 ein Draingebiet des Transistorbauelements. Das Transistorbauelement kann als MOSFET oder als IGBT implementiert werden. Bei einem MOSFET weist das Draingebiet denselben Dotierungstyp wie die Source- und Driftgebiete 72, 75 auf, und bei einem IGBT weist das Draingebiet einen Dotierungstyp, der komplementär zum Dotierungstyp der Source- und Driftgebiete 72, 75 ist, auf.
  • Bezug nehmend auf das Obige kann die zumindest eine epitaktische Schicht 60 auf der Halbleiterschicht 30 erzeugt werden, wenn sich das grunddotierte (oder intrinsische) Gebiet 14 des Wafers 10 noch zwischen dem dotierten Gebiet 40 und der zweiten Waferoberfläche 12 befindet. Dieses grunddotierte Gebiet 14 kann viel dicker als das dotierte Gebiet 40 sein und es kann das Substrat während des Erzeugens der Transistorzellen 70 stabilisieren. 16 zeigt ein Transistorbauelement, das basierend auf einer Anordnung dieses Typs erzeugt wurde.
  • Bezug nehmend auf 9 kann zwischen dem dotierten Gebiet 40 und der Oberfläche 31 der Halbleiterschicht 30 ein Gebiet 32, das die Grunddotierungskonzentration der Halbleiterschicht 30 aufweist, zurück bleiben. Dieses Gebiet 32 (welches in 16 nicht gezeigt ist), kann einen Abschnitt des Driftgebiets bilden, oder es kann ein Puffergebiet zwischen dem Draingebiet 40 und dem Driftgebiet 75 bilden.
  • 16 zeigt das Transistorbauelement nach dem Erzeugen der Transistorzellen aber vor dem Entfernen des mechanisch stabilisierenden Gebiets 14. Nach dem Entfernen des Halbleitergebiets 14 und dabei dem Freilegen des dotierten Gebiets 40 kann auf dem dotierten Gebiet 40 eine Drainmetallisierung (nicht gezeigt) erzeugt werden.
  • Wenn, wie in den 15A bis 15C gezeigt, die Epitaxieschicht 60 nach dem Entfernen des grunddotierten Gebiets 14 auf der zweiten Waferoberfläche 12 erzeugt wird, kann der Träger 200 das Substrat stabilisieren, bis die Transistorzellen erzeugt wurden. Das in 17 gezeigte Transistorbauelement zeigt ein Transistorbauelement, das basierend auf einer Anordnung dieses Typs erzeugt wurde. Bei diesem Beispiel ist die Halbleiterschicht 30 dem Träger 200 zugewandt. Nach dem Entfernen des Trägers 200 und optional zusätzlicher Schichten (wie beispielsweise Oxidschichten, Klebeschichten, ...) liegt die Halbleiterschicht 30 frei. Abhängig von der konkreten Implementierung der Halbleiterschicht 30 gibt es drei verschiedene Szenarien zum Erzeugen der Drainmetallisierung;
    • (1) Die Halbleiterschicht 30 ist eine monokristalline Schicht und das dotierte Gebiet 40 erstreckt sich zu der Oberfläche 31 der Halbleiterschicht 30. In diesem Fall kann die Drainmetallisierung direkt oben auf der Oberfläche 31 der Halbleiterschicht 30 erzeugt werden.
    • (2) Die Halbleiterschicht 30 ist eine monokristalline Schicht und es gibt ein grunddotiertes Gebiet 32 (siehe 9) zwischen dem dotierten Gebiet 40 und der Oberfläche 31 der Halbleiterschicht 30. In diesem Fall wird das grunddotierte Gebiet 32 entfernt, um das dotierte Gebiet 40 freizulegen, bevor die Drainmetallisierung erzeugt wird.
    • (3) Die Halbleiterschicht 30 ist eine polykristalline oder amorphe Schicht. In diesem Fall kann die Drainmetallisierung nach dem Entfernen des Trägers 200 auf der Halbleiterschicht 30 erzeugt werden.
  • Es ist anzumerken, dass basierend auf einem Substrat, das auf einer Anordnung mit einem Wafer 10 und einer Halbleiterschicht 30 basiert, mehrere Transistorbauelemente erzeugt werden können. Nach dem Verringern der Dicke des Wafers 20 kann die Gesamtanordnung separiert werden, um mehrere einzelne Transistorbauelemente zu erzeugen.

Claims (20)

  1. Verfahren, das aufweist: Erzeugen mehrerer Gräben (20) in einer ersten Oberfläche (11) eines Halbleiterwafers (10); Einbringen von Dotierstoffatomen zumindest in Seitenwände (21, 22) und einen Boden (23) eines jeden der mehreren Gräben (20); Erzeugen einer Halbleiterschicht (30), die die mehreren Gräben (20) vollständig füllt; und Diffundieren der Dotierstoffatome in einem thermischen Prozess, um ein dotiertes Gebiet (40) derart zu erzeugen, dass sich das dotierte Gebiet (40) in einer lateralen Richtung des Halbleiterwafers (10) über solche Abschnitte der Halbleiterschicht (30), die die Gräben (20) füllen, und über Mesagebiete (13), die in dem Halbleiterwafer (10) jeweils zwischen den Gräben (20) vorhanden sind, erstreckt.
  2. Verfahren gemäß Anspruch 1, das weiterhin aufweist: Entfernen von Material des Halbleiterwafers (10) an einer der ersten Oberfläche (11) entgegengesetzten zweiten Oberfläche (12).
  3. Verfahren gemäß Anspruch 2, das weiterhin aufweist: Erzeugen mindestens einer epitaktischen Schicht (60) auf der Halbleiterschicht (30), wobei das Entfernen von Material des Halbleiterwafers (10) an der zweiten Oberfläche (12) das Entfernen des Materials nach dem Erzeugen der epitaktischen Schicht (60) aufweist.
  4. Verfahren gemäß einem der Ansprüche 2 oder 3, wobei das Entfernen von Material des Halbleiterwafers (10) an der zweiten Oberfläche (12) das Freilegen des dotierten Gebiets (40) an der zweiten Oberfläche (12) aufweist.
  5. Verfahren gemäß einem der vorangehenden Ansprüche, wobei das Einbringen der Dotierstoffatome zumindest in die Seitenwände (21, 22) und den Boden (23) eines jeden der mehreren Gräben (20) aufweist: Einbringen der Dotierstoffatome in die Seitenwände (21, 22) und den Boden (23) eines jeden der mehreren Gräben (20); und Einbringen von Dotierstoffatomen in die erste Oberfläche (11) in Mesagebiete (13), die zwischen den mehreren der Gräben (20) angeordnet sind.
  6. Verfahren gemäß einem der Ansprüche 1 bis 5, wobei die Halbleiterschicht (30) eine monokristalline Halbleiterschicht ist.
  7. Verfahren gemäß einem der Ansprüche 1 bis 5, wobei die Halbleiterschicht (30) eine polykristalline oder amorphe Halbleiterschicht ist.
  8. Verfahren gemäß Anspruch 7, wobei eine Dauer und eine Temperatur des thermischen Prozesses dergestalt sind, dass die polykristalline oder amorphe Halbleiterschicht in dem thermischen Prozess rekristallisiert.
  9. Verfahren gemäß einem der vorangehenden Ansprüche, wobei das Einbringen der Dotierstoffatome das Erzeugen einer Dotierstoffquellschicht (50) zumindest auf den Seitenwänden (21, 22) und dem Boden (23) der mehreren Gräben (20) und das Diffundieren von Dotierstoffatomen aus der Dotierstoffquellschicht (50) in den Halbleiterwafer (10) aufweist.
  10. Verfahren gemäß Anspruch 9, wobei die Dotierstoffquellschicht (50) eine von einer Silikatglasschicht oder einer Resistschicht ist.
  11. Verfahren gemäß Anspruch 9, wobei die Dotierstoffquellschicht (50) nach dem Einbringen der Dotierstoffatome in den Halbleiterwafer und vor dem Erzeugen der Halbleiterschicht (30) entfernt wird.
  12. Verfahren gemäß Anspruch 9, wobei die Dotierstoffquellschicht (50) und die Halbleiterschicht (30) ein und dieselbe Schicht sind.
  13. Verfahren gemäß einem der vorangehenden Ansprüche, wobei das Erzeugen der mehreren Gräben (20) das Erzeugen der mehreren Gräben (20) so, dass sie ein Aspektverhältnis zwischen 2:1 und 5:1 aufweisen, aufweist.
  14. Verfahren gemäß einem der vorangehenden Ansprüche, wobei das Erzeugen der mehreren Gräben (20) das Erzeugen der mehreren Gräben (20) so, dass sie eine Tiefe (d1) zwischen 10 Mikrometer und 40 Mikrometer aufweisen, aufweist.
  15. Verfahren gemäß einem der vorangehenden Ansprüche, wobei das Erzeugen der mehreren Gräben (20) das Erzeugen der mehreren Gräben (20) so aufweist, dass ein Abstand zwischen zwei benachbarten Gräben zwischen 0,2-mal und 5-mal einer Breite (w1) der mehreren Gräben (20) beträgt.
  16. Verfahren gemäß einem der vorangehenden Ansprüche, das weiterhin aufweist: Planarisieren der Halbleiterschicht (30).
  17. Verfahren gemäß einem der vorangehenden Ansprüche, wobei eine Temperatur in dem thermischen Prozess zwischen 1000 °C und 1400 °C beträgt.
  18. Verfahren gemäß einem der vorangehenden Ansprüche, wobei eine Dauer des thermischen Prozesses zwischen 100 Minuten und 1000 Minuten beträgt.
  19. Verfahren gemäß einem der vorangehenden Ansprüche, wobei der thermische Prozess in einer oxidierenden Atmosphäre erfolgt.
  20. Verfahren gemäß einem der Ansprüche 3 bis 19, soweit sie auf den Anspruch 3 rückbezogen sind das weiterhin aufweist: Erzeugen mehrerer Transistorzellen (70) in der mindestens einen epitaktischen Schicht (60).
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