DE102008050298B4 - Halbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

Halbleiterbauelement und Verfahren zu seiner Herstellung Download PDF

Info

Publication number
DE102008050298B4
DE102008050298B4 DE102008050298A DE102008050298A DE102008050298B4 DE 102008050298 B4 DE102008050298 B4 DE 102008050298B4 DE 102008050298 A DE102008050298 A DE 102008050298A DE 102008050298 A DE102008050298 A DE 102008050298A DE 102008050298 B4 DE102008050298 B4 DE 102008050298B4
Authority
DE
Germany
Prior art keywords
semiconductor substrate
trench structures
mask
semiconductor
machined
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102008050298A
Other languages
English (en)
Other versions
DE102008050298A1 (de
Inventor
Hans Weber
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of DE102008050298A1 publication Critical patent/DE102008050298A1/de
Application granted granted Critical
Publication of DE102008050298B4 publication Critical patent/DE102008050298B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

Verfahren zum Herstellen eines Halbleiterbauelements, aufweisend: – Bereitstellen eines Halbleitersubstrats (102), das eine erste Oberfläche (121) und eine zweite Oberfläche (122), die der ersten Oberfläche gegenüberliegend angeordnet ist, aufweist, wobei das Halbleitersubstrat (102) mehrere Grabenstrukturen (103) aufweist, die sich von der ersten Oberfläche (121) in das Halbleitersubstrat (102) erstrecken; – Verringern der Dicke des Halbleitersubstrats (102) durch Entfernen von Halbleitermaterial an der zweiten Oberfläche (122), um eine bearbeitete zweite Oberfläche (122') mit freigelegten Unterseitenabschnitten (126) der Grabenstrukturen (103) zu erzielen; – Bilden mindestens einer in Bezug zu den Unterseitenabschnitten (126) der Grabenstrukturen (103) selbstjustierten ersten Maske (131) auf der bearbeiteten zweiten Oberfläche (122'), und – Bilden von Dotierungsbereichen (116) in dem Halbleitersubstrat (102) zwischen den Grabenstrukturen (103).

Description

  • Allgemeiner Stand der Technik
  • Bei der Herstellung von Halbleitervorrichtungen, wie zum Beispiel Leistungsbauelemente, werden Dotierungsbereiche oft durch Implantation ausgebildet. Das endgültige Dotierungsprofil, das heißt die räumliche Variation der Dotierungskonzentration in dem Halbleitermaterial, der jeweiligen Dotierungsbereiche wird von zahlreichen Faktoren beeinflusst, wie zum Beispiel von der Implantationsdosis, der Implantationsenergie und den thermischen Behandlungen, welchen die Halbleitervorrichtung während des Herstellungsprozesses ausgesetzt wird. Thermische Behandlungen verursachen zum Beispiel die Diffusion des Dotierungsstoffes in dem Halbleitermaterial, was zu einer Ausweitung der Dotierungsbereiche führt. Andererseits sind thermische Behandlungen erforderlich, um den Dotierungsstoff zu aktivieren und Kristallschäden an dem Halbleitermaterial, die durch Implantation verursacht werden, zu entfernen.
  • Während der thermischen Behandlung ändern sich die Form und die Ausdehnung der Dotierungsbereiche, die durch die Implantation definiert werden. Infolgedessen werden scharfe Dotierungsübergänge teilweise abgeschwächt. Dotierungsbereiche, die in einem frühen Stadium des Herstellungsprozesses erzeugt werden, unterliegen mehr thermischen Behandlungen als Dotierungsbereiche, die in einem späteren Stadium ausgebildet werden. Die „Auflösung” der „frühen” Dotierungsbereiche in die seitliche und vertikale Richtung wird daher stärker verschlechtert als die der „späten” Dotierungsbereiche.
  • Um die Auswirkung der thermischen Behandlungen zu verringern, wurde versucht, die Abfolge der einzelnen Verarbeitungsschritte derart neu anzuordnen, dass die thermischen Bearbeitungen mit einem hohen Wärmebudget zu Beginn des Herstellungsprozesses ausgeführt werden, während Verarbeitungsschritte zum Bilden von Dotierungsbereichen mit scharfen Übergängen an das Ende des Herstellungsprozesses verlagert werden. Eine solche Neuanordnung der Verarbeitungsschritte ist oft nicht möglich, wie zum Beispiel, wenn das Ausbilden von Dotierungszonen, die in einem tiefen Volumen des Halbleitermaterials angeordnet sind, betroffen ist.
  • Dotierungsbereiche, die in dem tiefen Volumen des Halbleitermaterials angeordnet sind, können durch Tiefenimplantation ausgebildet werden. Tiefenimplantation erfordert jedoch hohe Implantationsenergien und dicke Implantationsmasken, um die Abschnitte des Halbleitermaterials, in welchen keine Implantation gewünscht ist, verlässlich abzudecken. Ferner können seitliche und vertikale Streuung zum Verbreitern des Dotierungsprofils führen. Alternativ können die Dotierungsbereiche durch flache Implantation gefolgt von epitaktischer Ausbildung einer Halbleiterschicht, um die Dotierungsbereiche abzudecken, ausgebildet werden. Da die epitaktische Ausbildung typischerweise zu Beginn des Herstellungsprozesses ausgeführt wird, unterliegen die so ausgebildeten Dotierungsbereiche den meisten thermischen Behandlungen.
  • Ein Feldeffekttransistor mit tiefen Implantationsgebieten ist beispielsweise in US 2003/0173618 A1 beschrieben. In US 2005/0242370 A1 ist ein Herstellungsverfahren für einen Grabenfeldeffekttransistor beschrieben.
  • In DE 103 45 447 A1 ist ein Verfahren zur Herstellung eines Halbleiterbauteils beschrieben. Dort wird eine Halbleiterstruktur in einem Substrat ausgebildet, die gegenüber dem Substrat eine erhöhte oder verminderte oder eine gegenüber dem Substrat invertierte Dotierung aufweist. Die Halbleiterstruktur dient dann als Ätzstoppschicht bei einer nachfolgenden Strukturierung des Substrats.
  • Kurzdarstellung der Erfindung
  • Die oben angegebenen Probleme werden durch die Verfahren nach Ansprüchen 1, 14 und 17 sowie die Halbleiterbauelemente nach Ansprüchen 20 und 25 gelöste bzw. abgemildert. Weitere Vorteile und Ausführungsformen ergeben sich aus den Unteransprüchen.
  • Gemäß einer Ausführungsform wird ein Verfahren zum Herstellen einer Halbleitervorrichtung bzw. eines Halbleiterbauelements bereitgestellt. Das Verfahren umfasst das Bereitstellen eines Halbleitersubstrats mit einer ersten Oberfläche und einer zweiten Oberfläche, die der ersten Oberfläche gegenüberliegend angeordnet ist. Das Halbleitersubstrat umfasst mehrere Grabenstrukturen, die sich von der ersten Oberfläche in das Halbleitersubstrat erstrecken. Die Grabenstrukturen können mit einer Isolationsstruktur oder Isolationsschicht ausgekleidet sein. Die Stärke bzw. Dicke des Halbleitersubstrats wird dann durch Entfernen von Halbleitermaterial an der zweiten Oberfläche zum Erzielen einer bearbeiteten zweiten Oberfläche mit freigelegten Boden- bzw. Unterseitenabschnitten der Grabenstrukturen verringert. Mindestens eine erste Maske wird auf der bearbeiteten zweiten Oberfläche in selbstjustierter Weise in Bezug auf die Boden- bzw. Unterseitenabschnitte der Grabenstrukturen ausgebildet, und die Dotierungsbereiche werden in dem Halbleitersubstrat zwischen den Grabenstrukturen ausgebildet.
  • Kurze Beschreibung der Zeichnungen
  • Die begleitenden Zeichnungen liegen an, um ein besseres Verstehen der Ausführungsformen bereitzustellen und sind fester Bestandteil dieser Beschreibung. Die Zeichnungen veranschaulichen Ausführungsformen und dienen gemeinsam mit der Beschreibung zum Erklären der Konzepte der Ausführungsformen. Weitere Ausführungsformen und viele der beabsichtigten Vorteile der Ausführungsformen werden klar, indem sie unter Bezugnahme auf die folgende detaillierte Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabgerecht zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • Eine komplette und eine den Fachmann befähigende Offenbarung der vorliegenden Erfindung, darunter ihre beste Ausführungsform, werden im Rest der Beschreibung unter Bezugnahme auf die begleitenden Figuren dargelegt.
  • 1 veranschaulicht einen Abschnitt eines Leistungshalbleiterbauelements mit mehreren Grabenstrukturen.
  • 2A bis 2H veranschaulichen Verarbeitungsschritte eines Herstellungsverfahrens gemäß einer ersten Ausführungsform.
  • 3A bis 3D veranschaulichen Verarbeitungsschritte eines Herstellungsverfahrens gemäß einer zweiten Ausführungsform.
  • 4A bis 4D veranschaulichen Verarbeitungsschritte eines Herstellungsverfahrens gemäß einer dritten Ausführungsform.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die anliegenden Zeichnungen Bezug genommen, die fester Bestandteil der Beschreibung sind, auf welchen veranschaulichend spezifische Ausführungsformen gezeigt sind, durch die die Erfindung umgesetzt werden kann. In diesem Hinblick wird Richtungsterminologie, wie zum Beispiel „oben”, „unten”, „vorn”, „hinten”, „vordere”, „hinter” usw. unter Bezugnahme auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da die Bestandteile der Ausführungsformen in einer Anzahl unterschiedlicher Ausrichtungen positioniert werden können, wird die Richtungsterminologie zum Zweck der Veranschaulichung verwendet und ist in keiner Weise einschränkend.
  • Es ist klar, dass die Merkmale der verschiedenen beispielhaften Ausführungsforen, die hier beschrieben werden, miteinander kombiniert werden können, außer wenn dies spezifisch anders angegeben wird.
  • Es wird nun ausführlich auf unterschiedliche Ausführungen Bezug genommen, von welchen ein oder mehrere Beispiele in den Figuren veranschaulicht sind. Die Zeichnungen sind nicht maßstabgerecht und dienen allein veranschaulichenden Zwecken.
  • Der Begriff „seitlich”, wie er in dieser Beschreibung verwendet wird, soll eine Ausrichtung parallel zu der Hauptfläche eines Halbleiterwafers oder Chips beschreiben.
  • Der Begriff „vertikal”, wie er in dieser Beschreibung verwendet wird, soll eine Ausrichtung beschreiben, die senkrecht zu der Hauptfläche des Halbleiterwafers oder Chips ausgerichtet ist.
  • Spezifische Ausführungsformen, die in dieser Beschreibung beschrieben werden, gelten für Leistungshalbleitervorrichtungen und feldeffektgesteuerte Vorrichtungen, wie zum Beispiel Feldeffekttransistoren (FET) und Insulated-Gate-Bipolartransistoren (IGBT).
  • 1 veranschaulicht einen Ausschnitt einer Halbleitervorrichtung 1, d. h. eines Halbleiterbauelements, wie zum Beispiel eines Feldeffekttransistors, die ein Halbleitersubstrat 2 aufweist. Das Halbleitersubstrat 2 umfasst ein Halbleitermaterial, wie zum Beispiel Silizium (Si) oder Siliziumkarbid (SiC). Der obere Abschnitt des Halbleitersubstrats kann durch eine epitaktische Schicht ausgebildet werden, die auf einem einkristallinen Halbleitermaterial aufgebracht wird (unterer Abschnitt des Halbleitersubstrats 2). Epitaktische Ausbildung erlaubt das präzise Steuern des Hintergrunddotierungsniveaus, das die Durchbruchsspannung und den Widerstand Ron im Durchlasszustand der Vorrichtung stark beeinflusst. Das Halbleitersubstrat 2 kann auch ein Verbundmaterial enthalten, wie zum Beispiel einen SiC-Körper und darauf eine Si-epitaktische Schicht.
  • Mehrere Gräben oder Grabenstrukturen 3 sind in dem Halbleitersubstrat 2 bereitgestellt, ebenso eine Feldplatte 4, eine Gateelektrode 5, eine dielektrische Gateschicht 6, zum Beispiel eine Oxidschicht, und auch eine Feldoxidschicht 7, die jeweils in den Gräben 3 angeordnet sind. Das Halbleitermaterial zwischen angrenzenden Gräben wird Mesa-Struktur 18 genannt. Das Halbleitersubstrat 2 hat mehrere Sourcegebiete 8, Bodygebiete 9 und ein oder mehrere Driftbereiche 10. Die Bodygebiete 9 sind zwischen den Sourcegebieten 8 und den Driftbereichen 10 angeordnet. Bei dieser Ausführungsform sind die Driftbereiche 10 und die Sourcegebiete 8 vom ersten Leitfähigkeitstyp, während die Bodygebiete 9 vom zweiten Leitfähigkeitstyp sind. 1 veranschaulicht Symbole, die den Leitfähigkeitstyp darstellen, wobei „n” den n-Typ und „p” den p-Typ bezeichnet. Die relative Dotierungskonzentration in Bezug auf eine mittlere Dotierungskonzentration wird durch ein zusätzliches „+”-Zeichen und „–”-Zeichen angegeben. Der Fachmann weiß, dass die Leitfähigkeitstypen umgekehrt werden können. Wie unten ausführlicher beschrieben, stehen die Gräben 3 unter den Bodygebieten 9 vor und können tief in die Driftbereiche 10 eindringen.
  • Der Source- und der Bodygebiet 8, 9 sind elektrisch mit einer Vorderseitenmetallisierung 12 über einen hoch dotierten (n++)-Poly-Plug 11 und jeweilige Bodykontaktbereiche 14 vom zweiten Leitfähigkeitstyp und Sourcekontaktbereiche 15 vom ersten Leitfähigkeitstyp, die hoch dotiert sind, um den Kontaktwiderstand zu verringern, verbunden. Die Gateelektroden 5 sind elektrisch von der Metallisierungsschicht 12 durch eine Isolationsstruktur 13 isoliert.
  • Bei dieser Ausführungsform erstrecken sich die Driftbereiche 10 im Wesentlichen in dem unteren Abschnitt des Halbleitersubstrats 2 zu einer nicht veranschaulichten unteren Oberfläche, an der eine Rückseitenmetallisierung ausgebildet ist, wie unten ausführlicher beschrieben wird. Der Fachmann weiß, dass ein Leistungshalbleiterbauelement aus mehreren Zellen besteht, die elektrisch parallel geschaltet sind. Eine Zelle umfasst einen Graben 3 und ein entsprechendes Sourcegebiet 8 und ein Bodygebiet 9.
  • Im Sperrbetrieb ist es wünschenswert, dass das hohe elektrische Feld im Wesentlichen in dem oder den Driftbereichen 10 abfällt. Dazu sind die Driftbereiche 10 nicht hoch dotiert, um die lokale Stärke des elektrischen Felds unter einen Schwellenwert zu senken, bei dem Lawinendurchbruch auftritt. Ein niedrig dotierter Driftbereich 10 hat jedoch einen hohen Widerstand, der signifikant zu dem Widerstand Ron im Durchlasszustand beiträgt. Ein Abgleichen zwischen hoher Durchbruchsspannung und niedrigem Widerstand Ron im Durchlasszustand muss daher gefunden werden, um ausgewogene und verlässliche Halbleitervorrichtungen bzw. Halbleiterbauelemente zu erzielen.
  • Um die Durchbruchseigenschaften weiter zu verbessern und gleichzeitig den Widerstand Ron im Durchlasszustand niedrig zu halten, können die Gräben 3 nahe aneinander angeordnet werden, um die Lage eines möglichen Lawinendurchbruchs zu verlagern. Das erlaubt das Erhöhen der Dotierungskonzentration der Driftbereiche 10, um den Widerstand im Durchlasszustand zu verringern und gleichzeitig die Durchbruchsspannung aufrecht zu erhalten. Dieses Konzept wird „dense trench”-Konzept („dichtes Grabensystem”) genannt. Ein Lawinendurchbruch einer Vorrichtung mit dicht angeordneten Gräben tritt von den Bodygebieten 9 entfernt und in der Nähe der Unterseiten der Gräben 3 auf.
  • Typischerweise stehen die Gräben 3 signifikant über die untere Seite der Bodygebiete 9 hinaus und erstrecken sich tief in die Driftbereiche 10, so dass sie sich zu einer nicht veranschaulichten zweiten Oberfläche über den elektrisch aktiven Bereich und den elektrisch aktiven Driftbereich hinaus erstrecken. Der Begriff „elektrisch aktiver Bereich” betrifft die Abschnitte des Halbleitersubstrats 2, in welchen das elektrische Feld aufgebaut wird oder, mit anderen Worten, wo ein signifikantes Gefälle des elektrischen Potenzials auftritt. Das elektrische Potenzial steigt zum Beispiel zu einer nicht veranschaulichten Rückseitenmetallisierung hin, bleibt aber im Wesentlichen konstant nahe der Rückseitenmetallisierung. Typischerweise kann ein so genanntes „Feldstoppgebiet” unter den Driftbereichen 10 ausgebildet werden, um die räumliche Ausdehnung des elektrischen Felds unter Sperrbedingungen zu verringern. Die Gräben 3 können sich bis zu und über einen solches Feldstoppgebiet hinaus erstrecken.
  • Eine weitere Verringerung des Widerstands im Durchlasszustand kann man durch Anordnen zusätzlicher Dotierungsbereiche 16 vom ersten Leitfähigkeitstyp in dem Driftbereich 10 zwischen und beabstandet zu den Gräben 3 erzielen. Die zusätzlichen Dotierungsbereiche 16 sind auch von den Bodygebieten 9 beabstandet. Zum Verringern des Widerstands Ron im Durchlasszustand haben die zusätzlichen Dotierungsbereiche 16 eine höhere Dotierungskonzentration als der Driftbereich 10, der das Halbleitermaterial bildet, das die zusätzlichen Dotierungsbereiche 16 umgibt. Mit anderen Worten sind die zusätzlichen Dotierungsbereiche 16 in die Driftbereiche 10 eingebettet. Typischerweise haben die Driftbereiche 10 eine Dotierungskonzentration von etwa 1·1015/cm3 bis etwa 1·1018/cm3. Die zusätzlichen Dotierungsbereiche 16 haben eine Dotierungskonzentration, die diese „Hintergrunddotierung” um einen Faktor von etwa 1,1 bis etwa 10 überschreitet, und bei vielen Anwendungen um einen Faktor von etwa 1,1 bis etwa 3. Die tatsächliche Dotierungskonzentration sowohl in den Driftbereichen 10 als auch in den zusätzlichen Dotierungsbereichen 16 hängt von der angestrebten Sperrspannung der Vorrichtung und der seitlichen Beabstandung der Gräben ab. Die Flächenladungsdichte der Vorrichtungen in seitliche Richtung ist jedoch typischerweise für verschiedene Vorrichtungen und Bereiche von 1010/cm2 bis etwa 1012/cm2 gleich.
  • Ein Lawinendurchbruch ist tolerierbar, wenn er Struktur- oder funktionale Elemente der Halbleitervorrichtung nicht beeinträchtigt. Zusätzlich zu dem verringerten Widerstand Ron im Durchlasszustand, erhöht das Erhöhen der Dotierungskonzentration der zusätzlichen Dotierungsbereiche 16 auch die Wahrscheinlichkeit, dass ein Lawinendurchbruch im Volumen des Driftbereichs 10 von den Gräben entfernt auftritt und daher auch zu der Durchschlagbeständigkeit und Zuverlässigkeit der Halbleitervorrichtung beiträgt. Durch Verlagern der Lage eines möglichen Lawinendurchbruchs von den Grabenstrukturen 3 zu der Mitte der Mesa-Strukturen 18, wird der negative Einfluss des Durchschlags auf die Feldoxidschicht 7 und anderen Strukturen der Gräben 3 verringert. Die Effekte der zusätzlichen Dotierungsregionen 16 sind in Zusammenhang mit Bauelementen mit dem „dense trench”-Konzept bemerkenswert. Die beispielhaften Halbleiterbauelemente, wie sie hier beschrieben sind, gehören daher zum Typ mit dicht angeordneten Gräben.
  • Zu diesem Zweck sind die zusätzlichen Dotierungsbereiche 16 in einer signifikanten Tiefe in Bezug auf eine obere oder erste Oberfläche 21 angeordnet. Um ihre Eigenschaften beizubehalten, sollten die Form, Größe, Ausdehnung und das Dotierungsniveau der zusätzlichen Dotierungsbereiche 16 gut definiert werden. Es ist daher wünschenswert, den Einfluss von thermischen Behandlungen auf die zusätzlichen Dotierungsbereiche 16 zu verringern. Um schädliche Auswirkungen der thermischen Behandlungen, die während der Herstellung von Halbleiterbauelementen ausgeführt werden, zu vermeiden, werden die zusätzlichen Dotierungsbereiche 16 typischerweise in einem späteren Stadium hergestellt. Bei der folgenden Beschreibung werden Beispiele geeigneter Herstellungsverfahren erläutert.
  • Die 2A bis 2H veranschaulichen eine erste Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung bzw. Halbleiterbauelement mit einem zusätzlichen Dotierungsbereich wie oben beschrieben.
  • Ein Halbleitersubstrat 102 wird bereitgestellt, welches eine erste Oberfläche 121 und eine zweite Oberfläche 122 aufweist, die gegenüber der ersten Oberfläche 121 angeordnet ist. Das Halbleitersubstrat 102 dieser Ausführungsform weist Si und einen einkristallinen Halbleiterkörper sowie eine darauf ausgebildete epitaktische Schicht auf. Die freigelegte Oberfläche des Halbleiterkörpers bildet die zweite Oberfläche 122, während die freiliegende Oberfläche der epitaktischen Schicht die erste Oberfläche 121 bildet.
  • Mehrere Grabenstrukturen 103 sind in dem Halbleitersubstrat 102 in seitlich beabstandeter Beziehung zueinander ausgebildet. Die Grabenstrukturen 103 erstrecken sich von der ersten Oberfläche 121 in das Halbleitersubstrat 102 in Richtung zur zweiten Oberfläche 122; die Grabenstrukturen 103 sind daher senkrecht angeordnet. Die Grabenstrukturen 103 erstrecken sich jedoch nicht bis zu der zweiten Oberfläche 122, und ein signifikanter Abschnitt des Halbleitersubstrats 102 verbleibt zwischen der Unterseite bzw. Böden 124 der Grabenstrukturen 103 und der zweiten Oberfläche 122. Typischerweise kann das Halbleitersubstrat 102 eine ursprüngliche Stärke bzw. Dicke haben, die zumindest leicht größer ist als die Grabentiefe, und kann bis zu einige 100 μm betragen, zum Beispiel 500 μm bis etwa 900 μm. Die Tiefe der Grabenstrukturen 103 hängt von der gewünschten Sperrspannung ab. Die Grabenstrukturen 103 können eine typische Tiefe von etwa 2 μm für eine Sperrspannungsanwendung von etwa 20 V (so genannte „Niederspannungsbaulemente”) und etwa 100 μm für Vorrichtungen bzw. Bauelemente erreichen, die eine Sperrspannung im Bereich von kV haben (so genannte „Hochspannungsbauelemente”). Für viele Niederspannungsvorrichtungen mit einer Sperrspannung in dem Bereich von etwa 20 V bis etwa 100 V kann die vertikale Ausdehnung der Grabenstrukturen 103 in dem Bereich von etwa 2 μm bis etwa 20 μm oder etwa 30 μm liegen.
  • Jede Grabenstruktur 103 weist eine Feldplatte 104 auf, die in einem unteren Abschnitt der Grabenstrukturen 103 angeordnet ist. In dem Kontext dieser Beschreibung bedeutet „unter” in Richtung oder nahe zu der zweiten Oberfläche 122, während „ober” in Richtung oder nahe zu der ersten Oberfläche 121 bedeutet. Die jeweiligen Feldplatten 104 sind von dem Halbleitersubstrat 102 durch eine jeweilige Isolierschicht isoliert, die typischerweise eine Feldoxidschicht 107 ist.
  • Oberhalb der Feldplatten 104 und von ihnen isoliert sind Gateelektroden 105 ähnlich wie in Zusammenhang mit 1 beschrieben angeordnet. Die Gateelektroden 105 sind von dem Halbleitersubstrat 102 durch eine dielektrische Gateschicht 106, die dünner ist als die Feldoxidschicht 107, isoliert.
  • Ähnlich wie in Zusammenhang mit der Vorrichtung der 1 beschrieben, sind die Bodygebiete 109 in dem oberen Abschnitt des Halbleitersubstrats 102 angeordnet, während Driftbereiche 110 in dem unteren Teil des Halbleitersubstrats 102 angeordnet sind. Die Bodygebiete 109 und Driftbereiche 110 bilden jeweils pn-Übergänge. Bei dieser Ausführungsform gehören die Driftbereiche 110 zum Typ n (erster Leitfähigkeitstyp), während die Bodygebiete zu dem p-Typ (zweiter Leitfähigkeitstyp) gehören.
  • Die Gateelektroden 105 sind nahe dem Bodygebiet angeordnet, um das Bilden jeweiliger leitender Kanäle zu erlauben, wenn eine entsprechende Spannung, die einen gegebenen Schwellenwert überschreitet, an die Gateelektroden 105 angelegt wird. Andererseits sind die Feldplatten 104 nahe den Driftbereichen 110 angeordnet, um die Verteilung des elektrischen Potenzials im Sperrzustand zu beeinflussen. Die Feldplatten 104 bewirken, dass ein signifikanter Teil der isoelektrischen oder Äquipotenziallinien des elektrischen Potenzials durch das vergleichsweise dicke Feldoxid 107 im Wesentlichen parallel zu den Feldplatten 104 verläuft. Die Gräben „erstrecken sich” daher durch diese Abschnitte der Driftbereiche 110, in welchen das elektrische Sperrfeld hauptsächlich abfällt.
  • Zusätzlich zu den oben beschriebenen Struktur- und Funktionsmerkmalen, kann das Halbleitersubstrat 102 auch Sourcegebiete 108 des Typs n, eine Vorderseitenmetallisierung 112, Body- und Sourcekontaktbereiche und Poly-Plugs 111 zum Kontaktieren der Body- und der Sourcegebiete, jeweils 109 und 108, aufweisen. Die Sourcegebiete 108, Bodygebiete 109 und Plugs 111 sind in den Mesa-Strukturen 118 angeordnet, die zwischen jeweiligen angrenzenden Grabenstrukturen 103 ausgebildet sind.
  • Nach dem Bilden der oben beschriebenen Strukturen, werden zusätzliche Dotierungsbereiche in den Driftbereichen zwischen den Grabenstrukturen 103 ausgebildet. Alternativ kann die Vorderseitenmetallisierung nach dem Bilden der zusätzlichen Dotierungsbereiche ausgebildet werden. Typischerweise werden alle Dotierungsbereiche und Strukturen an oder nahe der ersten Oberfläche 121 vor dem Bilden der zusätzlichen Dotierungsbereiche ausgebildet, um die Auswirkung der thermischen Behandlungen, die während des Bildens der Vorderseitenstrukturen ausgeführt werden, auf die zusätzlichen Dotierungsbereichen zu vermeiden. Nachfolgend werden die zusätzlichen Dotierungsbereiche zur Vereinfachung einfach Dotierungsbereiche genannt.
  • Bei einem ersten Prozess wird das Halbleitersubstrat 102 an seiner zweiten Oberfläche 122 durch Entfernen von Abschnitten des Halbleitermaterials gedünnt. Typischerweise wird die zweite Oberfläche 122 chemisch-mechanisch poliert (CMP), um dadurch die Stärke des Halbleitersubstrats 102 zu verrringern. Der CMP-Prozess erfolgt selektiv zum Material der Feldoxidschicht 107 und stoppt daher an den Unterseiten 124 der Grabenstrukturen 104. Die Unterseiten 124 werden daher freigelegt. In dem Fall von Si als Material für das Halbleitersubstrat 102, kann ein Schlicker (Slurry) mit Tetramethylammoniumhydroxid als chemischer Bestandteil und Quarz oder Ceriumoxide als mechanischer Bestandteil verwendet werden.
  • Die daraus resultierende Struktur ist in 2B veranschaulicht. Zur Vereinfachung wurde das Halbleitersubstrat 102 in den 2B bis 2H umgekehrt veranschaulicht; die erste Oberfläche 121 befindet sich daher nun an der Unterseite, während sich die zweite Oberfläche 122 an der Oberseite befindet. Da die zweite Oberfläche 122 bearbeitet wurde, wird diese Oberfläche als bearbeitete zweite Oberfläche 122' bezeichnet. Wie in 2B veranschaulicht, sind die Unterseiten 124 der Grabenstrukturen 104 auf der bearbeiteten zweiten Oberfläche 122' freigelegt.
  • Unter Bezugnahme auf 2C wird das Halbleitermaterial des Halbleitersubstrats 102 an der bearbeiteten zweiten Oberfläche 122' selektiv zum Material der Feldoxidschicht 107 der Grabenstrukturen 103 geätzt, was zu einer weiteren Verringerung der Stärke des Halbleitersubstrats 102 führt. Die Unterseitenabschnitte 126 der Grabenstrukturen 103 werden daher freigelegt. Die Unterseitenabschnitte 126 haben eine gegebene Länge und stehen über die bearbeitete zweite Oberfläche 122' vor. Die Länge der Unterseitenabschnitte 126 kann durch Auswählen der entsprechenden Ätzzeit eingestellt werden.
  • Typischerweise haben die freigelegten Unterseitenabschnitte 126 eine Länge, gemessen von der bearbeiteten zweiten Oberfläche 122' zu den Unterseiten 124 der Grabenstrukturen 103, von etwa 10 nm, zum Beispiel ausgehend von etwa 30 nm bis etwa 40 nm und bis zu etwa 5 μm. Je tiefer die Grabenstrukturen 103 sind, desto größer ist im Allgemeinen die Länge der freigelegten Unterseitenabschnitte 126.
  • Bei einem darauf folgenden Prozess wird eine Maskenschicht aufgebracht. Typischerweise umfasst die Maskenschicht ein Material, das selektiv in Bezug auf das Material des Halbleitersubstrats 102 und das Material der Feldoxidschichten 107 geätzt werden kann. In dem Fall von Si als Material für das Halbleitersubstrat 102 und Siliziumoxid als Material für die Feldoxidschichten 107, kann Siliziumnitrid als Maskenschicht verwendet werden. Mit einem anisotropen Ätzprozess wird die Maskenschicht selektiv in Bezug auf das Halbleitersubstrat 102 und die Feldoxidschichten 107 geätzt, um Abstandshalter bzw. Spacer 131 an der Seitenwand der freigelegten Unterseitenabschnitte 126 der Grabenstrukturen 103 auszubilden. Die Abstandshalter bzw. Sparer 131 bilden eine erste Maske 131, die in einer selbstjustierten Weise in Bezug zu den Grabenstrukturen 107 ausgebildet ist, da keine lithografische Definition erforderlich war. Da die Grabenstrukturen 103 mit Strukturen und Dotierungsbereichen in dem oberen Abschnitt des Halbleitersubstrats 102 ausgerichtet sind, ist die erste Maske 131 daher auch in Bezug zu diesen Strukturen und Dotierungsbereichen ausgerichtet. Die daraus hervorgehende Struktur ist in 2D veranschaulicht.
  • Alternativ kann eine Lackmaske an Stelle der Abstandshalter 131 ausgebildet und lithografisch strukturiert werden. Das erfordert jedoch das Fluchten des Retikels bzw. Maske, das für die lithografische Belichtung verwendet wird, mit den Grabenstrukturen 103 durch andere Mittel, wie zum Beispiel Fluchtungsmarkierungen. Eine Lackmaske muss daher eine signifikante Stärke haben, um als eine zuverlässige Implantationsmaske zu funktionieren. Die erste Maske 131 ist daher typischerweise eine Hartmaske, die vergleichsweise dünn ausgebildet werden kann, um eine hochaufgelöste Implantation zu ermöglichen.
  • Wie in 2E veranschaulicht, kann eine zweite optionale Maske 132 auf der bearbeiteten zweiten Oberfläche 122' ausgebildet werden. Typischerweise ist die zweite Maske 132 eine Lackmaske zum Abdecken ausgewählter Abschnitte des Halbleitersubstrats 102. Der Zweck der zweiten Maske besteht darin, die ausgewählten Abschnitte während der Implantation der Dotierungsbereiche in dem zentralen Abschnitt des Halbleitersubstrats 103, wo die Zellen des Leistungsbauelements angeordnet werden, zu schützen. Die ausgewählten Abschnitte können mindestens einen von Randbereichen des Baulements oder des Halbleitersubstrats 102, Abschnitte innerhalb des Zellenfelds, die nicht dotiert werden sollten, oder beide umfassen. Die zweite Maske 132 kann lithografisch strukturiert werden.
  • Ein erster Dotierungsstoff 141 wird dann in die bearbeitete zweite Oberfläche 122' unter Einsatz der ersten und zweiten Maske 131, 132 als Implantationsmasken implantiert. Wenn keine zweite Maske 132 ausgebildet wurde, wird nur die erste Maske 131 verwendet. Die Implantation des ersten Dotierungsstoffes 141 ist auch in 2E veranschaulicht.
  • Der erste Dotierungsstoff 141 gehört zum ersten Leitfähigkeitstyp (bei dieser Ausführungsform der Typ n) und ist zum Beispiel Phosphor, Arsen oder Antimon. Die verwendete Dosis liegt typischerweise in dem Bereich von etwa 1·1011/cm2 bis etwa 1·1013/cm2 mit einer Implantationsenergie von etwa einigen keV bis etwa 100 keV oder darüber, um in der Hauptsache eine flache Implantationen zu haben. Dies führt zum Bilden von Dotierungsbereichen 116 vom ersten Leitfähigkeitstyp in den Driftbereichen 110 in der Nähe der bearbeiteten zweiten Oberfläche 122'. Die resultierende Dotierungskonzentration liegt in dem Bereich, der in Zusammenhang mit 1 angegeben ist.
  • Aufgrund der ersten Maske 131 (Abstandshalter 131), sind die Dotierungsbereiche 116 seitlich zu den Grabenstrukturen 103 durch eine Entfernung beabstandet, die etwa der seitlichen Stärke der Abstandshalter 131 entspricht. Die seitliche Stärke der Abstandshalter 131 wird in der Hauptsache durch die Stärke der Maskenschicht, die aufgebracht und selektiv zum Bilden der ersten Maske 131 geätzt wurde, definiert. Durch Steuern der Stärke der Maskenschicht können die Stärke der Abstandshalter 131 und daher die seitliche Entfernung der Dotierungsbereiche 116 von den Grabenstrukturen 103 angepasst werden.
  • Die seitliche Entfernung zwischen angrenzenden Grabenstrukturen 103 liegt typischerweise in dem Bereich von etwa 0,1 μm bis zu einigen μm. In dem Fall eng beabstandeter Grabenstrukturen 103 kann der Abstandshalter 131 eine seitliche Breite im Bereich von einigen 10% der seitlichen Entfernung zwischen angrenzenden Grabenstrukturen annehmen. Zu Veranschaulichungszwecken können die Abstandshalter 131 von Grabenstrukturen 103 mit einer seitlichen Entfernung von etwa 100 nm eine seitliche Breite oder Stärke von etwa 20 nm haben. Anders dazu liegt die seitliche Breite der Abstandshalter 131 in Bezug zu der seitlichen Entfernung angrenzender Grabenstrukturen 103 typischerweise nur in dem Bereich von einigen % dieser Entfernung bei weit beabstandeten Grabenstrukturen 103. Die daraus hervorgehende seitliche Beabstandung der Dotierungsbereiche 116 von benachbarten Grabenstrukturen 103, das heißt von den Seitenwänden der Grabenstrukturen 103, liegen typischerweise im Bereich von etwa 20 nm bis etwa einige Hunderte nm. In dem Fall der Bauelemente mit „dichten Gräben”, schrumpfen die seitlichen Maße im Vergleich zu Vorrichtungen, bei welchen der Lawinendurchschlag in oder nahe zu Bodygebieten auftritt.
  • Die vertikale Ausdehnung der Dotierungsbereiche 116 hängt unter anderem von der verwendeten Implantationsdosis ab. Typischerweise liegt die vertikale Ausdehnung in dem Bereich von etwa einigen 10 nm bis etwa einige 100 nm. Ferner werden die Dotierungsbereiche 116 in der Nähe der bearbeiteten zweiten Oberfläche 122' ausgebildet. Das bedeutet, dass die Dotierungsbereiche 116 entweder an der bearbeiteten zweiten Oberfläche 122' angeordnet sind oder senkrecht dazu um eine gegebene kleine Entfernung beabstandet sind, die typischerweise in dem Bereich von einigen 10 nm bis einigen 100 nm liegt. Andererseits sind die Dotierungsbereiche 116 signifikant von der Unterkante der Bodygebiete beabstandet und haben eine vertikale Entfernung dazu von etwa 1 μm bei Niederspannungsvorrichtungen bis zu einigen 10 μm bei Hochspannungsvorrichtungen.
  • Danach wird die erste Maske 131 entfernt. Das kann selektiv in Bezug zur zweiten Maske 132, wie in 2F veranschaulicht, erfolgen, um die ausgewählten Abschnitte des Halbleitersubstrats 102 durch die zweite Maske 132 abgedeckt zu lassen. Alternativ können sowohl die erste als auch die zweite Maske 131 und 132 entfernt werden.
  • Ein zweiter Dotierungsstoff 142 vom ersten Leitfähigkeitstyp kann dann in die bearbeitete zweite Oberfläche 122' implantiert werden, um die Feldstoppgebiete 117 an der bearbeiteten zweiten Oberfläche 122' auszubilden. Eine typische Implantationsdosis zum Ausbilden der Feldstoppgebiete 117 liegt in dem Bereich von etwa 1·1013/cm2 bis etwa 1·1016/cm2 mit einer Implantationsenergie von etwa einigen keV bis etwa 100 keV. Das ergibt eine Dotierungskonzentration, die signifikant größer ist als die Dotierungskonzentration der Driftbereiche 110. Die daraus hervorgehende Struktur ist in 2F veranschaulicht.
  • Wenn man einen IGBT wünscht, kann ein dritter Dotierungsstoff vom zweiten Leitfähigkeitstyp zusätzlich oder alternativ in die bearbeitete zweite Oberfläche 122' implantiert werden, um an der bearbeiteten zweiten Oberfläche 122' Emitterbereiche auszubilden.
  • Danach werden Schäden, die durch die Implantation verursacht werden, getempert, indem ein thermischer Temperprozess angewandt wird, der auch die implantierten Dotierungsstoffe aktiviert. Typischerweise ist der Temperprozess ein RTP-Prozess (Rapid Thermal Process). Optional könnten jeweilige Temperprozesse nach jeder Implantation ausgeführt werden. Um jedoch das Wärmebudget zu verringern, ist ein gemeinsamer Temperprozess erstrebenswert.
  • Wie in 2G veranschaulicht, wird auf der bearbeiteten zweiten Oberfläche 122' eine Rückseitenmetallisierung 150 ausgebildet, um einen elektrischen Kontakt bereitzustellen. Die Rückseitenmetallisierung 150 schaltet die separaten Zellen der Leistungsvorrichtung elektrisch parallel. Geeignete Materialien für die Rückseitenmetallisierung 150 sind Aluminium oder Silicide, wie zum Beispiel TiSi, die zum Beispiel durch einen Sputterprozess aufgebracht werden.
  • Alternativ zu der oben beschriebenen Abfolge, kann der thermische Temperprozess nach dem Bilden der Rückseitenmetallisierung 150 ausgeführt werden.
  • Zur Fertigstellung der Leistungshalbleitervorrichtung 101 wird das Halbleitersubstrat 102 an seiner Rückseitenmetallisierung 150 an einen Leiter- bzw. Lötrahmen oder Chipträger 152 mit einem entsprechenden Lot 154 gelötet. Die daraus hervorgehende Struktur ist in 2H veranschaulicht, die auch die Vorderseitenmetallisierung 112 zum Kontaktieren der Source- und Bodygebiete 108 bzw. 109 durch Poly-Plugs 111, wie oben beschrieben, veranschaulicht. Die Vorderseitenmetallisierung 112 kann auch am Ende des Herstellungsprozesses ausgebildet werden, das heißt nach dem Ausbilden der Dotierungsbereiche 116 und des optionalen Feldstoppgebiets 117. Alternativ kann die Vorderseitenmetallisierung 112 vor dem Prozess zur Verringerung der Materialstärke des Halbleitersubstrats ausgebildet werden.
  • Wie aus 2H ersichtlich, erstrecken sich die Grabenstrukturen 103 von der ersten Oberfläche 121 in das Halbleitersubstrat 102 derart, dass die Unterseitenabschnitte 126 der Grabenstrukturen 103 über die bearbeitete zweite Oberfläche 122' des Halbleitersubstrats 102 vorstehen. Das Halbleitersubstrat 102 wird daher komplett von den Grabenstrukturen 103 durchdrungen. Ferner sind die Dotierungsbereiche 116 in dem Halbleitersubstrat 102 beabstandet zu und zwischen den Grabenstrukturen 103 angeordnet.
  • In Zusammenhang mit den 3A bis 3D, wird eine weitere Ausführungsform beschrieben. Der Hauptunterschied zwischen der Ausführungsform der 2A bis 2H und dieser Ausführungsform liegt darin, dass die erste Maske als eine Ätzmaske verwendet wird, um das Halbleitermaterial an der bearbeiteten zweiten Oberfläche teilweise zu ätzen, um lokale Vertiefungen auszubilden. Um eine Wiederholung zu vermeiden, werden Merkmale, die denen der 2A bis 2H entsprechen, mit den gleichen Bezugszeichen bezeichnet, und die entsprechende Beschreibung wird weggelassen.
  • Unter Bezugnahme auf 3A wird das Halbleitersubstrat 102 an seiner zweiten Oberfläche 122 gedünnt, um Unterseitenabschnitte 126 der Grabenstrukturen 103 freizulegen, und eine Hartmaske 133 (entspricht der ersten Maske 131 in 2D) wird an den freigelegten Seitenwänden der Unterseitenabschnitte 126 in einer selbstjustierten Art ähnlich wie bei dem in den 2A bis 2D veranschaulichten Prozess ausgebildet.
  • Das Halbleitermaterial des Halbleitersubstrats 102 wird dann selektiv zur Hartmaske 133 an der bearbeiteten zweiten Oberfläche 122' geätzt. Das Ätzen ist anisotrop. In dem Fall von Si als Material des Halbleitersubstrats 102, kann ein Ätzmittel, das Cl2 und HBr enthält, verwendet werden. Das Ätzen führt zum Ausbilden von Vertiefungen 156 an der bearbeiteten zweiten Oberfläche 122'. Die seitliche Ausdehnung einer einzelnen Vertiefung 156 wird von der Beabstandung der angrenzenden Grabenstrukturen 103 und der seitlichen Stärke der Abstandshalter 131, die die Hartmaske 133 bilden, definiert. Die seitliche Entfernung zu angrenzenden Grabenstrukturen 103 wird in der Hauptsache durch die seitliche Stärke der Abstandshalter der harten Maske 133 definiert. Die vertikale Ausdehnung der Vertiefungen 156 oder ihre Tiefe kann durch die Ätzzeit eingestellt werden. Typischerweise sind die seitliche Ausdehnung und die Tiefe der Vertiefungen 156 mit den jeweiligen Werten vergleichbar, die oben für die Dotierungsbereiche 116 gegeben wurden. Die daraus hervorgehende Struktur ist in 3B veranschaulicht.
  • Bei einem darauf folgenden Prozess wird ein Dotierungsstoff 142 (der dem zweiten Dotierungsstoff 142 in 2F entspricht) in die bearbeitete zweite Oberfläche 122' nach dem Entfernen der Hartmaske 133 implantiert. Alternativ kann der Dotierungsstoff 142 ohne Entfernen der Hartmaske 133 implantiert werden. Die gleiche Implantationsdosis und Implantationsenergie wie oben in Zusammenhang mit der Implantation des zweiten Dotierungsstoffes (2F) beschrieben, können verwendet werden. Die resultierenden Dotierungsbereiche, die wieder Feldstoppgebiete 117 bilden, sind in 3C veranschaulicht.
  • Aus funktionaler Sicht haben diese Abschnitte der Feldstoppgebiete 117, die in den Vertiefungen 156 ausgebildet werden, im Wesentlichen die gleiche Wirkung wie die Dotierungsbereiche 116 der 2A bis 2H. Diese Abschnitte verringern signifikant den Widerstand Ron im Durchlasszustand und verlagern die Lage eines möglichen Lawinendurchschlags von den Grabenstrukturen 103 zu einem Mittenabschnitt des Driftbereichs, der zwischen angrenzenden Grabenstrukturen 103 angeordnet ist.
  • Schließlich wird die Rückseitenmetallisierung 150 ausgebildet, und das Halbleitersubstrat 102 wird an einen Leiter- bzw. Lötrahmen oder Chipträger (lead frame) 154 mit seiner Rückseitenmetallisierung 150, wie in Zusammenhang mit 2H beschrieben, gelötet.
  • Unter Bezugnahme auf die 4A bis 4D wird eine weitere Ausführungsform beschrieben. Diese Ausführungsform ist ähnlich wie die Ausführungsformen, die im Zusammenhang mit den 2A bis 2H beschrieben wurden, veranschaulicht aber das Herstellen einer Leistungsvorrichtung mit Gräben, die mit einem kleinen Zellabstand angeordnet sind („dense trench”-Konzept). Die seitliche Beabstandung zwischen angrenzenden Grabenstrukturen ist signifikant im Vergleich zu der Ausführungsform, die in 2A bis 2H veranschaulicht ist, verringert. Zusätzlich dazu werden in den Mesa-Strukturen 118 keine Plugs ausgebildet. Zum Kontaktieren der Mesa-Strukturen 118 und der Sourcegebiete 108 werden mögliche Isolierschichten von der ersten Oberfläche 121 des Halbleitersubstrats entfernt, so dass die oberen Enden der Mesa-Strukturen 118 freigelegt werden. Da das Halbleitersubstrat 102 in 4A umgedreht veranschaulicht ist, zeigen die oberen Enden der Mesa-Strukturen 118 nach unten.
  • Ähnlich wie bei den 2A bis 2B, wird das Halbleitersubstrat 102, wie in 3A veranschaulicht, an seiner zweiten Oberfläche 122 durch einen CMP-Prozess, der an den Unterseiten 124 der Grabenstrukturen 103 stoppt, gedünnt.
  • Dann wird das Halbleitersubstrat 102 selektiv in Bezug auf die Grabenstrukturen 103 geätzt, um die Unterseitenabschnitte 126 der Grabenstrukturen 103, wie in 4B veranschaulicht, freizulegen. Die Unterseitenabschnitte 126 stehen über die bearbeitete zweite Oberfläche 122' vor.
  • Wie in 4C veranschaulicht, wird dann die erste Maske 131, wie in Verbindung mit 2D beschrieben, ausgebildet, indem konform eine Maskenschicht aufgebracht wird, die dann anisotrop geätzt wird, um Abstandshalter 131 auf freigelegten Seitenwänden der Unterseitenabschnitte 126 der Grabenstrukturen 103 zu erzielen. Typischerweise bilden die Abstandshalter 131 eine Hartmaske.
  • Dann wird ein erster Dotierungsstoff 141 (vergleichbar mit dem ersten Dotierungsstoff 141) vom ersten Leitfähigkeitstyp wie oben beschrieben implantiert, um Dotierungsbereiche 116 in den Driftbereichen 110 nahe der bearbeiteten zweiten Oberfläche 122' auszubilden. Die Dotierungsbereiche 116 werden zwischen und beabstandet zu den Grabenstrukturen 103 angeordnet. Die resultierende Struktur ist in 4C veranschaulicht.
  • Wie aus 4C ersichtlich, haben die Dotierungsbereiche 116 eine kleinere seitliche Ausdehnung als die Dotierungsbereiche 116 der 2E. Die Lage der Dotierungsbereiche 116 ist wieder zentral in Bezug zu den Grabenstrukturen 103 und daher zu den Strukturen an der ersten Oberfläche 121 ausgerichtet.
  • Bei dieser Ausführungsform wird eine zweite Maske, anders als bei der Ausführungsform der 2A bis 2H, nicht ausgebildet. Der Fachmann weiß jedoch, dass eine zweite Maske nach Wunsch auch ausgebildet werden kann.
  • Nach dem Entfernen der ersten Maske 131, wird ein zweiter Dotierungsstoff (vergleichbar zu dem zweiten Dotierungsstoff der 2F) vom ersten Leitfähigkeitstyp implantiert, um die Feldstoppgebiete 117 an der bearbeiteten zweiten Oberfläche 122' auszubilden.
  • Zusätzlich oder alternativ kann ein dritter Dotierungsstoff vom zweiten Leitfähigkeitstyp implantiert werden, um Emitterbereiche an der bearbeiteten zweiten Oberfläche 122' auszubilden, wenn ein IGBT ausgebildet werden soll.
  • Schließlich und wie in 4D veranschaulicht, wird die Rückseitenmetallisierung 150 ausgebildet, und das Halbleitersubstrat 102 wird wie oben beschrieben an einen lead frame, d. h. einen Leiter- bzw. Lötahmen oder Chipträger 152, gelötet. Zusätzlich dazu wird die Vorderseitenmetallisierung 112 auf der ersten Oberfläche 121 zum Kontaktieren der Mesa-Strukturen 118 ausgebildet. Es ist klar, dass die Vorderseitenmetallisierung 112 auch vor dem Ausbilden der Dotierungsbereiche 116 ausgebildet werden kann.
  • Zusammenfassend ergeben die oben beschriebenen Ausführungsformen des Verfahrens zum Herstellen einer Halbleitervorrichtung die Wirkung, dass Dotierungsbereiche an der zweiten Oberfläche selbstjustiert zu Strukturen an der ersten Oberfläche ausgebildet werden können, indem eine Maske verwendet wird, die selbstjustiert in Bezug auf die Grabenstrukturen ausgebildet wird. Das Verfahren eignet sich für Halbleitervorrichtungen mit tiefen Gräben, die den Driftbereich der Vorrichtungen durchdringen. Das Verfahren umfasst einen Prozess zum Verringern der Stärke des Halbleitermaterials an der zweiten Oberfläche, was auch das Ableiten von Hitze von der Vorrichtung zu entsprechenden Strukturen, wie zum Beispiel dem lead frame, beispielsweise Leiter- bzw. Lötrahmen, verbessert. Eine weitere Wirkung besteht darin, dass die Dotierungsbereiche von der zweiten Oberfläche her ausgebildet werden, und dass eine Tiefenimplantation in der ersten Oberfläche oder eine „frühzeitige” Ausbildung während des Herstellungsprozesses vermieden werden kann. Das verringert den schädlichen Einfluss von thermischen Behandlungen auf das Dotierungsprofil der Dotierungsbereiche. Die Dotierungsbereiche können daher in gut definierter Art ausgebildet werden, was die Kenndaten der Vorrichtung verbessert. Ferner können die Dotierungsbereiche mit hoher räumlicher Auflösung ausgebildet werden und sind im Vergleich zu der seitlichen Zellgröße oder dem Zellabstand klein. Die Dotierungsbereiche sind in den Abschnitten des Halbleitersubstrats angeordnet, wie zum Beispiel in dem Driftbereich, in dem im Sperrzustand ein starkes elektrisches Feld auftritt.
  • Ferner gilt die oben beschriebene Ausbildung der Dotierungsbereiche auch für Bauelemente bzw. Vorrichtungen mit dem Konzept dichter bzw. eng benachbarter Gräben, um den Lawinendurchschlag auf eine Zone zu beschränken, die seitlich von den Grabenstrukturen beabstandet ist und gleichzeitig der Lawinendurchschlag von den Bodygebieten entfernt gehalten wird. Der Lawinendurchschlag tritt an den zusätzlichen Dotierungsbereichen auf, die daher die Lage des Lawinendurchschlags „festlegen”.

Claims (25)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, aufweisend: – Bereitstellen eines Halbleitersubstrats (102), das eine erste Oberfläche (121) und eine zweite Oberfläche (122), die der ersten Oberfläche gegenüberliegend angeordnet ist, aufweist, wobei das Halbleitersubstrat (102) mehrere Grabenstrukturen (103) aufweist, die sich von der ersten Oberfläche (121) in das Halbleitersubstrat (102) erstrecken; – Verringern der Dicke des Halbleitersubstrats (102) durch Entfernen von Halbleitermaterial an der zweiten Oberfläche (122), um eine bearbeitete zweite Oberfläche (122') mit freigelegten Unterseitenabschnitten (126) der Grabenstrukturen (103) zu erzielen; – Bilden mindestens einer in Bezug zu den Unterseitenabschnitten (126) der Grabenstrukturen (103) selbstjustierten ersten Maske (131) auf der bearbeiteten zweiten Oberfläche (122'), und – Bilden von Dotierungsbereichen (116) in dem Halbleitersubstrat (102) zwischen den Grabenstrukturen (103).
  2. Verfahren nach Anspruch 1, wobei der Prozess des Ausbildens von Dotierungsbereichen (116) das Implantieren eines Dotierungsstoffes (141) in das Halbleitermaterial an der bearbeiteten zweiten Oberfläche (122') umfasst.
  3. Verfahren nach Anspruch 2, wobei der Prozess des Implantierens des Dotierungsstoffes den Gebrauch mindestens der ersten Maske (131) zum Implantieren des Dotierungsstoffes (141) umfasst.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei der Prozess des Verringerns der Dicke des Halbleitersubstrats (102) das Ausführen eines chemisch-mechanischen Polieren des Halbleitermaterials selektiv zu den Grabenstrukturen (103) aufweist, so dass das chemisch-mechanische Polieren an den Unterseiten (124) der Grabenstrukturen (103) stoppt.
  5. Verfahren nach Anspruch 4, wobei der Prozess des Verringerns der Dicke des Halbleitersubstrats (102) das selektive Ätzen des Halbleitermaterials in Bezug zu den Grabenstrukturen (103) aufweist, um die Unterseitenabschnitte (126) der Grabenstrukturen (103) freizulegen, wobei das Halbleitersubstrat (102) selektiv nach dem chemisch-mechanischen Polieren geätzt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Prozess des Ausbildens einer ersten Maske das Ausbilden von Abstandshaltern (131) auf freigelegten Seitenwänden der freigelegten Unterseitenabschnitte (126) aufweist.
  7. Verfahren nach einem der vorhergehenden Ansprüche, ferner aufweisend: – Ausbilden einer zweiten Maske (132) auf der bearbeiteten zweiten Oberfläche (122') zum Abdecken ausgewählter Abschnitte des Halbleitersubstrats (102).
  8. Verfahren nach Anspruch 7, wobei der Prozess der Implantation des Dotierungsstoffs (141) den Einsatz der ersten und der zweiten Maske (131, 132) zum Implantieren des Dotierungsstoffs (141) umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner aufweisend: – Implantation eines weiteren Dotierungsstoffes (142) in das Halbleitersubstrat (103) an der bearbeiteten zweiten Oberfläche (122').
  10. Verfahren nach Anspruch 9, wobei der Prozess des Implantierens eines weiteren Dotierungsstoffes (142) nach dem Entfernen der ersten Maske (131) ausgeführt wird.
  11. Verfahren nach einem der vorhergehenden Ansprüche, ferner aufweisend: – selektives Ätzen des Halbleitermaterials an der bearbeiteten zweiten Oberfläche (122') in Bezug zu der ersten Maske (131); und – Entfernen der ersten Maske (131) vor dem Ausbilden der Dotierungsbereiche (116).
  12. Verfahren nach einem der vorhergehenden Ansprüche, ferner aufweisend; – Ausbilden einer Metallisierung (150) an der bearbeiteten zweiten Oberfläche (122').
  13. Verfahren nach einem der vorhergehenden Ansprüche, wobei jede der Grabenstrukturen (103) eine Feldplatte (104) aufweist, die von dem Halbleitermaterial durch eine Isolierschicht (107) isoliert ist.
  14. Verfahren zum Herstellen eines Halbleiterbauelements, aufweisend: – Bereitstellen eines Halbleitersubstrats (102), das eine erste Oberfläche (121) und eine zweite Oberfläche (122), die der ersten Oberfläche (121) gegenüberliegend angeordnet ist, aufweist, wobei das Halbleitersubstrat (102) mehrere Grabenstrukturen (102) aufweist, die sich von der ersten Oberfläche (121) in das Halbleitersubstrat (102) erstrecken; – Verringern der Dicke des Halbleitersubstrats (102) durch Entfernen von Halbleitermaterial an der zweiten Oberfläche (122), um eine bearbeitete zweite Oberfläche (122') mit freigelegten Unterseitenabschnitten (126) der Grabenstrukturen (103) zu erzielen; – Ausbilden mindestens einer ersten Maske (131) auf der bearbeiteten zweiten Oberfläche (122'), wobei die erste Maske (131) in Bezug zu den Unterseitenabschnitten (126) der Grabenstrukturen (103) selbstjustiert ausgebildet wird; – Implantation eines ersten Dotierungsmittels (131) in das Halbleitermaterial an der bearbeiteten zweiten Oberfläche (122') zum Ausbilden von Dotierungsbereichen (116) zwischen den Grabenstrukturen (103); – Entfernen der ersten Maske (131), und – Implantation eines zweiten Dotierungsstoffs (141) in das Halbleitersubstrat (102) an der bearbeiteten zweiten Oberfläche (122').
  15. Verfahren nach Anspruch 14, wobei der Prozess des Verringerns der Dicke des Halbleitersubstrats aufweist: – Ausführen eines chemisch-mechanischen Polierens des Halbleitermaterials, und – selektives Ätzen des Halbleitermaterials in Bezug zu den Grabenstrukturen (103).
  16. Verfahren nach Anspruch 14 oder 15, wobei der Prozess des Ausbilden einer ersten Maske (131) das Ausbilden von Abstandshaltern (131) auf freigelegten Seitenwänden der freigelegten Unterseitenabschnitte (126) umfasst.
  17. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: – Bereitstellen eines Halbleitersubstrats (122), das eine erste Oberfläche (121) und eine zweite Oberfläche (122), die gegenüberliegend zur ersten Oberfläche (121) angeordnet ist, aufweist, wobei das Halbleitersubstrat (102) mehrere Grabenstrukturen (103) aufweist, die sich von der ersten Oberfläche (121) in das Halbleitersubstrat (102) erstrecken; – Verringern der Dicke des Halbleitersubstrats (102) durch Entfernen von Halbleitermaterial an der zweiten Oberfläche (122), um eine bearbeitete zweite Oberfläche (122') mit freigelegten Unterseitenabschnitten (126) der Grabenstrukturen (103) zu erzielen; – Ausbilden mindestens einer ersten Maske (131) auf der bearbeiteten zweiten Oberfläche (122'), wobei die erste Maske (131) in Bezug zu den Unterseitenabschnitten (126) der Grabenstrukturen (103) selbstjustiert ausgebildet ist; – selektives Ätzen des Halbleitermaterials an der bearbeiteten zweiten Oberfläche (122') in Bezug zu der ersten Maske (131); – Entfernen der ersten Maske (131), und – Implantation eines Dotierungsstoffs (142) in das Halbleitermaterial an der bearbeiteten zweiten Oberfläche (122'), um Dotierungsbereiche (116) zwischen den Grabenstrukturen (103) auszubilden.
  18. Verfahren nach Anspruch 17, wobei der Prozess des Verringerns der Dicke des Halbleitersubstrats aufweist: – Ausführen eines chemisch-mechanischen Polierens des Halbleitermaterials, und – selektives Ätzen des Halbleitermaterials in Bezug zu den Grabenstrukturen.
  19. Verfahren nach Anspruch 17 oder 18, wobei der Prozess des Ausbildens einer ersten Maske (131) das Ausbilden von Abstandshaltern (131) auf freigelegten Seitenwänden der freigelegten Unterseitenabschnitte (126) aufweist.
  20. Halbleiterbaulement, aufweisend: – ein Halbleitersubstrat (102), das eine erste Oberfläche (122) und eine zweite Oberfläche (122'), die der ersten Oberfläche gegenüber liegend angeordnet ist, aufweist, wobei das Halbleitersubstrat (102) mehrere Grabenstrukturen (103) aufweist, die sich von der ersten Oberfläche (121) in das Halbleitersubstrat (122) erstrecken, so dass Unterseitenabschnitte (26) der Grabenstrukturen (103) über die zweite Oberfläche (122') des Halbleitersubstrats (102) stehen; – Dotierungsbereiche (116) in dem Halbleitersubstrat (102), die beabstandet zu und zwischen den Grabenstrukturen (103) angeordnet sind, und – eine Metallisierung (150) an der zweiten Oberfläche (122').
  21. Halbleiterbaulement nach Anspruch 20, wobei die Dotierungsbereiche (116) eine höhere Dotierungskonzentration als das umgebende Halbleitermaterial haben.
  22. Halbleiterbaulement nach Anspruch 20 oder 21, wobei Driftbereiche (110) vom ersten Leitfähigkeitstyp zwischen den Grabenstrukturen (103) nahe der zweiten Oberfläche (122') angeordnet sind, und wobei die Dotierungsbereiche (116) vom ersten Leitfähigkeitstyp sind und in jeweilige Driftbereiche (110) eingebettet sind.
  23. Halbleiterbaulement nach einem der Ansprüche 20 bis 22, wobei jede der Grabenstrukturen (103) mindestens eine Elektrode (104, 105) aufweist, die von dem Halbleitermaterial durch mindestens eine Isolierschicht (105, 106) isoliert ist.
  24. Halbleiterbaulement nach einem der Ansprüche 20 bis 23, wobei das Halbleiterbaulement ein Leistungsfeldeffekttransistor oder ein IGBT (Insulated Gate Bipolartransistor) ist.
  25. Halbleiterbaulement, aufweisend: – ein Halbleitersubstrat (102), das eine erste Oberfläche (121) und eine der ersten Oberfläche (121) gegenüberliegend angeordnete zweite Oberfläche (122') aufweist; – wobei das Halbleitersubstrat (102) mehrere Grabenstrukturen (103) aufweist, die sich von der ersten Oberfläche (121) in das Halbleitersubstrat (102) derart erstrecken, dass Unterseitenabschnitte (126) der Grabenstrukturen (103) über die zweite Oberfläche (122') des Halbleitersubstrats (102) hinaus stehen; – Dotierungsbereiche (116) in dem Halbleitersubstrat (102); – eine Metallisierung an der zweiten Oberfläche, und – Mittel zum selbstjustierten Ausbilden der Dotierungsbereiche (116) zu Strukturen an der ersten Oberfläche (121), wobei die Mittel an der zweiten Oberfläche (122') angeordnet sind.
DE102008050298A 2007-10-02 2008-10-02 Halbleiterbauelement und Verfahren zu seiner Herstellung Expired - Fee Related DE102008050298B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/866,151 2007-10-02
US11/866,151 US7923330B2 (en) 2007-10-02 2007-10-02 Method for manufacturing a semiconductor device

Publications (2)

Publication Number Publication Date
DE102008050298A1 DE102008050298A1 (de) 2009-04-16
DE102008050298B4 true DE102008050298B4 (de) 2012-09-06

Family

ID=40435717

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102008050298A Expired - Fee Related DE102008050298B4 (de) 2007-10-02 2008-10-02 Halbleiterbauelement und Verfahren zu seiner Herstellung

Country Status (2)

Country Link
US (1) US7923330B2 (de)
DE (1) DE102008050298B4 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9281359B2 (en) * 2012-08-20 2016-03-08 Infineon Technologies Ag Semiconductor device comprising contact trenches
US9184284B2 (en) 2012-12-31 2015-11-10 Infineon Technologies Ag Method for operating field-effect transistor, field-effect transistor and circuit configuration
KR20160080365A (ko) * 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
DE102015109545B4 (de) * 2015-06-15 2021-10-21 Infineon Technologies Ag Transistor mit Feldelektroden und verbessertem Lawinendurchbruchsverhalten

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030173618A1 (en) * 2002-02-21 2003-09-18 Markus Zundel MOS transistor device
DE10345447A1 (de) * 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiter-Bauteils
US20050242370A1 (en) * 2003-12-30 2005-11-03 Infineon Technologies Ag Method for producing a junction region between a trench and a semiconductor zone surrounding the trench

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0123751B1 (ko) * 1993-10-07 1997-11-25 김광호 반도체장치 및 그 제조방법
US6689658B2 (en) * 2002-01-28 2004-02-10 Silicon Based Technology Corp. Methods of fabricating a stack-gate flash memory array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030173618A1 (en) * 2002-02-21 2003-09-18 Markus Zundel MOS transistor device
DE10345447A1 (de) * 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiter-Bauteils
US20050242370A1 (en) * 2003-12-30 2005-11-03 Infineon Technologies Ag Method for producing a junction region between a trench and a semiconductor zone surrounding the trench

Also Published As

Publication number Publication date
DE102008050298A1 (de) 2009-04-16
US7923330B2 (en) 2011-04-12
US20090085104A1 (en) 2009-04-02

Similar Documents

Publication Publication Date Title
DE102014117297B4 (de) Halbleitervorrichtung mit zelltrenchstrukturen und kontakten und verfahren zum herstellen einer halbleitervorrichtung
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE102005041793B4 (de) Top Drain MOSgated Einrichtung und Herstellungsprozess dafür
DE102013113284B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102013022570B4 (de) Halbleiterbauelement und verfahren zu seiner herstellung
DE69434643T2 (de) Struktur und Herstellung von Leistungs-MOSFET unter Einbeziehung der Struktur des Randes
DE69309565T2 (de) Feldeffekttransistor mit Graben mit niedrig dotiertem epitaktischen Gebiet an dessen Oberflächenbereich
DE69430768T2 (de) Graben-DMOS transistor mit einem kurzen Kanal
DE102008039845B4 (de) IGBT mit einem Halbleiterkörper
DE102011056157B4 (de) Verfahren zur Herstellung eines Halbleiterbauteils und Halbleiterbauteile mit isolierten Halbleitermesas
DE102007001643B4 (de) Halbleitervorrichtung
DE102005038998B4 (de) Metalloxidhalbleiter-Bauelement mit verbesserter Abschirmstruktur und Verfahren zur Herstellung
DE19747159B4 (de) Halbleiterbauteil mit MOS-Gatesteuerung und Verfahren zu seiner Herstellung
DE102014113946B4 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
DE102013113939B4 (de) Halbleiterbauelemente mit stufenförmigem Randabschluss und Verfahren zum Fertigen eines Halbleiterbauelements
DE102008018865A1 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
EP1517361A2 (de) Verfahren zur Herstellung eines MOS-Transistors mit einer Driftregion, die einen Graben aufweist
DE102014113214A1 (de) Bipolartransistor mit isoliertem gate mit mesaabschnitten zwischen zelltrenchstrukturen und verfahren zur herstellung
DE102013107632A1 (de) Verfahren zum Herstellen von Halbleitervorrichtungen mittels Ionenimplantation und Halbleitervorrichtung
DE102019119020A1 (de) Siliziumcarbid-vorrichtung mit kompensationsschicht und verfahren zur herstellung
DE102014108790B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit Vorrichtungstrennungsstrukturen und Halbleitervorrichtung
DE102006029701B4 (de) Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
DE112008000826T5 (de) Verfahren und Struktur zum Herstellen eines oberseitigen Kontakts mit einem Substrat
DE102018130927A1 (de) Halbleiterbauelement mit integriertem pn-Dioden-Temperatursensor
DE102004057791B4 (de) Trenchtransistor sowie Verfahren zu dessen Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R018 Grant decision by examination section/examining division
R082 Change of representative

Representative=s name: ,

R020 Patent grant now final

Effective date: 20121207

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee