DE69818289T2 - Verfahren zur Herstellung einer Halbleiteranordnung und dadurch erzeugbare Halbleiteranordnung - Google Patents

Verfahren zur Herstellung einer Halbleiteranordnung und dadurch erzeugbare Halbleiteranordnung Download PDF

Info

Publication number
DE69818289T2
DE69818289T2 DE69818289T DE69818289T DE69818289T2 DE 69818289 T2 DE69818289 T2 DE 69818289T2 DE 69818289 T DE69818289 T DE 69818289T DE 69818289 T DE69818289 T DE 69818289T DE 69818289 T2 DE69818289 T2 DE 69818289T2
Authority
DE
Germany
Prior art keywords
trench
doped region
diffusion
doped
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69818289T
Other languages
English (en)
Other versions
DE69818289D1 (de
Inventor
Tetsuya Nitta
Tadaharu Minato
Akio Uenisi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE69818289D1 publication Critical patent/DE69818289D1/de
Application granted granted Critical
Publication of DE69818289T2 publication Critical patent/DE69818289T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)
  • Bipolar Transistors (AREA)

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich allgemein auf Halbleitervorrichtungen und Verfahren zum Herstellen derselben und insbesondere auf eine Leistungshalbleitervorrichtung, die in Zusammenhang mit verschiedenen Arten von Leistungsversorgungsvorrichtungen benutzt werden, die niedrige Schaltverluste mit niedrigem EIN-Widerstand aufweisen, und ein Herstellungsverfahren derselben.
  • Hintergrundstechnik
  • Die JP 08-222735 A zeigt einen vertikalen MOSFET und ein Herstellungsverfahren davon. Der offenbarte MOSFET weist einen Draindriftbereich auf, der auf der inneren Oberfläche eines Grabens auf einer epitaxialen Substratoberfläche mit einer Diffusionstiefe von 0,3 μm gebildet ist. Lateral zu diesem Diffusionsbereich gibt es einen Dotierungsbereich eines unterschiedlichen Leitungstypes zu dem Diffusionsbereich, der ermöglicht, den Diffusionsbereich in einem Aus-Zustand des Transistors zu verarmen, wobei eine Spannung benutzt wird, die niedriger als eine Durchbruchsspannung des Elementes ist.
  • In der JP 10-223896 A, die bei dem Japanischen Patentamt am 10. Februar 1979 eingereicht ist, hat die Anmelderin einen vertikalen Leistungs-MOSFET (Metalloxidhalbleiter-Feldeffekttransistor) mit hoher Spannungswiderstandsfähigkeit mit dem Aufbau, wie er in 38 gezeigt ist, vorgeschlagen.
  • Es gibt auch eine Deutsche Patentanmeldung DE 19736981 A , die die Priorität der JP 10-223896 A in Anspruch nimmt. Beide Anmeldungen wurden nach dem Prioritätstag dieser Anmeldung veröffentlicht und werden daher nicht als Stand der Technik angesehen.
  • Bezugnehmend auf 38 weist ein Halbleitersubstrat eine erste Hauptoberfläche mit einer Mehrzahl von Gräben 105a auf, die wiederholt vorgesehen sind. In einem Bereich zwischen Gräben 105a sind p- und n-Diffusionsbereiche 102 und 103 vorgesehen, die ersteren sind auf einer Seitenwandoberfläche eines Grabens 105a vorgesehen, und die letzteren sind auf einer Seitenwandoberfläche des anderen Grabens 105a vorgesehen. Die p- und n-Diffusionsbereiche 102 und 103 sehen einen p-n-Übergang in der Richtung der Tiefe des Grabens 105a (in der Figur vertikal) vor.
  • Eine p-Wanne (auch als p-Basisbereich bezeichnet) 107 ist an p- und n-Diffusionsbereichen 102 und 103 näher zu der ersten Hauptoberfläche vorgesehen. Ein n+-Sourcediffusionsbereich 108 ist in der p-Wanne 107 auf einer Seitenwandoberfläche des anderen Grabens 105a vorgesehen. Eine Gateelektrodenschicht 110 entlang einer Seitenwandoberfläche des anderen Grabens 105a ist gegenüber zu der p-Wanne 107 vorgesehen, die zwischen dem n+-Sourcediffusionsbereich 108 und dem n-Diffusionsbereich 103 eingeschlossen ist, wobei eine Gateisolierschicht 109 dazwischen eingefügt ist.
  • Der Graben 105a ist mit einer Füllerschicht 105 aus schwach dotiertem Silicium (einschließlich monokristallines, polykristallines, amorphes und mikrokristallines Silicium) oder einem Isolator wie ein Siliciumoxidfilm gefüllt. Wenn die Füllerschicht 105 schwach dotiertes Silicium ist, ist eine p+-Diffussionsschicht 111 in Kontakt mit der p-Wanne 107 an der Füllerschicht 105 näher zu der ersten Hauptoberfläche vorgesehen.
  • Ein n+-Drainbereich 101 ist an einer zweiten Hauptoberflächenseite einer Wiederholung von p- und n-Diffusionsbereichen 102 und 103 und eines Grabens 105a (hier im folgenden als "p-n-Wiederholungsstruktur" bezeichnet) vorgesehen.
  • Auf der ersten Hauptoberfläche ist eine Sourceelektrodenschicht 112 gebildet, die elektrisch mit der p-Wanne 107, dem n+-Sourcediffusionsbereich 108 und dem p+-Diffusionsbereich 111 verbunden ist. Auf der zweiten Hauptoberfläche ist eine Drainelektrodenschicht 113 gebildet, die elektrisch mit dem n+-Drainbereich 101 verbunden ist. Bei diesem Aufbau wird, wenn die Vorrichtung in dem EIN-Zustand ist, ein p-Kanal anfänglich an einer Oberfläche der p-Wanne 107 gegenüber der Gateelektrodenschicht 110 induziert. Dann fließt ein Elektrodenstrom von dem n+-Drainbereich 101 durch den n-Diffusionsbereich 103, dem n-Kanal zu dem n+-Sourcediffusionsbereich 108, so dass der EIN-Zustand erzielt wird.
  • In dem AUS-Zustand für eine Drainspannung so niedrig wie ungefähr 10 V erstreckt sich ein Raumladungsbereich entlang eines Überganges von einem n-Bereich und einem p-Bereich davon. Es soll angemerkt werden, dass der n-Bereich aus dem n+-Drainbereich 101 und dem n-Diffusionsbereich 103 gebildet ist, die mit einem Drain verbunden sind, und dass der p-Bereich aus der p-Wanne 107 und dem p-Diffusionsbereich 102 gebildet ist, die mit einer Source verbunden sind. Wenn die Drainspannung erhöht wird, werden die n- und p-Diffusionsbereiche 103 und 102 voll verarmt, da die Bereiche 102 und 103 beide eine verringerte Dicke aufweisen.
  • Wenn eine höhere Drainspannung angelegt wird, erstreckt sich der Raumladungsbereich nur zu der p-Wanne 107 und dem n+-Drainbereich 101.
  • Wegen der p-n-Wiederholungsstruktur kann der RESURF-Effekt in dem n-Diffusionsbereich 103 vorgesehen werden zum Versehen der vorliegenden MOSFET mit einer höheren Spannungswiderstandsfähigkeits- und einer niedrigeren Widerstandseigenschaft als andere Leistungs-MOSFETs. Somit ist es bei diesem Aufbau wichtig, dass die n- und p-Diffusionsbereiche 103 und 102 kontinuierlich mit einer vorbestimmten Konzentration in der Dichte der Tiefe der Gräben (in der Figur vertikal) versehen werden.
  • Die Beschreibung wird nun hinsichtlich eines Herstellungsverfahrens der p-n-Wiederholungsstruktur der vorliegenden Halbleitervorrichtung gegeben.
  • 39 bis 43 sind schematische Querschnittsansichten, die die Schritte des Herstellungsverfahrens der obigen Halbleitervorrichtung darstellen. Bezugnehmend auf 39 ist ein stark dotierter n-Substratbereich 101, der als n+-Drainbereich dient, mit einer epitaxialen n--Wachsstumsschicht 106 versehen, die weniger stark dotiert ist, als der stark dotierte n-Substratbereich 101. Eine herkömmliche Dotierdiffusionstechnik wird zum Vorsehen eines p-Bereiches 107 verwendet, der als ein p-Basisbereich auf einer Oberfläche der epitaxialen n-Wachstumsschicht 106 dient. Ein p-Bereich 107, ein thermischer Oxidfilm 102, ein Siliciumnitridfilm 13 durch chemische Dampfabscheidung (CVD) und ein CVD-Siliciumoxidfilm 14 bilden eine Dreischichtstruktur, die als eine Maske dient, die bei dem anisotropen Ätzen der unterliegenden Schichten benutzt wird.
  • Bezugnehmend auf 40 bildet das anisotrope Ätzen eine Mehrzahl von Gräben 105a, die sich von einer ersten Hauptoberfläche so erstrecken, dass sie den stark dotierten n-Substratbereich 101 erreichen.
  • Bezugnehmend auf 41 wird eine schräge Ionenimplantation zum Implantieren von Bor (B) in eine Seitenwandoberfläche des Grabens 105a verwendet zum Vorsehen eines borimplantierten Bereiches 102a.
  • Bezugnehmend auf 42 wird eine schräge Ionenimplantation mit einer Neigung entgegengesetzt zu der, die in der obigen Borimplantation angewendet wurde, zum Implantieren von Phosphor (P) in die andere Seitenwandoberfläche des Grabens 105a zum Vorsehen eines phosphorimplantierten Bereiches 103a verwendet.
  • Bezugnehmend auf 43 füllt ein CVD-Siliciumoxidfilm 105, der als ein Isolierfilm dient, den Graben 105a und bedeckt auch die Dreischichtstruktur 12, 13, 14. Eine Wärmebehandlung wird dann zum Diffundieren der p- und n-Dotiermittel, die durch die Ionenimplantation eingeführt worden sind. Somit werden die n- und p-Diffusionsbereiche 102 und 103 in einem Bereich zwischen den Gräben 105a zum Vorsehen der p-n-Wiederholungsstruktur vorgesehen.
  • In 38 jedoch ist die Tiefe der p- und n-Diffusionsbereiche 102 und 103 von der ersten Hauptoberfläche im wesentlichen gleich der des Grabens 105a von der ersten Hauptoberfläche. Dieses sieht nachteilhafterweise eine niedrige AUS-Zustandsspannungswiderstandsfähigkeit und einen hohen EIN-Zustandswiderstand vor. Dieser Nachteil wird im einzelnen unten erläutert.
  • Bei dem obigen Herstellungsverfahren werden Ionen schräg implantiert, wie in 41 und 42 gezeigt ist. Bei dieser schrägen Ionenimplantation wird ein gewisser Prozentsatz der Ionen an einer Seitenwand des Grabens 105a reflektiert, wie in 44 gezeigt ist (wie durch die gestrichelten Pfeile gezeigt ist). Als solches werden reflektierte Ionen 120 in eine Seitenwand gegenüber der Zielseitenwand implantiert, d. h. einen Boden des Grabens 105a.
  • Als Effekt weist der Graben 105a seinen Boden gerundet auf (mit einer definitiven Krümmung), wie in 45 gezeigt ist. Als solches werden Ionen, die direkt auf den Boden einfallen (durch den durchgezogenen Pfeil bezeichnet), und jene, die an einer Seitenwand reflektiert werden und somit auf den Boden einfallen (durch den gepunkteten Pfeil bezeichnet), an dem Boden des Grabens 105a reflektiert und werden somit intensiv in eine Seitenwand implantiert, die einer Zielseitenwand gegenüberliegt, und auch in einen Boden des Grabens 105a.
  • Als solches wird, wenn p- und n-Diffusionsbereiche 102 und 103 im wesentlichen so tief wie der Graben 105a sind, ein Abschnitt mit einer deutlich variierenden Dotierkonzentration (ein Abschnitt, mit lokal variierenden Konzentration) an einem Boden im Inneren des p-Diffusionsbereiches 102 und im Inneren des n-Diffusionsbereiches 103 entwickelt. Weiterhin kann ein Bereich, dessen Leitungstyp von dem p- zu dem n-Typ umgewandelt ist oder umgekehrt, ebenfalls an Böden im Inneren der p- und n-Diffusionsbereiche 102 und 103 entwickelt werden. Als Resultat versagen der p- und n-Diffusionsbereich 102 und 103 beim Aufweisen eines gleichförmigen oder kontinuierlichen Profiles der Dotierkonzentration in einer Richtung senkrecht zu der ersten Hauptoberfläche. Als solches wird, wenn p- und n-Diffusionsbereiche 102 und 103 in dem AUS-Zustand verarmt sind, ein ungleichmäßiges elektrisches Feld erzeugt, das in einer verringerten Spannungsfestigkeit resultiert, und in dem EIN-Zustand wird ein vergrößerter EIN-Widerstand vorgesehen.
  • Offenbarung der Erfindung.
  • Die Erfindung ist zum Überwinden solcher Nachteile gemacht worden und zieht eine Halbleitervorrichtung in Betracht sowohl mit einer hohen Spannungswiderstandsfähigkeit als auch einem niedrigen EIN-Widerstand, die durch Verhindern erzielt werden, dass eine Dotierkonzentration in p- und n-Diffusionsbereichen einer p-n-Widerholungsstruktur variiert, und ein Herstellungsverfahren derselben.
  • Ein Herstellungsverfahren einer Halbleitervorrichtung gemäß der Erfindung ist in Anspruch 1 angegeben. Eine Halbleitervorrich tung gemäß der Erfindung ist in dem unabhängigen Anspruch 9 angegeben.
  • Spezielle Ausführungsformen sind in den abhängigen Ansprüchen definiert.
  • Bei der Halbleitervorrichtung der vorliegenden Erfindung weisen der erste und der zweite dotierte Bereich eine Tiefe von der ersten Hauptoberfläche weniger als die Tiefe des Bodens des ersten sich erstreckenden Abschnittes des Grabens um mindestens die Diffusionslänge auf, die ein Abstand der Dotiermittel des ersten und des zweiten Leitungstypes ist, die während des Schrittes des thermischen Diffundierens der Dotiermittel diffundiert sind. Somit verteilt sich ein Abschnitt mit einer ungleichmäßigen Dotierkonzentration, der durch Ionenimplantation an dem Boden des sich ersten erstreckenden Abschnittes des Grabens entwickelt wird, nicht in dem ersten oder dem zweiten dotierten Bereich und ist in dem Halbleitersubstrat an dem Bereich des ersten Leitungstypes lokalisiert. Da der Bereich des ersten Leitungstypes des Halbleitersubstrates eine Dotierkonzentration höher als die ersten dotierten Bereiches aufweist, kann die Variation der Dotierkonzentration, die durch Ionenimplantation in den Bereich des ersten Leitungstypes verursacht wird, auf ein Niveau verringert werden, das nicht die Vorrichtungseigenschaften beeinflusst. Weiter sind der erste und der zweite dotierte Bereich mit einer gleichförmigen Konzentration versehen, die in einer Richtung senkrecht zu der ersten Hauptoberfläche kontinuierlich ist. Als solches kann, selbst wenn sich in dem AUS-Zustand eine Verarmungsschicht über die Gesamtheit des ersten und des zweiten dotierten Bereiches erstreckt, ein gleichförmiges elektrisches Feld aufgebaut werden, und eine verbesserte Spannungswiderstandsfähigkeit kann vorgesehen werden. Weiter kann auch ein verringerter EIN-Widerstand vorgesehen werden.
  • Die obige Halbleitervorrichtung weist bevorzugt auch einen dritten dotierten Bereich des zweiten Leitungstypes, einen vierten dotierten Bereich des ersten Leitungstypes und eine Gateelektrodenschicht auf. Der dritte dotierte Bereich ist an der ersten Hauptoberflächenseite des ersten und des zweiten dotierten Bereiches vorgesehen und elektrisch mit dem zweiten dotierten Bereich verbunden. Der vierte dotiere Bereich gegenüber dem ersten dotierten Bereich, wobei der dritte dotierte Bereich dazwischen eingefügt ist, ist mit mindestens einer der ersten Hauptoberfläche oder einer Seitenwandoberfläche des einen Grabens versehen. Die Gateelektrodenschicht ist gegenüber dem dritten dotierten Bereich, der zwischen dem ersten und dem vierten dotierten Bereich eingeschlossen ist, wobei die Gateisolierschicht dazwischen eingefügt ist.
  • Somit kann ein MOSFET mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand erzielt werden.
  • Bei der obigen Halbleitervorrichtung weisen bevorzugt der eine oder der andere Graben auch einen zweiten sich erstreckenden Abschnitt auf, die zu der zweiten Hauptoberfläche sich verjüngen, wobei der zweite sich erstreckende Abschnitt sich weiter von der ersten tiefen Position zu der zweiten Hauptoberfläche zu einer zweiten Tiefenposition herab erstreckt und ebenfalls eine Seitenwandoberfläche mit einer Neigung unterschiedlich zu der des sich erstreckenden Abschnittes aufweist.
  • Als solches können, wenn der zweite sich erstreckende Abschnitt sich verjüngt, der erste und der zweite dotierte Bereich daran gehindert werden, einen Abschnitt mit einer ungleichförmigen Dotierkonzentration aufzuweisen.
  • Bei der obigen Halbleitervorrichtung ist bevorzugt die Gateelektrodenschicht in dem Graben vorgesehen.
  • Somit kann ein Graben-MOSFET mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand vorgesehen werden.
  • Bei der obigen Halbleitervorrichtung ist bevorzugt die Gateelektrodenschicht auf der ersten Hauptoberfläche vorgesehen.
  • Somit kann ein planarer MOSFET mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand vorgesehen werden.
  • Die obige Halbleitervorrichtung ist bevorzugt auch mit einem dritten dotierten Bereich des zweiten Leitungstypes versehen, der an der ersten Hauptoberflächenseite des ersten und des zweiten dotierten Bereiches vorgesehen ist und elektrisch mit dem zweiten dotierten Bereich verbunden ist.
  • Somit kann eine Diode mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand vorgesehen werden.
  • Die obige Halbleitervorrichtung weist bevorzugt auch eine Elektrodenschicht in einem Schottky-Kontakt mit dem ersten dotierten Bereich auf.
  • Somit kann eine Schottky-Diode mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand erhalten werden.
  • Bei der obigen Halbleitervorrichtung ist bevorzugt die Diffusionslänge der Dotierstoffe des ersten und des zweiten Leitungstypes bei der Herstellung der gleichen größer als der Abstand von einer Seitenwandoberfläche des einen oder des anderen Grabens zu einem p-n-Übergang des ersten und des zweiten dotierten Bereiches.
  • Als solches diffundiert ein Abschnitt mit einer ungleichmäßigen Dotierkonzentration, der in einer Nähe eines Bodens des ersten sich erstreckenden Abschnittes eines Grabens entwickelt ist, nicht zu dem ersten oder dem zweiten dotierten Bereich, wenn thermische Behandlung bei der Herstellung der Vorrichtung angewendet wird.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung der vorliegenden Erfindung sind der erste und der zweite dotierte Bereich flacher als ein Boden des ersten sich erstreckenden Abschnittes eines Grabens um mindestens die Diffusionslänge. Somit verteilt sich ein Abschnitt mit einer ungleichmäßigen Dotierkonzentration, der an dem Boden des ersten sich erstreckenden Abschnittes des Grabens durch Ionenimplantationen entwickelt wird, nicht in den ersten und den zweiten dotierten Bereich und ist in dem Halbleitersubstrat an einem Bereich des ersten Leitungstypes lokalisiert. Da der Bereich des ersten Leitungstypes des Halbleitersubstrates eine Dotierkonzentration höher als die des ersten dotierten Bereiches aufweist, kann die Variation in der Dotierkonzentration, die durch Ionenimplantation in dem Bereich des ersten Leitungstypes verursacht wird, auf ein Niveau verringert werden, das nicht die Vorrichtungseigenschaften beeinflusst. Weiterhin sind der erste und der zweite dotierte Bereich mit einer gleichförmigen Konzentration versehen, die in einer Richtung senkrecht zu der ersten Hauptoberfläche kontinuierlich ist. Als solches kann, selbst wenn sich in dem AUS-Zustand eine Verarmungsschicht in den ersten und den zweiten dotierten Bereich erstreckt, ein gleichförmiges elektrisches Feld aufgebaut werden, und eine verstärkte Spannungswiderstandsfähigkeit kann vorgesehen werden. Weiter kann ebenfalls ein verringerter EIN-Zustandswiderstand vorgesehen werden.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung weist die Mehrzahl von Gräben bevorzugt auch einen zweiten sich erstreckenden Abschnitt auf, der sich zu der zweiten Hauptoberfläche verjüngt, wobei der zweite sich erstreckende Abschnitt sich weiter von der ersten Tiefenposition zu der zweiten Hauptoberfläche zu einer zweiten Tiefenposition heraberstreckt und eine Seitenwandoberfläche aufweist mit einer Neigung unterschiedlich zu der des ersten sich erstreckenden Abschnittes. Als solches kann, wenn der zweite sich erstreckende Abschnitt sich verjüngt, der erste und der zweite dotierte Bereich daran gehindert werden, einen Abschnitt mit einer ungleichmäßigen Dotierkonzentration aufzuweisen.
  • Das Herstellungsverfahren der Halbleitervorrichtung weist bevorzugt die Schritte auf: Bilden eines dritten dotierten Bereiches des zweiten Leitungstypes, der elektrisch mit dem zweiten dotierten Bereich verbunden ist, an der ersten Hauptoberflächenseite des ersten und des zweiten dotierten Bereiches; Bilden an mindestens einer der Hauptoberfläche oder der Seitenwandoberfläche des einen Grabens eines vierten dotierten Bereiches des ersten Leitungstypes gegenüber dem ersten dotierten Bereich, wobei der dritte dotierte Bereich dazwischen eingefügt ist; und Bilden einer Gateelektrodenschicht gegenüber dem dritten dotierten Bereich, der zwischen dem ersten und dem vierten dotierten Bereich eingeschlossen ist, wobei eine Gateisolierschicht dazwischen eingefügt ist.
  • Somit kann ein MOSFET mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand hergestellt werden.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung ist bevorzugt die Gateelektrodenschicht in dem Graben vorgesehen.
  • Somit kann ein Graben-MOSFET mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand hergestellt werden.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung ist bevorzugt die Gateelektrodenschicht auf der ersten Hauptoberfläche vorgesehen.
  • Somit kann ein planarer MOSFET mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand hergestellt werden.
  • Das Herstellungsverfahren der Halbleitervorrichtung weist bevorzugt auch den Schritt des Bildens eines dritten dotierten Bereiches des zweiten Leitungstypes, der elektrisch mit dem zweiten dotierten Bereich verbunden ist, an der ersten Hauptoberflächenseite des ersten und des zweiten dotierten Bereiches auf.
  • Somit kann eine Diode mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand hergestellt werden.
  • Das Herstellungsverfahren der Halbleitervorrichtung weist ebenfalls bevorzugt den Schritt des Bildens einer Elektrodenschicht in Schottky-Kontakt mit dem ersten dotierten Bereich auf.
  • Somit kann eine Schottky-Diode mit einer hohen Spannungsfestigkeit und einem niedrigen EIN-Widerstand hergestellt werden.
  • Bei dem Herstellungsverfahren der Halbleitervorrichtung ist bevorzugt die Länge der Diffusion der Dotierstoffe des ersten und des zweiten Leitungstypes bei der Herstellung derselben größer als der Abstand von einer Seitenwandoberfläche von einem oder dem anderen Graben zu einem p-n-Übergang des ersten und des zweiten dotierten Bereiches.
  • Als solches diffundiert ein Abschnitt mit einer ungleichmäßigen Dotierkonzentration, in einer Nähe eines Bodens des ersten sich erstreckenden Abschnittes eines Grabens entwickelt wird, nicht zu dem ersten oder dem zweiten dotierten Bereich, wenn eine thermische Behandlung bei der Herstellung der Halbleitervorrichtung angewendet wird.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
  • 2 stellt einen Schritt eines Herstellungsverfahrens einer Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung dar.
  • 3 ist eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
  • 4 stellt einen Schritt eines Herstellungsverfahrens einer Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung dar.
  • 5 stellt einen Schritt eines Herstellungsverfahrens einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung dar.
  • 6 ist eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung einer siebten Ausführungsform der vorliegenden Erfindung zeigt.
  • 7 stellt eine Nettodotierkonzentration entlang einer Linie Y-Y' von 6 dar.
  • 8 stellt eine Dotierkonzentration eines p-Diffusionsbereiches und die eines n-Diffusionsbereiches dar.
  • 9–22 sind schematische Querschnittsansichten, die die Schritte eines Herstellungsverfahrens einer Halbleitervorrichtung gemäß der siebten Ausführungsform der vorliegenden Erfindung darstellen.
  • 23 stellt einen Schritt dar, bei dem ein Graben einen sich verjüngenden Boden aufweist.
  • 24 ist eine schematische Querschnittsansicht eines Aufbaues einer Halbleitervorrichtung der siebten Ausführungsform der vorliegenden Erfindung, wobei ein Graben einen sich verjüngenden Boden aufweist.
  • 25 und 26 zeigen einen Ort auf einer Grabenseitenwand, an der ein Dotierstoff implantiert ist.
  • 27 ist eine perspektivische Ansicht, die schematisch eine Konfiguration einer Halbleitervorrichtung gemäß einer achten Ausführungsform der vorliegenden Erfindung zeigt.
  • 28 stellt einen Schritt dar, der ein Herstellungsverfahren einer Halbleitervorrichtung gemäß der achten Ausführungsform der vorliegenden Erfindung zeigt.
  • 29 ist eine schematische perspektivische Ansicht, die einen Aufbau der Halbleitervorrichtung gemäß der achten Ausführungsform der vorliegenden Erfindung mit einem Graben mit einem sich verjüngenden Boden zeigt.
  • 30 ist eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung gemäß einer neunten Ausführungsform der vorliegenden Erfindung zeigt.
  • 31 ist eine schematische Querschnittsansicht, die einen Aufbau der Halbleitervorrichtung gemäß der neunten Ausführungsform der vorliegenden Erfindung mit einem Graben mit einem sich verjüngenden Boden zeigt.
  • 32 ist eine Querschnittsansicht, die schematisch einen Aufbau einer Halbleitervorrichtung einer zehnten Ausführungsform der vorliegenden Erfindung zeigt.
  • 33–36 sind schematische Querschnittsansichten, die Schritte eines Herstellungsverfahrens einer Halbleitervorrichtung gemäß der zehnten Ausführungsform der vorliegenden Erfindung darstellen.
  • 37 ist eine schematische Querschnittsansicht, die einen Aufbau der Halbleitervorrichtung gemäß der zehnten Ausführungsform der vorliegenden Erfindung mit einem Graben mit einem sich verjüngenden Boden zeigt.
  • 38 ist eine schematische Querschnittsansicht, die einen Aufbau eines MOSFET zeigt, der von der Anmelderin vorgeschlagen ist.
  • 39–43 sind schematische Querschnittsansichten, die die Schritte eines Herstellungsverfahrens des MOSFET von 38 darstellen.
  • 44 ist eine schematische Querschnittsansicht, die darstellt, dass ein Dotierstoff in eine Grabenseitenwand gegenüber einer Zielseitenwand implantiert wird, die mit dem Dotiermittel zu dotieren ist.
  • 45 ist eine vergrößerte Ansicht eines Bereiches S von 44.
  • Beste Arten des Ausführens der Erfindung
  • Die Ausführungsformen der vorliegenden Erfindung werden nun unter Bezugnahme auf die Zeichnungen beschrieben.
  • Erste Ausführungsform
  • Bezugnehmend auf 1 weist ein Halbleitersubstrat eine erste Hauptoberfläche auf, die mit einer Mehrzahl von Gräben 5a versehen ist. In einem Bereich zwischen Gräben 5a sind p- und n-Diffusionsbereiche 2 und 3 vorgesehen. Der p-Diffusionsbereich 2 ist an einer Seitenwandoberfläche eines Grabens 5a und ein n-Diffusionsbereich 3 an einer Seitenwandoberfläche des anderen Grabens 5a vorgesehen. Der p-Diffusionsbereich 2 weist ein Dotierungskonzentrationsprofil auf, das von einem p-Dotiermittel resultiert, das von der Seitenwandoberfläche eines Grabens 5a diffundiert ist, und der n-Diffusionsbereich 3 weist ein Dotierkonzentrationsprofil auf, das von einem n-Dotierstoff resultiert, der von der Seitenwandoberfläche des anderen Grabens 5a diffundiert ist. Der p- und n-Diffusionsbereich 2 und 3 bilden einen p-n-Übergang in der Richtung der Tiefe des Grabens 5a.
  • Ein stark dotierter n-Substratbereich 1 ist benachbart zu der Wiederholung, die durch den p- und n-Diffusionsbereich 2 und 3 und den Graben 5a (eine p-n-Wiederholungsstruktur) und näher zu der zweiten Hauptoberfläche als die p-n-Wiederholungsstruktur gebildet.
  • Eine Tiefe Td des Grabens 5a von der ersten Hauptoberfläche ist größer als eine Tiefe Nd des p- und n-Diffusionsbereiches 2 und 3 von der ersten Hauptoberfläche um mindestens eine Diffusionslänge L. Die Diffusionslänge L stellt die totale Länge der Diffusion des p-Dotiermittels in dem p-Diffusionsbereich 2 oder des n-Dotiermittels in dem n-Diffusionsbereich 3 während aller thermischen Behandlungen, die bei der Herstellung der Halbleitervorrichtung angewendet werden.
  • Bei der vorliegenden Anmeldung stellt die Diffusionslänge L "eine Tiefe (oder eine Länge), bei der eine Dotierkonzentration ein Zehntel einer Oberflächenkonzentration ist, wenn ein Dotierstoff, der in eine Oberfläche eingeführt ist, aufgrund von Wärmebehandlung diffundiert ist" dar. Somit ist mit einem Dotierstoffdiffusionskoeffizienten D Dotierlänge L = (loge10)1/2·2·D·s)1/2,worin s eine Diffusionszeit in Sekunden darstellt.
  • Eine Beschreibung wird in Hinblick auf einen speziellen Wert der Diffusionslänge L gegeben, wenn Bor und Phosphor zum Bilden des p- bzw. n-Diffusionsbereiches 2 und 3 benutzt werden.
  • Für eine Vorrichtung mit einem Abstand von 2 μm zwischen Gräben 5a werden Phosphor und Bor jeweils in eine Seitenwand des Grabens 5a implantiert, und vier Thermobehandlungen werden dann hauptsächlich benötigt, wie in Tabelle 1 beschrieben ist.
  • Tabelle 1
    Figure 00160001
  • Bor und Phosphor weisen entsprechende Diffusionskoeffizienten Ds auf, wie in Tabelle 2 angegeben ist.
  • Tabelle 2
    Figure 00170001
  • Wenn die in Tabellen 1 und 2 vorgesehenen Werte benutzt werden zum Berechnen der Bordiffusionslänge L(Bor)
  • Figure 00170002
  • Da Bor und Phosphor im wesentlichen den gleichen Diffusionskoeffizienten aufweisen, wie in Tabelle 2 angegeben ist, beträgt die Diffusionslänge L 1,2 μm für beide, sowohl Bor als auch Phosphor.
  • Als solches muss in 1 die Tiefe Td des Grabens 5a größer als die Tiefe Nd des p- und n-Diffusionsbereiches 2 und 3 um mindestens 1,2 μm sein.
  • Wie aus der Tabelle der Diffusionskoeffizienten ersichtlich ist, wird die Diffusionslänge L im Effekt oft in Abhängigkeit der Thermobehandlung bei einer so hohen Temperatur wie nicht weniger als 950°C bestimmt.
  • Dagegen kann für einen Thermobehandlungsfluss einer hohen Temperatur (z. B. nicht weniger als 1000°C) Zunehmen oder Abnehmen der Temperatur der Vorrichtung in einer Thermobehandlung resultieren, die zu wesentlich ist, um sie zu ignorieren. Zum Beispiel wird eine übermäßige Thermobehandlung von ungefähr 30 (= 150°C/5°C/min) Minuten angewendet, wenn eine Temperatur von 950°C auf eine Temperatur von 1100°C erhöht wird oder von 1100°C auf 950°C mit einer Rate von 5°C/min. verringert wird. Wenn sie durch die mittlere Temperatur (1025°C) angenähert wird, resul tiert solch eine Thermobehandlung in einer längeren Diffusionslänge L, wie unten dargestellt ist: Diffusionslänge = (loge10)1/2·2·(5E – 14·1800)1/2 = 0,3 μm.
  • Als solches benötigt die Tiefe Td des Grabens 5a eine Tiefe, die um 0,3 μm tiefer geschätzt wird.
  • Beispielhafte Diffusionslängen, wenn Gräben 5a Abstände von 3 μm und 5 μm dazwischen aufweisen, sind unten angegeben.
  • Mit Gräben 5a mit einem Abstand von 3 μm dazwischen wird die zuvor erwähnte Diffusion von Ionen, die in eine Seitenwand implantiert sind, bei ungefähr 1100°C während ungefähr 2 Stunden erreicht. Da die Bedingungen für die darauf folgenden Wärmebehandlungen nicht geändert sind, ist Diffusionslänge L = (loge10)1/2·2·((3,5E – 13·7200)1/2 + (1E – 15·10800)1/2) = 1,6 μm.
  • Mit Gräben 5a mit Abständen so groß wie 5 μm dazwischen wird eine deutliche Thermobehandlung angewendet zum Diffundieren von Ionen an einer Seitenwand. Somit muss die Basisdiffusion nach der Seitenwanddiffusion vorgesehen werden. Als solches wird die Diffusion von Ionen, die in eine Seitenwand implantiert sind, bei 1000°C während 5 Stunden vorgesehen, und eine Basisdiffusion wird bei 1100°C während einer Stunde vorgesehen, und die Bedingungen für die darauf folgenden Wärmebehandlungen werden nicht geändert. Daher ist Diffusionslänge L = (loge10)1/2·2·((3,5E – 13·21600)1/2 + (1E – 15·10800)1/2) = 2,8 μm.
  • Die Beschreibung wird nun ein Herstellungsverfahren einer Halbleitervorrichtung in der vorliegenden Ausführungsform gegeben.
  • Bezugnehmend auf 2 wird auf einem stark dotierten n-Substratbereich 1 eine n--dotierte Schicht 6, die schwach mit einem n--Dotierstoff mit einer ausreichend niedrigen Dotierungskonzentration z. B. epitaxial aufgewachsen. Dann wird ein vorbestimmtes Muster auf der ersten Hauptoberfläche gebildet und als eine Maske zum anisotropen Ätzen der unterliegenden Schichten zum Bilden einer Mehrzahl von Gräben 5a benutzt. Die Tiefe Td des Grabens 5a von der ersten Hauptoberfläche ist größer als die Tiefe Nd der n--dotierten Schicht 6 von der ersten Hauptoberfläche um mindestens die Diffusionslänge L.
  • Dann werden jeweils Bor und Phosphor in eine Seitenwand des Grabens 5a zum Bilden des p- und des n-Diffusionsbereiches 2 und 3 implantiert, wie in 1 gezeigt ist, zum Fertigstellen einer p-n-Wiederholungsstruktur.
  • Die Tiefe Nd der n--dotierten Schicht 6 ist wie unten definiert.
  • Bei der vorliegenden Anmeldung ist die Tiefe Nd der n--dotierten Schicht 6 die Tiefe der n--dotierten Schicht 6 unmittelbar vor der Implantation der Dotierstoffe für den p- und n-Diffusionsbereich 2 und 3 der p-n-Wiederholungsstruktur. Mit andern Worten, die n--dotierte Schicht 6 wird z. B. durch epitaxiales Aufwachsen gebildet, wie oben beschrieben wurde, und wenn das epitaxiale Aufwachsen davon beendet ist, weist die resultierende Epitaxialschicht ungefähr die gleiche Dicke wie die n--dotierte Schicht 6 auf.
  • Die Implantation der Dotierstoffe zum Bilden des p- und n-Diffusionsbereiches 2 und 3 zum Vorsehen der p-n-Wiederholungsstruktur kann jedoch auf eine Thermobehandlung folgen. Obwohl es zum Beispiel nicht in 2 gezeigt ist, kann eine bekannte Dotierstoffdiffusionstechnik zum Bilden eines p-Diffusionsbereiches verwendet werden, der als ein p-Basisbereich an der n--dotierten Schicht 6 näher der ersten Hauptoberfläche dient, wie unter Bezugnahme auf 39 beschrieben worden ist.
  • Dieses benötigt eine Thermobehandlung zur Basisdiffusion. Die Thermobehandlung diffundiert den n-Dotierstoff einer hohen Konzentration von dem stark dotierten n-Substratbereich 1 in die Epitaxialschicht und verringert somit die Dicke der n--dotierten Schicht 6.
  • Da die Dicke der n--dotierten Schicht 6 in Abhängigkeit variiert, ob die Thermobehandlung vor der Ionenimplantation zum Bilden des p- und n-Diffusionsbereiches 2 und 3 angewendet wird, definiert die vorliegende Anmeldung die Tiefe Nd der n--dotierten Schicht 6 als die Tiefe der n--dotierten Schicht 6 unmittelbar vor der oben erwähnten Dotierstoffimplantation.
  • Bei der vorliegenden Ausführungsform ist der p- und n-Diffusionsbereich 2 und 3 flacher als eine Bodenoberfläche des Grabens 5a um mindestens die Diffusionslänge L. Als solches ist ein Abschnitt mit einer ungleichmäßigen Dotierkonzentration, der in einer Nähe der Grabenbodenoberfläche entwickelt wird, nicht im Inneren für den p- oder n-Diffusionsbereich 2 oder 3 lokalisiert und ist in dem stark dotierten n-Substratbereich 1 lokalisiert, noch ist der Abschnitt mit der ungleichmäßigen Dotierkonzentration durch eine Thermobehandlung in dem Fabrikationsprozess in den p- oder n-Diffusionsbereich 2 oder 3 diffundiert oder verteilt. Da der stark dotierte n-Substratbereich 1 eine Dotierkonzentration ausreichend höher als der n-Diffusionsbereich 3 aufweist, kann die ungleichmäßige Dotierkonzentration in dem stark dotierten n-Substratbereich 1 so verringert werden, dass sie nicht die Vorrichtungseigenschaften beeinflusst. Weiterhin können der p- und der n-Diffusionsbereich 2 und 3 eine vorbestimmte Konzentration aufweisen, die kontinuierlich in einer Richtung senkrecht zu der ersten Hauptoberfläche ist. Als solches kann, selbst wenn in den AUS-Zustand eine Verarmungsschicht sich über die Gesamtheit des p- und n-Diffusionsbereiches 2 und 3 erstreckt, ein gleichförmiges elektrisches Feld aufgebaut werden, und eine verstärkte Spannungswi derstandsfähigkeit kann erzielt werden. Weiter kann ein verringerter EIN-Widerstand ebenfalls vorgesehen werden.
  • Zweite Ausführungsform
  • Die vorliegende Ausführungsform sieht einen Aufbau einschließlich eines Grabens mit einer Seitenwand einer Neigung relativ zu der ersten Oberfläche vor, die mit seiner Tiefe variieren kann.
  • Bezugnehmend auf 3 weist ein Graben 5b einen ersten sich erstreckenden Abschnitt mit einer Seitenwand, die sich im wesentlichen senkrecht, z. B. zu der ersten Hauptoberfläche erstreckt, und einen zweiten sich erstreckenden Abschnitt, der sich von dem ersten sich erstreckenden Abschnitt erstreckt und eine Seitenwand aufweist, die sich zu der zweiten Hauptoberfläche verjüngt, auf. Eine Tiefe Td1 des ersten sich erstreckenden Abschnittes ist größer als die Tiefe Nd des p- und n-Diffusionsbereiches 2 und 3 der Wiederholungsstruktur um mindestens die Diffusionslänge L.
  • Mit Ausnahme des obigen Aufbaues weist die vorliegende Ausführungsform im wesentlichen den gleichen wie in 1 gezeigten Aufbau auf. Somit werden identische Teile mit den gleichen Bezugszeichen bezeichnet, und eine Beschreibung davon wird nicht wiederholt.
  • Bei dem Herstellungsverfahren der vorliegenden Ausführungsform wird, wie in 4 gezeigt ist, der Graben 5b mit der Tiefe Td1 des ersten sich erstreckenden Abschnittes größer als die Tiefe Nd der n--dotierten Schicht 6 um mindestens die Diffusionslänge L vorgesehen.
  • Mit der Ausnahme des obigen ist der Herstellungsprozess im wesentlichen der gleiche wie der bei der ersten Ausführungsform, und eine Beschreibung davon wird nicht wiederholt.
  • In dem zweiten sich erstreckenden Abschnitt (der sich verjüngende Abschnitt) mit variierender Neigung werden die implantierten Ionen von einer Seitenwand an einem Winkel unterschiedlich zu dem in dem ersten sich erstreckenden Abschnitt reflektiert. Somit können in dem zweiten sich erstreckenden Abschnitt nicht nur eine Bodenoberfläche davon sondern die gesamte Seitenwandoberfläche davon nachteilhafterweise ein Dotierstoff reflektieren, der nachteilhafterweise in die gegenüberliegende Seitenoberfläche dann eingeführt werden kann. Mit andern Worten, der zweite sich erstreckende Abschnitt kann nachteilhafterweise eine Dotierkonzentration aufweisen, die lokal entlang der Gesamtheit seiner Seitenwandoberfläche variiert.
  • Folglich ist die Tiefe Td1 des ersten sich erstreckenden Abschnittes des Grabens 5b so ausgelegt, dass sie größer als die Tiefe Nd des p- und n-Diffusionsbereiches 2 und 3 der p-n-Wiederholungsstruktur um mindestens die Diffusionslänge L ist. Als solches können, wenn der zweite sich erstreckende Abschnitt eine Dotierkonzentration aufweist, die lokal entlang der Gesamtheit seiner Seitenwandoberfläche variiert, der p- und n-Diffusionsbereich 2 und 3 frei von solchen lokalen Variationen in der Dotierkonzentration sein. Somit können wie bei der ersten Ausführungsform der p- und n-Diffusionsbereich 2 und 3 mit einer gleichförmigen Konzentration versehen werden, die in einer Richtung senkrecht zu der ersten Hauptoberfläche kontinuierlich ist. Als solches kann, wenn sich in dem AUS-Zustand eine Verarmungsschicht über die Gesamtheit des p- und n-Diffusionsbereiches 2 und 3 erstreckt, ein gleichförmiges elektrisches Feld aufgebaut werden und eine verstärkte Spannungswiderstandsfähigkeit vorgesehen werden. Weiter kann ebenfalls ein verringerter EIN-Zustandswiderstand vorgesehen werden.
  • Dritte Ausführungsform
  • Die vorliegende Ausführungsform wird in Bezug auf einen Dotierstoffimplantationswinkel zum Bilden des p- und n- Diffusionsbereiches 2 und 3 mit einer gleichförmigen Konzentration beschrieben, die kontinuierlich in einer Richtung senkrecht zur ersten Hauptoberfläche ist.
  • Bezugnehmend auf 5 müssen p- oder n-Dotierionen mit einem Winkel implantiert werden, der den Ionen ermöglicht, dass sie direkt zu einer Stelle tiefer als die Dicke Nd der n--dotierten Schicht 6 um mindestens die Diffusionslänge L eingeführt werden.
  • Als solches wird ein Abschnitt mit einer lokal variierenden Konzentration in einer Nachbarschaft einer Stelle tiefer als die n- -dotierte Schicht 6 um mindestens die Diffusionsschicht L entwickelt. Als solches wird, wenn der p- und n-Diffusionsbereich 2 und 3 der p-n-Wiederholungsstruktur darauf folgend gebildet wird, der Abschnitt mit einer lokal variierenden Konzentration nicht intern des p- oder n-Diffusionsbereiches 2 oder 3 lokalisiert. Durch Definieren eines Dotierstoffionenimplantationswinkels relativ zu der Dicke (oder Tiefe) Nd der n--dotierten Schicht 6 anstelle der Tiefe des Grabens 5a können der p- und n-Diffusionsbereich 2 und 3 mit einer gleichförmigen Konzentration versehen werden, die in der Richtung der Tiefe kontinuierlich ist.
  • Vierte Ausführungsform
  • Die vorliegende Ausführungsform wird in Bezug auf spezielle Werte verschiedener Abschnitte für die Vorrichtung mit einer Spannungswiderstandsfähigkeit von 300 V beschrieben.
  • Bezugnehmend auf 2 ist für eine Vorrichtung mit einer gewünschten Spannungswiderstandsfähigkeit von 300 V eine n--dotierte Schicht 6 nur notwendig, die eine Dotierkonzentration von ungefähr 1E13 cm–3 und eine Dicke von Nd von ungefähr 17 μm aufweist. Wie bei der ersten Ausführungsform beschrieben wurde, ist die n--dotierte Schicht 6 nicht die genaue schwach dotierte Schicht, die epitaxial aufgewachsen ist, sondern eine Schicht mit einer niedrigeren Dotierkonzentration als der stark dotierte n-Substratbereich unmittelbar vor der Implantation der Dotierstoffe zum Bilden des p- und n-Diffusionsbereiches 2 und 3, die die p-n-Wiederholungsstruktur bilden. Somit variiert die Dicke Nd der n--dotierten Schicht 6 in Abhängigkeit davon, ob eine Basisdiffusion oder ähnliches vor der Dotierstoffimplantation vorgesehen wird.
  • Ein Abstand P, der zum Wiederholen des p- und n-Diffusionsbereiches 2 und 3 in der lateralen Richtung angewendet wird, ist wünschenswert höchstens 2 bis 15 μm zum Verhindern eines ungleichmäßigen elektrischen Feldes in der lateralen Richtung. Zum Vorsehen eines ausreichend verringerten EIN-Widerstandes ist es besser, ein größeres Verhältnis des n-Diffusionsbereiches 3 und einer Breite W eines Grabens 5a wünschenswert höchstens 1 bis 1,5 μm vorzusehen. Somit weisen der p- und der n-Diffusionsbereich 2 und 3 eine Breite von ungefähr 1 bis 2 μm auf.
  • Eine genauere Beschreibung wird nun hinsichtlich eines Grabens 5a mit einer Breite W von 1 μm, einem lateralen Wiederholungsabstand P von 3 μm und einem Abstand von 2 μm zwischen den Gräben 5a gegeben.
  • Die Diffusionslänge L des p- und n-Diffusionsbereiches 2 und 3 muss von einer Seitenwandoberfläche des Grabens 5a zu einem Zentrum des Bereiches zwischen den Gräben 5a diffundiert werden, und L muss somit größer als 0,5 × 2 μm sein. Weiterhin muss L auch kleiner als ungefähr 0,7 × 2 μm sein, da die p-n-Wiederholungsstruktur nicht vorgesehen werden kann, wenn die Diffusionslänge L vollständig zwischen die Gräben 5a diffundiert ist. Das heißt, eine Thermobehandlung muss zum Vorsehen von L angewendet werden, das ungefähr größer als 1 μm und kleiner als 1,4 μm ist. Es ist unnötig zu sagen, dass beim Bilden einer Basis nach dem Bilden des p- und n-Diffusionsbereiches 2 und 3 eine Thermobehandlung einschließlich der für die Basisdiffusion ange wendet werden muss zum Vorsehen von L ungefähr größer als 1 μm und kleiner als 1,4 μm.
  • Mit dem Graben 5a, der eine Seitenwand aufweist, die sich im wesentlichen senkrecht zu der ersten Hauptoberfläche erstreckt, wie in 2 gezeigt ist, benötigt der Graben 5a eine Tiefe Td von 17 μm + L = 18 bis 18,4 μm oder mehr.
  • Mit einem Graben 5a mit einer Seitenwand mit einer Neigung, die sich in der Tiefe ändert, wie in 4 gezeigt ist, muss die Tiefe Td1 entsprechend einer Stelle, an der sich die Neigung ändert (d. h. der Boden des ersten sich erstreckenden Abschnittes) größer als 18 bis 18,4 μm sein.
  • Bei der schrägen Dotierstoffimplantation zum Bilden des p- und n-Diffusionsbereiches 2 und 3 müssen Ionen direkt in eine Stelle tiefer als die n--dotierte Schicht 6 um mindestens die Diffusionslänge L eingeführt werden, wie in 5 gezeigt ist. Wenn somit L = 1 μm ist, müssen Ionen mit einem spitzen Winkel θ von nicht weniger als tan–1(1/(17 + 1)) = 3,2° relativ zu der Richtung senkrecht zu der ersten Hauptoberfläche implantiert werden.
  • Fünfte Ausführungsform
  • Ähnlich zu der vierten Ausführungsform wird für eine Vorrichtung mit einer Spannungswiderstandsfähigkeit von 50 V eine n--dotierte Schicht 6 nur mit einer Dotierungskonzentration von ungefähr 1E13cm–3 und einer Dicke Nd von ungefähr 4 μm benötigt. Wünschenswert ist die Breite W des Grabens 5a von höchstens 0,5 μm, und der Abstand P, der zum Wiederholen des p- und n-Diffusionsbereiches 2 und 3 in der lateralen Richtung angewendet wird, beträgt ungefähr 1,5 μm. Somit beträgt die Diffusionslänge L des p- und n-Diffusionsbereiches 2 und 3 ungefähr 0,5 bis 0,7 μm. Somit benötigt der Graben 5a, wenn ein Graben im wesentlichen senkrecht zu der ersten Hauptoberfläche gebildet ist, die in 1 gezeigt ist, eine Tiefe Ld (Ld1 in 2) von 4,5 bis 4,7 μm oder mehr.
  • Sechste Ausführungsform
  • Ähnlich zu der vierten Ausführungsform wird für eine Vorrichtung mit einer Spannungswiderstandsfähigkeit von 1000 V eine n-- dotierte Schicht 6 nur mit einer Dotierkonzentration von ungefähr 1E13cm–3 und einer Dicke Nd von ungefähr 50 μm benötigt. Zum Vermeiden eines ungleichförmigen lateralen elektrischen Feldes wird ein lateraler Wiederholungsabstand P so klein wie möglich gewünscht, wünschenswert eine Struktur mit ungefähr nicht mehr als 10 μm für die Spannungswiderstandsfähigkeit von 1000 V. Somit beträgt die Diffusionslänge ungefähr 3 bis 5 μm. Mit einem Graben, der im wesentlichen senkrecht zu der ersten Hauptoberfläche gebildet ist, wie in 1 gezeigt ist, benötigt der Graben 5a eine Tiefe Ld (Ld1 in 2) von 53 bis 55 μm oder mehr.
  • Siebte Ausführungsform
  • Die vorliegende Erfindung wird in Bezug auf einen Graben-MOSFET beschrieben.
  • Bezugnehmend auf 6 weist ein Halbleitersubstrat eine erste Hauptoberfläche auf, die mit einer Mehrzahl von wiederholten Gräben 5a versehen ist. In einem Bereich zwischen den Gräben 5a ist ein p- und n-Diffusionsbereich 2 und 3 vorgesehen. Der p-Diffusionsbereich 2 ist an einer Seitenoberfläche eines Grabens 5a vorgesehen, und der n-Diffusionsbereich 3 ist an der Seitenoberfläche des anderen Grabens 5a vorgesehen. Der p- und n-Diffusionsbereich 2 und 3 bilden eine p-n-Übergang in der Richtung der Tiefe des Grabens 5a.
  • Eine p-Wanne (auch als p-Basisbereich bezeichnet) ist an der ersten Hauptoberflächenseite des n- und p-Diffusionsbereiches 2 und 3 vorgesehen. Ein n+-Sourcediffusionsbereich 8 ist im Inne ren der p-Wanne 7 an einer Seitenwandoberfläche des anderen Grabens 5a vorgesehen. Eine Gateelektrode 10 entlang einer Seitenwandoberfläche des anderen Grabens 5a ist gegenüber der p-Wanne 7 vorgesehen, die zwischen dem n+-Sourcediffusionsbereich 8 und dem n-Diffusionsbereich 2 eingeschlossen ist, wobei eine Gateisolierschicht 9 dazwischen vorgesehen ist.
  • Der Graben 5 ist mit einer Füllerschicht 5 aus Silicium einer niedrigen Dotierkonzentration (einschließlich monokristalline, polykristalline, amorphe und mikrokristalline Arten von Silicium) oder einem Isolator wie Siliciumoxidfilm gefüllt.
  • Ein n+-Drainbereich 1 mit einer viel höheren Konzentration als der n-Diffusionsbereich 3 ist benachbart zu der p-n-Wiederholungsstruktur und näher zu der zweiten Hauptoberfläche als die p-n-Wiederholungsstruktur vorgesehen.
  • Der p-Diffusionsbereich weist ein Dotierungskonzentrationsprofil auf, das von einem p-Dotiermittel resultiert, das von einer Seitenwandoberfläche eines Grabens 5a diffundiert ist, und der n-Diffusionsbereich 3 weist ein Dotierkonzentrationsprofil auf, das von einem n-Dotierstoff resultiert, der von einer Seitenwandoberfläche des anderen Grabens 5a diffundiert ist.
  • Somit ist eine Nettodotierkonzentration an dem Querschnitt entlang einer Linie Y-Y' von 6, wie in 7 gezeigt ist. Da in der Figur ein Dotiermittel von dem Graben 5a dotiert ist, ist die Konzentration des Dotiermittels an einer Seitenwandoberfläche des Grabens 5 hoch und verringert sich, wenn das Dotiermittel in das Silicium eintritt. Da es thermisch diffundiert wird, verteilt sich das Dotiermittel im wesentlichen gemäß einer Gaussverteilung, wie in 8 gezeigt ist. Ein Dotierkonzentrationsprofil wird durch Definieren von Oberflächendotierkonzentrationen Csn und Csp und Diffusionslängen CHRn und CHRp als Parameter bestimmt. Als solches ist ein p-n-Übergang, der durch den p- und n-Diffusionsbereich 2 und 3 gebildet ist, an einer Stelle vorgesehen, die ermöglicht, dass die Dotierstoffe von den beiden Diffusionen die gleiche Konzentration aufweisen.
  • Bezugnehmend auf 6 ist die Tiefe Ld des Grabens 5a von der ersten Hauptoberfläche größer als die Tiefe Nd der p-n-Wiederholungsstruktur von der ersten Hauptoberfläche um mindestens die Diffusionslänge L des p-Dotierstoffes in dem p-Diffusionsbereich 2 oder des n-Dotierstoffes in dem n-Diffusionsbereich 3 bei dem Herstellen der Halbleitervorrichtung.
  • Ein Herstellungsverfahren bei der vorliegenden Ausführungsform wird nun beschrieben.
  • Bezugnehmend auf 9 wird auf dem stark dotierten n-Substratbereich 1, der als ein n+-Drainbereich dient, eine n--dotierte Schicht 6 zum Beispiel durch epitaxiales Wachstum gebildet und weist eine Dotierkonzentration ausreichend niedriger auf als die in einem Dotierstoffdiffusionsschritt, der hier im folgenden beschrieben wird. Alternativ kann die n-dotierte Schicht 6 durch direktes Kleben eines Substrates einer ungefähr gleichen Dotierkonzentration und Polieren auf eine gewünschte Dicke vorgesehen werden.
  • Bezugnehmend auf 10 wird eine bekannte Dotierstoffdiffusionstechnik verwendet zum Vorsehen eines p-Bereiches auf einer Oberfläche der n--dotierten Schicht 6, der als ein p-Basisbereich eines MOSFET dient. Auf dem p-Bereich 7 werden ein thermischer Oxidfilm 12, ein CVD-Siliciumnitridfilm 13 und ein CVD-Siliciumoxidfilm 14 vorgesehen, die zum Vorsehen einer Dreischichtstruktur mit einer gewünschten Form gestapelt werden. Die geschichtete Struktur, die durch die gestapelten Schichten 12, 13, 14 gebildet ist, wird als eine Maske zum anisotropen Ätzen der unterliegenden Schichten benutzt.
  • Bezugnehmend auf 11 sieht das anisotrope Ätzen einen Graben 5a vor, der den p-Bereich 7 und die n--dotierte Schicht 6 durchdringt und den stark dotierten n-Substratbereich 1 erreicht. Es soll angemerkt werden, dass die Tiefe des Grabens 5a von der ersten Hauptoberfläche größer als die Tiefe der n-dotierten Schicht 6 von der ersten Hauptoberfläche mindestens um die Diffusionslänge eines p- oder n-Dotiermittels ist, das darauf folgend in eine Seitenwand des Grabens 5a beim Herstellen der Vorrichtung implantiert wird.
  • Da der anisotrope Siliciumätzschritt einen Antiätzfilm für ein Mesa benötigt, wird ein Antisiliciumätzfilm wie ein CVD-Siliciumoxidfilm 14 zuvor gebildet, und ein Photolithographieschritt und ein Ätzschritt werden dann typischerweise zum Vorsehen eines Musters angewendet. Wie oben beschrieben wurde, wird, da die Breite, das Breitentiefenverhältnis und Ähnliches des Grabens 5a mit hoher Genauigkeit vorgesehen werden müssen, Trokkenätzen unter Benutzung eines Fluorgases wie NF3, SF6, SiF4 benutzt.
  • Während des Trockenätzens wird ein Dünnfilm, der normalerweise als ein Abscheidungsfilm bezeichnet wird, mit einer Zusammensetzung ähnlich zu dem eines Siliziumoxidfilmes an einer Seitenwand des Grabens 5a gebildet. Folglich wird unmittelbar nach dem anisotropen Siliciumätzen der abgeschiedene Film durch eine Chemikalie von dem Wasserstofffluorsäuretyp (HF) entfernt.
  • Bezugnehmend auf 12 wird schräge Ionenimplantation zum Implantieren von Bor (B) in eine Seitenwandoberfläche des Grabens 5a verwendet zum Vorsehen eines bordotierten Bereiches 2a.
  • Bezugnehmend auf 13 wird schräges Ionenimplantieren entgegengesetzt in der Neigung zu der Borimplantation zum Implantieren von Phosphor (P) in die andere Seitenwandoberfläche des Grabens 5a verwendet zum Vorsehen eines phosphordotierten Bereiches 3a.
  • Bezugnehmend auf 14 werden die Bereiche 2a und 3a gleichzeitig einer Thermobehandlung unterworfen zum Ermöglichen, dass die Profile der p- und n-Dotiermittel, die durch Ionenimplantation eingeführt sind, sich einem gewünschten Zieldiffusionsprofil annähern.
  • Bei dieser Thermobehandlung wird der Graben 5a mit einem Isolator oder einem CVD-Siliciumoxidfilm 5 direkt nach der Ionenimplantation gefüllt zum Verhindern, dass die Atome mit den Ionen, die implantiert sind, von einer Seitenwandoberfläche des Grabens 5a nach außen in die Atmosphäre diffundieren. Das Füllen des Grabens 5a so schnell wie möglich verhindert auch, dass Staub in der Atmosphäre in den Graben 5a während des Herstellungsprozesses eintritt.
  • Wenn der Graben 5a mit Silicium als ein halbisolierender Film gefüllt wird, wird eine Thermobehandlung anfänglich angewendet, wobei der zuvor erwähnte CVD-Siliciumoxidfilm durch einen dünnen thermischen Oxidfilm ersetzt wird. Dann wird Trockenätzen oder ähnliches angewendet zum Entfernen von mindestens dem Oxidfilm auf der Bodenoberfläche des Grabens 5a und chemische Dampfabscheidung oder ähnliches wird dann angewendet zum Füllen des Grabens 5a mit Silicium der zuvor erwähnten verschiedenen Typen.
  • Bezugnehmend auf 15 wird eine Thermobehandlung vorgesehen zum Diffundieren der p- und n-Dotierstoffe, die durch Ionenimplantation eingeführt werden, zum Bilden des p- und n-Diffusionsbereiches 2 und 3 in einem Bereich zwischen den Gräben 5a. Der Isolationsfilm 5 wird einem Filmzurücksetzschritt durch Ätzen der gesamten Oberfläche unterworfen, d. h. zurückgeätzt.
  • Bezugnehmend auf 16 weist ein p-Basisbereich 17 somit eine Seitenoberfläche auf, die an einer Seitenoberfläche des Grabens 5a offenliegt. Es soll angemerkt werden, dass beim Entfernen des Isolationsfilmes 5 die oberste Schicht der Dreischichtstruktur, d. h. der CVD-Siliciumoxidfilm 14 entfernt wird.
  • Der Isolationsfilm 5 kann zurückgeätzt werden entweder durch Trockenätzen oder durch Nassätzen, obwohl es im allgemeinen wünschenswert ist, durch Trockenätzen zurückzuätzen zum Verarbeiten mit hoher Genauigkeit.
  • Bezugnehmend auf 17 wird thermische Oxidation oder ähnliches dann zum Bilden einer Gateisolationsschicht 9 aus Siliciumoxidfilm auf dem Silicium, das an der Seitenoberfläche des Grabens 5a offenliegt, verwendet.
  • Bezugnehmend auf 18 wird zum Füllen eines oberen Abschnittes des Grabens 5a und auch zum Bedecken des CVD-Siliciumnitridfilmes 13 ein polykristalliner Siliciumfilm, der mit einem Dotierstoff (ein dotierter Polysiliciumfilm) 10 durch chemische Dampfabscheidung gebildet. Der dotierte Siliciumfilm 10 wird dann zurückgeätzt.
  • Bezugnehmend auf 19 wird eine Gateelektrodenschicht 10 somit an einer Seitenoberfläche des p-Basenbereiches 7 gebildet, wobei der Gateisolationsfilm 9 dazwischen vorgesehen ist. Dann werden der CVD-Siliciumnitridfilm 13 und der thermische Oxidfilm 12 aufeinander folgend entfernt.
  • Bezugnehmend auf 20 weist der p-Basisbereich 7 somit eine obere Oberfläche offengelegt auf.
  • Bezugnehmend auf 21 wird thermische Oxidation zum Bilden eines Kappenoxidfilmes 15 auf dem offenliegenden p-Basisbereich 7 und dem gefüllten Graben 5a verwendet. Typische Photolithographie wird zum Bilden eines Resistmusters 21a eines gewünschten Musters auf dem Kappenoxidfilm 15 verwendet. Mit dem als Maske benutzten Resistmuster 21a wird Ionenimplantation zum Vorsehen des n+-Sourcediffusionsbereiches 8 in dem p-Basisbereich 7 vor gesehen. Nachdem das Resistmuster 21a entfernt ist, werden typische Lithographie und Ätztechniken zum selektiven Entfernen des Kappenoxidfilmes 15 nur auf dem p-Basisbereich 7 verwendet.
  • Bezugnehmend auf 22 wird eine Sourceelektrodenschicht 16 in Kontakt mit einer offenliegenden Oberfläche des p-Basisbereiches 7 gebildet.
  • Somit ist ein Graben-MOSFET fertiggestellt.
  • Während bei dem obigen Verfahren der Graben 5a eine Seitenwand aufweist, die sich im wesentlichen senkrecht zu der ersten Hauptoberfläche des Halbleitersubstrates erstreckt, wie in 11 gezeigt ist, kann ein Graben ähnlich zu dem Graben 5b sein, der in 23 gezeigt ist, der eine Seitenwand mit variierender Neigung aufweist, obwohl die Tiefe, bei der die Seitenwand des Grabens 5b eine veränderte Neigung aufweist (d. h. die Tiefe des ersten sich erstreckenden Abschnittes), größer als die Tiefe der n--dotierten Schicht 6 um mindestens die Diffusionslänge L sein muß, wie bei der zweiten Ausführungsform beschrieben wurde.
  • Somit weist der fertiggestellte Graben-MOSFET den Aufbau auf, wie er in 24 gezeigt ist.
  • Der Aufbau von 24 ist im wesentlichen der gleiche wie der von 6 mit der Ausnahme, dass der Graben 5b eine Seitenwand mit einer Neigung aufweist, die mit der Tiefe variiert, und dass die Tiefe, bei der die Neigung variiert, größer als die Tiefe des p- und n-Diffusionsbereiches 2 und 3 um mindestens die Diffusionslänge L ist. Als solches sind identische Teile mit den gleichen Bezugszeichen bezeichnet, und eine Beschreibung davon wird nicht wiederholt.
  • In 12 und 13 muss Bor und Phosphor bei solch einem Winkel implantiert werden, wie in der dritten Ausführungsform beschrieben wurde. Genauer, wie in 25 und 26 gezeigt ist, müssen die Dotierstoffe mit einem Winkel implantiert werden, der ermöglicht, dass die Dotierstoffe direkt in die Seitenwandoberflächen tiefer als die Tiefe der n--dotierten Schicht 6 von der ersten Hauptoberfläche um mindestens die Diffusionslänge L eingeführt werden.
  • Bei der vorliegenden Ausführungsform können der p- und n-Diffusionsbereich 2 und 3 eine gleichförmige Konzentration aufweisen, die in einer Richtung senkrecht zu der ersten Hauptoberfläche kontinuierlich ist, und ein Graben-MOSFET mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand kann somit erzielt werden.
  • Achte Ausführungsform
  • Die vorliegende Ausführungsform wird in Bezug auf einen planaren MOSFET beschrieben.
  • Bezugnehmend auf 27 unterscheidet sich der planare MOSFET der vorliegenden Ausführungsform von dem Graben-MOSFET von 6 in der Anordnung einer p-Wanne 7a und einem n+-Sourcediffusionsbereich 8a und der Anordnung einer Gateisolierschicht 9a und einer Gateelektrodenschicht 10a. Genauer, die p-Wanne 7a ist an der ersten Hauptoberfläche des Halbleitersubstrates zwischen dem n+-Sourcediffusionsbereich und dem n-Diffusionsbereich 3 angeordnet, und die Gateelektrodenschicht 10a ist auf der ersten Hauptoberfläche der p-Wanne 7a zwischen dem n+-Sourcediffusionsbereich 8a und dem n-Diffusionsbereich 3 vorgesehen, wobei die Gateisolationsschicht 9a dazwischen vorgesehen ist.
  • Der Rest des Aufbaues ist im wesentlichen der gleiche wie der Aufbau von 6, und identische Teile sind mit den gleichen Bezugszeichen versehen und eine Beschreibung davon wird nicht wiederholt.
  • Ein Herstellungsverfahren gemäß der vorliegenden Ausführungsform wird nun beschrieben.
  • Das Herstellungsverfahren gemäß der vorliegenden Ausführungsform folgt anfänglich Schritten im wesentlichen den gleichen wie die Schritte von 9, 15, bei der siebten Ausführungsform. Danach wird die Füllerschicht 5 nur in dem Graben 5a belassen, wie in 28 gezeigt ist, und der n+-Sourcediffusionsbereich 8a, die Gateisolierschicht 9a und die Gateelektrodenschicht 10a werden dann gebildet, wie in 27 gezeigt ist, zum Fertigstellen eines planaren MOSFET.
  • Während der Graben 5a eine Seitenwand aufweist, die sich im wesentlichen senkrecht zu der ersten Hauptoberfläche erstreckt, wie in 27 gezeigt ist, kann es alternativ einen Graben 5b geben mit einer Seitenwand mit einer Neigung, die sich mit der Tiefe ändert, wie in 29 gezeigt ist. Es soll jedoch angemerkt werden, dass die Tiefe, an der die Grabenseitenwand die variierende Neigung aufweist (d. h. der Boden des ersten sich erstreckenden Abschnittes) größer als die Tiefe des p- und n-Diffusionsbereiches 2 und 3 um mindestens die Diffusionslänge L ist, wie bei der zweiten Ausführungsform beschrieben worden ist.
  • Der Rest des in 29 gezeigten Aufbaues ist im wesentlichen der gleiche wie der Aufbau von 27, so dass die identischen Teile durch die gleichen Bezugszeichen bezeichnet sind und eine Beschreibung davon nicht wiederholt wird.
  • Bei der vorliegenden Ausführungsform können der p- und n-Diffusionsbereich 2 und 3 eine gleichförmige Konzentration aufweisen, die kontinuierlich in einer Richtung senkrecht zu der ersten Hauptoberfläche ist, und somit kann ein planarer MOSFET mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand erhalten werden.
  • Neunte Ausführungsform
  • Die vorliegende Ausführungsform wird in Bezug auf eine Diode mit einer p-Basis beschrieben, die auf einer Substratoberfläche gebildet ist.
  • Bezugnehmend auf 30 weist ein Halbleitersubstrat eine erste Hauptoberfläche mit einer Mehrzahl von Gräben 5a auf, die wiederholt vorgesehen sind. In einem Bereich zwischen den Gräben 5a sind ein p- und n-Diffusionsbereich 2 und 3 vorgesehen, der p-Diffusionsbereich 2 ist an einer Seitenwandoberfläche eines Grabens 5a vorgesehen, der n-Diffusionsbereich 3 ist an einer Seitenwandoberfläche des anderen Grabens 5a vorgesehen. Der p- und n-Diffusionsbereich 2 und 3 bilden eine p-n-Übergang in der Richtung der Tiefe des Grabens 5a.
  • Ein p-Basisbereich 7 ist an der ersten Hauptoberflächenseite des p- und n-Diffusionsbereiches 2 und 3 gebildet. Der Graben 5a ist mit einer Füllerschicht 5 aus Silicium mit einer niedrigen Dotierstoffdichte (einschließlich monokristallines Silicium, polykristallines Silicium, amorphes Silicium und mikrokristallines Silicium), einem Isolator wie Siliciumoxidfilm oder ähnliches gefüllt. Ein stark dotierter n-Substratbereich 1 ist benachbart zu einer p-n-Wiederholungsstruktur vorgesehen, die durch den p- und n-Diffusionsbereich 2 und 3 und den Graben 5a gebildet ist, und näher zu der zweiten Hauptoberfläche als die Wiederholungsstruktur.
  • Der p-Diffusionsbereich 2 weist eine Konzentration eines Dotierstoffes auf, der von der Seitenwandoberfläche eines Grabens 5a diffundiert ist, und der n-Diffusionsbereich 3 weist ein Konzentrationsprofil eines Dotierstoffes auf, der von der Seitenwandoberfläche des anderen Grabens 5a diffundiert ist.
  • Eine Tiefe Ld des Grabens 5a von der ersten Hauptoberfläche ist größer als eine Tiefe Nd der p-n-Wiederholungsstruktur von der ersten Hauptoberfläche um mindestens die Diffusionslänge L.
  • Ein Herstellungsverfahren gemäß der vorliegenden Ausführungsform wird nun beschrieben.
  • Zuerst folgen Schritte im wesentlichen die gleiche wie die Schritte von 9 bis 15 in der ersten Ausführungsform, und dann folgt ein Aufbau ähnlich zu dem Aufbau der 28 in der achten Ausführungsform. Dann werden der CVD-Siliciumnitridfilm 13 und der thermische Oxidfilm 12 aufeinanderfolgend zum Fertigstellen der in 30 gezeigten Diode entfernt.
  • Während der Graben 5a eine Seitenwand aufweist, die sich im wesentlichen senkrecht zu der ersten Hauptoberfläche erstreckt, wie in 30 gezeigt ist, kann es alternativ ein Graben 5b sein mit einer Seitenwand mit einer Neigung, die sich mit der Tiefe ändert, wie in 31 gezeigt ist. Es soll jedoch angemerkt werden, dass die Tiefe, bei der die Grabenseitenwand die variierende Neigung aufweist (d. h. die Tiefe des Bodens des ersten sich erstreckenden Abschnittes), größer als die Tiefe des p- und n-Diffusionsbereiches 2 und 3 um mindestens die Diffusionslänge L ist, wie bei der zweiten Ausführungsform beschrieben worden ist.
  • Der Rest der Struktur von 31 ist im wesentlichen der gleiche wie die Struktur von 30, und identische Teile sind mit den gleichen Bezugszeichen bezeichnet, und eine Beschreibung davon wird nicht wiederholt.
  • Bei der vorliegenden Ausführungsform weisen der p- und n-Diffusionsbereich 2 und 3 eine gleichförmige Konzentration auf, die kontinuierlich in einer Richtung senkrecht zu der ersten Hauptoberfläche ist, und eine Diode mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand kann somit erhalten werden.
  • Zehnte Ausführungsform
  • Die vorliegende Ausführungsform wird in Bezug auf eine Schottky-Barrierendiode mit einem Schottky-Kontakt beschrieben, die auf einer Substratoberfläche gebildet ist.
  • Bezugnehmend auf 32 unterscheidet sich die vorliegende Ausführungsform von dem Aufbau von 30 darin, dass der p-Basisbereich 7 durch eine Elektrode 18 mit einem Schottky-Kontakt ersetzt ist. Genauer, der p- und n-Diffusionsbereich 2 und 3, die eine p-n-Wiederholungsstruktur bilden, erreichen die erste Hauptoberfläche des Halbleitersubstrates, und eine Elektrode 18, die einen Schottky-Kontakt vorsieht, ist an dem n-Diffusionsbereich 3 auf der ersten Hauptoberfläche vorgesehen.
  • Der Rest des Aufbaues ist im wesentlichen der gleiche wie der Aufbau von 30, und identische Teile sind durch die gleichen Bezugszeichen bezeichnet, und eine Beschreibung davon wird nicht wiederholt.
  • Ein Herstellungsverfahren gemäß der vorliegenden Ausführungsform wird nun beschrieben.
  • Bezugnehmend auf 33 wird ein stark dotierter n-Substratbereich 1 mit einer n--dotierten Schicht 6 darauf z. B. durch epitaxiales Wachstum vorgesehen. Dann werden auf der ersten Hauptoberfläche der thermische Oxidfilm 12, der CVD-Siliciumnitridfilm 13 und der CVD-Siliciumoxidfilm 14 vorgesehen, die eine Dreischichtstruktur mit einer gewünschten Form vorsehen. Mit der durch die gestapelten Schichten 12, 13 und 14 gebildeten Struktur, die als eine Maske benutzt wird, werden die unterliegenden Schichten anisotrop geätzt.
  • Bezugnehmend auf 34 durchdringt das Ätzen die n--dotierte Schicht 6 zum Vorsehen eines Grabens 5a, der den stark dotierten n-Substratbereich 1 erreicht. Die Tiefe des Grabens 5a von der ersten Hauptoberfläche ist größer als die Tiefe der n--dotierten Schicht 6 von der ersten Hauptoberfläche um mindestens die Diffusionslänge L.
  • Danach werden die Ionenimplantation und eine Thermobehandlung für Dotierstoffdiffusion vorgesehen, wie in 12–14 gezeigt ist, zum Vorsehen des in 35 gezeigten Zustandes. Dann wird die Füllerschicht 12 mit der Ausnahme der in dem Graben 5a entfernt, und der CVD-Siliciumoxidfilm 14 wird ebenfalls entfernt, und dann werden der CVD-Siliciumnitridfilm 13 und der thermische Oxidfilm 12 ebenfalls aufeinanderfolgend zum Vorsehen des in 36 gezeigten Zustandes entfernt. Dann wird, wie in 32 gezeigt ist, die Elektrode 18 in Schottky-Kontakt mit dem n-Diffusionsbereich 3 auf der ersten Hauptoberfläche zum Fertigstellen einer Schottky-Barrierendiode vorgesehen.
  • Während der Graben 5a eine Seitenwand aufweist, die sich im wesentlichen senkrecht zu der ersten Hauptoberfläche erstreckt, wie in 32 gezeigt ist, kann es alternativ ein Graben 5b mit einer Seitenwand mit einer Neigung sein, die sich mit der Tiefe ändert, wie in 37 gezeigt ist. Es soll jedoch angemerkt werden, dass die Tiefe, bei der die Grabenseitenwand die geänderte Neigung aufweist (d. h. die Tiefe des Bodens an dem ersten sich erstreckenden Abschnitt), größer als die Tiefe des n-Diffusionsbereiches 2 und 3 um mindestens die Diffusionslänge L ist.
  • Der Rest des in 37 gezeigten Aufbaues ist im wesentlichen der gleiche wie der Aufbau von 32, und identische Teile sind mit den gleichen Bezugszeichen etikettiert, und die Beschreibung davon wird nicht wiederholt.
  • Bei der vorliegenden Ausführungsform können der p- und n-Diffusionsbereich 2 und 3 eine gleichförmige Konzentration aufweisen, die kontinuierlich in einer Richtung senkrecht zu der ersten Hauptoberfläche ist, und eine Schottky-Barrierendiode mit einer hohen Spannungswiderstandsfähigkeit und einem niedrigen EIN-Widerstand kann somit erhalten werden.
  • Obwohl die vorliegende Erfindung im einzelnen beschrieben und dargestellt worden ist, ist klar zu verstehen, dass dieses nur als Weg der Darstellung und des Beispieles nur dient und nicht als Weg der Begrenzung genommen werden kann, der Geist und der Umfang der vorliegenden Erfindung wird nur durch den Inhalt der beigefügten Ansprüche begrenzt.
  • Industrielle Anwendbarkeit
  • Die vorliegende Erfindung ist vorteilhaft anwendbar auf eine Leistungshalbleitervorrichtung mit niedrigen EIN-Widerstand, niedrigem Schaltverlust, die für verschiedene Arten von Leistungsversorgungsvorrichtungen benutzt wird, und ein Herstellungsverfahren derselben.

Claims (9)

  1. Herstellungsverfahren einer Halbleitervorrichtung, mit den Schritten: Vorsehen eines Halbleitersubstrates mit einer ersten und einer zweiten Hauptoberfläche, die einander gegenüber liegen, wobei das Halbleitersubstrat einen stark dotierten Bereich (1) eines ersten Leitungstypes und einen schwach dotierten Bereich (6) des ersten Leitungstypes näher zu der ersten Hauptoberfläche als der stark dotierte Bereich (1) aufweist; Vorsehen einer Mehrzahl von Gräben (5a, 5b) in dem Halbleitersubstrat mit einem ersten Abschnitt, der sich von der ersten Hauptoberfläche innerhalb des stark dotierten Bereiches (1) zu einer ersten Tiefenposition erstreckt, wie sie von der ersten Hauptoberfläche gemessen wird, während eine Seitenwandoberfläche mit einer Neigung relativ zu der ersten Hauptoberfläche beibehalten wird; Schräges Implantieren eines Dotierstoffes des ersten Leitungstypes in einem Mesabereich des Halbleitersubstrates zwischen benachbarten eines und eines anderen Grabens (5a, 5b) oder der Mehrzahl von Gräben an einer ersten Seitenwandoberfläche von dem ersten Graben (5a, 5b); Schräges Implantieren eines Dotierstoffes des zweiten Leitungstypes an einer zweiten Seitenwandoberfläche des einen Grabens (5a, 5b) gegenüber zu der ersten Seitenwandoberfläche; und Thermisches Diffundieren der implantierten Dotierstoffe des ersten und des zweiten Leitungstypes, wodurch ein erster dotierter Bereich (3) des ersten Leitungstypes mit einer Dotierkonzentration niedriger als die des stark dotierten Bereiches (1) in der ersten Seitenwandoberfläche des einen Grabens (5a, 5b) gebildet wird, ein zweiter dotierter Bereich (2) des zweiten Leitungstypes, der einen p-n-Übergang mit dem ersten dotierten Bereich (3) bildet, an der Seitenwandoberfläche des andren Grabens (5a, 5b) gebildet wird, und ein weiterer zweiter dotierter Bereich (2) des zweiten Leitungstypes an der zweiten Seitenwandoberfläche des einen Grabens (5a, 5b) gebildet wird, wobei der zweite und der erste dotierte Bereich (2, 3) benachbart zu dem stark dotierten Bereich vorgesehen werden; wobei die erste Tiefenposition näher zu der zweiten Hauptoberfläche als der Übergang des stark und des schwach dotierten Bereiches (1, 6) um mindestens eine Länge (L) gebildet wird, die der Abstand der Dotierstoffe des ersten und des zweiten Leitungstypes ist, die während des Schrittes des thermischen Diffundierens der Dotierstoffe diffundiert werden; wobei die Dotierstoffe des ersten und des zweiten Leitungstypes jeweils in einem Winkel implantiert werden, der ermöglicht, dass jeder der Dotierstoffe des ersten und des zweiten Leitungstypes direkt in die Seitenwandoberfläche der Gräben (5a, 5b) bei einer Tiefe näher zu der zweiten Hauptoberfläche als der Übergang des stark dotierten und des schwach dotierten Bereiches (1, 6) um mindestens die Länge (L) eingeführt wird.
  2. Verfahren nach Anspruch 1, bei dem die Mehrzahl von Gräben (5a, 5b) jeweils einen zweiten Abschnitt aufweisen, der sich zu der zweiten Hauptoberfläche verjüngt, wobei sich der zweite Abschnitt tiefer als die erste Tiefenposition zu der zweiten Hauptoberfläche zu einer zweiten Tiefenposition erstreckt, während er eine Seitenwandoberfläche mit einer Neigung unterschiedlich zu der des ersten Abschnittes der Gräben (5a, 5b) aufweist.
  3. Verfahren nach Anspruch 1, weiter mit: Bilden eines dritten dotierten Bereiches (7) des zweiten Leitungstypes an der ersten Hauptoberflächenseite des ersten und zweiten dotierten Bereiches (2, 3) und elektrisches Verbinden mit den zweiten dotierten Bereichen (2), Bilden eines vierten dotierten Bereiches (18) des ersten Leitungstypes an mindestens einer der ersten Hauptoberfläche oder einer Seitenwandoberfläche des einen Grabens (5a, 5b) derart, dass der vierte dotierte Bereich (18) dem ersten dotierten Bereich (3) gegenüberliegt, wobei ein Abschnitt des dritten dotierten Bereiches (7) dazwischen vorgesehen wird; und Bilden einer Gateelektrodenschicht (10) gegenüber dem Abschnitt des dritten dotierten Bereiches (7) zwischen dem ersten (3) und vierten (8) dotierten Bereich, wobei eine Gateisolierschicht (9) dazwischen eingefügt ist.
  4. Verfahren nach Anspruch 3, weiter mit Bilden der Gateelektrodenschicht (10) in dem einen Graben (5a, 5b).
  5. Verfahren nach Anspruch 3, weiter mit Bilden der Gateelektrodenschicht (10) auf der ersten Hauptoberfläche.
  6. Verfahren nach Anspruch 1, weiter mit Bilden eines dritten dotierten Bereiches (7) des zweiten Leitungstypes an der ersten Hauptoberflächenseite des ersten und zweiten dotierten Bereiches (2, 3) und elektrisches Verbinden mit dem zweiten dotierten Bereichen (2).
  7. Verfahren nach Anspruch 1, weiter mit Bilden einer Elektrodenschicht in Schottky-Kontakt (18) mit dem ersten dotierten Bereich (3).
  8. Verfahren nach Anspruch 1, bei dem die Länge (L) länger als ein Abstand (Wp, Wn) von der Seitenwandoberfläche von irgendeinem des einen und des anderen Grabens zu dem p-n-Übergang ist.
  9. Halbleitervorrichtung, die durch das Verfahren nach einem der Ansprüche 1 bis 8 erhaltbar ist.
DE69818289T 1998-07-23 1998-07-23 Verfahren zur Herstellung einer Halbleiteranordnung und dadurch erzeugbare Halbleiteranordnung Expired - Lifetime DE69818289T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1998/003289 WO2000005767A1 (en) 1998-07-23 1998-07-23 Semiconductor device and method for fabricating the same

Publications (2)

Publication Number Publication Date
DE69818289D1 DE69818289D1 (de) 2003-10-23
DE69818289T2 true DE69818289T2 (de) 2004-07-01

Family

ID=14208673

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69818289T Expired - Lifetime DE69818289T2 (de) 1998-07-23 1998-07-23 Verfahren zur Herstellung einer Halbleiteranordnung und dadurch erzeugbare Halbleiteranordnung

Country Status (8)

Country Link
US (1) US6307246B1 (de)
EP (1) EP1026749B1 (de)
JP (1) JP4090518B2 (de)
KR (1) KR100363530B1 (de)
CN (1) CN1223004C (de)
DE (1) DE69818289T2 (de)
TW (1) TW398070B (de)
WO (1) WO2000005767A1 (de)

Families Citing this family (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291856B1 (en) 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP4447065B2 (ja) * 1999-01-11 2010-04-07 富士電機システムズ株式会社 超接合半導体素子の製造方法
US6316806B1 (en) * 1999-03-31 2001-11-13 Fairfield Semiconductor Corporation Trench transistor with a self-aligned source
US6433385B1 (en) * 1999-05-19 2002-08-13 Fairchild Semiconductor Corporation MOS-gated power device having segmented trench and extended doping zone and process for forming same
US6198127B1 (en) * 1999-05-19 2001-03-06 Intersil Corporation MOS-gated power device having extended trench and doping zone and process for forming same
JP2001119022A (ja) * 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP4765012B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置及びその製造方法
JP4363736B2 (ja) * 2000-03-01 2009-11-11 新電元工業株式会社 トランジスタ及びその製造方法
JP2001284584A (ja) * 2000-03-30 2001-10-12 Toshiba Corp 半導体装置及びその製造方法
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US7745289B2 (en) 2000-08-16 2010-06-29 Fairchild Semiconductor Corporation Method of forming a FET having ultra-low on-resistance and low gate charge
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
US6916745B2 (en) 2003-05-20 2005-07-12 Fairchild Semiconductor Corporation Structure and method for forming a trench MOSFET having self-aligned features
US6818513B2 (en) * 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6803626B2 (en) 2002-07-18 2004-10-12 Fairchild Semiconductor Corporation Vertical charge control semiconductor device
US6713813B2 (en) 2001-01-30 2004-03-30 Fairchild Semiconductor Corporation Field effect transistor having a lateral depletion structure
US6821824B2 (en) 2001-02-21 2004-11-23 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
US6853033B2 (en) * 2001-06-05 2005-02-08 National University Of Singapore Power MOSFET having enhanced breakdown voltage
US6787872B2 (en) * 2001-06-26 2004-09-07 International Rectifier Corporation Lateral conduction superjunction semiconductor device
JP2003017695A (ja) * 2001-07-03 2003-01-17 Mitsubishi Electric Corp 半導体装置
US7576388B1 (en) 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US6710418B1 (en) * 2002-10-11 2004-03-23 Fairchild Semiconductor Corporation Schottky rectifier with insulation-filled trenches and method of forming the same
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7015104B1 (en) * 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction
JP2005109163A (ja) * 2003-09-30 2005-04-21 Nec Electronics Corp 半導体素子
KR100994719B1 (ko) 2003-11-28 2010-11-16 페어차일드코리아반도체 주식회사 슈퍼정션 반도체장치
TWI348219B (en) * 2003-12-19 2011-09-01 Third Dimension 3D Sc Inc A method for manufacturing a superjunction device with wide mesas
JP4417962B2 (ja) * 2003-12-19 2010-02-17 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造での平坦化方法
US7023069B2 (en) * 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
JP4928947B2 (ja) * 2003-12-19 2012-05-09 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造方法
US7041560B2 (en) * 2003-12-19 2006-05-09 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
JP2005197287A (ja) * 2003-12-26 2005-07-21 Rohm Co Ltd 半導体装置およびその製造方法
JP4699692B2 (ja) 2003-12-26 2011-06-15 ローム株式会社 半導体装置の製造方法および半導体装置
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
US6982193B2 (en) * 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device
US7352036B2 (en) 2004-08-03 2008-04-01 Fairchild Semiconductor Corporation Semiconductor power device having a top-side drain using a sinker trench
CN100499163C (zh) * 2004-08-04 2009-06-10 罗姆股份有限公司 半导体装置及其制造方法
JP5259920B2 (ja) * 2004-08-04 2013-08-07 ローム株式会社 半導体装置およびその製造方法
US7598586B2 (en) 2004-12-24 2009-10-06 Rohm Co., Ltd. Semiconductor device and production method therefor
US7439583B2 (en) * 2004-12-27 2008-10-21 Third Dimension (3D) Semiconductor, Inc. Tungsten plug drain extension
TWI401749B (zh) 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
AT504998A2 (de) 2005-04-06 2008-09-15 Fairchild Semiconductor Trenched-gate-feldeffekttransistoren und verfahren zum bilden derselben
JP2008538659A (ja) * 2005-04-22 2008-10-30 アイスモス テクノロジー コーポレイション 酸化物で内面が覆われた溝を有する超接合素子と酸化物で内面を覆われた溝を有する超接合素子を製造するための方法
US7446018B2 (en) 2005-08-22 2008-11-04 Icemos Technology Corporation Bonded-wafer superjunction semiconductor device
KR100731141B1 (ko) 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 반도체소자 및 그의 제조방법
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture
US7319256B1 (en) 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
US7944018B2 (en) * 2006-08-14 2011-05-17 Icemos Technology Ltd. Semiconductor devices with sealed, unlined trenches and methods of forming same
JP2008091450A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体素子
US7948033B2 (en) 2007-02-06 2011-05-24 Semiconductor Components Industries, Llc Semiconductor device having trench edge termination structure
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US7723172B2 (en) 2007-04-23 2010-05-25 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
CN103762243B (zh) 2007-09-21 2017-07-28 飞兆半导体公司 功率器件
US8012806B2 (en) 2007-09-28 2011-09-06 Icemos Technology Ltd. Multi-directional trenching of a die in manufacturing superjunction devices
US7772668B2 (en) 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
US8159039B2 (en) 2008-01-11 2012-04-17 Icemos Technology Ltd. Superjunction device having a dielectric termination and methods for manufacturing the device
US7795045B2 (en) * 2008-02-13 2010-09-14 Icemos Technology Ltd. Trench depth monitor for semiconductor manufacturing
US7846821B2 (en) * 2008-02-13 2010-12-07 Icemos Technology Ltd. Multi-angle rotation for ion implantation of trenches in superjunction devices
US8030133B2 (en) 2008-03-28 2011-10-04 Icemos Technology Ltd. Method of fabricating a bonded wafer substrate for use in MEMS structures
JP5195186B2 (ja) * 2008-09-05 2013-05-08 三菱電機株式会社 半導体装置の製造方法
US20120273916A1 (en) 2011-04-27 2012-11-01 Yedinak Joseph A Superjunction Structures for Power Devices and Methods of Manufacture
JP5636254B2 (ja) * 2009-12-15 2014-12-03 株式会社東芝 半導体装置
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
KR101242614B1 (ko) * 2010-12-17 2013-03-19 에스케이하이닉스 주식회사 반도체 집적회로
US8487371B2 (en) 2011-03-29 2013-07-16 Fairchild Semiconductor Corporation Vertical MOSFET transistor having source/drain contacts disposed on the same side and method for manufacturing the same
US8836028B2 (en) 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8786010B2 (en) 2011-04-27 2014-07-22 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8772868B2 (en) 2011-04-27 2014-07-08 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
CN103123894B (zh) * 2011-11-18 2016-04-13 上海华虹宏力半导体制造有限公司 交替排列的p型和n型半导体薄层的形成方法
CN103367437B (zh) * 2012-04-03 2017-04-26 朱江 一种沟槽mos半导体装置及其制造方法
US8946814B2 (en) 2012-04-05 2015-02-03 Icemos Technology Ltd. Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates
US9048115B2 (en) * 2012-10-26 2015-06-02 Vanguard International Semiconductor Corporation Superjunction transistor with implantation barrier at the bottom of a trench
JP6063280B2 (ja) * 2013-02-05 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置
CN103545219A (zh) * 2013-10-30 2014-01-29 电子科技大学 一种半导体器件漂移区的制造方法
CN103715238B (zh) * 2013-12-30 2016-08-31 电子科技大学 一种超低比导通电阻的横向高压器件
JP2017055102A (ja) * 2015-09-10 2017-03-16 株式会社豊田自動織機 トレンチゲート型半導体装置及びその製造方法
JP6516873B2 (ja) * 2016-01-05 2019-05-22 三菱電機株式会社 炭化珪素半導体装置
CN105529369B (zh) * 2016-03-08 2019-05-14 中国电子科技集团公司第二十四研究所 一种半导体元胞结构和功率半导体器件
JP6649197B2 (ja) 2016-07-14 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN108666313B (zh) * 2017-03-30 2021-01-12 联华电子股份有限公司 改善动态随机存储器行锤现象的半导体结构及其制作方法
CN107507857B (zh) * 2017-08-10 2020-06-19 华润微电子（重庆）有限公司 自对准超结结构及其制备方法
JP6494733B2 (ja) * 2017-12-06 2019-04-03 ローム株式会社 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6398124A (ja) * 1986-10-15 1988-04-28 Hitachi Ltd 半導体装置の製造方法
JP2570742B2 (ja) 1987-05-27 1997-01-16 ソニー株式会社 半導体装置
JPH0797627B2 (ja) 1987-12-21 1995-10-18 株式会社日立製作所 半導体装置
JPH0298175A (ja) * 1988-10-04 1990-04-10 Nec Corp 超高周波ダイオード
JP2502135B2 (ja) * 1988-11-11 1996-05-29 日産自動車株式会社 半導体基板の製造方法
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
GB9423423D0 (en) 1994-11-14 1995-01-11 Fuji Electric Co Ltd Semiconductor device
JP3291957B2 (ja) 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法

Also Published As

Publication number Publication date
CN1279822A (zh) 2001-01-10
CN1223004C (zh) 2005-10-12
WO2000005767A1 (en) 2000-02-03
DE69818289D1 (de) 2003-10-23
JP4090518B2 (ja) 2008-05-28
US6307246B1 (en) 2001-10-23
EP1026749A1 (de) 2000-08-09
EP1026749B1 (de) 2003-09-17
KR20010024224A (ko) 2001-03-26
KR100363530B1 (ko) 2002-12-05
EP1026749A4 (de) 2002-02-06
TW398070B (en) 2000-07-11

Similar Documents

Publication Publication Date Title
DE69818289T2 (de) Verfahren zur Herstellung einer Halbleiteranordnung und dadurch erzeugbare Halbleiteranordnung
DE102005046711B4 (de) Verfahren zur Herstellung eines vertikalen MOS-Halbleiterbauelementes mit dünner Dielektrikumsschicht und tiefreichenden vertikalen Abschnitten
DE102006045441B4 (de) Verfahren zur Herstellung einer Halbleiterbauelementanordnung mit einer Trenchtransistorstruktur
DE112004002017B4 (de) Verfahren zum epitaktischen Abscheiden von Source/Drain von MOSFETs
DE10066412B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102006025218B4 (de) Leistungshalbleiterbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
DE10214150B4 (de) Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
DE69735349T2 (de) Graben-dmos-transistor mit leichtdotierter wanne
DE19605633B4 (de) Verfahren zur Herstellung von Dioden mit verbesserter Durchbruchspannungscharakteristik
DE112017000949B4 (de) Verfahren zum herstellen einer verbindungshalbleitervorrichtung undverbindungshalbleitervorrichtung
DE102007027519B4 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102014113946B4 (de) Integrierte Schaltung und Verfahren zum Herstellen einer integrierten Schaltung
DE102016226235A1 (de) Siliziumcarbid-halbleitervorrichtung und verfahren zum herstellen einer stlsziumcarbid-halbleitervorrichtung
DE4212829A1 (de) Verfahren zur herstellung von metall-oxid-halbleiter-feldeffekttransistoren
DE102011108151A1 (de) Trench - superjunction - mosfet mit dünnem epi - prozess
DE102009002813B4 (de) Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte
DE102009033313A1 (de) Reduzierte Prozessempfindlichkeit von Elektroden-Halbleiter-Gleichrichtern
EP1517361A2 (de) Verfahren zur Herstellung eines MOS-Transistors mit einer Driftregion, die einen Graben aufweist
DE102005020410A1 (de) Transistorstruktur und zugehöriges Herstellungsverfahren
DE102017115412A1 (de) Verfahren zur Herstellung eines Supberjunctionbauelements
DE102018130927A1 (de) Halbleiterbauelement mit integriertem pn-Dioden-Temperatursensor
DE102016226237A1 (de) Siliziumcarbid-halbleitervorrichtung und verfahren zum herstellen einer siliziumcarbid-halbleitervorrichtung
DE102016124207A1 (de) Vergrabene isolierungsgebiete und verfahren zu deren bildung
DE102014119603A1 (de) Verfahren zum herstellen einer halbleitervorrichtung und halbleitervorrichtung
DE102009027008A1 (de) Verfahren zur Herstellung einer Materialschicht in einem Halbleiterkörper

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)