KR20010024224A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판의 제1 주요면에는 복수의 홈(5a)이 형성되어 있으며, 홈(5a) 간에 끼워지는 영역 내에는 p형 확산 영역(2)과 n형 확산 영역(3)이 홈의 깊이 방향에 따라서 pn 접합을 구성하도록 형성되어 있다. p형 확산 영역(2)은 한쪽 홈(5a)의 측벽면에서부터 p형 불순물이 확산된 불순물 농도 분포를 지니고, n형 확산 영역(3)은 다른쪽의 홈(5a)의 측벽면에서부터 n형 불순물이 확산된 불순물 농도 분포를 가지고 있다. p형 확산 영역(2)과 n형 확산 영역(3)과의 제2 주요면측에는 n+고농도 기판 영역(1)이 형성되어 있다. 홈(5a)의 제1 주요면에서부터의 깊이 Ld는, p형 및 n형 확산 영역(2 및 3)의 제1 주요면에서부터의 깊이 Nd보다도, p형 확산 영역(2)내의 p형 불순물 또는 n형 확산 영역(3) 내의 n형 불순물의 제조 시의 확산 길이 L 이상 깊게 형성되어 있다. 이에 따라, 고내압 저온저항의 반도체 장치를 얻을 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
고내압 종형 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 대하여 본 출원인은 1997년 2월 10일에 일본국 특허청에 제출한 특원평 9-26997호의 도 38에 도시된 구조를 제안하고 있다.
도 38을 참조하면, 반도체 기판의 제1 주요면에는 복수의 홈(105a)이 반복하여 설치된다. 이 홈(105a)에 끼워진 영역 내에는 p형 및 n형 확산 영역(102 및 103)이 설치되고 있으며, p형 확산 영역(102)은 한쪽 홈(105a)의 측벽면에 설치되고, n형 확산 영역(103)은 다른쪽 홈(105a)의 측벽면에 설치된다. 이 p형 확산 영역(102)과 n형 확산 영역(103)은 홈(105a)의 깊이 방향에 따라서 pn 접합부를 구성한다.
p형 및 n형 확산 영역(102 및 103)의 제1 주요면측에는 p형 웰(p형 베이스 영역이라고도 칭한다 ; 107)이 형성되어 있다. 이 p형 웰(107) 내로서 다른쪽의 홈(105a)의 측벽면에는 소스 n+확산 영역(108)이 설치되어 있다. 이 소스 n+확산 영역(108)과 n형 확산 영역(103)에 끼워진 p형 웰(107)에 게이트 절연층(109)을 개재하여 대향하도록 다른쪽의 홈(105a)의 측벽면에 따라서 게이트 전극층(110)이 형성되어 있다.
홈(105a) 내에는 저불순물 농도의 실리콘(단결정, 다결정, 비정질 및 미결정을 포함한다)이나 실리콘 산화막 등의 절연물로 이루어지는 충전층(105)이 충전되어 있다. 이 충전층(105)의 제1 주요면측에는 충전층(105)이 저불순물 농도의 실리콘의 경우만 p+확산 영역(111)이 설치되고 있으며 p형 웰(107)과 접하고 있다.
또한 p형 및 n형 확산 영역(102 및 103)과 홈(105a)과의 반복 구조(이하, pn 반복 구조라고 칭한다)의 제2 주요면측에는 드레인 n+영역(101)이 형성되어 있다.
제1 주요면 상에는 p형 웰(107), 소스 n+확산 영역(108) 및 p+확산 영역(111)에 전기적으로 접속하도록 소스 전극층(112)이 형성되어 있다. 또한 제2 주요면 상에는 드레인 n+영역(101)과 전기적으로 접속하도록 드레인 전극층(113)이 형성되어 있다.
이 구조에서는 소자의 온 상태에 있어서는 우선 게이트 전극층(110)에 대향한 p형 웰(107)의 표면부에 n형 채널이 유기된다. 그리고, 드레인 n+영역(101), n형 확산 영역(103), n형 채널 및 소스 n+확산 영역(108)의 경로로 전자 전류가 흘러서 온 상태가 된다.
다음에 오프(OFF) 상태에 있어서는 드레인 전압이 10V 정도로 낮은 경우에는 공간 전하 영역은 n형 영역부[드레인에 접속된 드레인 n+영역(101)과 n형 확산 영역(103)으로 이루어진다]와 p형 영역부[소스에 접속된 p형 웰(107)과 p형 확산 영역(102)으로 이루어진다] 간의 접합부에 따라서 거기에서 넓혀서 형성된다. 드레인 전압을 상승해가면 n형 확산 영역(103)과 p형 확산 영역(102)은 두께가 얇기 때문에 이들의 영역(102 및 103)이 전부 공핍화된다. 이보다 높은 드레인 전압을 인가하면 공간 전하 영역은 p형 웰(107)과 드레인 n+영역(101)에 향해서만 넓어지게 된다.
이와 같이 pn 반복 구조를 위하여 n형 확산 영역(103)으로 리서프 효과(RESURF effect)가 발휘되어 다른 파워 MOSFET보다 고내압 저저항인 특성을 얻을 수 있다. 따라서, 이 구조에서는 n형 확산 영역(103)과 p형 확산 영역(102)이 홈의 깊이 방향(도면 중 세로 방향)에 소정 농도로 연속적으로 형성되어 있는 것이 중요하다.
다음에, 상기 반도체 장치의 pn 반복 구조의 제조 방법에 대하여 설명한다.
도 39 ∼ 도 43은 상기한 반도체 장치의 제조 방법을 공정순으로 나타내는 개략 단면도이다. 우선 도 39를 참조하면, 드레인 n+영역이 되는 n형 고농도 기판 영역(101) 상에 이 n형 고농도 기판 영역(101)보다도 불순물 농도가 낮은 n-에피택셜 성장층(106)이 형성된다. 이 n-에피택셜 성장층(106) 표면에 기존의 불순물 확산법을 이용하여 p형 베이스 영역이 되는 p형 영역(107)이 형성된다. 이 p형 영역(107) 상에 열산화막(12)과 CVD(Chemical Vapor Deposition) 실리콘 질화막(13)과 CVD 실리콘 산화막(14)으로 이루어지는 3층 적층 구조가 형성되며 이 3층 적층 구조를 마스크로 하여 그 하층에 이방성 에칭이 실시된다.
도 40을 참조하면, 이 에칭에 의해 제1 주요면로부터 n형 고농도 기판 영역(101)에 도달하는 복수의 홈(105a)이 형성된다.
도 41을 참조하면, 홈(105a) 한쪽 측벽면에 경사 이온 주입법을 이용하여 붕소(B)가 주입되며 붕소 주입 영역(102a)이 형성된다.
도 42를 참조하면, 전술한 붕소 주입 시와는 기울기를 반대로 한 경사 이온 주입법에 의해, 홈(105a)의 다른쪽 측벽면에 인(P)이 주입되며 인 주입 영역(103a)이 형성된다.
도 43을 참조하면, 홈(105a)을 매립하고 또한 3층 적층 구조(12, 13, 14) 상을 덮도록 절연막인 CVD 실리콘 산화막(105)이 형성된다. 이 상태에서, 이온 주입에 의해 도입한 p형 및 n형 불순물을 확산시키기 위하여 열 처리가 행해진다. 이에 따라, 홈(105a)에 의하여 끼워진 영역에 n형 확산 영역(102)과 p형 확산 영역(103)이 형성된다. 이와 같이 하여 pn 반복 구조가 형성된다.
그러나, 이 도 38에 도시하는 반도체 장치에서는 p형 및 n형 확산 영역(102 및 103)의 제1 주요면에서부터의 깊이가 홈(105a)의 제1 주요면에서부터의 깊이와 실질적으로 동일하다. 이 때문에, 오프 상태에서의 내압이 낮으며 또한 온 상태에서의 저항이 커진다는 문제가 있었다. 이하 그에 대하여 상세하게 설명한다.
상기한 제조 방법에서는 도 41 및 도 42에 도시한 바와 같이 이온이 경사 주입된다. 이 때, 도 44에 도시한 바와 같이 홈(105a)의 측벽에서 어느 비율로 이온이 반사된다(점선 화살표). 이 때문에, 주입하고자 하는 측벽과는 반대측 측벽인 홈(105a)의 바닥부에 반사 이온(120)이 주입된다.
또한 실제로는 홈(105a)의 바닥부는 도 45에 도시한 바와 같이 라운드 형상(유한의 곡율을 가지는 형상)을 가지고 있다. 이 때문에, 이 바닥부에 직접 입사된 이온(실선 화살표)이나 측벽에서부터의 반사에 의해 이 바닥부에 입사된 이온(점선 화살표)은 홈(105a)의 바닥부에서 반사되어 주입하고자 하는 측벽과는 반대측 측벽으로서 홈(105a) 바닥부에 집중하여 주입된다.
이 경우, p형 및 n형 확산 영역(102 및 103)의 깊이와 홈(105a)의 깊이가 실질적으로 동일하면, p형 확산 영역(102) 내 바닥부 및 n형 확산 영역(103) 내 바닥부에서 불순물 농도가 크게 변화하는 부분(국소적 농도 변화부)이 생긴다. 또한 경우에 따라서는 p형 및 n형 확산 영역(102 및 103) 내 바닥부에서 p형 및 n형이 반전하는 영역이 발생한다. 결과로서, p형 확산 영역(102)과 n형 확산 영역(103)을 제1 주요면에 수직인 방향으로 균일 혹은 연속적인 불순물 농도 분포로 형성할 수 없게 된다. 따라서, p형 확산 영역(102)과 n형 확산 영역(103)이 오프 상태에서 공핍화할 때에 전계의 불균일이 생김으로서 내압이 저하하고 또한 온 상태에서는 온 저항이 커진다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는 각종 전원 장치 등에 사용되는 저 온(ON)저항으로 저 스위칭 손실인 전력 반도체 장치 및 그 제조 방법에 관한 것이다.
도 1은 본 발명의 실시예 1에서의 반도체 장치의 구성을 개략적으로 나타내는 단면도.
도 2는 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 나타내는 공정도.
도 3은 본 발명의 실시예 2에서의 반도체 장치의 구성을 개략적으로 나타내는 단면도.
도 4는 본 발명의 실시예 2에서의 반도체 장치의 제조 방법을 나타내는 공정도.
도 5는 본 발명의 실시예 3에서의 반도체 장치의 제조 방법을 나타내는 공정도.
도 6은 본 발명의 실시예 7에서의 반도체 장치의 구성을 개략적으로 나타내는 단면도.
도 7은 도 6의 Y-Y'선에 따르는 네트 불순물 농도를 나타내는 도면.
도 8은 p형 확산 영역과 n형 확산 영역과의 불순물 농도를 나타내는 도면.
도 9 ∼ 도 22는 본 발명의 실시예 7에서의 반도체 장치의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 23은 홈의 바닥부를 테이퍼 형상으로 한 경우의 공정도.
도 24는 본 발명의 실시예 7에서의 반도체 장치의 홈의 바닥부를 테이퍼 형상으로 한 구성을 나타내는 개략 단면도.
도 25와 도 26은 홈 측벽으로의 불순물의 주입 위치를 설명하기 위한 도면.
도 27은 본 발명의 실시예 8에서의 반도체 장치의 구성을 개략적으로 나타내는 사시도.
도 28은 본 발명의 실시예 8에서의 반도체 장치의 제조 방법을 나타내는 공정도.
도 29는 본 발명의 실시예 8에서의 반도체 장치의 홈의 바닥부를 테이퍼 형상으로 한 구성을 나타내는 개략 사시도.
도 30은 본 발명의 실시예 9에서의 반도체 장치의 구성을 개략적으로 나타내는 단면도.
도 31은 본 발명의 실시예 9에서의 반도체 장치의 홈의 바닥부를 테이퍼 형상으로 한 구성을 나타내는 개략 단면도.
도 32는 본 발명의 실시예 10에서의 반도체 장치의 구성을 개략적으로 나타내는 단면도.
도 33 ∼ 도 36은 본 발명의 실시예 10에서의 반도체 장치의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 37은 본 발명의 실시예 10에서의 반도체 장치의 홈의 바닥부를 테이퍼 형상으로 한 구성을 나타내는 개략 단면도.
도 38은 본 출원인이 제안한 MOSFET의 구성을 나타내는 개략 단면도.
도 39 ∼ 도 43은 도 38에 도시하는 MOSFET의 제조 방법을 공정순으로 나타내는 개략 단면도.
도 44는 불순물을 주입하고자 하는 홈의 측벽과는 반대측의 측벽에 불순물이 주입되게 되는 형태를 나타내는 개략 단면도.
도 45는 도 44의 영역 S를 확대하여 나타내는 도면.
〈발명을 실시하기 위한 최량의 형태〉
이하, 본 발명의 실시예에 대하여 도면에 기초하여 설명한다.
〈실시예 1〉
도 1을 참조하면, 반도체 기판의 제1 주요면에는 복수의 홈(5a)이 형성되어 있다. 이 홈(5a)에 끼워지는 영역 내에는 p형 및 n형 확산 영역(2 및 3)이 설치되며, p형 확산 영역(2)은 한쪽 홈(5a)의 측벽면에 설치되고, n형 확산 영역(3)은 다른쪽 홈(5a)의 측벽면에 설치된다. p형 확산 영역(2)은 한쪽 홈(5a)의 측벽면에서부터 p형 불순물이 확산된 불순물 농도 분포를 가지며, n형 확산 영역(3)은 다른쪽 홈(5a)의 측벽면에서부터 n형 불순물이 확산된 불순물 농도 분포를 가지고 있다. 이 p형 확산 영역(2)과 n형 확산 영역(3)은 홈(5a)의 깊이 방향에 따라서 pn 접합부를 구성하고 있다.
p형 및 n형 확산 영역(2 및 3)과 홈(5a)과의 반복 구조(pn 반복 구조)의 제2 주요면측에는 n형 고농도 기판 영역(1)이 형성되어 있다.
홈(5a)의 제1 주요면에서부터의 깊이 Td는 p형 및 n형 확산 영역(2 및 3)의 제1 주요면에서부터의 깊이 Nd보다도 확산 길이 L 이상만큼 깊게 형성되어 있다. 여기서 확산길이 L은 p형 확산 영역(2)에 포함되는 p형 불순물 또는 n형 확산 영역(3)에 포함되는 n형 불순물이 상기 반도체 장치 제조 시의 모든 열처리에 의해 확산하는 길이의 합계이다.
또한 본원에서 확산 길이 L은 「표면에 주입된 불순물이 열 처리에 의해 확산된 경우에 불순물 농도가 표면 농도의 1/10이 되는 깊이(길이)」를 의미한다. 따라서, 불순물의 확산 계수를 D로 하면,
확산 길이 L=(loge10)1/2×2×(D×s)1/2(s=확산 시간[초])
로 구할 수 있다.
이하, p형 확산 영역(2)의 형성에 붕소, n형 확산 영역(3)의 형성에 인을 이용한 경우의 이 확산 길이 L의 구체적 수치에 대하여 설명한다.
우선 홈(5a)과 홈(5a)과의 간격이 2㎛의 소자인 경우, 홈(5a)의 각 측벽에 인 및 붕소를 주입한 후, 주로 표 1에 나타내는 1 ∼ 4의 열 처리가 필요해진다.
열처리 온도 열처리 시간
1. 측벽 주입 이온의 확산 1100℃ 1시간
2. 홈의 매립 850℃ 1시간
3. 게이트 산화막 형성 850℃ 30분
4. 층간막 형성 850℃ 90분
여기서 붕소 및 인의 확산 계수 D에는 표 2의 값을 이용한다.
850℃ 1100℃
붕소 1e-15㎠/sec 3.5e-13㎠/sec
인 1e-15㎠/sec 3.5e-13㎠/sec
표 1 및 표 2의 수치로부터 붕소의 확산 길이 L(붕소)을 계산하면,
L(붕소)=(loge10)1/2×2×((3.5e-13×3600)1/2+(1e-15×10800)1/2)
=(loge10)1/2×2×((3.5e-5+0.32e-5)(㎝)
=1.2㎛
가 된다.
붕소와 인과의 확산 계수는 표 2에 도시한 바와 같이 거의 동일하므로 결국 확산 길이 L은 붕소와 인의 양쪽으로 1.2㎛가 된다.
이 때문에, 도 1에서 홈(5a)의 깊이 Td는 p형 및 n형 확산 영역(2 및 3)의 깊이 Nd보다도 1.2㎛ 이상 깊게 형성할 필요가 있다.
이 확산 계수의 표에서터도 알 수 있듯이 확산 길이 L은 사실상 950℃ 이상의 고온의 열처리로 결정되는 경우가 많다.
한편, 고열(예를 들면 1000℃ 이상)의 열 처리 플로우에서는 장치의 승온과 강온으로 걸리는 열처리가 무시할 수 없을 정도로 큰 경우도 있다. 예를 들면, 950 ℃ → 1100℃를 5℃/분으로 승온/강온하면 150℃/5℃/분=30분 정도 쓸데없이 열처리가 걸리게 된다. 중간 온도(1025℃)에서 근사하면 이 열 처리에 의해서,
확산 길이=(1oge10)1/2×2×(5e-14×1800)1/2=0.3㎛
정도, 확산 길이 L은 길어진다.
따라서, 이 경우에는 홈(5a)의 깊이 Td는 0.3㎛만큼 깊게 추정되는 깊이로 할 필요가 있다.
또, 홈(5a)과 홈(5a)과의 간격이 3㎛ 및 5㎛인 경우의 확산 길이 L도 예시해둔다.
홈(5a)의 간격이 3㎛인 경우, 전술한 측벽 주입 이온의 확산 조건이 1100℃, 2 시간 정도가 된다. 후의 열 처리 조건은 동일하므로,
확산 길이 L=(1oge10)1/2×2×((3.5e-13×7200)1/2+(1e-15×10800)1/2)
=1.6㎛
가 된다.
홈(5a)의 간격이 5㎛인 경우, 홈 간격이 이 정도로 커지면 측벽 이온의 확산에 걸리는 열처리가 크기 때문에, 베이스 확산은 측벽 확산 후에 행하는 것이 필요해진다. 이 경우에는 측벽 주입 이온의 확산 조건이 1000℃, 5시간, 베이스 확산의 조건이 1100℃, 1 시간 정도가 되며 다른 열 처리 조건은 동일하므로,
확산 길이 L=(1oge10)1/2×2×((3.5e-13×21600)1/2+(le-15×10800)1/2)
=2.8㎛
가 된다.
다음에, 본 실시예의 제조 방법에 대하여 설명한다.
도 2를 참조하면, n형 고농도 기판 영역(1) 상에 충분하게 낮은 불순물 농도를 가지는 n-불순물 저농도층(6)이 예를 들면 에피택셜 성장 등으로 형성된다. 이 후, 제1 주요면 상에 소정의 마스크 패턴이 형성되어 그 마스크 패턴을 마스크로서 그 하층에 이방성 에칭이 실시되어 복수의 홈(5a)이 형성된다. 이 홈(5a)의 제1 주요면에서부터의 깊이 Td는 n-불순물 저농도층(6)의 제1 주요면에서부터의 Nd보다도 상술한 확산길이 L 이상만큼 깊어진다.
이 후, 홈(5a)의 각 측벽에 붕소 및 인이 주입되어 도 1에 도시한 바와 같이 p형 확산 영역(2)과 n형 확산 영역(3)이 형성되며 pn 반복 구조가 완성한다.
여기서 n-불순물 저농도층(6)의 깊이 Nd는 이하와 같이 정의된다.
본원에서의 n-불순물 저농도층(6)의 깊이 Nd는 pn 반복 구조의 p형 및 n형 확산 영역(2 및 3)의 불순물을 주입하기 직전에서의 n형 불순물 저농도층(6)의 깊이를 말한다. 즉, 이 n-불순물 저농도층(6)은 에피택셜 성장 등으로 형성되지만 에피택셜 성장으로 형성된 시점에서는 이 에피택셜층의 두께와 n-불순물 저농도층(6)의 두께는 거의 같다.
그러나, pn 반복 구조를 이루는 p형 및 n형 확산 영역(2 및 3)의 형성을 위한 불순물의 주입까지 열 처리가 주어지는 경우가 있다. 예를 들면, 도 2에서는 도시하지 않지만, 도 39에서 설명한 바와 같이 n-불순물 저농도층(6)의 제1 주요면에는 기존의 불순물 확산법을 이용하여, p형 베이스 영역이 되는 p형 확산 영역이 형성되는 경우가 있다. 이 경우에는 베이스 확산을 위한 열 처리가 필요해진다. 이 열 처리에 의해 n형 고농도 기판 영역(1)으로부터 고농도의 n형 불순물이 에피택셜층 중으로 확산되기 때문에, n-불순물 저농도층(6)의 두께는 얇아진다.
이와 같이 p형 및 n형 확산 영역(2 및 3)의 형성을 위한 이온 주입까지 열 처리가 가해지는지의 여부에 n-불순물 저농도층(6)의 두께가 다르기 때문에, 본원에서는 n-불순물 저농도층(6)의 깊이 Nd를 상기한 불순물 주입 직전에서의 n-불순물 저농도층(6)의 깊이로 하고 있다.
본 실시예에서는 p형 및 n형 확산 영역(2 및 3)은 홈(5a)의 저면보다도 확산 길이 L 이상 얕게 형성되어 있다. 이 때문에, 홈(5a)의 저면 근방에 생기는 불순물 농도가 불균일한 부분이 p형 및 n형 확산 영역(2 및 3) 내에 위치하지 않고 n형 고농도 기판 영역(1) 내에 위치하게 된다. 또한 이 불순물 농도가 불균일한 부분이 제조 공정에서의 열 처리로 확산하여 p형 및 n형 확산 영역(2 및 3) 내에 분포하는 것도 없다. n형 고농도 기판 영역(1)은 n형 확산 영역(3)보다도 충분히 높은 불순물 농도를 가지고 있기 때문에, 이 n형 고농도 기판 영역(1)에서의 이 불순물 농도가 불균일한 정도는 특성에 영향을 미치지 않을 정도로 작게 할 수가 있다. 또한, p형 및 n형 확산 영역(2 및 3)은 제1 주요면에 수직인 방향으로 연속된 소정의 농도로 할 수 있다. 이 때문에, 오프 상태에서 공핍층이 p형 및 n형 확산 영역(2 및 3)의 전체로 넓어져도 전계는 균일해지며 내압을 향상시킬 수 있다. 또한 온 상태에서의 저항도 감소시킬 수 있다.
〈실시예 2〉
본 실시예는 홈의 측벽의 제1 주요면에 대한 기울기가 도중에서 변화하는 경우의 구성을 나타내고 있다.
도 3을 참조하면, 홈(5b)은 예를 들면 제1 주요면에 대하여 측벽은 거의 수직으로 연장하는 제1 연장부와, 제1 연장부에 연통하고, 거기에서 측벽이 테이퍼형으로 연장되는 제2 연장부를 가지고 있다. 그리고, 홈(5b)의 제1 연장부의 깊이 Td1은 반복 구조의 p형 및 n형 확산 영역(2 및 3)의 깊이 Nd보다도 확산 길이 L 이상만큼 깊게 되어 있다.
또, 이 외의 구성에 대해서는 도 1의 구성과 거의 동일하기 때문에 동일한 부재에 대해서는 동일한 부호를 붙여서 그 설명은 생략한다.
본 실시예의 제조 방법에서는 도 4에 도시한 바와 같이 홈(5b)은 제1 연장부의 깊이 Td1이 n-불순물 저농도층(6)의 깊이 Nd보다도 확산 길이 L 이상만 깊게 되도록 형성된다.
또 이 외의 제조 공정에 대해서는 실시예 1과 거의 동일하기 때문에 그 설명은 생략한다.
이 경우, 기울기가 변화한 제2 연장부(테이퍼부)에서는 이온 주입 시의 측벽에서의 반사 각도가 제1 연장부와는 다르다. 이 때문에, 제2 연장부에서는 제2 연장부의 저면뿐만아니라 제2 연장부의 측벽면 전면에서 반사된 불순물의 반대측 벽면으로의 주입이 생길 우려가 있다. 즉, 제2의 연장부의 측벽면 전면에서 국소적 농도 변화가 생기는 우려가 있다.
그래서, 홈(5b)의 제1 연장부의 깊이 Td1은 pn 반복 구조의 p형 및 n형 확산 영역(2 및 3)의 깊이 Nd보다도 확산 길이 L 이상 깊어진다. 이에 따라, 제2 연장부의 측벽면 전면에서 국소적 농도 변화가 생긴 경우라도 p형 및 n형 확산 영역(2 및 3) 내에 국소적 농도 변화가 위치하지는 않는다. 따라서, 실시예 1와 마찬가지로 p형 및 n형 확산 영역(2 및 3)은 제1 주요면에 수직인 방향으로 연속하여 균일한 농도로 형성할 수 있다. 따라서, 오프 상태에서 공핍층이 p형 및 n형 확산 영역(2 및 3)의 전체로 넓어져도 전계는 균일해지며 내압을 향상시킬 수 있다. 또한 온 상태에서의 저항도 감소시킬 수 있다.
〈실시예 3〉
본 실시예에서는 p형 및 n형 확산 영역(2 및 3)을 제1 주요면에 대하여 수직인 방향으로 연속하여 균일한 농도로 형성하기 위한 불순물의 주입 각도에 대하여 나타낸다.
도 5를 참조하면, n-불순물 저농도층(6)의 두께 Nd보다도, 확산 길이 L 이상만큼 깊은 위치에 직접 입사할 수 있는 각도로 p형 혹은 n형 불순물 이온을 주입할 필요가 있다.
이에 따라, n-불순물 저농도층(6)보다도 확산 길이 L 이상 깊은 위치 근방에서 국소적 농도 변화부가 생기게 된다. 이 때문에, 이 후에 pn 반복 구조의 p형 및 n형 확산 영역(2 및 3)이 형성되어도 p형 및 n형 확산 영역(2 및 3) 내에 국소적 농도 변화부가 위치하지는 않는다. 이와 같이 홈(5a)의 깊이가 아니고 n-불순물 저농도층(6)의 두께(깊이) Nd에 대하여 불순물 이온의 주입각을 규정함으로써 깊이 방향으로 연속하여 균일한 농도로 p형 확산 영역(2) 및 n형 확산 영역(3)을 형성할 수 있다.
〈실시예 4〉
본 실시예에서는 소자 내압이 300V인 경우의 각 부의 구체적 수치에 대하여 나타낸다.
도 2를 참조하면, 원하는 소자 내압이 300V인 경우, n-불순물 저농도층(6)은 불순물 농도가 1e13㎝-3, 두께 Nd가 17㎛ 정도이면 좋다. 이 n-불순물 저농도층(6)은 실시예 1에서 설명한 바와 같이, 에피택셜 성장 등으로 형성한 저농도층 그 자체가 아니라 pn 반복 구조를 이루는 p형 및 n형 확산 영역(2 및 3)의 형성을 위한 불순물을 주입하기 직전에서 n형 고농도 기판 영역(1)보다도 낮은 불순물 농도를 가지는 층을 가리킨다. 따라서, 베이스 확산등을 이 불순물 주입 전에 행하는지의 여부에 따라 n-불순물 저농도층(6)의 두께 Nd는 변화한다.
p형 확산 영역(2)과 n형 확산 영역(3)과의 가로 방향의 반복 피치 P는 가로 방향의 전계의 불균일을 억제하기 위해서는 3 ∼ 5㎛ 이하인 것이 바람직하다. 온 저항을 충분히 작게 억제하기 위해서는 n형 확산 영역(3)의 비율이 클수록 좋으므로 홈(5a)의 폭 W는 1 ∼ 1.5㎛ 이하인 것이 바람직하다. 따라서 p형 확산 영역(2)과 n형 확산 영역(3)과의 폭은 각각 1 ∼ 2㎛ 정도가 된다.
또한 구체적으로, 홈(5a)의 폭 W를 1㎛, 가로 방향의 반복 피치 P를 3㎛, 홈(5a)과 홈(5a)과의 사이를 2㎛로 한 경우에 대하여 이하에 설명한다.
p형 및 n형 확산 영역(2 및 3)의 확산 길이 L은 홈(5a)의 측벽면에서부터 홈(5a) 간에 끼워진 영역의 중앙부까지 확산할 필요성으로부터 L＞0.5×2㎛일 필요가 있다. 또한 홈(5a) 간에 완전하게 확산하면 pn 반복 구조가 형성할 수 없기 때문에, 대강 L＜0.7×2㎛ 정도일 필요가 있다. 즉 L이 1㎛＜L＜1.4㎛ 정도가 되도록 열처리를 실시할 필요가 있다. 물론 p형 및 n형 확산 영역(2 및 3) 형성 후에 베이스를 형성하는 경우에는 베이스 확산의 열처리도 포함시켜서 1㎛＜L＜1.4㎛ 정도가 되도록 열처리를 실시할 필요가 있다.
도 2에 도시한 바와 같이 홈(5a)의 측벽이 제1 주요면에 대하여 거의 수직으로 연장되고 있다고 하면, 홈(5a)의 깊이 Td는 17㎛+L=18 ∼ 18.4㎛ 이상인 것이 필요하게 된다.
도 4에 도시한 바와 같이 홈(5a)의 측벽의 기울기가 도중에서 변화하고 있는 경우에는 기울기가 변화하는 위치(제1 연장부의 바닥부)의 깊이 Td1이 18 ∼ 18.4㎛보다 깊은 위치에 있는 것이 필요하다.
또한 p형 및 n형 확산 영역(2 및 3) 형성을 위한 불순물의 경사 주입은 도 5에 도시한 바와 같이 n-불순물 저농도층(6)보다도 확산 길이 L 이상만큼 깊은 위치에 이온을 직접 입사할 필요가 있다. 이 때문에, L= 1㎛로 하면 제1 주요면의 수직 방향으로 대하여 tan-1(1/(17+1))=3.2° 이상의 급각도 θ로 이온을 주입할 필요가 있다.
〈실시예 5〉
실시예 4에 유사하고 소자 내압이 50V인 경우에는 n-불순물 저농도층(6)은 불순물 농도가 1e13㎝-3, 두께 Nd가 4㎛ 정도이면 좋다. 이 경우, 홈(5a)의 폭 W는 0.5㎛ 이하인 것이 바람직하며, p형 확산 영역(2)과 n형 확산 영역(3)과의 가로 방향의 반복 피치 P는 1.5㎛ 정도인 것이 바람직하다. 따라서, p형 확산 영역(2) 및 n형 확산 영역(3)의 확산 길이 L은 0.5 ∼ 0.7㎛ 정도가 된다. 따라서, 홈의 형상이 도 1에 도시한 바와 같이 제1 주요면에 대하여 거의 수직인 경우, 홈(5a)의 깊이 Ld(도 2에서는 Ld1)는 4.5 ∼ 4.7㎛ 이상일 필요가 있다.
〈실시예 6〉
실시예 4에 유사하고, 소자 내압이 1000V인 경우에는 n-불순물 저농도층(6)은 불순물 농도가 1e13㎝-3, 두께 Nd가 50㎛ 정도이면 좋다. 가로 방향의 반복 피치 P는 가로 방향의 전계 불균일이 발생하지 않도록 가능한 한 좁은 쪽이 좋으며 소자 내압이 1000V인 경우에서도 대강 10㎛ 이하의 구조가 바람직하다. 따라서, 확산 길이 L은 3 ∼ 5㎛ 정도가 된다. 홈의 형상이 도 1에 도시한 바와 같이 제1 주요면에 대하여 거의 수직인 경우, 홈(5a)의 깊이 Ld(도 2에서는 Ld1)는 53 ∼ 55㎛ 이상일 필요가 있다.
〈실시예 7〉
본 실시예에서는 트렌치형 MOSFET에 대하여 설명한다.
도 6을 참조하면, 반도체 기판의 제1 주요면에는 복수의 홈(5a)이 반복하여 설치되고 있다. 이 홈(5a)에 끼워진 영역 내에는 p형 및 n형 확산 영역(2 및 3)이 설치되고 있으며, p형 확산 영역(2)은 한쪽 홈(5a)의 측벽면에 설치되고 있으며, n형 확산 영역(3)은 다른쪽 홈(5a)의 측벽면에 설치되고 있다. 이 p형 확산 영역(2)과 n형 확산 영역(3)과는 홈(5a)의 깊이 방향에 따라서 pn 접합부를 구성하고 있다.
n형 및 p형 확산 영역(2 및 3)의 제1 주요면측에는 p형 웰(p형 베이스 영역으로도 칭한다 ; 7)이 형성되어 있다. 이 p형 웰(7) 내로서 다른쪽 홈(5a)의 측벽면에는 소스 n+확산 영역(8)이 설치되고 있다. 이 소스 n+확산 영역(8)과 n형 확산 영역(3)에 끼워진 p형 웰(7)에 게이트 절연층(9)을 개재하여 대향하도록 다른쪽의 홈(5a)의 측벽면에 따라서 게이트 전극층(10)이 형성되어 있다.
홈(5a) 내에는 저불순물 농도의 실리콘(단결정, 다결정, 비정질 및 미결정을 포함한다) 혹은 실리콘 산화막 등의 절연물로 이루어지는 충전층(5)이 충전되어 있다.
또한 pn 반복 구조의 제2 주요면측에는 n형 확산 영역(3) 보다도 충분히 고농도인 드레인 n+영역(1)이 형성되어 있다.
p형 확산 영역은 한쪽의 홈(5a)의 측벽면에서부터 p형 불순물이 확산된 불순물 농도 분포를 가지며 n형 확산 영역(3)은 다른쪽의 홈(5a)의 측벽면에서부터 n형 불순물이 확산된 불순물 농도 분포를 가지고 있다.
이 때문에, 도 6의 Y-Y'선에 따르는 단면의 네트 불순물 농도는 도 7에 도시한 바와 같이 되어 있다. 도 7을 참조하면, 홈(5a)에서부터 불순물을 도입하기 위하여 홈(5a)의 측벽면의 불순물 농도가 높으며 실리콘 중에 들어갈수록 불순물 농도가 낮아진다. 열 확산하면 불순물은 거의 가우스 분포에 따라서 분포하고 도 8과 같은 분포를 나타낸다. 파라미터로서 표면 불순물 농도 Csn, Csp와 확산 길이 CHRn, CHRp를 정의하면 불순물 농도 분포의 형태는 결정된다. 이 경우, p형 확산 영역(2)과 n형 확산 영역(3)으로 이루어지는 pn 접합은 양쪽으로부터의 불순물의 확산 농도가 같이 되는 위치에서 형성된다.
도 6을 참조하면, 홈(5a)의 제1 주요면에서부터의 깊이 Ld는 pn 반복 구조의 제1 주요면에서부터의 깊이 Nd보다도, p형 확산 영역(2) 내의 p형 불순물 혹은 n형 확산 영역(3) 내의 n형 불순물의 이 반도체 장치의 제조 시에서의 확산 길이 L 이상 깊게 형성되어 있다.
다음에 본 실시예의 제조 방법에 대하여 설명한다.
도 9를 참조하면, 드레인 n+영역이 되는 n형 고농도 기판 영역(1) 상에 후술한 불순물 확산 공정의 농도 분포에 비하여 충분히 낮은 불순물 농도를 가지는 n-불순물 저농도층(6)이 예를 들면 에피택셜 성장에 의해 형성된다. 또한, 이 n-불순물 저농도층(6)은 에피택셜 성장법 이외에 동일한 정도의 불순물 농도를 가지는 기판을 직접 접합시키켜서 연마에 의해 원하는 두께로 하여 형성하는 것도 가능하다.
도 10을 참조하면, 이 n-불순물 저농도층(6)의 표면에 기존의 불순물 확산법을 이용하여 MOSFET의 p형 베이스 영역이 되는 p형 영역(7)이 형성된다. 이 p형 영역(7) 상에 열 산화막(12), CVD 실리콘 질화막(13) 및 CVD 실리콘 산화막(14)으로 이루어지는 3층 적층 구조가 소망 형상이 되게 형성된다. 이 적층 구조(12, 13 및 14)를 마스크로 하여 그 하층에 이방성 에칭이 실시된다.
도 11을 참조하면, 이 에칭에 의해 p형 영역(7)과 n-불순물 저농도층(6)을 관통하여 n형 고농도 기판 영역(1)에 도달하는 홈(5a)이 형성된다. 이 때, 홈(5a)의 제1 주요면에서부터의 깊이는 n-불순물 저농도층(6)의 제1 주요면에서부터의 깊이보다도 후속 공정으로 홈(5a)의 측벽에 주입되는 p형 불순물 또는 n형 불순물의 제조 시에서의 확산 길이 L 이상 만큼 깊게 형성된다.
이 실리콘 이방성 에칭 공정에는 에칭의 보호막이 메사 부분에 필요하므로, CVD 실리콘 산화막(14) 등의 내 실리콘 에칭성의 막을 미리 형성한 후에 통상의 사진 제판 공정과 에칭 공정을 이용하여 패턴화가 행해진다. 상술한 바와 같이, 홈(5a)의 폭이나 어스펙트 비율은 고정밀도로 형성할 필요가 있기 때문에 NF3, SF6, SiF4등의 불소계 가스를 이용하여 드라이 에칭이 행해진다.
전술한 드라이 에칭 중에는 실리콘 산화막에 가까운 조성의 통상 피착막이라고 불리는 박막이 홈(5a)의 측벽에 형성된다. 이 때문에, 이 실리콘 이방성 에칭 직후에 이 피착막은 불산(HF)계의 화학 약품으로 제거된다.
도 12를 참조하면, 홈(5a)의 한쪽 측벽면에 경사 이온 주입법을 이용하여 붕소(B)가 주입되며 붕소 주입 영역(2a)이 형성된다.
도 13을 참조하면, 전술한 붕소 주입 시와는 기울기를 반대로 한 경사 이온 주입법에 의해 홈(5a)의 다른쪽 측벽면에 인(P)이 주입되며 인주입 영역(3a)이 형성된다.
도 14를 참조하면, 이온 주입에 의해 도입한 p형 및 n형의 불순물의 프로파일을 최종적으로 요구하는 확산 프로파일에 가까이 하기 위하여 양자의 영역(2a, 3a)에 동시에 열 처리가 행해진다.
이 열 처리 시에 이온 주입한 원자가 홈(5a)의 측벽면에서부터의 분위기 중에 외측 방향 확산하는 것을 막는 목적으로, 이온 주입 후 홈(5a)은 빠르게 절연물인 CVD 실리콘 산화막(5)에 따라서 매립된다. 또한, 가능한 한 빠르게 홈(5a)을 매립함으로써 제조 공정의 분위기 중의 먼지가 홈(5a)의 내부에 침입하는 것을 막을 수 있다.
홈(5a)을 반절연막으로서 실리콘으로 매립하는 경우에는 우선 전술한 CVD 실리콘 산화막 대신에 얇은 열 산화막을 붙인 상태에서 열처리가 행해진다. 그리고, 드라이 에칭 등 방법으로 적어도 홈(5a) 저면의 산화막이 제거된 후에 CVD법등에 의해서 전술한 각 종 형태의 실리콘이 매립된다.
도 15를 참조하면, 이온 주입에 의해 도입한 p형 및 n형 불순물을 확산시키기 위하여 열 처리가 행해진다. 이에 따라, 홈(5a)에 의해서 끼워지는 영역에 p형 확산 영역(2)과 n형 확산 영역(3)이 형성된다. 절연막(5)에 전면 에칭에 의한 막 후퇴 공정, 소위 에치백이 실시된다.
도 16을 참조하면, 이에 따라 홈(5a)의 측벽면에서 p형 베이스 영역(7)의 측면이 노출된다. 또, 이 절연막(5)의 제거 시에 3층 적층 구조의 최상층의 CVD 실리콘 산화막(14)이 제거된다.
이 절연막(5)의 에치백 공정은 드라이 에칭 및 웨트 에칭 중 어느 하나도 가능하지만, 정밀도 좋게 가공하기 위해서는 일반적으로 드라이 에칭이 바람직하다.
도 17을 참조하면, 이 후 예를 들면 열 산화법에 의해 홈(5a)의 측벽면에서 노출된 실리콘 부분에 실리콘 산화막으로 이루어지는 게이트 절연층(9)이 형성된다.
도 18을 참조하면, 홈(5a)의 상부를 매립함과 함께 CVD 실리콘 질화막(13) 상을 덮도록 불순물이 도입된 다결정 실리콘막(도핑된 폴리 실리콘막 : 10)이 CVD법에 의해 형성된다. 이 도핑된 실리콘막(10)에 에치백이 실시된다.
도 19를 참조하면, 이에 따라 p형 베이스 영역(7)의 측면에 게이트 절연층(9)을 개재하여 대향하는 게이트 전극층(10)이 형성된다. 이 후, CVD 실리콘 질화막(13)과 열 산화막(12)이 순차 제거된다.
도 20을 참조하면, 이에 따라 p형 베이스 영역(7)의 상부 표면이 노출한다.
도 21을 참조하면, 노출된 p형 베이스 영역(7) 상 및 충전된 홈(5a) 상에 갭 산화막(15)이 열 산화법에 의해 형성된다. 이 갭 산화막(15) 상에는 통상의 사진 제판 기술에 의해 원하는 형상을 가지는 레지스트 패턴(21a)이 형성된다. 이 레지스트 패턴(21a)을 마스크로 하여 이온 주입을 행함으로써 p형 베이스 영역(7) 내에 소스 n+확산 영역(8)이 형성된다. 레지스트 패턴(21a)이 제거된 후, 통상 사진 제판 기술 및 에칭 기술에 의해 p형 베이스 영역(7) 상의 갭 산화막(15)만이 선택적으로 제거된다.
도 22를 참조하면, 이와 같이 하여 노출한 p형 베이스 영역(7)의 표면에 접하도록 소스 전극층(16)이 형성된다.
이와 같이 하여 트렌치형 MOSFET가 완성된다.
또 상기한 제조 방법에서는 도 11에 도시한 바와 같이 홈(5a)의 측벽은 반도체 기판의 제1 주요면에 대하여 거의 수직으로 연장되고 있지만, 도 23에 도시하는 홈(5b)과 같이 측벽의 기울기가 도중에 변화하여도 좋다. 이 경우, 홈(5b)의 측벽의 기울기가 변하는 부분(제1 연장부의 바닥부)의 깊이는 실시예 2에서 설명한 바와 같이 n-불순물 저농도층(6)의 깊이보다도 확산 길이 L 이상 깊게 할 필요가 있다.
이에 따라 완성한 트렌치형 MOSFET의 구성은 도 24에 도시한 바와 같이된다.
또, 도 24에 도시하는 구성은, 홈(5b)의 측벽의 기울기가 도중에서 변화하고 있는 것 및 그 변화하는 부분의 깊이가 p형 및 n형 확산 영역(2 및 3)의 깊이보다도 확산 길이 L 이상 깊게 되어 있는 것에 대해서는 도 6에 도시하는 구성과 거의 동일하다. 이 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여서 그 설명은 생략한다.
또, 도 12와 도 13에 나타낸 붕소와 인의 주입 각도에 대해서는 실시예 3에서 설명한 바와 같은 각도로 주입할 필요가 있다. 즉, 도 25와 도 26에 도시한 바와 같이, n-불순물 저농도층(6)의 제1 주요면에서부터의 깊이보다도 확산 길이 L 이상 깊은 측벽면에 직접 불순물이 주입되는 것과 같은 각도로 할 필요가 있다.
본 실시예에서는 p형 및 n형 확산 영역(2 및 3)을 제1 주요면에 수직인 방향으로 연속하여 균일한 농도로 할 수 있기 때문에, 고내압 저온저항의 트렌치형 MOSFET을 얻을 수 있다.
〈실시예 8〉
본 실시예에서는 평면형 MOSFET에 대하여 설명한다.
도 27을 참조하면, 본 실시예에서의 평면형 MOSFET는 도 6에 도시하는 트렌치형 MOSFET와 비교하여 p형 웰(7a), 소스 n+확산 영역(8a)의 배치 및 게이트 절연층(9a), 게이트 전극층(10a)의 배치에서 다르다. 즉, p형 웰(7a)은 반도체 기판의 제1 주요면에서 소스 n+확산 영역(8a)과 n형 확산 영역(3) 간에 끼워져 있다. 그리고 그 소스 n+확산 영역(8a)과 n형 확산 영역(3)과 끼워진 p형 웰(7a)의 제1 주요면 상에 게이트 절연층(9a)을 개재하여 게이트 전극층(10a)이 형성되어 있다.
또, 그 이외의 구성에 대해서는 도 6에 도시하는 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여서 그 설명은 생략한다.
다음에 본 실시예의 제조 방법에 대하여 설명한다.
본 실시예의 제조 방법은 우선 도 9 ∼ 도 15에 도시하는 실시예 7과 거의 동일 공정을 거친다. 이 후, 도 28에 도시한 바와 같이 홈(5a) 내에만 충전층(5)이 잔존된 후, 도 27에 도시한 바와 같이 소스 n+확산 영역(8a), 게이트 절연층(9a) 및 게이트 전극층(10a)이 형성되어 평면형 MOSFET가 완성된다.
또 도 27에서는 홈(5a)의 측벽은 제1 주요면에 대하여 거의 수직으로 연장되고 있지만, 도 29에 도시하는 홈(5b)과 같이 측벽의 기울기가 도중에서 변화하여도 좋다. 이 경우, 홈의 측벽의 기울기가 변하는 부분(제1 연장부의 바닥부)의 깊이는 실시예 2에서 설명한 바와 같이 p형 및 n형 확산 영역(2 및 3)의 깊이보다도 확산 길이 L 이상 깊어진다.
또, 이 외의 도 29에 도시하는 구성에 대해서는 도 27에 도시하는 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여서 그 설명은 생략한다.
본 실시예에서는 p형 및 n형 확산 영역(2 및 3)을 제1 주요면에 대하여 수직인 방향으로 연속하여 균일한 농도로 할 수 있기 때문에, 고내압 저온저항의 평면형 MOSFET을 얻을 수 있다.
〈실시예 9〉
본 실시예에서는 기판 표면에 p형 베이스를 형성한 다이오드에 대하여 설명한다.
도 30을 참조하면, 반도체 기판의 제1 주요면에는 복수의 홈(5a)이 반복하여 설치된다. 이 홈(5a)에 끼워진 영역 내에는 p형 및 n형 확산 영역(2 및 3)이 설치되고 있으며 p형 확산 영역(2)은 한쪽 홈(5a)의 측벽면에 설치되고 있으며 n형 확산 영역(3)은 다른쪽의 홈(5a)의 측벽면에 설치되고 있다. 이 p형 확산 영역(2)과 n형 확산 영역(3)과는 홈(5a)의 깊이 방향에 따라서 pn 접합부를 구성하고 있다.
p형 및 n형 확산 영역(2 및 3)의 제1 주요면측에는 p형 베이스 영역(7)이 형성되어 있다. 홈(5a) 내에는 저불순물 밀도의 실리콘(단결정, 다결정, 비정질, 미결정을 포함한다), 실리콘 산화막 등의 절연물로 이루어지는 충전층(5)이 충전되어 있다. p형 및 n형 확산 영역(2 및 3)과 홈(5a)과의 pn 반복 구조의 제2 주요면측에는 n형 고농도 기판 영역(1)이 형성되어 있다.
p형 확산 영역(2)은 한쪽의 홈(5a)의 측벽면에서부터 확산된 불순물 농도를 가지며 n형 확산 영역(3)은 다른쪽 홈(5a)의 측벽면에서부터 확산된 불순물 농도 분포를 가지고 있다.
홈(5a)의 제1 주요면에서의 깊이 Ld는, pn 반복 구조의 제1 주요면에서의 깊이 Nd보다도 확산 길이 L 이상만큼 깊게 형성되어 있다.
다음에 본 실시예의 제조 방법에 대하여 설명한다.
본 실시예의 제조 방법은 우선 도 9 ∼ 도 15에 도시하는 실시예 1과 거의 동일 공정을 거쳐서 그 후 도 28에 도시하는 실시예 8과 마찬가지의 구성을 거친다. 그리고, CVD 실리콘 질화막(13)과 열 산화막(12)이 순차 제거되어 도 30에 도시하는 다이오드가 완성된다.
또, 도 30에서는 홈(5a)의 측벽은 제1 주요면에 대하여 거의 수직으로 연장되고 있지만, 도 31에 도시하는 홈(5b)과 같이 측벽의 기울기가 도중에서 변화하여도 좋다. 이 경우, 홈(5b)의 측벽의 기울기가 변하는 부분(제1 연장부의 바닥부)의 깊이는 실시예 2에서 설명한 바와 같이 p형 및 n형 확산 영역(2 및 3)의 깊이보다도 확산 길이 L 이상 깊어진다.
또, 이 외의 도 31에 도시하는 구성에 대해서는 도 30에 도시하는 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여서 그 설명은 생략한다.
본 실시예에서는 p형 및 n형 확산 영역(2 및 3)을 제1 주요면에 수직인 방향으로 연속하여 균일한 농도로 할 수 있기 때문에, 고내압 저온저항의 다이오드를 얻을 수 있다.
〈실시예 10〉
실시예에서는 기판 표면에 쇼트키 접합을 형성한 쇼트키 배리어 다이오드에 대하여 설명한다.
도 32를 참조하면, 본 실시예에서는 도 30에 도시하는 구성과 비교하여 p형 베이스 영역(7) 대신에 쇼트키 접합을 이루는 전극(18)이 설치되는 점에서 다르다. 즉, pn 반복 구조를 이루는 p형 확산 영역(2)과 n형 확산 영역(3)은 반도체 기판의 제1 주요면까지 형성되어 있으며 n형 확산 영역(3)의 제1 주요면 상에 쇼트키 접합을 구성하는 전극(18)이 형성되어 있다.
또, 이 외의 구성에 대해서는 도 30에 도시하는 구성과 거의 동일하기 때문에 동일한 부재에 대해서는 동일한 부호를 붙여서 그 설명은 생략한다.
다음에 본 실시예의 제조 방법에 대하여 설명한다.
도 33을 참조하면, n형 고농도 기판 영역(1) 상에 예를 들면 에피택셜 성장에 의해 n-불순물 저농도층(6)이 형성된다. 이 후, 제1 주요면 상에 열 산화막(12)이 CVD 실리콘 질화막(13)과 CVD 실리콘 산화막(14)으로 이루어지는 3층 적층 구조가 소망 형상이 되게 형성된다. 이 적층 구조(12, 13 및 14)를 마스크로 하여 그 하층에 이방성 에칭이 실시된다.
도 34를 참조하면, 이 에칭에 의해 n-불순물 저농도층(6)을 관통하여 n형 고농도 기판 영역(l)에 도달하는 홈(5a)이 형성된다. 이 홈(5a)의 제1 주요면으로부터의 깊이는 n-불순물 저농도층(6)의 제1 주요면으로부터의 깊이보다도 확산 길이 L 이상 깊어진다.
이 후, 도 12 ∼ 도 14에 도시한 바와 같이 이온 주입과 불순물 확산을 위한 열 처리와가 실시되어 도 35에 도시하는 상태가 된다. 이 후, 충전층(5)이 홈(5a) 내에만 잔존하도록 제거됨과 함께 CVD 실리콘 산화막(14)이 제거되며 그 후 또한 CVD 실리콘 질화막(13)과 열 산화막(12)이 순차 제거되어 도 36에 도시하는 상태가 된다. 이 후, 도 32에 도시한 바와 같이 n형 확산 영역(3)에 쇼트키 접합하는 것과 같은 전극(18)이 제1 주요면 상에 형성되어 쇼트키 배리어 다이오드가 완성한다.
또, 도 32에서는 홈(5a)의 측벽은 제1 주요면에 대하여 거의 수직으로 연장되어 있지만, 도 37에 도시하는 홈(5b)과 같이 측벽의 기울기가 도중에서 변화하여도 좋다. 이 경우, 홈(5b)의 측벽의 기울기가 변하는 부분(제1 연장부의 바닥부)의 깊이는 p형 및 n형 확산 영역(2 및 3)의 깊이보다도 확산 길이 L 이상 깊어진다.
또, 이 외의 도 37에 도시하는 구성에 대해서는 도 32에 도시하는 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙여서 그 설명은 생략한다.
본 실시예에서는 p형 및 n형 확산 영역(2 및 3)을 제1 주요면에 수직인 방향으로 연속하여 균일한 농도로 할 수 있기 때문에, 고내압 저온 저항의 쇼트키 배리어 다이오드를 얻을 수 있다.
이번에 개시된 실시예는 모든 점에서 예시이며 제한적이지 않다고 생각된다. 본 발명의 범위는 상기한 설명은 아니고 특허 청구의 범위에 의해서 나타내며 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 목적은 이러한 문제점을 해결하기 위해 이루어진 것으로 pn 반복 구조의 p형 및 n형 확산 영역 내에서의 불순물 농도의 불연속을 없앰으로서 고내압 저온 저항의 반도체 장치 및 그 제조 방법을 제공하는데 있다.
본 발명의 반도체 장치는 반도체 기판과, 제1 도전형의 제1 불순물 영역과, 제2 도전형의 제2 불순물 영역을 구비하고 있다. 반도체 기판은 서로 대향하는 제1 및 제2 주요면을 가지며 또한 제1 주요면에 설치된 복수의 홈을 가지고 있다. 제1 불순물 영역은 복수의 홈 중 인접하는 한쪽 및 다른쪽 홈에 끼워진 반도체 기판의 영역 내의 한쪽 홈의 측벽면에 형성되며, 한쪽 홈의 측벽면에서부터 제1 도전형의 불순물이 확산된 불순물 농도 분포를 가지며 또한 반도체 기판의 제1 도전형의 영역보다도 낮은 불순물 농도를 가지고 있다. 제2 불순물 영역은 한쪽 및 다른쪽 홈에 끼워지는 영역 내의 다른쪽 홈의 측벽면에 형성되며 다른쪽 홈의 측벽면에서부터 제2 도전형 불순물이 확산된 불순물 농도 분포를 가지며 또한 제1 불순물 영역과 pn 접합을 형성하고 있다. 한쪽 및 다른쪽의 홈은 제1 주요면에 대하여 측벽면이 소정의 기울기를 유지하면서 제1 주요면에서부터 제1 깊이 위치까지 연장되는 제1 연장부를 가지고 있다. 제1 및 제2 불순물 영역은 제1 깊이 위치에서부터 제1 주요면측으로 제1 및 제2 도전형 불순물이 제조 시에 확산하는 길이 이상 얕게 형성되어 있다.
본 발명의 반도체 장치에서는 제1 및 제2 불순물 영역은 홈의 제1 연장부의 바닥부보다도 확산 길이 이상분만큼 제1 주요면에서부터 얕게 형성되어 있기 때문에, 이온 주입에 의해 이 바닥부에 생기는 불순물 농도의 불균일한 부분이 제1 및 제2 불순물 영역 내에 분포하지 않고, 반도체 기판의 제1 도전형의 영역 내에 위치하게 된다. 반도체 기판의 제1 도전형의 영역은 제1 불순물 영역보다도 높은 불순물 농도를 가지고 있기 때문에, 이 제1 도전형의 영역에서의 이온 주입에 의한 불순물 농도의 변화의 정도는 특성에 영향을 주지 않을 정도로 작게 할 수 있다. 또한, 제1 및 제2 불순물 영역은 제1 주요면에 수직인 방향으로 연속하여 균일한 농도로 형성되기 때문에, 오프 상태에서 공핍층이 제1 및 제2 불순물 영역 전체에 넓어져도 전계는 균일해지며 내압을 향상시킬 수 있다. 또한, 온 상태에서의 저항도 감소시킬 수 있다.
상기한 반도체 장치에서 바람직하게는 제2 도전형의 제3 불순물 영역과, 제1 도전형의 제4 불순물 영역과, 게이트 전극층이 더 구비되고 있다. 제3 불순물 영역은 제1 및 제2 불순물 영역의 제1 주요면측에 형성되며, 제2 불순물 영역에 전기적으로 접속되어 있다. 제4 불순물 영역은 제3 불순물 영역을 끼워서 제1 불순물 영역과 대향하도록 제1 주요면 및 한쪽 홈의 측벽면 중 적어도 어느 하나에 형성되어 있다. 게이트 전극층은 제 l 및 제4 불순물 영역에 끼워지는 제3 불순물 영역에 게이트 절연층을 개재하여 대향하고 있다.
이에 따라, 고내압 저 온 저항의 MOSFET를 얻을 수 있다.
상기한 반도체 장치에서 바람직하게는 한쪽 및 다른쪽의 홈은 제1 연장부에 연통하여 제1 깊이 위치에서부터 또한 제2 주요면측의 제2 깊이 위치까지 연장되며, 또한 제1 연장부와는 다른 측벽면의 기울기를 가지는 제2 연장부를 더욱 가지고 있다.
이에 따라, 예를 들면 제2 연장부가 테이퍼형으로 되어 있는 경우라도 제1 및 제2 불순물 영역에 불순물 농도가 불균일인 부분이 생기는 것은 방지된다.
상기한 반도체 장치에서 바람직하게는 게이트 전극층은 홈 내에 형성되어 있다.
이에 따라, 고내압 저 온 저항의 트렌치형 MOSFET을 얻을 수 있다.
상기한 반도체 장치에서 바람직하게는 게이트 전극층은 제1 주요면 상에 형성되어 있다.
이에 따라, 고내압 저 온 저항의 평면형 MOSFET을 얻을 수 있다.
상기한 반도체 장치에서 바람직하게는 제1 및 제2 불순물 영역의 제1 주요면측에 형성되며 제2 불순물 영역에 전기적으로 접속된 제2 도전형의 제3 불순물 영역이 더 구비되고 있다.
이에 따라, 고내압 저 온 저항의 다이오드를 얻을 수 있다.
상기한 반도체 장치에서 바람직하게는 제1 불순물 영역에 쇼트키(schottky) 접속된 전극층이 더 구비되고 있다.
이에 따라, 고내압 저온저항의 쇼트키 다이오드를 얻을 수 있다.
상기한 반도체 장치에서 바람직하게는 제1 및 제2 도전형 불순물이 제조 시에 확산하는 길이는 한쪽 또는 다른쪽의 홈의 측벽면에서부터 제1 및 제2 불순물 영역의 pn 접합까지의 거리보다 길다.
이에 따라, 홈의 제1 연장부의 바닥부 근방에 생긴 불순물 농도의 불균일한 부분이 제조 시의 열 처리에 의해 제1 및 제2 불순물 영역 내에까지 확산하는 것이 방지된다.
본 발명의 반도체 장치의 제조 방법은 이하의 공정을 구비하고 있다.
우선 서로 대향하는 제1 및 제2 주요면을 가지며 제2 주요면에 제1 도전형의 고농도 영역을 가지고 또한 고농도 영역의 제1 주요면측에 제1 도전형의 저농도 영역을 가지는 반도체 기판이 형성된다. 그리고 제1 주요면에 대하여 측벽면이 소정의 기울기를 유지하면서 제1 주요면에서부터 고농도 영역 내의 제1 깊이 위치까지 연장되는 제1 연장부를 가지는 복수의 홈이 반도체 기판에 형성된다. 그리고 복수의 홈 중 인접하는 한쪽 및 다른쪽 홈에 끼워지는 반도체 기판의 영역 내의 한쪽 홈의 측벽면에 제1 도전형 불순물이 경사 주입되며 한쪽홈의 측벽면에 고농도 영역보다도 낮은 불순물 농도를 가지는 제1 도전형의 제1 불순물 영역이 형성된다. 그리고 한쪽 및 다른쪽의 홈에 끼워지는 반도체 기판의 영역 내의 다른쪽 홈의 측벽면에 제2 도전형 불순물이 경사 주입되어 제1 불순물 영역과 pn 접합을 구성하도록 다른쪽 홈의 측벽면에 제2 도전형의 제2 불순물 영역이 형성된다. 제1 깊이 위치는 고농도 영역과 저농도 영역과의 접합부에서부터 제2 주요면측으로 제1 및 제2 도전형 불순물이 제조 시에 확산하는 길이 이상의 간격을 두고 위치한다. 제1 및 제2 도전형 불순물의 양쪽은 고농도 영역과 저농도 영역과의 접합부에서부터 제2 주요면측으로 제1 및 제2 도전형 불순물이 제조 시에 확산하는 길이 이상의 간격을 둔 깊이 위치에 직접 입사하는 각도로 주입된다.
본 발명의 반도체 장치의 제조 방법에서는 제1 및 제2 불순물 영역은 홈의 제1 연장부의 바닥부보다도 확산 길이분 이상 얕게 형성되어 있기 때문에, 이온 주입에 의해 이 바닥부에 생기는 불순물 농도의 불균일한 부분이 제1 및 제2 불순물 영역 내에 분포되지 않고, 반도체 기판의 제1 도전형의 영역 내에 위치하게 된다. 반도체 기판의 제1 도전형의 영역은 제1 불순물 영역보다도 높은 불순물 농도를 가지고 있기 때문에, 이 제1 도전형의 영역에서의 이온 주입에 의한 불순물 농도의 변화의 정도는 특성에 영향을 미치지 않을 정도로 작게 할 수 있다. 또한, 제1 및 제2 불순물 영역은 제1 주요면에 수직인 방향으로 연속하여 균일한 농도로 형성되게 되기 때문에, 오프 상태에서 공핍층이 제1 및 제2 불순물 영역으로 넓혀도 전계는 균일해지며 내압을 향상시킬 수 있다. 또한, 온 상태에서의 저항도 감소시킬 수 있다.
상기한 반도체 장치의 제조 방법에서 바람직하게는 복수의 홈은 홈의 제1 연장부에 연통하여 제1 깊이 위치에서부터 더욱 제2 주요면측의 제2 깊이 위치까지 연장되며 또한 제1 연장부와는 다른 측벽면의 기울기를 가지는 제2 연장부를 더욱 구비하도록 형성된다. 이에 따라, 예를 들면 제2 연장부가 테이퍼형으로 되어 있는 경우라도 제1 및 제2 불순물 영역에 불순물 농도의 불균일한 부분이 생기는 것이 방지된다.
상기한 반도체 장치의 제조 방법에서 바람직하게는 제1 및 제2 불순물 영역의 제1 주요면측에 제2 불순물 영역이 전기적으로 접속하도록 제2 도전형의 제3 불순물 영역을 형성하는 공정과, 제3 불순물 영역을 끼워서 제1 불순물 영역에 대향하도록 제1 주요면 및 한쪽 홈의 측벽면 중 적어도 어느 하나에 제1 도전형의 제4 불순물 영역을 형성하는 공정과, 제1 및 제4 불순물 영역에 끼워지는 제3 불순물 영역에 게이트 절연층을 개재하여 대향하도록 게이트 전극층을 형성하는 공정이 더 구비되고 있다.
이에 따라, 고내압 저 온 저항의 MOSFET를 제조할 수가 있다.
상기한 반도체 장치의 제조 방법에서 바람직하게는 게이트 전극층은 홈 내에 형성된다.
이에 따라, 고내압 저 온 저항의 트렌치형 MOSFET을 제조할 수 있다.
상기한 반도체 장치의 제조 방법에 있어서 바람직하게는 게이트 전극층은 제1 주요면 상에 형성된다.
이에 따라, 고내압 저 온 저항의 평면형 MOSFET을 제조할 수 있다.
상기한 반도체 장치의 제조 방법에서 바람직하게는 제1 및 제2 불순물 영역의 제1 주요면측에 제2 불순물 영역에 전기적으로 접속하도록 제2 도전형의 제3 불순물 영역을 형성하는 공정이 더 구비되고 있다.
이에 따라, 고내압 저 온 저항의 다이오드를 제조할 수 있다.
상기한 반도체 장치의 제조 방법에서 바람직하게는 제1 불순물 영역에 쇼트키 접합된 전극층을 형성하는 공정이 더 구비되고 있다.
이에 따라, 고내압 저온저항의 쇼트키 다이오드를 제조할 수 있다.
상기한 반도체 장치의 제조 방법에서 바람직하게는 제1 및 제2 도전형 불순물이 제조 시에 확산하는 길이는 한쪽 또는 다른쪽 홈의 측벽면에서부터 제1 및 제2 불순물 영역의 pn 접합까지의 거리보다 길다.
이에 따라, 홈의 제1 연장부의 바닥부 근방에 생긴 불순물 농도가 불균일한 부분이 제조 시의 열 처리에 의해 제1 및 제2 불순물 영역 내에까지 확산하는 것이 방지된다.
본 발명은 각 종 전원 장치 등에 사용되는 저온 저항으로 저 스위칭 손실인 전력 반도체 장치 및 그 제조 방법에 유리하게 적용될 수 있다.

Claims (16)

  1. 반도체 장치에 있어서,
    서로 대향하는 제1 및 제2 주요면을 구비하고, 상기 제1 주요면에 설치된 복수의 홈을 가지는 제1 도전형의 반도체 기판과,
    복수의 상기 홈 중 인접하는 한쪽 및 다른쪽 홈에 끼워지는 상기 반도체 기판의 영역 내의 상기 한쪽 홈의 측벽면에 형성되며, 상기 한쪽 홈의 측벽면에서부터 제1 도전형 불순물이 확산된 불순물 농도 분포를 구비하고, 상기 반도체 기판의 제1 도전형의 영역보다도 낮은 불순물 농도를 구비하는 제1 도전형의 제1 불순물 영역과,
    상기 한쪽 및 다른쪽의 홈에 끼워지는 상기 영역 내의 상기 다른쪽의 홈의 측벽면에 형성되며, 상기 다른쪽의 홈의 측벽면에서부터 제2 도전형 불순물이 확산된 불순물 농도 분포를 구비하고, 상기 제1 불순물 영역과 pn 접합을 형성하는 제2 도전형의 제2 불순물 영역
    을 구비하되,
    상기 한쪽 및 다른쪽 홈은 상기 제1 주요면에 대하여 측벽면이 소정의 기울기를 유지하면서 상기 제1 주요면에서 제1 깊이 위치까지 연장되는 제1 연장부를 지니고,
    상기 제1 및 제2 불순물 영역은, 상기 제1 깊이 위치에서부터 상기 제1 주요면측으로 상기 제1 및 제2 도전형 불순물이 제조 시에 확산하는 길이 이상 얕게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 한쪽 및 다른쪽 홈은 상기 제1 연장부에 연통하여 상기 제1 깊이 위치보다도 상기 제2 주요면측의 제2 깊이 위치까지 연장되며, 상기 제1 연장부와는 다른 상기 측벽면의 기울기를 가지는 제2 연장부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 불순물 영역의 상기 제1 주요면측에 형성되며, 상기 제2 불순물 영역에 전기적으로 접속된 제2 도전형의 제3 불순물 영역과,
    상기 제3 불순물 영역을 끼워서 상기 제1 불순물 영역과 대향하도록 상기 제1 주요면 및 상기 한쪽 홈의 측벽면 중 적어도 어느 하나에 형성된 제1 도전형의 제4 불순물 영역과,
    상기 제1 및 제4 불순물 영역에 끼워지는 상기 제3 불순물 영역에 게이트 절연층을 개재하여 대향하는 게이트 전극층
    을 더 구비한 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 게이트 전극층은 상기 홈 내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서, 상기 게이트 전극층은 상기 제1 주요면 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 제1 및 제2 불순물 영역의 상기 제1 주요면측에 형성되며, 상기 제2 불순물 영역에 전기적으로 접속된 제2 도전형의 제3 불순물 영역을 더 구비한 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제1 불순물 영역에 쇼트키 접합된 전극층을 더 구비한 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1 및 제2 도전형 불순물이 제조 시에 확산하는 길이는 상기 한쪽 또는 다른쪽의 홈의 측벽면에서부터 상기 제1 및 제2 불순물 영역의 pn 접합까지의 거리보다 긴 것을 특징으로 하는 반도체 장치.
  9. 반도체 장치의 제조 방법에 있어서,
    서로 대향하는 제1 및 제2 주요면을 가지며, 상기 제2 주요면에 제1 도전형의 고농도 영역을 구비하고, 상기 고농도 영역의 상기 제1 주요면측에 제1 도전형의 저농도 영역을 가지는 반도체 기판을 형성하는 공정과,
    상기 제1 주요면에 대하여 측벽면이 소정의 기울기를 유지하면서 상기 제1 주요면에서부터 상기 고농도 영역 내의 제1 깊이 위치까지 연장되는 제1 연장부를 가지는 복수의 홈을 상기 반도체 기판에 형성하는 공정과,
    복수의 상기 홈 중 인접하는 한쪽 및 다른쪽의 홈에 끼워진 상기 반도체 기판의 영역 내의 상기 한쪽의 홈의 측벽면에 제1 도전형 불순물을 경사 주입하여, 상기 한쪽의 홈의 측벽면에 상기 고농도 영역보다도 낮은 불순물 농도를 가지는 제1 도전형의 제1 불순물 영역을 형성하는 공정과,
    상기 한쪽 및 다른쪽의 홈에 끼워지는 상기 반도체 기판의 영역 내의 상기 다른쪽의 홈의 측벽면에 제2 도전형 불순물을 경사 주입하여, 상기 제1 불순물 영역과 pn 접합을 구성하도록 상기 다른쪽 홈의 측벽면에 제2 도전형의 제2 불순물 영역을 형성하는 공정
    을 구비하되,
    상기 제1 깊이 위치는 상기 고농도 영역과 상기 저농도 영역과의 접합부로부터 상기 제2 주요면측으로 상기 제1 및 제2 도전형 불순물이 제조 시에 확산하는 길이 이상의 간격을 두고 위치하고,
    상기 제1 및 제2 도전형 불순물의 양쪽은 상기 고농도 영역과 상기 저농도 영역과의 접합부로부터 상기 제2 주요면측으로 상기 제1 및 제2 도전형 불순물이 제조 시에 확산하는 길이 이상의 간격을 둔 깊이 위치의 상기 홈의 측벽면에 직접 입사하는 각도로 주입되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 복수의 상기 홈은 상기 제1 연장부에 연통하여 상기 제1 깊이 위치보다도 상기 제2 주요면측의 제2 깊이 위치까지 연장되며, 상기 제1 연장부와는 다른 상기 측벽면의 기울기를 구비하는 제2 연장부를 구비하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 제1 및 제2 불순물 영역의 상기 제1 주요면측에 상기 제2 불순물 영역에 전기적으로 접속하도록 제2 도전형의 제3 불순물 영역을 형성하는 공정과,
    상기 제3 불순물 영역을 끼워서 상기 제1 불순물 영역과 대향하도록 상기 제1 주요면 및 상기 한쪽 홈의 측벽면 중 적어도 어느 하나에 제1 도전형의 제4 불순물 영역을 형성하는 공정과,
    상기 제1 및 제4 불순물 영역에 끼워진 상기 제3 불순물 영역에 게이트 절연층을 개재하여 대향하도록 게이트 전극층을 형성하는 공정
    을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 게이트 전극층은 상기 홈 내에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 상기 게이트 전극층은 상기 제1 주요면 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서, 상기 제1 및 제2 불순물 영역의 상기 제1 주요면측에 상기 제2 불순물 영역에 전기적으로 접속하도록 제2 도전형의 제3 불순물 영역을 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항에 있어서, 상기 제1 불순물 영역에 쇼트키 접합된 전극층을 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제9항에 있어서, 상기 제1 및 제2 도전형 불순물이 제조 시에 확산하는 길이는 상기 한쪽 또는 다른쪽의 홈의 측벽면에서부터 상기 제1 및 제2 불순물 영역의 pn 접합까지의 거리보다 긴 것을 특징으로 하는 반도체 장치의 제조 방법.
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