JP6649197B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関するものである。
半導体基板にトレンチを形成した後にイオン注入でトレンチ側面に不純物を導入することによりスーパージャンクション構造（ＳＪ構造）を形成する技術が特許第４０９０５１８号公報（特許文献１）、特開２０１４−１５４５９６号公報（特許文献２）などで提案されている。
これらの方法では、シリコン（Ｓｉ）のエピタキシャル成長とイオン注入とを複数回行う方法(マルチエピ方式)およびトレンチをシリコンのエピタキシャル層で埋め込む方法(トレンチフィル方式)に比べると、プロセスコストが低くなる。また特許文献１および２の方法では、トレンチの深さ方向のどの位置でもｎ型とｐ型の不純物量比が一定になる。このためトレンチの深さ方向に電界強度分布が平坦になり、高耐圧が得られる。
また特開２００２−１２４６７５号公報（特許文献３）には、トレンチ側面の傾斜角を深さ方向で変化させることでイオン注入によって深さ方向に傾斜した不純物分布を実現する方法が開示されている。
特許第４０９０５１８号公報 特開２０１４−１５４５９６号公報 特開２００２−１２４６７５号公報
特許文献１および２では、上記のとおりトレンチの深さ方向に平坦な電界分布が得られる。しかし平坦な電界分布では、わずかな不純物量のばらつきで大きく耐圧が低下するという問題がある。また、耐圧が最も高くなるようなｐ型とｎ型の不純物量比では、アバランシェ降伏時にわずかな電流が流れただけで素子が破壊するという問題がある。
上記の問題は、特許文献３に記載されたようにトレンチの深さ方向に傾斜した不純物濃度分布とすることで対策可能である。しかし、特許文献３の方法で不純物量を制御するには、トレンチ開口部の幅、側面傾斜角などの形状を精密に制御する必要がある。このため特許文献３の方法による不純物量の制御は、製造上のばらつきの影響を受けやすいという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置の製造方法によれば、半導体基板に第１導電型の第１不純物領域が形成される。半導体基板の表面にホール部が形成される。平面視においてホール部に対して互いに異なる複数の角度からイオンが注入されることにより、ホール部の壁面に位置する第２導電型の低濃度領域と、ホール部の壁面に位置して低濃度領域に接続された第２導電型の高濃度領域とを有し、かつ第１不純物領域とｐｎ接合を構成する第２導電型の第２不純物領域が形成される。高濃度領域のホール部の壁面に沿う幅が表面から深い位置ほど小さくなるように高濃度領域が形成される。
前記一実施の形態によれば、素子の破壊を抑制でき、かつ不純物量の制御が製造上のばらつきの影響を受けにくい半導体装置の製造方法を実現することができる。
実施の形態１における半導体装置としてパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構成を概略的に示す平面図である。 図１の領域Ｒを拡大して示す、パワーＭＯＳＦＥＴのセルレイアウトの拡大平面図である。 図２のＩＩＩ−ＩＩＩ線に沿うパワーＭＯＳＦＥＴの概略断面図である。 図３のホール部の壁面に沿う高濃度領域の分布を示す斜視図である。 図４のＶＡ−ＶＡ線に沿う部分のホール部とｐ型領域とを示す図（Ａ）と、図４のＶＢ−ＶＢ線に沿う部分のホール部とｐ型領域とを示す図（Ｂ）である。 図５（Ａ）の破線に沿う不純物濃度分布を示す図である。 図５（Ｂ）の破線に沿う不純物濃度分布を示す図である。 実施の形態１における半導体装置の製造方法の第１工程を概略的に示す断面図である。 実施の形態１における半導体装置の製造方法の第２工程を概略的に示す断面図である。 実施の形態１における半導体装置の製造方法の第３工程を概略的に示す断面図である。 実施の形態１における半導体装置の製造方法の第４工程を概略的に示す断面図である。 実施の形態１における半導体装置の製造方法の第５工程を概略的に示す断面図である。 実施の形態１における半導体装置の製造方法の第６工程を概略的に示す断面図である。 実施の形態１における半導体装置の製造方法の第７工程を概略的に示す断面図である。 実施の形態１における半導体装置の製造方法の第８工程を概略的に示す断面図である。 実施の形態１における半導体装置の製造方法の第９工程を概略的に示す断面図である。 図１２におけるイオン注入工程の第１工程を示す、図５（Ａ）に対応する図（Ａ）と、図５（Ｂ）に対応する図（Ｂ）である。 図１２におけるイオン注入工程の第２工程を示す、図５（Ａ）に対応する図（Ａ）と、図５（Ｂ）に対応する図（Ｂ）である。 図１２におけるイオン注入工程の第３工程を示す、図５（Ａ）に対応する図（Ａ）と、図５（Ｂ）に対応する図（Ｂ）である。 図１２におけるイオン注入工程の第４工程を示す、図５（Ａ）に対応する図（Ａ）と、図５（Ｂ）に対応する図（Ｂ）である。 ホール部に斜めイオン注入された場合の低濃度領域の形成の様子を概略的に示す斜視図である。 実施の形態に２における半導体装置の製造方法を示すホール部周辺の平面図である。 実施の形態３における半導体装置の構成を示す図であり、ホール部の壁面に沿う高濃度領域の分布を示す斜視図である。 図２３のＸＸＩＶＡ−ＸＸＩＶＡ線に沿う部分のホール部とｐ型領域とを示す図（Ａ）と、図２３のＸＸＩＶＢ−ＸＸＩＶＢ線に沿う部分のホール部とｐ型領域とを示す図（Ｂ）である。 図２４（Ａ）の破線に沿う不純物濃度分布を示す図である。 図２４（Ｂ）の破線に沿う不純物濃度分布を示す図である。 実施の形態１におけるイオン注入工程の様子を示す図（Ａ）と、実施の形態３におけるイオン注入工程の様子を示す図（Ｂ）である。 実施の形態４における半導体装置の構成を示す図であり、ホール部の壁面に沿う高濃度領域の分布を示す斜視図である。 実施の形態５における半導体装置の構成を示す図であり、ホール部の壁面に沿う高濃度領域の分布を示す斜視図である。 実施の形態６における半導体装置の構成を示す図であり、図２に対応する拡大平面図である。 実施の形態７における半導体装置の構成を示す図であり、図２に対応する拡大平面図である。 実施の形態７における半導体装置の構成を示す図であり、ホール部の底面における断面を概略的に示す断面図である。 実施の形態７における半導体基板の表面でのホール部とｐ型領域とを示す図（Ａ）と、ホール部の底面でのホール部とｐ型領域とを示す図（Ｂ）である。 図３３（Ａ）の破線に沿う不純物濃度分布を示す図である。 図３３（Ｂ）の破線に沿う不純物濃度分布を示す図である。 実施の形態８における半導体装置の構成を示す図であり、図２に対応する拡大平面図である。 実施の形態９における半導体装置の構成を示す図であり、図２に対応する拡大平面図である。 実施の形態９における半導体装置の構成を示す図であり、ホール部の内壁に沿う高濃度領域の分布を示す斜視図である。 図３８のＸＸＸＩＸＡ−ＸＸＸＩＸＡ線に沿う部分のホール部とｐ型領域とを示す図（Ａ）と、図３８のＸＸＸＩＸＢ−ＸＸＸＩＸＢ線に沿う部分のホール部とｐ型領域とを示す図（Ｂ）である。 図３９（Ａ）の破線に沿う不純物濃度分布を示す図である。 図３９（Ｂ）の破線に沿う不純物濃度分布を示す図である。 実施の形態１０における半導体装置の構成を示す図であり、図２に対応する拡大平面図である。 実施の形態１１における半導体装置の構成を示す図であり、図２に対応する拡大平面図である。 実施の形態１１における半導体基板の表面でのホール部とｐ型領域とを示す図（Ａ）と、ホール部の底面でのホール部とｐ型領域とを示す図（Ｂ）である。 図４４（Ａ）の破線に沿う不純物濃度分布を示す図である。 図４４（Ｂ）の破線に沿う不純物濃度分布を示す図である。 実施の形態１２における半導体装置の構成を示す図であり、図２に対応する拡大平面図である。 実施の形態１２における半導体基板の表面でのホール部とｐ型領域とを示す図（Ａ）と、ホール底面でのホール部とｐ型領域とを示す図（Ｂ）である。 図４８（Ａ）の破線に沿う不純物濃度分布を示す図である。 図４８（Ｂ）の破線に沿う不純物濃度分布を示す図である。 実施の形態１３における半導体装置の構成を示す図であり、図２に対応する拡大平面図である。 実施の形態１の構成をダイオードに適用した構成を示す図３に対応した概略断面図である。 実施の形態１の構成をＩＧＢＴ（Insulated Gate Bipolar Transistor）に適用した構成を示す図３に対応した概略断面図である。
以下、本実施の形態について図に基づいて説明する。
（実施の形態１）
まず本実施の形態の半導体装置としてチップ状態のパワーＭＯＳＦＥＴの構成について図１を用いて説明する。
図１に示されるように、本実施の形態の半導体装置ＣＰは、たとえばチップ状態であり、たとえばパワーＭＯＳＦＥＴである。半導体基板ＳＵＢの上に、ゲート配線ＧＥＡとソース電極ＳＥとが配置されている。ゲート配線ＧＥＡおよびソース電極ＳＥの上を覆うように保護用の絶縁膜(ポリイミドなど：図示せず)が形成されている。
この保護用絶縁膜には、開口ＧＯ、ＳＯが形成されている。開口ＧＯにおいてはゲート配線ＧＥＡが露出しており、開口ＳＯにおいてはソース電極ＳＥが露出している。露出したゲート配線ＧＥＡおよびソース電極ＳＥの各々は、外部との電気的な接続に用いられる。
なお半導体装置ＣＰの裏面側において、半導体基板ＳＵＢを覆うようにドレイン電極（図示せず）が形成されている。
次に、図１に示されたパワーＭＯＳＦＥＴの単位セルの構成について図２および図３を用いて説明する。
図２に示されるように、平面視において、複数のゲート電極ＧＥの各々が所定方向（図中上下方向）に延在している。複数のゲート電極ＧＥは、互いに間隔をあけて並走している。複数のゲート電極ＧＥは、図中上下方向におけるチップの外縁部においてゲート配線ＧＥＡ（図１）に電気的に接続されている。
ここで平面視とは、半導体基板ＳＵＢの表面Ｓ１に直交する方向から見た視点を意味する。
平面視において、互いに隣り合うゲート電極ＧＥに挟まれる領域には、複数のホール部ＨＯが配置されている。複数のホール部ＨＯの各々は、半導体基板ＳＵＢの表面から内部に向かって延びている。
複数のホール部ＨＯの各々は、ゲート電極ＧＥに挟まれる領域において、ゲート電極ＧＥの延びる方向に沿って配置されている。複数のホール部ＨＯは、互いに所定の間隔を隔てて仮想の格子の交点に配置されている。
複数のホール部ＨＯの各々は、平面視においてたとえば正方形状を有している。このため平面視において、ホール部ＨＯの４つの辺の寸法ＬＡ、ＬＢは互いに等しく、かつ４つの角度がすべて等しい。複数のホール部ＨＯの平面形状は、正方形状に限定されず、多角形状であってもよい。
図３に示されるように、半導体基板ＳＵＢは、たとえば単結晶シリコンよりなっており、表面Ｓ１および裏面Ｓ２を有している。この半導体基板ＳＵＢには、パワーＭＯＳＦＥＴが形成されている。パワーＭＯＳＦＥＴは、ｎ-領域ＬＲと、ｎ型領域（第１不純物領域）ＳＪ１と、ｐ型のチャネル形成領域ＳＣと、ｎ型ソース領域ＳＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。
ｎ-領域ＬＲは低抵抗の領域であり、半導体基板ＳＵＢの裏面Ｓ２に形成されている。ｎ型領域ＳＪ１は、ｎ-領域ＬＲの表面Ｓ１側に位置し、かつｎ-領域ＬＲに接している。ｐ型のチャネル形成領域ＳＣは、ｎ型領域ＳＪ１の表面Ｓ１側に位置し、かつｎ型領域ＳＪ１との間でｐｎ接合を構成している。チャネル形成領域ＳＣは、半導体基板ＳＵＢの表面Ｓ１に位置している。
ｎ型ソース領域ＳＲは、半導体基板ＳＵＢの表面Ｓ１に位置しており、チャネル形成領域ＳＣとの間でｐｎ接合を構成している。半導体基板ＳＵＢの表面Ｓ１には、トレンチＴＲが形成されている。トレンチＴＲは、半導体基板ＳＵＢの表面Ｓ１からｎ型ソース領域ＳＲおよびチャネル形成領域ＳＣを貫通してｎ型領域ＳＪ１に達している。
ゲート絶縁膜ＧＩは、トレンチＴＲの壁面に沿って形成されている。ゲート絶縁膜ＧＩは、たとえばシリコン酸化膜よりなっている。ゲート電極ＧＥは、トレンチＴＲ内を埋め込んでいる。これによりゲート電極ＧＥは、ｎ型ソース領域ＳＲとｎ型領域ＳＪ１とに挟まれるチャネル形成領域ＳＣにゲート絶縁膜ＧＩを介在して対向している。
ゲート電極ＧＥは、たとえば不純物が導入された多結晶シリコン（ドープトポリシリコン）よりなっている。トレンチＴＲ内であってゲート電極ＧＥの上側は、絶縁膜ＣＩによって埋め込まれている。絶縁膜ＣＩは、たとえば酸化シリコン（ＳｉＯ2）よりなっている。
上記のパワーＭＯＳＦＥＴは、スーパージャンクション構造を有している。スーパージャンクション構造は、上記のｎ型領域ＳＪ１と、ｐ型領域（第２不純物領域）ＳＪ２とを有している。
具体的には、互いに隣り合うゲート電極ＧＥの間において、半導体基板ＳＵＢの表面Ｓ１にはホール部ＨＯが形成されている。ホール部ＨＯは、半導体基板ＳＵＢの表面Ｓ１からチャネル形成領域ＳＣおよびｎ型領域ＳＪ１を貫通してｎ-領域ＬＲに達している。ホール部ＨＯ内には、絶縁膜ＢＩが埋め込まれている。絶縁膜ＢＩは、たとえば酸化シリコン（ＳｉＯ2）よりなっている。
ｐ型領域ＳＪ２は、このホール部ＨＯの壁面に沿って形成されている。ｐ型領域ＳＪ２は、半導体基板ＳＵＢの表面Ｓ１からｎ-領域ＬＲに至るまで連続的に形成されている。ｐ型領域ＳＪ２は、ｎ型領域ＳＪ１との間でｐｎ接合を構成している。このｐ型領域ＳＪ２とｎ型領域ＳＪ１との間で構成されるｐｎ接合は、半導体基板ＳＵＢの深さ方向（表面Ｓ１から裏面Ｓ２へ向かう方向）に沿って延びている。このようにｐ型領域ＳＪ２とｎ型領域ＳＪ１とは、深さ方向に沿って延びるｐｎ接合を構成することによってスーパージャンクション構造を構成している。
スーパージャンクション構造は、ｐ型領域ＳＪ２とｎ型領域ＳＪ１とにより構成されたｐｎ接合から横方向に空乏層が拡張し、ｐ型領域ＳＪ２とｎ型領域ＳＪ１とがそれぞれ完全に空乏化することでソースとドレインとの間を絶縁する構造である。
このため、ｎ型領域ＳＪ１のｎ型不純物濃度は、ｐｎ接合間の最も広い間隔（概略、ホール部ＨＯ間の距離）が完全に空乏化する濃度以下にする必要がある。逆にホール部ＨＯの間の距離が小さくなると、導通時の電流経路であるｎ型領域ＳＪ１の幅が狭くなるため、導通抵抗が大きくなってしまう。したがってホール部ＨＯ同士の距離はどちらの方向にも極力同じとなるようにすることが好ましい。
半導体基板ＳＵＢの表面Ｓ１上には、層間絶縁膜ＩＩが形成されている。層間絶縁膜ＩＩは、たとえばＰＳＧ（Phosphorus Silicon Glass）よりなっている。層間絶縁膜ＩＩには、コンタクトホールＣＨが形成されている。
コンタクトホールＣＨは、層間絶縁膜ＩＩの上面から半導体基板ＳＵＢの表面Ｓ１に達するように形成されている。コンタクトホールＣＨによりｎ型ソース領域ＳＲ、ｐ型のチャネル形成領域ＳＣおよびｐ型領域ＳＪ２とが露出している。
層間絶縁膜ＩＩの上面上には、配線層ＩＴが形成されている。配線層ＩＴは、たとえばアルミニウム（Ａｌ）などの金属よりなっている。配線層ＩＴは、コンタクトホールＣＨを通じてｎ型ソース領域ＳＲ、ｐ型のチャネル形成領域ＳＣおよびｐ型領域ＳＪ２の各々と電気的に接続されている。
半導体基板ＳＵＢの裏面Ｓ２上には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、たとえば金属よりなっている。ドレイン電極ＤＥは、ｎ-領域ＬＲと電気的に接続されている。
次に、上記のｐ型領域ＳＪ２について図４〜図７を用いて説明する。
図４および図５（Ａ）、（Ｂ）に示されるように、ｐ型領域ＳＪ２は、高濃度領域ＲＡと、低濃度領域ＲＢとを有している。高濃度領域ＲＡのホール部ＨＯの壁面に沿う幅は、半導体基板ＳＵＢの表面Ｓ１から深い位置ほど小さくなっている。このため、ホール部ＨＯの底面における高濃度領域ＲＡの幅ＬＡ２（またはＬＢ２）は、半導体基板ＳＵＢの表面Ｓ１における高濃度領域ＲＡの幅ＬＡ（またはＬＢ）よりも小さい。
ホール部ＨＯの壁面において、高濃度領域ＲＡは台形状を有している。この台形状における平行な対辺の一方（表面Ｓ１における辺）が長く、他方（ホール部ＨＯの底面における辺）が短い。
低濃度領域ＲＢのホール部ＨＯの壁面に沿う幅は、半導体基板ＳＵＢの表面Ｓ１から深い位置ほど大きくなっている。このため、ホール部ＨＯの底面における低濃度領域ＲＢの幅は、半導体基板ＳＵＢの表面Ｓ１における低濃度領域ＲＢの幅（たとえば０（ゼロ））よりも大きい。
高濃度領域ＲＡおよび低濃度領域ＲＢの各々の表面Ｓ１からの深さは、ホール部ＨＯの表面Ｓ１からの深さ以上である。
図４および図５（Ａ）に示されるように、半導体基板ＳＵＢの表面Ｓ１における高濃度領域ＲＡの幅ＬＡ（またはＬＢ）は、半導体基板ＳＵＢの表面Ｓ１におけるホール部ＨＯの一辺の長さＬＡ（またはＬＢ）に等しい。つまり半導体基板ＳＵＢの表面Ｓ１においては、ホール部ＨＯの一辺の全長に亘って高濃度領域ＲＡが配置されている。
半導体基板ＳＵＢの表面Ｓ１においては、ホール部ＨＯの角部にのみ低濃度領域ＲＢが配置されている。
図４および図５（Ｂ）に示されるように、ホール部ＨＯの底面における高濃度領域ＲＡの幅ＬＡ２（またはＬＢ２）は、ホール部ＨＯの底面におけるホール部ＨＯの一辺の長さＬＡ１（またはＬＢ１）よりも小さい。つまりホール部ＨＯの底面においては、ホール部ＨＯの一辺の一部にのみ（一辺の中央部のみ）に高濃度領域ＲＡが配置されている。
ホール部ＨＯの底面においては、ホール部ＨＯの一辺の両端部および角部に低濃度領域ＲＢが配置されている。
図６に示されるように、半導体基板ＳＵＢの表面Ｓ１において低濃度領域ＲＢはホール部ＨＯの角部のみ位置しているため、その部分のみ他の部分よりもｐ型不純物濃度が低くなっている。また図７に示されるように、ホール部ＨＯの底部において低濃度領域ＲＢはホール部ＨＯの角部およびホール部ＨＯの辺の両端部のみに位置しているため、その部分のみ他の部分よりもｐ型不純物濃度が低くなっている。
図６および図７に示されるように、高濃度領域ＲＡのｐ型不純物濃度は、低濃度領域ＲＢのｐ型不純物濃度のたとえば２倍である。高濃度領域ＲＡのｐ型不純物濃度は、低濃度領域ＲＢのｐ型不純物濃度の２倍以上であってもよい。
次に、本実施の形態の半導体装置に製造方法について図３および図８〜図２０を用いて説明する。
図８に示されるように、低抵抗のｎ-領域ＬＲの上にｎ型領域ＳＪ１が、たとえばエピタキシャル成長により形成される。
図９に示されるように、ｎ型領域ＳＪ１の表面Ｓ１上に絶縁膜ＳＬが形成される。絶縁膜ＳＬは、通常の写真製版技術およびドライエッチングによりパターニングされる。パターニングされた絶縁膜ＳＬをマスクとして、ｎ型領域ＳＪ１の表面Ｓ１にドライエッチングが施される。これによりｎ型領域ＳＪ１の表面Ｓ１にゲート用のトレンチＴＲが形成される。
図１０に示されるように、トレンチＴＲの壁面に、熱酸化またはＣＶＤ（Chemical Vapor Deposition）によりゲート絶縁膜ＧＩが形成される、このゲート絶縁膜ＧＩは、たとえばシリコン酸化膜により形成される。
この後、トレンチＴＲ内を埋め込むようにドープトポリシリコン膜がたとえばＣＶＤにより成膜される。このドープトポリシリコン膜がトレンチＴＲ内に残存するようにエッチバックされる。これによりトレンチＴＲ内に残存したドープトポリシリコン膜からゲート電極ＧＥが形成される。さらにトレンチＴＲ内を埋め込むように絶縁膜ＳＬ上に絶縁膜ＣＩがたとえばＣＶＤにより形成される。
図１１に示されるように、絶縁膜ＣＩ、ＳＬに、通常の写真製版技術およびドライエッチングによりホール部のパターンが形成される。このパターニングされた絶縁膜ＣＩ、ＳＬをマスクとして、ｎ型領域ＳＪ１の表面Ｓ１にドライエッチングが施される。これによりホール部ＨＯが形成される。このホール部ＨＯは、たとえばｎ型領域ＳＪ１を貫通してｎ-領域ＬＲに達するように形成される。
図１２に示されるように、ホール部ＨＯの壁面が薄く酸化される。この後、半導体基板ＳＵＢの表面Ｓ１に対して傾いた方向からイオン注入が行われる。このイオン注入は、たとえば図１７〜図２０に示されるように複数回（たとえば４回）行われる。以下、このイオン注入について図１７〜図２１を用いて説明する。
図１７（Ａ）、（Ｂ）に示されるように、平面視においてホール部ＨＯの４つの角部のうち１つの角部から対角線上に向かう方向Ｉ１に沿ってｐ型不純物イオンが注入される。この１回目のイオン注入により、図１７（Ａ）に示されるように、半導体基板ＳＵＢの表面Ｓ１においては、ホール部ＨＯの４辺のうち２辺の全体にｐ型の低濃度領域ＲＢが形成される。また図１７（Ｂ）に示されるように、ホール部ＨＯの底面においては、ホール部ＨＯの４辺のうち２辺の一部にｐ型の低濃度領域ＲＢが形成される。
図２１に示されるように、ホール部ＨＯに対してイオンが斜めに注入された場合に、ホール部ＨＯの深い位置ほどイオンが注入されない領域ＳＨ（ハッチング領域）が増える。このため図１７（Ａ）、（Ｂ）に示されるように、ホール部ＨＯの底面において形成される低濃度領域ＲＢは、半導体基板ＳＵＢの表面Ｓ１において形成される低濃度領域ＲＢよりも狭くなる。
図１８（Ａ）、（Ｂ）に示されるように、平面視においてホール部ＨＯに対して１回目のイオン注入に対してたとえば４５°異なる角度でｐ型不純物イオンが注入される。具体的には、平面視においてホール部ＨＯの４つの角部のうち１回目のイオン注入とは異なる角部（１回目の角部の隣の角部）から対角線上に向かう方向Ｉ２に沿ってｐ型不純物イオンが注入される。
この２回目のイオン注入により図１８（Ａ）に示されるように、半導体基板ＳＵＢの表面Ｓ１においては、ホール部ＨＯの４辺のうち２辺の全体にｐ型の低濃度領域ＲＢが形成される。そして、１回目のイオン注入により形成された低濃度領域ＲＢと、２回目のイオン注入により形成された低濃度領域ＲＢとが重複する領域が高濃度領域ＲＡとなる。このため高濃度領域ＲＡは、低濃度領域ＲＢのｐ型不純物濃度の２倍のｐ型不純物濃度を有している。
また図１８（Ｂ）に示されるように、上記２回目のイオン注入により、ホール部ＨＯの底面においても、ホール部ＨＯの４辺のうち２辺の一部にｐ型の低濃度領域ＲＢが形成される。そして、１回目のイオン注入により形成された低濃度領域ＲＢと、２回目のイオン注入により形成された低濃度領域ＲＢとが重複する領域が高濃度領域ＲＡとなる。このためホール部ＨＯの底面においても、高濃度領域ＲＡは、低濃度領域ＲＢのｐ型不純物濃度の２倍のｐ型不純物濃度を有している。
図１９（Ａ）、（Ｂ）に示されるように、平面視においてホール部ＨＯに対して２回目のイオン注入に対してたとえば４５°異なる角度でｐ型不純物イオンが注入される。具体的には、平面視においてホール部ＨＯの４つの角部のうち１回目および２回目のイオン注入とは異なる角部（２回目の角部の隣の角部）から対角線上に向かう方向Ｉ３に沿ってｐ型不純物イオンが注入される。
この３回目のイオン注入により図１９（Ａ）に示されるように、半導体基板ＳＵＢの表面Ｓ１においては、ホール部ＨＯの４辺のうち２辺の全体にｐ型の低濃度領域ＲＢが形成される。そして、２回目のイオン注入により形成された低濃度領域ＲＢと、３回目のイオン注入により形成された低濃度領域ＲＢとが重複する領域が高濃度領域ＲＡとなる。このため高濃度領域ＲＡは、低濃度領域ＲＢのｐ型不純物濃度の２倍のｐ型不純物濃度を有している。
また図１９（Ｂ）に示されるように、上記３回目のイオン注入により、ホール部ＨＯの底面においても、ホール部ＨＯの４辺のうち２辺の一部にｐ型の低濃度領域ＲＢが形成される。そして、２回目のイオン注入により形成された低濃度領域ＲＢと、３回目のイオン注入により形成された低濃度領域ＲＢとが重複する領域が高濃度領域ＲＡとなる。このためホール部ＨＯの底面においても、高濃度領域ＲＡは、低濃度領域ＲＢのｐ型不純物濃度の２倍のｐ型不純物濃度を有している。
図２０（Ａ）、（Ｂ）に示されるように、平面視においてホール部ＨＯに対して３回目のイオン注入に対してたとえば４５°異なる角度でｐ型不純物イオンが注入される。具体的には、平面視においてホール部ＨＯの４つの角部のうち１回目〜３回目のイオン注入とは異なる角部（１回目と３回目の角部の間の角部）から対角線上に向かう方向Ｉ４に沿ってｐ型不純物イオンが注入される。
この４回目のイオン注入により図２０（Ａ）に示されるように、半導体基板ＳＵＢの表面Ｓ１においては、ホール部ＨＯの４辺のうち２辺の全体にｐ型の低濃度領域ＲＢが形成される。そして、１回目および３回目の各々のイオン注入により形成された低濃度領域ＲＢと、４回目のイオン注入により形成された低濃度領域ＲＢとが重複する領域が高濃度領域ＲＡとなる。このため高濃度領域ＲＡは、低濃度領域ＲＢのｐ型不純物濃度の２倍のｐ型不純物濃度を有している。
また図２０（Ｂ）に示されるように、上記４回目のイオン注入により、ホール部ＨＯの底面においても、ホール部ＨＯの４辺のうち２辺の一部にｐ型の低濃度領域ＲＢが形成される。そして、１回目および３回目のイオン注入により形成された低濃度領域ＲＢと、４回目のイオン注入により形成された低濃度領域ＲＢとが重複する領域が高濃度領域ＲＡとなる。このためホール部ＨＯの底面においても、高濃度領域ＲＡは、低濃度領域ＲＢのｐ型不純物濃度の２倍のｐ型不純物濃度を有している。
図１３に示されるように、上記図１７〜図２０に示される複数回（たとえば４回）のイオン注入の後、アニール（熱処理）が行なわれることによりｐ型不純物がドーパントとして活性化される。これにより、ホール部ＨＯの壁面に、高濃度領域ＲＡおよび低濃度領域ＲＢからなるｐ型領域ＳＪ２が形成される。
図１４に示されるように、ホール部ＨＯを埋め込むように絶縁膜ＣＩ上に絶縁膜ＢＩが、たとえばＣＶＤにより形成される。このホール部ＨＯの埋め込みのためのＣＶＤは、必要に応じて複数回実施されてもよい。
この後、半導体基板ＳＵＢの表面Ｓ１が露出するまで、ＣＭＰ（Chemical Mechanical Polishing）が行われる。
図１５に示されるように、上記のＣＭＰにより、半導体基板ＳＵＢの表面Ｓ１上の絶縁膜ＳＬ、ＣＩ、ＢＩが除去される。これにより、ホール部ＨＯ内に絶縁膜ＢＩが残存され、またトレンチＴＲ内に、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁膜ＣＩが残存される。
この後、半導体基板ＳＵＢの表面Ｓ１に、ｐ型の不純物イオンが注入され、活性化のためのアニールが行われる。これにより、半導体基板ＳＵＢの表面Ｓ１に、ｐ型のチャネル形成領域ＳＣが形成される。
さらに半導体基板ＳＵＢの表面Ｓ１に、ｎ型の不純物イオンが注入され、活性化のためのアニールが行われる。これにより、半導体基板ＳＵＢの表面Ｓ１であってトレンチの側部に、ｎ型のソース領域ＳＲが形成される。
図１６に示されるように、半導体基板ＳＵＢの表面Ｓ１上に層間絶縁膜ＩＩが形成される。層間絶縁膜ＩＩは、たとえばＰＳＧより形成される。この層間絶縁膜ＩＩには、写真製版技術およびドライエッチングによりコンタクトホールＣＨが形成される。コンタクトホールＣＨは、ソース領域ＳＲ、チャネル形成領域ＳＣおよびｐ型領域ＳＪ２を露出するように形成される。
図３に示されるように、バリアメタル（図示せず）がＣＶＤにより形成される。この後、配線層ＩＴがスパッタリングにより形成される。バリアメタルおよび配線層ＩＴが写真製版技術およびドライエッチングによりパターニングされる。
この後、パッシベーション膜（図示せず）が配線層ＩＴなどを覆うように塗布により形成される。パッシベーション膜は、たとえばポリイミドから形成される。このパッシベーション膜に写真製版技術およびドライエッチングにより開口ＳＯ、ＧＯ（図１）が形成される。
さらに半導体基板ＳＵＢの裏面Ｓ２が研削される。これにより半導体基板ＳＵＢの厚みが所定の厚みとされる。この後、半導体基板ＳＵＢの裏面Ｓ２上にドレイン電極ＤＥがたとえばスパッタリングにより形成される。最後にチップ外周をダイシングして切り出すことにより、本実施の形態のパワーＭＯＳＦＥＴのチップＣＰ（図１）が完成する。
次に、本実施の形態の作用効果について説明する。
アバランシェ降伏時に破壊しにくくするためには、ｎ型領域ＳＪ１のｎ型不純物濃度に対するｐ型領域ＳＪ２のｐ型不純物濃度の比（ｐ／ｎ比）を最大耐圧となる値からずらして製造する必要がある。仮にトレンチＴＲの深さ方向のどの位置でもｎ型とｐ型の不純物量比が一定の場合には、上記のとおりトレンチＴＲの深さ方向に平坦な電界分布が得られる。しかしこの場合、ｐ型またはｎ型のどちらかの不純物濃度がわずかでもばらつくと、耐圧が急激に低下する。
これに対して本実施の形態においては、図４および図５（Ａ）、（Ｂ）に示されるように、高濃度領域ＲＡのホール部ＨＯの壁面に沿う幅は、半導体基板ＳＵＢの表面Ｓ１から深い位置ほど小さくなっている。このため、半導体基板ＳＵＢの表面Ｓ１においてｐ型不純物の濃度が高く、ホール部ＨＯの底面側ほどｐ型不純物の濃度が低くなっている。一方、ｎ型領域ＳＪ１は、エピタキシャル成長により形成されているため、深さ方向に一定のｎ型の不純物濃度を有している。このため、ｎ型領域ＳＪ１のｎ型不純物濃度に対するｐ型領域ＳＪ２のｐ型不純物濃度の比（ｐ／ｎ比）が、表面Ｓ１側と裏面Ｓ２側とで変化する。具体的には、ｐ／ｎ比は、アノード（ソース領域ＳＲ）側で大きく、カソード（ドレイン）側で小さくなる。これにより、耐圧が最も高くなる最適条件からｐ／ｎ比がずれても、耐圧が急激に低下することがなくなり、所望の耐圧の素子の製造が容易になる。
また本実施の形態においては、深さ方向に変化するｐ／ｎ比は、図１７〜図２０に示されるように平面視におけるホール部ＨＯに対するイオン注入の角度を変えることにより得られる。この方法によれば、深さ方向に変化するｐ／ｎ比を得るために、イオン注入の角度を変えるだけで良く、トレンチＴＲの開口部の幅、側面の傾斜角などの形状を精密に制御する必要はない。よって本実施の形態の方法によれば、製造上のばらつきの影響を受けにくくなり、安定したデバイス特性を得ることができる。
（実施の形態２）
本実施の形態は、図８に示されるｎ型領域ＳＪ１を不純物濃度の低いｎ型(もしくはｐ型でも可)とし、図１２に示されるイオン注入工程で、ｎ型不純物とｐ型不純物の両方をイオン注入する点において実施の形態１の方法と異なっている。
本実施の形態においては、図１２に示すイオン注入工程において、まずｎ型不純物がイオン注入される。この後、ｎ型不純物が熱拡散でホール部ＨＯ間の領域全体に拡散されることにより、ｎ型領域ＳＪ１が所望の濃度とされる。次いで、ｐ型不純物がイオン注入された後、活性化アニールが行われることによりｐ型領域ＳＪ２が形成される。
ｎ型不純物イオンの注入に際しては、図２２に示されるように平面視においてｎ型不純物イオンがホール部ＨＯの側面に対して垂直な方向Ｉ５〜Ｉ８から注入される。一方、ｐ型不純物イオンの注入に際しては、図２２に示されるように平面視においてｐ型不純物イオンがｎ型不純物イオンの注入方向から４５°回転した方向Ｉ１〜Ｉ４から注入される。
なお、これ以外の本実施の形態の製造方法は、実施の形態１の製造方法とほぼ同じであるため、その説明を繰り返さない。
イオン注入されたｎ型不純物はホール部ＨＯの側面上下で注入量がほぼ一定となるのに対し、ｐ型不純物は図４に示されるような傾斜した分布となる。このため、本実施の形態においても実施の形態１と同様の効果が得られる。
また実施の形態１ではｎ型領域ＳＪ１の不純物濃度はエピタキシャル工程で、ｐ型領域ＳＪ２の不純物濃度はイオン注入工程で決まる。このため、ｐ／ｎ比を制御するには異なる２種類の工程を精密に制御する必要がある。
これに対して本実施の形態では、ｎ型領域ＳＪ１の不純物濃度とｐ型領域ＳＪ２の不純物濃度との双方がイオン注入で制御される。このため、製造工程の管理が容易になる。
（実施の形態３）
図２３に示されるように、本実施の形態では、高濃度領域ＲＡの半導体基板ＳＵＢの表面Ｓ１からの深さが、ホール部ＨＯの半導体基板ＳＵＢの表面Ｓ１からの深さよりも浅くなっている。このため高濃度領域ＲＡが逆三角形状に形成され、頂点はホール部ＨＯの底面より上になっている。さらにホール部ＨＯの壁面にｐ型不純物がほとんど注入されていない領域、つまりｎ型領域ＳＪ１が分布している。
図２４（Ａ）および図２５に示されるように、本実施の形態における半導体基板ＳＵＢの表面Ｓ１でのｐ型領域ＳＪ２の分布は、図５（Ａ）および図６に示された実施の形態１のｐ型領域ＳＪ２の分布とほぼ同じである。しかし図２４（Ｂ）および図２６に示されるように、本実施の形態におけるホール部ＨＯの底面でのｐ型領域ＳＪ２の分布は、図５（Ｂ）および図７に示された実施の形態１のｐ型領域ＳＪ２の分布と異なっている。具体的には図２４（Ｂ）および図２６に示されるように、本実施の形態におけるホール部ＨＯの底面では低濃度領域ＲＢがホール部ＨＯの角部に位置するのみであり、それ以外はｎ型領域ＳＪ１がホール部ＨＯの周囲に分布している。
本実施の形態の構成は、図１２に示されるｐ型不純物イオンの注入の傾斜角を実施の形態１より大きくすることにより製造することができる。具体的には、図２７（Ａ）に示されるように、半導体基板ＳＵＢの表面Ｓ１の垂線に対するイオン注入の傾斜角θＡが小さい場合、イオンが注入されない領域ＳＨ（ハッチング領域）が少ないため、深い位置にまでｐ型不純物がイオン注入される。実施の形態１の構成は、図２７（Ａ）に示す傾斜角θＡでイオン注入することにより製造可能である。
一方、図２７（Ｂ）に示されるように、イオン注入角度θＢが大きくなると、イオンが注入されない領域ＳＨ（ハッチング領域）が大きくなるため、浅い位置にだけｐ型不純物がイオン注入される。本実施の形態の構成は、図２７（Ｂ）に示す傾斜角θＢでイオン注入することにより製造可能である。
より詳細には、ホール部ＨＯの一辺の長さをＷ、深さをｄとしたときに、傾斜角θは以下の式により得られる。
θ＞atan（Ｗ／ｄ／√２） ・・・（式１）
ここで、atan（）は逆正接関数である。また、θはラジアン単位である。
本実施の形態では、ホール部ＨＯの壁面において裏面Ｓ２側のｐ型不純物量が極端に小さくなる。このため、裏面Ｓ２側に電圧を印加してもｎ型領域ＳＪ１が空乏化しない領域(ｎ型バッファ領域)を形成することができる。ｎ型バッファ領域が付加されると、耐圧−オン抵抗のトレードオフは劣化するが、ダイオードの逆回復特性をソフト化することができる。つまり、逆回復電流の時間変化ｄＩ／ｄｔを小さくすることができる。このため、高速のスイッチングが可能となり、高速スイッチングを行う用途(インバータ、スイッチング電源)などに好適な構造を得ることができる。
（実施の形態４）
図２８に示されるように、本実施の形態においては、実施の形態１と比較して、ホール部ＨＯがテーパ形状を有している点において異なっている。具体的には、ホール部ＨＯの平面占有面積が半導体基板ＳＵＢの表面Ｓ１からホール部ＨＯの底面に向かって深い位置ほど小さくなっている。このためホール部ＨＯの底面におけるホール部ＨＯの一辺の長さＬＡ１（またはＬＢ１）は、半導体基板ＳＵＢの表面Ｓ１におけるホール部ＨＯの一辺の長さＬＡ（またはＬＢ）よりも小さい。
ここで平面占有面積とは、半導体基板の表面Ｓ１に平行な面においてホール部ＨＯが占有する面積を意味する。
なお上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１と同じ構成要素については本実施の形態においても同じ符号を付し、その説明を繰り返さない。
本実施の形態においては、ｐ型領域ＳＪ２の上下の不純物量の傾斜を実施の形態１よりも大きくできる。このため、耐圧が最も高くなる最適条件からｐ／ｎ比がずれた場合でも耐圧が急激に低下しないとの効果をより効果的に得ることができる。
（実施の形態５）
図２９に示されるように、本実施の形態の構成は、実施の形態３の構成と実施の形態４の構成との組み合わせである。
実施の形態３では、イオン注入方向の傾斜角θが上式１の関係を満たす必要があるが、θを大きくすると高濃度領域ＲＡが浅くなり、最大耐圧が小さくなる。高濃度領域ＲＡの深さｄを大きくするためにはホール部ＨＯの一辺の長さＷを大きくする必要があるが、長さＷを大きくするとホール部ＨＯの面積が大きくなり、ホール部ＨＯの埋め込み工程で多数回のＣＶＤ工程が必要になり、製造工程が複雑化する。
これに対して本実施の形態では、ホール部ＨＯがテーパ形状を有しているため、ホール部ＨＯの一辺の長さＷが小さくても、必要な高濃度領域ＲＡの深さを得ることができる。
（実施の形態６）
図３０に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して、複数のホール部ＨＯの平面レイアウトにおいて異なっている。具体的には本実施の形態においては、複数のホール部ＨＯが千鳥状に配置されている。千鳥状に配置とは、第１の列のホール部ＨＯが、その第１の列に隣り合う第２の列のホール部ＨＯに対してホールピッチＬＣの半分（ＬＣ／２）ずつずれていることを意味する。
なお上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１と同じ構成要素については本実施の形態においても同じ符号を付し、その説明を繰り返さない。
図２に示される実施の形態１におけるホール部ＨＯの平面レイアウトでは、あるホール部ＨＯとその上下に隣り合うホール部ＨＯとの間隔に対し、斜め方向に隣り合うホール部ＨＯとの間隔は√２≒１．４倍となる。これに対して本実施の形態では、あるホール部ＨＯとその上下に隣り合うホール部ＨＯとの間隔に対し、斜め方向に隣り合うホール部ＨＯとの間隔は√５／２≒１．１倍となる。つまり本実施の形態では、上下に隣り合うホール部ＨＯの間隔と、斜め方向に隣り合うホール部ＨＯの間隔とがほぼ同じとなる。隣り合うホール部ＨＯ同士の間隔が極力同じとなることにより、ｎ型領域ＳＪ１を均等に空乏化することが可能となる。このため、同じ耐圧でもｎ型領域ＳＪ１のｎ型不純物濃度を高くすることができ、よりオン抵抗の低いパワーＭＯＳＦＥＴを実現することができる。
（実施の形態７）
図３１に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して、ホール部ＨＯの平面形状において異なっている。本実施の形態のホール部ＨＯの平面形状は、長方形状であり、寸法ＬＡの長辺と、寸法ＬＢ（ＬＢ＜ＬＡ）の短辺とを有している。ゲート電極ＧＥの延在方向（図中上下方向）に沿うホール部ＨＯの辺が長辺となっている。
本実施の形態において、縦方向のホールピッチＬＣは横方向のホールピッチＬＤと同じになっている。ただしホール部ＨＯの縦方向のホール間隔ＬＥが横方向のホール間隔ＬＦより大きくならない範囲で縦方向のホールピッチＬＣが横方向のホールピッチＬＤより大きくなっても同様の効果を得ることができる。
さらに本実施の形態のように、ホール部ＨＯの縦方向の寸法ＬＡを長くする場合、縦方向寸法ＬＡはホール部ＨＯの深さの５．６倍より小さいことが望ましい。これは、以下のような理由による。
図３２に示されるように、ホール部ＨＯの底面でのホール部ＨＯの長辺長さがｂで、高濃度領域ＲＡの端部とホール部ＨＯの角部（端部）との距離がｒｂであり、高濃度領域ＲＡの幅がｂ−２ｒｂとなっているとする。この場合、不純物量の傾斜があるのはホール部ＨＯの角部付近のみであるから、高濃度領域ＲＡがある程度以上長くなると高濃度領域ＲＡの中央付近は不純物量の傾斜の効果が及ばなくなる。望ましくは、高濃度領域ＲＡの両端から中心までの距離は、横方向のホールピッチＡより小さくなっているのがよい。すなわち、以下の式２に示す関係が満足されていることが好ましい。
ｂ−２ｒｂ＜２Ａ ・・・（式２）
上記式２より、ｂ（１−２ｒ）／２＜Ａの関係を満たすことが好ましい。一方、スーパージャンクション構造で通常のｐｎ接合よりも低い導通抵抗を得るためには、横方向のホールピッチＡとホール部ＨＯの深さｄは、以下の式３に示す関係を満たす必要がある。
ｄ／Ａ＞０．７２ ・・・（式３）
上記式３より、Ａ＜ｄ／０．７２の関係を満たす必要がある。上記式２と式３とを組み合わせると、ｂ（１−２ｒ）／２＜ｄ／０．７２、すなわち、ｂ＜２ｄ／０．７２／（１−２ｒ）であることが必要となる。
上記ｄはスーパージャンクション構造の耐圧で最適値(上限)が決まるから、ｂ値の上限はプロファイル形状の傾斜の程度（ｒ）により決まる(ｒ≦０．５で、ｒが大きいほどｂも大きくなる)。不純物量の傾斜を余り大きくしすぎると最大耐圧の低下が大きくなり、本来のメリットであるｐ／ｎ比に対する耐圧低下の感度を小さくする効果の意味がなくなってしまう。ｒの最大値を０．２５（不純物量比で２５％の変化になる）と考えると、上式から、ｂ＜２ｄ／０．７２／（１−２×０．２５）＝５．５６×ｄとなる。すなわちホール部ＨＯの縦方向長さｂは、ホール部ＨＯの深さｄのおよそ５．６倍より小さくすることが望ましい。
図３３および図３４（Ａ）、（Ｂ）に示されるように、ｐ型領域ＳＪ２は、高濃度領域ＲＡと、低濃度領域ＲＢとを有している。高濃度領域ＲＡのホール部ＨＯの壁面に沿う幅は、半導体基板ＳＵＢの表面Ｓ１から深い位置ほど小さくなっている。このため、ホール部ＨＯの底面における高濃度領域ＲＡの幅ＬＡ２（またはＬＢ２）は、半導体基板ＳＵＢの表面Ｓ１における高濃度領域ＲＡの幅ＬＡ（またはＬＢ）よりも小さい。
ホール部ＨＯの壁面において、高濃度領域ＲＡは台形状を有している。この台形状における平行な対辺の一方（表面Ｓ１における辺）が長く、他方（ホール部ＨＯの底面における辺）が短い。
低濃度領域ＲＢのホール部ＨＯの壁面に沿う幅は、半導体基板ＳＵＢの表面Ｓ１から深い位置ほど大きくなっている。このため、ホール部ＨＯの底面における低濃度領域ＲＢの幅は、半導体基板ＳＵＢの表面Ｓ１における低濃度領域ＲＢの幅（たとえば０（ゼロ））よりも大きい。
高濃度領域ＲＡおよび低濃度領域ＲＢの各々の表面Ｓ１からの深さは、ホール部ＨＯの表面Ｓ１からの深さ以上である。
図３４（Ａ）に示されるように、半導体基板ＳＵＢの表面Ｓ１における高濃度領域ＲＡの幅ＬＡ（またはＬＢ）は、半導体基板ＳＵＢの表面Ｓ１におけるホール部ＨＯの一辺の長さＬＡ（またはＬＢ）に等しい。つまり半導体基板ＳＵＢの表面Ｓ１においては、ホール部ＨＯの一辺の全長に亘って高濃度領域ＲＡが配置されている。
半導体基板ＳＵＢの表面Ｓ１においては、ホール部ＨＯの角部にのみ低濃度領域ＲＢが配置されている。
図３４（Ｂ）に示されるように、ホール部ＨＯの底面における高濃度領域ＲＡの幅は、ホール部ＨＯの底面におけるホール部ＨＯの一辺の長さよりも小さい。つまりホール部ＨＯの底面においては、ホール部ＨＯの一辺の一部にのみ（一辺の中央部のみ）に高濃度領域ＲＡが配置されている。
ホール部ＨＯの底面においては、ホール部ＨＯの一辺の両端部および角部に低濃度領域ＲＢが配置されている。
図３４に示されるように、半導体基板ＳＵＢの表面Ｓ１においては低濃度領域ＲＢは、ホール部ＨＯの角部のみ位置しているため、その部分のみ他の部分よりもｐ型不純物濃度が低くなっている。また図３５に示されるように、ホール部ＨＯの底部においては低濃度領域ＲＢは、ホール部ＨＯの角部およびホール部ＨＯの辺の両端部のみに位置しているため、その部分のみ他の部分よりもｐ型不純物濃度が低くなっている。
図３４および図３５に示されるように、高濃度領域ＲＡのｐ型不純物濃度は、低濃度領域ＲＢのｐ型不純物濃度のたとえば２倍である。高濃度領域ＲＡのｐ型不純物濃度は、低濃度領域ＲＢのｐ型不純物濃度の２倍以上であってもよい。
なお上記以外の本実施の形態の構成は、実施の形態１の構成とほぼ同じであるため、実施の形態１と同じ構成要素については本実施の形態においても同じ符号を付し、その説明を繰り返さない。
本実施の形態においても実施の形態６と同様、斜め方向に隣り合うホール部ＨＯの間隔が小さくなるため、実施の形態６と同様の効果が得られる。
また図２に示されるようにホール部ＨＯの平面形状が正方形状の場合、パターン幅が小さくなると写真製版技術での解像が難しくなり、またＣＶＤ絶縁膜での埋め込み時にホール部ＨＯが完全に埋め込まれず、絶縁膜ＢＩ中にボイドができてしまうなどの問題があるが、本実施の形態はそのような不具合の発生を抑制できる。
（実施の形態８）
図３６に示されるように、本実施の形態の構成は、実施の形態６と実施の形態７との組み合わせの構成である。つまり、ホール部ＨＯの平面形状が長方形状であり、かつ複数のホール部ＨＯが平面視において千鳥状に配置されている。
なお本実施の形態の上記以外の構成は、実施の形態６および７の構成とほぼ同じであるため、それらの実施の形態と同じ構成要素については本実施の形態においても同じ符号を付し、その説明を繰り返さない。
本実施の形態によれば、実施の形態7よりも隣り合うホール部ＨＯの間隔が小さくなるため、より高い耐圧を得やすくなる。
（実施の形態９）
図３７に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して、ホール部ＨＯの平面形状において異なっている。本実施の形態のホール部ＨＯの平面形状は、八角形状である。
図３８〜図４１に示されるように、ホール部ＨＯの八角形状の各辺（各側面）には高濃度領域ＲＡと低濃度領域ＲＢとが形成されており、各辺（各側面）における高濃度領域ＲＡおよび低濃度領域ＲＢの分布の状況は実施の形態１と同じである。
本実施の形態の製造方法においては、平面視において八角形状の各側面に垂直な方向からイオン注入（合計８回のイオン注入）が行われる。これにより、図３７〜図４１に示される高濃度領域ＲＡおよび低濃度領域ＲＢからなるｐ型領域ＳＪ２が形成される。
なお本実施の形態の上記以外の構成および製造方法は、実施の形態１の構成および製造方法とほぼ同じであるため、実施の形態１と同じ構成要素については本実施の形態においても同じ符号を付し、それらの説明を繰り返さない。
本実施の形態においては、実施の形態１に比較して、ホール部ＨＯの各側面に形成される高濃度領域ＲＡのｐ型不純物濃度が均等化される。このため、ｎ型領域ＳＪ１をより均等に空乏化できようになり、実施の形態６と同様、同じ耐圧でもより低い抵抗のパワーＭＯＳＦＥＴを実現することができる。
（実施の形態１０）
図４２に示されるように、本実施の形態の構成は、実施の形態６と実施の形態９との組み合わせの構成である。つまり、ホール部ＨＯの平面形状が八角形状であり、かつ複数のホール部ＨＯが平面視において千鳥状に配置されている。
なお本実施の形態の上記以外の構成は、実施の形態６および９の構成とほぼ同じであるため、それらの実施の形態と同じ構成要素については本実施の形態においても同じ符号を付し、その説明を繰り返さない。
本実施の形態によれば、実施の形態９よりも隣り合うホール部ＨＯの間隔が小さくなるため、より高い耐圧を得やすくなる。
（実施の形態１１）
図４３に示されるように、本実施の形態の構成は、実施の形態１の構成と比較して、ホール部ＨＯの平面形状と、複数のホール部ＨＯの平面レイアウトとにおいて異なっている。本実施の形態のホール部ＨＯの平面形状は、六角形状である。また複数のホール部ＨＯは平面視において千鳥状に配置されている。縦方向のホールピッチは、横方向のホールピッチＬＣの概略２／√３倍である。
図４４〜図４６に示されるように、ホール部ＨＯの六角形状の各辺（各側面）には高濃度領域ＲＡと低濃度領域ＲＢとが形成されており、各辺（各側面）における高濃度領域ＲＡおよび低濃度領域ＲＢの分布の状況は実施の形態１と同じである。
本実施の形態の製造方法においては、平面視において六角形状の各側面に垂直な方向からイオン注入（合計６回のイオン注入）が行われる。これにより、図４３〜図４６に示される高濃度領域ＲＡおよび低濃度領域ＲＢからなるｐ型領域ＳＪ２が形成される。
なお本実施の形態の上記以外の構成および製造方法は、実施の形態１の構成および製造方法とほぼ同じであるため、実施の形態１と同じ構成要素については本実施の形態においても同じ符号を付し、それらの説明を繰り返さない。
本実施の形態においては、実施の形態１に比較して、ホール部ＨＯの各側面に形成される高濃度領域ＲＡのｐ型不純物濃度が均等化される。このため、ｎ型領域ＳＪ１をより均等に空乏化できようになり、実施の形態６と同様、同じ耐圧でもより低い抵抗のパワーＭＯＳＦＥＴを実現することができる。
本実施の形態においては、ホール部ＨＯの平面形状が六角形状で、複数のホール部ＨＯが平面視において千鳥状に配置され、かつ縦方向のホールピッチが横方向のホールピッチＬＣの概略２／√３倍である。このため、あるホール部ＨＯとその周辺６個のホール部ＨＯとの間隔がすべて等しくなる。つまり、各ホール部ＨＯの中心点を結ぶと正三角形となる。これにより、ｎ型領域ＳＪ１を均等に空乏化することが可能となる。このため、同じ耐圧でもｎ型領域ＳＪ１のｎ型不純物濃度を高くすることができ、よりオン抵抗の低いパワーＭＯＳＦＥＴを実現することができる。
また本実施の形態では、ホール部ＨＯの平面形状が六角形状である。これにより、ホール部ＨＯの各側面におけるｐ型不純物量を均等化することができ、ホール部ＨＯの側面から各方向に均等に空乏層が広がるようにする効果を高めることができる。
なおホール部ＨＯの側面から各方向に均等に空乏層が広がるようにする効果は、ホール部ＨＯの形状が実施の形態６のような四角形状であってもある程度、得られる。
（実施の形態１２）
図４７に示されるように、本実施の形態の構成は、実施の形態６の構成と比較して、ホール部ＨＯの平面形状において異なっている。本実施の形態のホール部ＨＯの平面形状は、円形（たとえば真円）である。
図４８〜図５０に示されるように、平面視において円形のホール部ＨＯの周辺には高濃度領域ＲＡと低濃度領域ＲＢとが形成されており、高濃度領域ＲＡおよび低濃度領域ＲＢの分布の状況は実施の形態１と同じである。
本実施の形態の製造方法においては、平面視において円形の中心からたとえば６０°ずつずらした方向からイオン注入（合計６回のイオン注入）が行われる。これにより、図４７〜図５０に示される高濃度領域ＲＡおよび低濃度領域ＲＢからなるｐ型領域ＳＪ２が形成される。
なお本実施の形態の上記以外の構成および製造方法は、実施の形態６の構成および製造方法とほぼ同じであるため、実施の形態６と同じ構成要素については本実施の形態においても同じ符号を付し、それらの説明を繰り返さない。
本実施の形態においては、実施の形態６に比較して、ホール部ＨＯの平面形状が円形であるため、イオン注入方向の自由度が増す。たとえばｐ型領域ＳＪ２形成のためのイオン注入方向を増やして、ｐ型領域ＳＪ２の不純物量の各方向での均一性をより向上させることができるため、実施の形態９の効果をより高めることができる。
さらに、本実施の形態を実施の形態１０または実施の形態１１と組み合わせることも可能である。
（実施の形態１３）
図５１に示されるように、本実施の形態の構成は、実施の形態６の構成と比較して、ゲート電極ＧＥの平面形状において異なっている。本実施の形態においては、ゲート電極ＧＥの平面形状は、ホール部ＨＯの周辺を取り囲む四角形メッシュ形状である。このため、平面視において１つのホール部ＨＯの各々がゲート電極ＧＥによって取り囲まれている。また平面視において１つのホール部ＨＯの各々は、ソース領域ＳＲによって取り囲まれている。
なお本実施の形態の上記以外の構成および製造方法は、実施の形態６の構成および製造方法とほぼ同じであるため、実施の形態６と同じ構成要素については本実施の形態においても同じ符号を付し、それらの説明を繰り返さない。
本実施の形態においては、実施の形態６に比較して、ゲート電極ＧＥの幅が大きくなる。このためパワーＭＯＳＦＥＴの導通抵抗のうちゲート電極ＧＥによる部分(チャネル抵抗、ソース拡散層抵抗など)による成分が小さくなる。これにより、より小さい導通抵抗を得ることができる。
本実施の形態のゲート電極の平面レイアウトは、実施の形態１〜１２の構成と組み合わせることも可能である。
（その他）
上記の実施の形態１〜１３においては半導体基板ＳＵＢに形成される素子としてパワーＭＯＳＦＥＴについて説明したが、この素子は図５２ｂに示されるようなダイオードであってもよく、また図５３に示されるようなＩＧＢＴであってもよい。この素子が、図５２ｂに示されるようなダイオードであっても、また図５３に示されるようなＩＧＢＴであっても、実施の形態１〜１３と同様の効果を得ることができる。
図５２に示されるように、本実施の形態のダイオードは、パワーＭＯＳＦＥＴの構成と比較して、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、ソース領域ＳＲが省略されている点において異なっている。具体的には、ダイオードは、ｎ-領域ＬＲと、ｎ型領域（第１不純物領域）ＳＪ１と、ｐ型アノード領域ＳＣとを有している。
ｎ-領域ＬＲは低抵抗の領域であり、半導体基板ＳＵＢの裏面Ｓ２に形成されている。ｎ型領域ＳＪ１は、ｎ-領域ＬＲの表面Ｓ１側に位置し、かつｎ-領域ＬＲに接している。ｐ型アノード領域ＳＣは、ｎ型領域ＳＪ１の表面Ｓ１側に位置し、かつｎ型領域ＳＪ１との間でｐｎ接合を構成している。チャネル形成領域ＳＣは、半導体基板ＳＵＢの表面Ｓ１に位置している。
上記のダイオードは、スーパージャンクション構造を有している。スーパージャンクション構造は、上記のｎ型領域ＳＪ１と、ｐ型領域（第２不純物領域）ＳＪ２とを有している。
配線層（アノード電極）ＩＴは、層間絶縁膜ＩＩに形成されたコンタクトホールＣＨを通じてアノード領域ＳＣに電気的に接続されている。カソード電極ＤＥは、ｎ-領域ＬＲに電気的に接続されている。
図５３に示されるように、本実施の形態のＩＧＢＴは、パワーＭＯＳＦＥＴの構成と比較して、ｐ型のコレクタ領域ＣＲが追加されている点において異なっている。具体的には、ｐ型のコレクタ領域ＣＲは、ｎ-領域ＬＲとコレクタ電極ＤＥとの間に配置されている。これによりコレクタ電極ＤＥは、ｐ型コレクタ領域ＣＲと電気的に接続されている。
また上記の実施の形態１〜１３においては、トレンチゲート型の素子（ＭＯＳＦＥＴ、ＩＧＢＴ）について説明したが、平面ゲート型の素子であってもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＩ，ＣＩ，ＳＬ 絶縁膜、ＣＨ コンタクトホール、ＣＰ 半導体装置（チップ）、ＣＲ コレクタ領域、ＤＥ ドレイン電極、ＧＥ ゲート電極、ＧＥＡ ゲート配線、ＧＩ ゲート絶縁膜、ＧＯ，ＳＯ 開口、ＨＯ ホール部、ＩＩ 層間絶縁膜、ＩＴ 配線層、ＬＲ ｎ-領域、ＲＡ 高濃度領域、ＲＢ 低濃度領域、Ｓ１ 表面、Ｓ２ 裏面、ＳＣ チャネル形成領域、ＳＥ ソース電極、ＳＪ１ ｎ型領域、ＳＪ２ ｐ型領域、ＳＲ ソース領域、ＳＵＢ 半導体基板、ＴＲ トレンチ。

Claims (3)

  1. 半導体基板に第１導電型の第１不純物領域を形成する工程と、
    前記半導体基板の表面にホール部を形成する工程と、
    平面視において前記ホール部に対して互いに異なる複数の角度からイオンを注入することにより、前記ホール部の壁面に位置する第２導電型の低濃度領域と、前記ホール部の前記壁面に位置して前記低濃度領域に接続された第２導電型の高濃度領域とを有し、かつ前記第１不純物領域とｐｎ接合を構成する第２導電型の第２不純物領域を形成する工程とを備え、
    前記高濃度領域の前記ホール部の前記壁面に沿う幅が、前記表面から深い位置ほど小さくなるように前記高濃度領域は形成される、半導体装置の製造方法。
  2. 前記ホール部は平面視において多角形状を有するように形成され、
    前記高濃度領域は、前記表面において前記ホール部の一辺の全体に位置する幅を有し、かつ前記ホール部の底面において前記ホール部の一辺の一部に位置する幅を有するように形成される、請求項１に記載の半導体装置の製造方法。
  3. 前記高濃度領域の前記表面からの深さは前記ホール部の前記表面からの深さよりも浅い、請求項１に記載の半導体装置の製造方法。
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