CN107623025B - 半导体器件及其制造方法 - Google Patents

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Abstract

本文提供了半导体器件及其制造方法，可防止元件的破坏，其中，杂质量的控制不易受到制造工艺的变化的影响。半导体衬底具有前表面并且包括从所述前表面向所述衬底的内部延伸的孔部。在所述半导体衬底中形成n型区域。在所述孔部的壁表面上形成p型区域以与n型区域构成p‑n结。每个p型区域包括形成于每个孔部的壁表面上的低浓度区域和高浓度区域。所述高浓度区域沿着所述孔部的壁表面的宽度自所述前表面朝向更深的位置变小。

Description

半导体器件及其制造方法
相关申请的交叉引用
2016年7月14日提交的日本专利申请2016-139419公开的全部内容(包括说明书、附图和摘要)通过引用并入本文。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
日本专利公开4090518(专利文献1)，日本未审查专利申请公开2014-154596(专利文献2)等已提出了形成超结结构(SJ结构)的技术，通过离子注入向形成于半导体衬底中的沟槽(trench)的侧面引入杂质而形成所述超结结构。
与包括硅(Si)的多次重复外延生长和离子注入在内的方法(多外延方法)相比或与包括采用硅的外延层填充沟槽在内的方法(沟槽填充法)相比，这样的方法的加工成本低。在专利文献1和专利文献2中所描述的方法中，n型杂质的量和p型杂质的量之间的比例在沟槽深度方向上的任何位置上是恒定的。因此，电场密度分布在沟槽深度方向上是均匀的，由此可实现高击穿电压。
日本未审查专利申请公开2002-124675(专利文献3)公开了用于通过离子注入实现在深度方向上倾斜的杂质分布的方法，其通过改变沟槽侧面在深度方向上的倾角而实现所述杂质分布。
【相关技术文献】
【专利文献】
专利文献1：日本专利公开4090518
专利文献2：日本未审查专利申请公开2014-154596
专利文献3：日本未审查专利申请公开2002-124675
发明内容
如上所述，在专利文献1和专利文献2所描述的技术中，在沟槽的深度方向上获得均匀的电场密度分布。然而，在均匀的电场密度分布中，杂质的量的微小变化不利地显著降低击穿电压。在实现最高击穿电压的p型杂质的量和n型杂质的量之间的比例的条件下，雪崩击穿中流过元件的少量电流不利地导致元件损坏。
如专利文献3所描述的，可通过将杂质浓度分布设成在沟槽的深度方向上倾斜来处理这些问题。然而，为了通过专利文献3所描述的方法控制杂质的量，需要精确控制沟槽的形状(例如，沟槽开口的宽度或沟槽侧面的倾角)。因此，通过专利文献3的方法对杂质的量的控制会不利地受到制造工艺的变化的影响。
通过下文的详细描述并结合附图可清楚地理解本发明的其他问题和新特征。
在根据本发明的一个方面的半导体器件中，半导体衬底具有前表面并且包括从所述前表面延伸至半导体衬底的内部的孔部。第一导电类型的第一杂质区域形成于半导体衬底中。与所述第一杂质区域形成p-n结的第二导电类型的第二杂质区域形成在所述孔部的内壁表面上。所述第二杂质区域包括低浓度区域和高浓度区域，所述低浓度区域和所述高浓度区域为第二导电类型并且形成于所述孔部的内壁表面上。所述高浓度区域沿着所述孔部的内壁表面的宽度自所述前表面朝向更深的位置变小。
本发明的一个方面可获得可防止元件破坏的半导体器件及其制造方法，其中，对杂质的量的控制较少地受到制造工艺的变化的影响。
附图说明
图1是显示在第一实施方式中作为半导体器件的功率金属氧化物半导体场效应晶体管(MOSFET)的结构的平面示意图；
图2是图1所示的区域R的放大平面视图，其显示了功率MOSFET的单元布局；
图3是功率MOSFET沿着图2的III-III线的横截面示意图；
图4是显示高浓度区域沿着图3所示的孔部的壁表面的分布的立体图；
图5A显示了沿着图4的VA-VA线的孔部和p型区域；图5B显示了沿着图4的VB-VB线的孔部和p型区域；
图6显示了沿着图5A中的虚线的杂质浓度分布；
图7显示了沿着图5B中的虚线的杂质浓度分布；
图8是显示第一实施方式中半导体器件的制造方法的第一步骤的横截面示意图；
图9是显示第一实施方式中半导体器件的制造方法的第二步骤的横截面示意图；
图10是显示第一实施方式中半导体器件的制造方法的第三步骤的横截面示意图；
图11是显示第一实施方式中半导体器件的制造方法的第四步骤的横截面示意图；
图12是显示第一实施方式中半导体器件的制造方法的第五步骤的横截面示意图；
图13是显示第一实施方式中半导体器件的制造方法的第六步骤的横截面示意图；
图14是显示第一实施方式中半导体器件的制造方法的第七步骤的横截面示意图；
图15是显示第一实施方式中半导体器件的制造方法的第八步骤的横截面示意图；
图16是显示第一实施方式中半导体器件的制造方法的第九步骤的横截面示意图；
图17A和图17B显示了图12所示的离子注入步骤的第一子步骤，其中，图17A对应于图5A，图17B对应于图5B；
图18A和图18B显示了图12所示的离子注入步骤的第二子步骤，其中，图18A对应于图5A，图18B对应于图5B；
图19A和图19B显示了图12所示的离子注入步骤的第三子步骤，其中，图19A对应于图5A，图19B对应于图5B；
图20A和图20B显示了图12所示的离子注入步骤的第四子步骤，其中，图20A对应于图5A，图20B对应于图5B；
图21是显示在孔部中进行倾斜离子注入时低浓度区域的形成情况的立体示意图；
图22是用于显示第二实施方式中半导体器件的制造方法的孔部周边的平面视图；
图23是显示第三实施方式中的半导体器件的结构的立体图，具体而言，显示了高浓度区域沿着孔部的壁表面的分布；
图24A显示了沿着图23的XXIVA-XXIVA线的孔部和p型区域；图24B显示了沿着图23的XXIVB-XXIVB线的孔部和p型区域；
图25显示了沿着图24A中的虚线的杂质浓度分布；
图26显示了沿着图24B中的虚线的杂质浓度分布；
图27A是显示第一实施方式中离子注入步骤的情况的图；图27B是显示第三实施方式中离子注入步骤的情况的图；
图28是显示第四实施方式中的半导体器件的结构的立体图，具体而言，显示了高浓度区域沿着孔部的壁表面的分布；
图29是显示第五实施方式中的半导体器件的结构的立体图，具体而言，显示了高浓度区域沿着孔部的壁表面的分布；
图30是显示第六实施方式中的半导体器件的结构的图，具体为对应于图2的放大平面视图；
图31是显示第七实施方式中的半导体器件的结构的图，具体为对应于图2的放大平面视图；
图32是显示第七实施方式中的半导体器件的结构的图，具体而言，是显示了孔部的底面横截面的横截面示意图；
图33A显示了第七实施方式中半导体衬底的前表面上的孔部和p型区域；图33B显示了第七实施方式中孔部的底面上的孔部和p型区域；
图34显示了沿着图33A中的虚线的杂质浓度分布；
图35显示了沿着图33B中的虚线的杂质浓度分布；
图36是显示第八实施方式中的半导体器件的结构的图，具体为对应于图2的放大平面视图；
图37是显示第九实施方式中的半导体器件的结构的图，具体为对应于图2的放大平面视图；
图38是显示第九实施方式中的半导体器件的结构的图，具体而言，显示了高浓度区域沿着孔部的内壁的分布的立体图；
图39A显示了沿着图38的XXXIXA-XXXIXA线的孔部和p型区域；图39B显示了沿着图38的XXXIXB-XXXIXB线的孔部和p型区域；
图40显示了沿着图39A中的虚线的杂质浓度分布；
图41显示了沿着图39B中的虚线的杂质浓度分布；
图42是显示第十实施方式中的半导体器件的结构的图，具体为对应于图2的放大平面视图；
图43是显示第十一实施方式中的半导体器件的结构的图，具体为对应于图2的放大平面视图；
图44A显示了第十一实施方式中的半导体衬底的前表面上的孔部和p型区域；图44B显示了孔部底面上的孔部和p型区域；
图45显示了沿着图44A中的虚线的杂质浓度分布；
图46显示了沿着图44B中的虚线的杂质浓度分布；
图47是显示第十二实施方式中的半导体器件的结构的图，具体为对应于图2的放大平面视图；
图48A显示了第十二实施方式中的半导体衬底的前表面上的孔部和p型区域；图48B显示了孔部底面上的孔部和p型区域；
图49显示了沿图48A中的虚线的杂质浓度分布；
图50显示了沿图48B中的虚线的杂质浓度分布；
图51是显示第十三实施方式中的半导体器件的结构的图，具体为对应于图2的放大平面视图；
图52是对应于图3的横截面示意图并且显示了将第一实施方式的结构应用于二极管的结构；以及
图53是对应于图3的横截面示意图并且显示了将第一实施方式的结构应用于绝缘栅双极晶体管(IGBT)的结构。
具体实施方式
下文结合附图对实施方式进行描述。
【第一实施方式】
首先，结合附图1，下文将芯片形态的功率MOSFET的结构作为本实施方式的半导体器件进行描述。
如图1所示，本实施方式中的半导体器件CP是例如芯片形态的功率MOSFET。栅极配线GEA和源电极SE布置在半导体衬底SUB上。保护性绝缘膜(由聚酰亚胺(未示出)等制成)形成为覆盖栅极配线GEA和源电极SE。
开口GO和开口SO形成于保护性绝缘膜中。从开口GO中露出栅极配线GEA，同时从开口SO中露出源电极SE。暴露的栅极配线GEA和源电极SE分别用于与外部元件电连接。
漏电极(未示出)形成于半导体器件CP的背表面以覆盖半导体衬底SUB。
接下来，结合图2和图3，在下文对图1所示的功率MOSFET中的单位单元的结构进行描述。
如图2所示，在平面视图中，多个栅电极GE分别在预定的方向(或如图所示的自上而下的方向)上延伸。栅电极GE平行设置并且彼此之间具有间隔。在本图所示的自上而下的方向上，每个栅电极GE在芯片的外边缘与栅极配线GEA(参见图1)电连接。
本文使用的术语“平面视图”是指从与半导体衬底SUB的前表面S1垂直的方向进行观察。
在平面视图中，多个孔部HO布置在夹在相邻的栅电极GE之间的区域中。每个孔部HO从所述前表面延伸至半导体衬底SUB的内部。
各个孔部HO沿着如下方向布置，栅电极GE在夹在栅电极GE之间的区域中沿着该方向延伸。孔部HO以预定的间隔设置并且位于晶格的交叉点上。
例如，在平面视图中，每个孔部HO具有正方形形状。因此，在平面视图中，孔部HO的四个边的尺寸LA和LB彼此相等，并且孔部HO的四个角的度数全部相等。每个孔部HO的平面形状不限于正方形，可以是多边形。
如图3所示，半导体衬底SUB例如由单晶硅形成并且具有前表面S1和背表面S2。在半导体衬底SUB中形成功率MOSFET。功率MOSFET包括：n-区域LR、n型区域(第一杂质区域)SJ1、p型沟道(channel)形成区域SC、n型源区SR、栅极绝缘膜GI和栅电极GE。
n-区域LR是低电阻区域并且形成于半导体衬底SUB的背表面S2上。n型区域SJ1位于n-区域LR的前表面S1侧并且与n-区域LR连接。p型沟道形成区域SC中的每一个位于对应的n型区域SJ1的前表面S1侧并且与n型区域SJ1形成p-n结。该沟道形成区域SC位于半导体衬底SUB的前表面S1。
每个n型源区SR均位于半导体衬底SUB的前表面S1侧并且与对应的沟道形成区域SC形成p-n结。沟槽TR形成于半导体衬底SUB的前表面S1。每个沟槽TR从半导体衬底SUB的前表面S1穿过n型源区SR和沟道形成区域SC到达对应的n型区域SJ1。
栅极绝缘膜GI沿着每个沟槽TR的壁表面形成。每个栅极绝缘膜GI由例如二氧化硅膜形成。栅电极GE嵌入每个沟槽TR中。这样，栅电极GE经由栅极绝缘膜GI与沟道形成区域SC相对，每个栅电极GE夹在n型源区SR和n型区域SJ1之间。
栅电极GE例如由引入有杂质的多晶硅(掺杂的多晶硅)形成。沟槽TR中位于栅电极GE之上的区域由绝缘膜CI填充。绝缘膜CI例如由二氧化硅(SiO2)形成。
上述功率MOSFET具有超结结构。该超结结构包括上述n型区域SJ1和p型区域(第二杂质区域)SJ2。
具体而言，在半导体衬底SUB的前表面S1，孔部HO形成在相邻栅电极GE之间。每个孔部HO从半导体衬底SUB的前表面S1穿过沟道形成区域SC和n型区域SJ1到达n-区域LR。绝缘膜BI嵌入每个孔部HO中。绝缘膜BI例如由二氧化硅(SiO2)形成。
p型区域SJ2沿着各个孔部HO的壁表面形成。每个p型区域SJ2自半导体衬底SUB的前表面S1连续形成至到达n-区域LR。p型区域SJ2与n型区域SJ1形成p-n结。在p型区域SJ2和n型区域SJ1之间形成的p-n结沿着半导体衬底SUB的深度方向(在前表面S1至背表面S2的方向上)延伸。这样，p型区域SJ2和n型区域SJ1形成在深度方向上延伸的p-n结，从而形成超结结构。
在该超结结构中，耗尽层从由p型区域SJ2和n型区域SJ1形成的p-n结的横向方向上扩展，由此，p型区域SJ2和n型区域SJ1完全被耗尽，从而使源极和漏极之间的区域绝缘。
鉴于这个原因，n型区域SJ1中的n型杂质的浓度需要不高于完全耗尽p-n结之间的最宽间隔(实际上是孔部HO之间的距离)的区域的浓度。反之，随着孔部HO之间的距离减小，作为导电时的电流路径的n型区域SJ1的宽度变窄，从而产生高传导电阻。因此，孔部HO之间的距离优选地设置为尽可能的在任何方向上均相等。
层间绝缘膜II形成于半导体衬底SUB的前表面S1的上方。层间绝缘膜II例如由磷硅玻璃(PSG)形成。接触孔CH形成于层间绝缘膜II中。
接触孔CH形成为自层间绝缘膜II的上表面延伸，到达半导体衬底SUB的前表面S1。从接触孔CH中露出n型源区SR、p型沟道形成区域SC和p型区域SJ2。
配线层IT形成于层间绝缘膜II的上表面之上。配线层IT由金属例如铝(Al)形成。配线层IT通过接触孔CH分别与n型源区SR、p型沟道形成区域SC和p型区域SJ2电连接。
漏电极DE形成于半导体衬底SUB的背表面S2之上。漏电极DE例如由金属形成。漏电极DE与n-区域LR电连接。
接下来，使用图4至图7在下文描述p型区域SJ2。如图4、图5A和图5B所示，每个p型区域SJ2具有高浓度区域RA和低浓度区域RB。高浓度区域RA沿着孔部HO的壁表面的宽度自半导体衬底的前表面S1朝向更深的位置变小。因此，位于孔部HO的底面的高浓度区域RA的宽度LA2(或LB2)小于位于半导体衬底SUB的前表面S1的高浓度区域RA的宽度LA(或LB)。
孔部HO的壁表面上的高浓度区域RA具有梯形形状。在梯形形状中，其平行相对的边中的一个(前表面S1上的边)较长，而另一个(孔部HO的底面上的边)较短。
低浓度区域RB沿着孔部HO的壁表面的宽度自半导体衬底SUB的前表面S1朝向更深的方向增加。因此，位于孔部HO的底面上的低浓度区域RB的宽度大于位于半导体衬底SUB的前表面S1上的低浓度区域RB的宽度(例如，0)。
高浓度区域RA和低浓度区域RB各自自前表面S1起的深度等于或深于孔部HO的自前表面S1起的深度。
如图4和图5A所示，半导体衬底SUB的前表面S1上的高浓度区域RA的宽度LA(或LB)等于半导体衬底SUB的前表面S1上的孔部的一个边的长度LA(或LB)。也就是说，在半导体衬底SUB的前表面S1，高浓度区域RA沿着孔部HO的一个边的全长设置。
在半导体衬底SUB的前表面S1，低浓度区域SB仅设置孔部HO的拐角处。
如图4和图5B所示，孔部HO的底面上的高浓度区域RA的宽度LA2(或LB2)小于孔部HO的底面上的孔部HO的一个边的长度LA1(或LB1)。也就是说，在孔部HO的底面上，高浓度区域RA仅设置在孔部HO的一个边的一部分(仅在一个边的中央部分)上。
在孔部HO的底面上，低浓度区域RB设置在孔部HO的拐角处和孔部HO的一个边的两端。
如图6所示，在半导体衬底SUB的前表面S1上，低浓度区域RB仅设置在孔部HO的拐角处，由此，只有位于那些部分的p型杂质浓度低于其他部分的p型杂质浓度。如图7所示，在孔部HO的底部上，低浓度区域RB仅位于孔部HO的每个边的两端和孔部HO的拐角处，由此，只有位于那些部分的p型杂质浓度低于其他部分的p型杂质浓度。
如图6和图7所示，高浓度区域RA中的p型杂质浓度例如是低浓度区域RB中的p型杂质浓度的两倍那么高。可选地，高浓度区域RA中的p型杂质浓度可以是低浓度区域RB中的p型杂质浓度的两倍或更多倍。
现在，结合图3和图8至图20B，对制造本实施方式中的半导体器件的方法进行描述。
如图8所示，n型区域SJ1例如通过外延生长形成于低电阻n-区域LR之上。
如图9所示，在n型区域SJ1的前表面S1之上形成绝缘膜SL。绝缘膜SL通过常规光刻技术和干法刻蚀被图案化。使用图案化的绝缘膜SL作为掩膜，使n型区域SJ1的前表面S1进一步经受干法刻蚀处理。因此，在n型区域SJ1的前表面S1中形成用于栅极的沟槽TR。
如图10所示，通过热氧化作用或化学气相沉积(CVD)在每个沟槽TR的壁表面上形成栅极绝缘膜GI。例如，栅极绝缘膜GI由二氧化硅膜形成。
随后，掺杂的多晶硅膜通过例如CVD进行沉积，从而填充沟槽TR。然后，对掺杂的多晶硅膜进行刻蚀以保留在每个沟槽TR中。这样，栅电极GE由保留在各个沟槽TR中的掺杂的多晶硅膜形成。此外，绝缘膜CI通过例如CVD形成于绝缘膜SL之上，从而填充沟槽TR。
如图11所示，绝缘膜CI和SL通过常规光刻技术和干法刻蚀被图案化，从而产生孔部的图案。使用图案化的绝缘膜CI和SL作为掩膜，对n型区域SJ1的前表面S1进行干法刻蚀处理。由此，形成孔部HO。每个孔部HO形成为例如穿过n型区域SJ1到达n-区域LR。
如图12所示，孔部HO的壁表面被薄薄地氧化。随后，在相对于半导体衬底SUB的前表面倾斜的方向上进行离子注入。例如，如图17A至图20B所示，离子注入进行多次(例如，四次)。在下文中，结合图17A至图21，对离子注入进行描述。
如图17A和图17B所示，沿着方向I1注入p型杂质离子，所述方向I1为在平面视图中从孔部HO的四个拐角中的一个拐角朝向对角线的方向。通过该第一次离子注入，如图17A所示，在半导体衬底SUB的前表面S1，在孔部HO的四个边中的两个整边形成p型低浓度区域RB。如图17B所示，在孔部HO的底面，在孔部HO的四边中的两边的一部分上形成p型低浓度区域RB。
如图21所示，当相对于孔部HO倾斜地注入离子时，没有离子注入的区域SH(阴影区域)在孔部HO的更深的位置扩展。因此，如图17A和图17B所示，形成于孔部HO的底面上的低浓度区域RB比形成于半导体衬底SUB的前表面S1上的低浓度区域RB窄。
如图18A和图18B所示，p型杂质离子以不同的角度(例如，在平面视图中以相对于第一次离子注入呈45o的角度)注入孔部HO。具体而言，沿着方向I2注入p型杂质离子，所述方向I2为在平面视图中从孔部HO的四个拐角中不同于应用第一次离子注入的拐角的不同拐角(与第一拐角相邻的拐角)朝向对角线的方向。
通过上文所述的第二次离子注入，如图18A所示，在半导体衬底SUB的前表面S1，p型低浓度区域RB形成于孔部HO的四个边中的两个整边上。通过第一次离子注入形成的低浓度区域RB和通过第二次离子注入形成的低浓度区域RB彼此重叠的区域成为高浓度区域RA。因此，高浓度区域RA的p型杂质浓度是低浓度区域RB的p型杂质浓度的两倍那么高。
如图18B所示，上述第二次离子注入还在孔部HO的底面上的孔部HO的四个边的两个边的一部分上形成p型低浓度区域RB。通过第一次离子注入形成的低浓度区域RB和通过第二次离子注入形成的低浓度区域RB彼此重叠的区域成为高浓度区域RA。因此，在孔部HO的底面，高浓度区域RA的p型杂质浓度也是低浓度区域RB的p型杂质浓度的两倍那么高。
如图19A和图19B所示，p型杂质离子以不同的角度注入孔部HO，例如，平面视图中以相对于第二次离子注入呈45°的角度。具体而言，沿着方向I3注入p型杂质离子，所述方向I3为在平面视图中从孔部HO的四个拐角中不同于应用第一次离子注入和第二次离子注入的拐角的不同拐角(与第二拐角相邻的拐角)朝向对角线的方向。
通过第三次离子注入，如图19A所示，在半导体衬底SUB的前表面S1，p型低浓度区域RB形成于孔部HO的四个边中的两个整边上。通过第二次离子注入形成的低浓度区域RB和通过第三次离子注入形成的低浓度区域RB彼此重叠的区域成为高浓度区域RA。因此，高浓度区域RA的p型杂质浓度是低浓度区域RB的p型杂质浓度两倍那么高。
如图19B所示，上述第三次离子注入还在孔部HO的底面上的孔部HO的四个边中的两个边的一部分上形成p型低浓度区域RB。通过第二次离子注入形成的低浓度区域RB和通过第三次离子注入形成的低浓度区域RB彼此重叠的区域成为高浓度区域RA。因此，在孔部HO的底面，高浓度区域RA的p型杂质浓度也是低浓度区域RB的p型杂质浓度的两倍那么高。
如图20A和图20B所示，p型杂质离子以不同的角度注入孔部HO，例如，在平面视图中以相对于第三次离子注入呈45°的角度。具体而言，p型杂质离子沿着自平面视图中的不同拐角(第一拐角和第三拐角之间的拐角)(在孔部HO的四个拐角中不同于应用第一次至第三次离子注入的拐角的拐角)朝向对角线的方向I4注入。
通过第四次离子注入，如图20A所示，在半导体衬底SUB的前表面S1，p型低浓度区域RB形成于孔部HO的四个边中的两个边的全部。通过第一次离子注入和第三次离子注入形成的低浓度区域RB和通过第四次离子注入形成的低浓度区域RB彼此重叠的区域成为高浓度区域RA。因此，各高浓度区域RA的p型杂质浓度是低浓度区域RB的p型杂质浓度的两倍那么高。
如图20B所示，在孔部HO的底面，上述第四次离子注入还在孔部HO的四个边中的两个边的一部分上形成p型低浓度区域RB。通过第一次离子注入和第三次离子注入形成的低浓度区域RB和通过第四次离子注入形成的低浓度区域RB彼此重叠的区域成为高浓度区域RA。因此，在孔部HO的底面，各高浓度区域RA的p型杂质浓度也是低浓度区域RB的p型杂质浓度的两倍那么高。
如图13所示，在如图17A至图20B所示的进行了多次(例如，四次)离子注入之后，进行退火(热处理)以活化作为掺杂剂的p型杂质。因此，在孔部HO的壁表面上形成p型区域SJ2，各p型区域SJ2包括高浓度区域RA和低浓度区域RB。
如图14所示，通过例如CVD在绝缘膜CI之上形成绝缘膜BI，以填充孔部HO。用于填充孔部HO的CVD可根据需要进行多次。
随后，进行化学机械抛光(CMP)直至露出半导体衬底SUB的前表面S1。
如图15所示，位于半导体衬底SUB的前表面S1上的绝缘膜SL、CI和BI通过上述CMP被从半导体衬底SUB的前表面S1上除去。这样，绝缘膜BI保留在每个孔部HO中，并且栅极绝缘膜GI、栅电极GE和绝缘膜CI保留在每个沟槽TR中。
随后，将p型杂质注入半导体衬底SUB的前表面S1，并接着进行退火以进行活化。这样，p型沟道形成区域SC形成于半导体衬底SUB的前表面S1中。
而且，将n型杂质注入半导体衬底SUB的前表面S1中，随后进行退火以进行活化。这样，n型源区SR形成于半导体衬底SUB的前表面S1上的各个沟槽的侧部上。
如图16所示，层间绝缘膜II形成于半导体衬底SUB的前表面S1上。层间绝缘膜II例如由PSG形成。通过光刻技术和干法刻蚀在层间绝缘膜II中形成接触孔CH。接触孔CH形成为暴露源区SR、沟道形成区域SC和p型区域SJ2。
如图3所示，通过CVD形成势垒金属(barrier metal)(未示出)。随后，通过溅射形成配线层IT。所示势垒金属和所述配线层IT通过光刻技术和干法刻蚀被图案化。
然后，通过涂覆形成钝化膜(未示出)以覆盖配线层IT等。钝化层例如由聚酰亚胺形成。通过光刻技术和干法刻蚀在钝化层中形成开口SO和GO(参见图1)。
进一步，对半导体衬底SUB的背表面S2进行抛光。这样，半导体衬底SUB形成为预定厚度。随后，漏电极DE通过例如溅射形成于半导体衬底SUB的背表面S2上。最后，通过切块对每个芯片的外周进行切割，从而获得本实施方式的功率MOSFET中的芯片CP。
接下来，对本实施方式的功能和效果进行描述。为了在雪崩击穿过程中使MOSFET不被破坏，p型区域SJ2中的p型杂质浓度与n型区域SJ1中的n型杂质浓度的比例(p/n比例)需要制造时偏离实现最大击穿电压的值。如果将沟槽TR的深度方向上的任何位置上的n型杂质和p型杂质之间的杂质量比例设定为恒定，那么，如上所述，在沟槽TR的深度方向上获得均匀的电场分布。然而，在这种情况下，即便p型杂质浓度或n型杂质浓度发生微小的变化，击穿电压也急剧下降。
相反，在本实施方式中，如图4、图5A和图5B所示，高浓度区域RA沿着孔部HO的壁表面的宽度从半导体衬底SUB的前表面S1朝向更深的位置变得更小。因此，p型杂质浓度在半导体衬底SUB的前表面S1上较高并且朝向孔部HO的底面侧变得更低。另一方面，通过外延生长形成n型区域SJ1，因此n型区域SJ1在深度方向上具有恒定的n型杂质浓度。因此，p型区域SJ2中的p型杂质浓度与n型区域SJ1中的n型杂质浓度的比例(p/n比例)在前表面S1侧和背表面S2侧不同。具体而言，p/n比例在阳极(源区SR)侧较高且在阴极(漏极)侧较低。因此，即使当p/n比例偏离实现最高击穿电压的最佳条件时，也能防止击穿电压急剧下降，从而有利于制造具有期望的击穿电压的元件。
在本实施方式中，在图17A至图20B所示的平面视图中，通过改变离子注入相对于孔部HO的角度获得p/n比例在深度方向上的变化。该方法仅需要改变离子注入的角度以获得在深度方向上改变p/n比例，因此，不需要精确控制沟槽TR的形状(包括沟槽TR的开口宽度、沟槽TR的侧面的倾角)。因此，本实施方式的方法由于不易受到生产误差的影响而可实现稳定的设备特性。
【第二实施方式】
本实施方式与第一实施方式中的方法的不同点在于图8中所示的n型区域SJ1被设置为杂质浓度较低的n型(或可能为p型)以及在图12所示的离子注入步骤中n型杂质和p型杂质这两者均为离子注入的。
在该实施方式中，在图12所示的离子注入步骤中，首先，离子注入n型杂质。随后，n型杂质通过热扩散扩散至相邻的孔部HO之间的整个区域，由此，n型区域SJ1具有期望的浓度。然后，离子注入p型杂质，之后进行活化退火，从而形成p型区域SJ2。
在n型杂质离子的注入中，如图22所示，n型杂质离子以在平面视图中垂直于每个孔部HO的各个侧面的方向I5至I8注入。另一方面，在p型杂质离子的注入中，如图22所示，p型杂质离子沿方向I1至I4注入，在平面视图中所述方向I1至I4相对于n型杂质离子的注入方向旋转45°。
值得注意的是，除了这些不同点之外，本实施方式中的制造方法与第一实施方式中的制造方法基本相同，下文不再赘述。
离子注入至孔部HO的侧面的上部和下部的n型杂质的注入量基本处于恒定的水平，而p型杂质的注入量具有图4所示的倾斜度分布。因此，本实施方式也获得了与第一实施方式中的那些效果相同的效果。
在第一实施方式中，n型区域SJ1中的杂质浓度通过外延步骤确定，而p型区域SJ2中的杂质浓度通过离子注入步骤确定。由此，为了控制p/n比例，需要精确控制这两种不同类型的步骤。
相反，在本实施方式中，n型区域SJ1中的杂质浓度和p型区域SJ2中的杂质浓度均通过离子注入控制。由此，对生产步骤的控制变得容易。
【第三实施方式】
如图23所示，在本实施方式中，高浓度区域RA自半导体衬底SUB的前表面S1起的深度比孔部HO自半导体衬底SUB的前表面S1起的深度浅。因此，高浓度区域RA以倒三角形形状形成，该倒三角形的顶点高于孔部HO的底面。而且，在孔部HO的壁表面上具有p型杂质几乎不注入的区域，换言之，n型区域SJ1分布在该区域。
如图24A和图25所示，本实施方式中的半导体衬底SUB的前表面S1上的p型区域SJ2的分布与图5A和图6所示的第一实施方式中的p型区域SJ2的分布基本相同。然而，如图24B和图26所示，本实施方式中孔部HO的底面上p型区域SJ2的分布与图5B和图7所示的第一实施方式中p型区域SJ2的分布不同。具体而言，如图24B和图26所示，在本实施方式的孔部HO的底面上，低浓度区域RB仅位于孔部HO的拐角，并且，至于孔部HO的其他区域，n型区域SJ1围绕孔部HO分布。
与第一实施方式中的注入倾角相比，本实施方式中的结构可通过增加图12所示的p型杂质的注入倾角来制造。具体而言，如图27A所示，当相对于半导体衬底SUB的前表面S1的垂直线的离子注入倾角θA较小时，没有注入离子的区域SH(阴影区域)较小，从而朝向更深的位置离子注入p型杂质。第一实施方式的结构可通过以如图27A所示的倾角θA进行离子注入来制造。
另一方面，如图27B所示，随着离子注入角度θB的增加，没有离子注入的区域SH(阴影区域)扩大，从而仅在较浅的位置离子注入p型杂质。本实施方式的结构可通过以图27B所示的倾角θB进行离子注入来制造。
更加具体而言，倾角θ通过下述公式获得：
θ>atan(W/d/√2) (公式1)
其中，W是孔部HO的一个边的长度；d是孔部HO的深度；atan()是反正切函数；并且θ表示为弧度单位。
在本实施方式中，孔部HO的壁表面上的背表面S2侧上的p型杂质的量变得极少。因此，即使当将电压施加于背表面S2侧时，也可形成n型区域SJ1没有被耗尽的区域(n型缓冲区)。n型缓冲区的加入降低了击穿电压和导通电阻之间的平衡，但是可减弱二极管的恢复特性。也就是说，恢复电流随时间的变化dI/dt可被减小。因此，可获得能够高速切换并适用于执行高速切换的应用(反相器和开关电源)的结构。
【第四实施方式】
如图28所示，通过比较可以看出，本实施方式与第一实施方式的不同之处在于孔部HO具有锥形形状。具体而言，孔部HO的平面占用面积自半导体衬底SUB的前表面S1至朝向孔部HO的底面更深的位置变小。因此，孔部HO的底面上的孔部的一个边的长度LA1(或LB1)比半导体衬底SUB的前表面S1上的孔部的一个边的长度LA(或LB)小。
本文使用的术语“平面占用面积”是指在与半导体衬底的前表面S1平行的表面上被孔部HO占用的面积。
值得注意的是，除了上述不同点之外，本实施方式的结构与第一实施方式的结构基本相同。本实施方式中与第一实施方式中的那些部件相同的部件也由与第一实施方式中使用的那些附图标记相同的附图标记标明，因此，下文不再进行赘述。
在本实施方式中，p型区域SJ2的上部和下部之间杂质量的倾斜度可被设置为大于第一实施方式中p型区域SJ2的上部和下部之间杂质量的倾斜度。因此，即使当p/n比例偏离使击穿电压最大的最佳条件时，也可有效显示出防止击穿电压急剧下降的作用。
【第五实施方式】
如图29所示，本实施方式中的结构被设置为第三实施方式中的结构与第四实施方式中的结构的组合。
在第三实施方式中，离子注入方向上的倾角θ需要满足上述公式1所表示的关系。随着角度θ的增加，高浓度区域RA变浅并且最大击穿电压变低。为了使高浓度区域RA的深度d更大，孔部HO的一个边的长度W必须增加。然而，当长度W增加时，孔部HO的面积变大，这可能要求在孔部HO的填充步骤中进行多次CVD步骤，从而使得生产步骤复杂化。
相反，在本实施方式中，孔部HO具有锥形形状。因此，即使当孔部HO的一个边的长度W较小时，也可产生需要的高浓度区域RA的深度。
【第六实施方式】
如图30所示，通过比较可以看出，本实施方式的结构与第一实施方式的结构的不同点在于孔部HO的平面布局。具体而言，在本实施方式中，孔部HO以交错的形式布置。交错布置意味着在第一列的孔部HO相对于与第一列相邻的第二列的孔部HO产生半个孔间距LC(LC/2)的位移。
值得注意的是，除了上述不同点之外，本实施方式的结构与第一实施方式的结构基本相同。本实施方式中与第一实施方式中的那些部件相同的部件也由与第一实施方式中使用的那些附图标记相同的附图标记进行标记，因此，下文不再进行赘述。
在图2所示的第一实施方式中的孔部HO的平面布局中，一个孔部HO在倾斜方向上与相邻的另一孔部HO之间的距离是该孔部HO在上下方向上与相邻的另一孔部HO之间的距离的
Figure BDA0001342842010000191
倍。同时，在本实施方式中，一个孔部HO在倾斜方向上与相邻的另一孔部HO之间的距离是该孔部HO在上下方向上与相邻的另一孔部HO之间的距离的
Figure BDA0001342842010000192
倍。也就是说，在本实施方式中，在上下方向上彼此相邻的孔部HO之间的距离与在倾斜方向上彼此相邻的孔部HO之间的距离基本相同。因为相邻的孔部HO之间的距离尽可能地设定为相同，所以n型区域SJ1可被均等地耗尽。因此，与具有相同击穿电压的结构相比，n型区域SJ1中的n型杂质浓度可被增加，从而可获得具有较低导通电阻的功率MOSFET。
【第七实施方式】
如图31所示，通过比较可以看出，本实施方式的结构与第一实施方式的结构的不同点在于孔部HO的平面形状。本实施方式中的每个孔部HO的平面形状是矩形，并且具有LA大小的长边和LB大小的短边(LB<LA)。沿着栅电极GE的延伸方向(在图中为上下方向)的孔部HO的边是长边。
本实施方式中的纵向上的孔间距LC与横向上的孔间距LD相同。然而，只要孔部HO之间在纵向上的间隔(或距离)LE不大于孔部HO之间在横向上的间隔(或距离)LF，即便纵向上的孔间距LC大于横向上的孔间距LD，也可获得相同的效果。
而且，像本实施方式这样，当想要增加孔部HO在纵向上的尺寸LA时，纵向尺寸LA理想地小于以下尺寸：该尺寸为孔部HO的深度的5.6倍。这是基于如下原因。
如图32所示，b是孔部HO的底面上孔部HO的长边的长度，rb是高浓度区域RA的一端至孔部HO的拐角(端)的距离，并且高浓度区域RA的宽度被设定为b-2rb。在这种情况下，杂质量的倾斜度只出现在孔部HO的拐角附近。当高浓度区域RA变长到一定程度时，高浓度区域RA的中央附近不会表现出由杂质量倾斜带来的作用。理想的是，从高浓度区域RA的两端至其中央的距离应当小于横向上的孔间距A。也就是说，优选地，满足下述公式2给出的关系。
b–2rb<2A(公式2)
根据上述公式2，优选地满足b(1-2r)/2<A的关系。同时，为了在超结结构中获得比正常p-n结中的传导电阻低的传导电阻，横向上的孔间距A和孔部HO的深度d需满足下述公式3表示的关系。
d/A>0.72(公式3)
根据上述公式3，必须满足A<d/0.72的关系。结合公式2和公式3可以看出，下述关系是必需的：b(1-2r)/2<d/0.72，即，b<2d/0.72/(1-2r)。
d具有由超结结构的击穿电压确定的最优值(上限)，并且b值的上限由外形形状(profile shape)的倾斜程度(r)确定(r≤0.5；r越大，b也越大)。当杂质量的倾斜程度极大时，最大击穿电压的降低变得显著，这消除了使击穿电压相对于p/n比例降低的灵敏度减弱的作用，否则这可以是本质优点。假设最大值r是0.25(其对应于在杂质量的比例方面25％的变化)，上述公式导出b<2d/0.72/(1-2×0.25)＝5.56×d。也就是说，孔部HO的纵向上的长度b理想地小于如下值：该值为孔部HO的深度d的5.6倍。
如图32、图33A和图33B所示，每个p型区域SJ2具有高浓度区域RA和低浓度区域RB。高浓度区域RA沿着孔部HO的壁表面的宽度自半导体衬底SUB的前表面S1朝向更深的位置变小。因此，孔部HO的底面上的高浓度区域RA的宽度LA2(或LB2)小于半导体衬底SUB的前表面S1上的高浓度区域RA的宽度LA(或LB)。
孔部HO的壁表面上的高浓度区域RA具有梯形形状。在梯形形状中，其平行相对的边中的一者(前表面S1上的边)较长，而另一边(孔部HO的底面上的边)较短。
低浓度区域RB沿着孔部HO的壁表面的宽度自半导体衬底SUB的前表面S1朝向更深的位置增大。因此，孔部HO的底面上的低浓度区域RB的宽度大于半导体衬底SUB的前表面S1上的低浓度区域RB的宽度(例如，0)。
每个高浓度区域RA和低浓度区域RB自前表面S1的深度等于或深于自孔部HO的前表面S1的深度。
如图33A所示，半导体衬底SUB的前表面S1上的高浓度区域RA的宽度LA(或LB)等于半导体衬底SUB的前表面S1上的孔部HO的一个边的长度LA(或LB)。也就是说，在半导体衬底SUB的前表面S1，高浓度区域RA沿着孔部HO的一个边的全长设置。
在半导体衬底SUB的前表面S1，低浓度区域RB仅设置于孔部HO的拐角。
如图33B所示，孔部HO的底面上的高浓度区域RA的宽度小于孔部HO的底面上的孔部的一个边的长度。也就是说，在孔部HO的底面上，高浓度区域RA仅设置在孔部HO的一个边的一部分上(仅一个边的中央部分)。
在孔部HO的底面上，低浓度区域RB设置在孔部HO的拐角和每个边的两端。
如图34所示，在半导体衬底SUB的前表面S1，低浓度区域RB仅设置在孔部HO的拐角上，由此，只有仅在这些部分上的p型杂质浓度低于其他部分的p型杂质浓度。如图35所示，在孔部HO的底面部分，低浓度区域RB仅设置在孔部HO的拐角上和孔部HO的每个边的两端，由此，仅位于这些部分的p型杂质浓度低于其他部分的p型杂质浓度。
如图34和图35所示，高浓度区域RA中的p型杂质浓度大约是低浓度区域RB中的p型杂质浓度的两倍。可选地，高浓度区域RA中的p型杂质浓度可以是低浓度区域RB中的p型杂质浓度的两倍或更多倍。
值得注意的是，除了上述不同点之外，本实施方式的结构与第一实施方式的结构基本相同。本实施方式中与第一实施方式中的那些部件相同的部件也由与第一实施方式中使用的那些附图标记相同的附图标记来标记，因此，下文不再进行赘述。
而且，在本实施方式中，像第六实施方式那样，彼此相邻的孔部HO之间在倾斜方向上的距离变得更小，从而获得与第六实施方式中的效果相同的效果。
当孔部HO的平面形状是图2所示的正方形时，小图案宽度使得光刻技术中的分辨率成为困难。而且，当通过CVD采用绝缘膜进行填充时，孔部HO无法被完全填充，这可能会在绝缘膜BI中不利地产生空隙。然而，本实施方式可抑制这种麻烦的发生。
【第八实施方式】
如图36所示，本实施方式中的结构被配置成第六实施方式中的结构和第七实施方式中的结构的组合。也就是说，孔部HO的平面形状是矩形，并且在平面视图中孔部HO以交错的形式布置。
值得注意的是，除了上述不同点之外，本实施方式的结构与第六实施方式和第七实施方式的结构基本相同。本实施方式中与第六实施方式和第七实施方式中的那些部件相同的部件也由与这些实施方式中使用的那些附图标记相同的附图标记进行标记，因此，下文不再进行赘述。
在本实施方式中，相邻孔部HO之间的距离小于第七实施方式中相邻孔部HO之间的距离，从而易于获得更高的击穿电压。
【第九实施方式】
如图37所示，通过比较可以看出，本实施方式的结构与第一实施方式的不同点在于孔部HO的平面形状。本实施方式中每个孔部HO的平面形状是八边形。
如图38至图41所示，八边形孔部HO的每个边(每个侧面)设置有高浓度区域RA和低浓度区域RB。高浓度区域RA和低浓度区域RB在每个边(每个侧面)上的分布情况与第一实施方式相同。
在本实施方式的制造方法中，从在平面视图中与八边形形状的每个侧面垂直的方向上进行离子注入(离子注入总共进行八次)。因此，p型区域SJ2(每个p型区域均包括高浓度区域RA和低浓度区域RB)如图37至图41所示的那样形成。
值得注意的是，除了上述不同点之外，本实施方式的结构和制造方法与第一实施方式基本相同。本实施方式中与第一实施方式中的那些部件相同的部件也由与第一实施方式中使用的那些附图标记相同的附图标记进行标记，因此，下文不再进行赘述。
在本实施方式中，形成于孔部HO的每个侧面上的高浓度区域RA中的p型杂质浓度与第一实施方式相比变得均匀。因此，n型区域SJ1可被更加均匀地耗尽，像第六实施方式那样，这可使得在相同的击穿电压的条件下功率MOSFET表现出更低的电阻。
【第十实施方式】
如图42所示，本实施方式中的结构被配置成第六实施方式中的结构和第九实施方式中的结构的组合。也就是说，每个孔部HO的平面形状为八边形，并且在平面视图中孔部HO以交错形式排布。
值得注意的是，除了上述不同点之外，本实施方式的结构与第六实施方式和第九实施方式中的结构均基本相同。本实施方式中与第六和第九实施方式中的那些部件相同的部件也由与这些实施方式中使用的那些附图标记相同的附图标记进行标记，因此，下文不再进行赘述。
在本实施方式中，相邻孔部HO之间的距离小于第九实施方式中相邻孔部HO之间的距离，从而易于获得更高的击穿电压。
【第十一实施方式】
如图43所示，通过比较可以看出，本实施方式的结构与第一实施方式的结构的不同点在于孔部HO的平面形状和孔部HO的平面布局。本实施方式中的每个孔部HO的平面形状是六边形。孔部HO以横向上孔间距LC的2/√3倍那么大的交错形式排布。
如图44A至图46所示，六边形孔部HO的每个边(每个侧面)设置有高浓度区域RA和低浓度区域RB。高浓度区域RA和低浓度区域RB在每个边(每个侧面)上的分布情况与第一实施方式相同。
在本实施方式的制造方法中，离子注入从在平面视图中与六边形形状的每个侧面垂直的方向上进行(离子注入总共进行六次)。因此，p型区域SJ2(每个p型区域SJ2包括高浓度区域RA和低浓度区域RB)如图43至图46所示的那样形成。
值得注意的是，除了上述不同点之外，本实施方式的结构和制造方法与第一实施方式基本相同。本实施方式中与第一实施方式中的那些部件相同的部件也由与第一实施方式中使用的那些附图标记相同的附图标记进行标记，因此，下文不再进行赘述。
在本实施方式中，形成于孔部HO的每个侧面上的高浓度区域RA的p型杂质浓度与第一实施方式相比变得均匀。因此，n型区域SJ1可被更加均匀地耗尽，像第六实施方式那样，这可使得在相同的击穿电压下功率MOSFET表现出更低的电阻。
在本实施方式中，每个孔部HO的平面形状是六边形，平面视图中孔部HO以交错形式排布，并且，纵向上的孔间距基本是横向上的孔间距的2/√3倍。因此，一个孔部HO与位于这一个孔部的周围的六个其他孔部HO之间的距离均相等。也就是说，连接各个孔部HO的中心点的线形成等边三角形。这样，n型区域SJ1可被均匀耗尽。因此，与具有相同击穿电压的结构相比，可提高n型区域SJ1中的n型杂质浓度，从而可获得具有更低的导通电阻的功率MOSFET。
本实施方式中的每个孔部HO的平面形状为六边形。因此，孔部HO的各个侧面上的p型杂质的量变得均匀，从而能够增强在各个方向上从孔部HO的每个侧面均匀扩展耗尽层的效果。
值得注意的是，像第六实施方式那样，即使在孔部HO的形状为四边形时，也可在一定程度获得在各个方向上从孔部HO的侧面均匀扩展耗尽层的效果。
【第十二实施方式】
如图47所示，通过比较可以看出，本实施方式的结构与第六实施方式的结构的不同点在于孔部HO的平面形状。本实施方式中的每个孔部HO的平面形状是圆形(例如，正圆形)。
如图48A至图50所示，在平面视图中，高浓度区域RA和低浓度区域RB在圆形孔部HO的周围形成。高浓度区域RA和低浓度区域RB的分布情况与第一实施方式相同。
在本实施方式的制造方法中，离子注入从在平面视图中偏离圆心的方向上进行，例如，偏离圆心60°的方向上进行(离子注入总共进行六次)。因此，p型区域SJ2(每个p型区域SJ2包括高浓度区域RA和低浓度区域RB)如图47至图50所示的那样形成。
值得注意的是，除了上述不同点之外，本实施方式的结构和制造方法与第六实施方式的那些结构和制造方法基本相同。本实施方式中与第六实施方式中的那些部件相同的部件也由与第六实施方式中使用的那些附图标记相同的附图标记来标识，因此，下文不再进行赘述。
在本实施方式中，与第六实施方式相比，孔部HO的平面形状为圆形，因此，增加了离子注入方向的灵活性。例如，用于形成p型区域SJ2的离子注入方向的数量增加，因此能够改善各个方向上p型区域SJ2中杂质量的均匀性，从而增强第九实施方式的效果。
而且，本实施方式可与第十实施方式或第十一实施方式组合。
【第十三实施方式】
如图51所示，通过比较可以看出，本实施方式的结构与第六实施方式的结构的不同点在于栅电极GE的平面形状。在本实施方式中，栅电极GE的平面形状为四边形网状，其围绕每个孔部HO。因此，在平面视图中，每个孔部HO被栅电极GE围绕。而且，在平面视图中，每个孔部HO被对应的源区SR围绕。
值得注意的是，除了上述不同点之外，本实施方式的结构和制造方法与第六实施方式的那些结构和制造方法基本相同。本实施方式中与第六实施方式中的那些部件相同的部件也由与第六实施方式中使用的那些附图标记相同的附图标记标识，因此，下文不再进行赘述。
在本实施方式中，与第六实施方式相比，栅电极GE的宽度较大。因此，功率MOSFET的传导电阻的由栅电极GE诱导的部分组成(沟道电阻、源扩散层电阻，等等)减少。这样，可获得较低的导通电阻。
本实施方式中的栅极的平面布局也可配置成第一实施方式至第十二实施方式的结构的组合。
【其他】
上述第一实施方式至第十三实施方式描述了上述功率MOSFET作为半导体衬底SUB上形成的元件。可选地，该元件可以是如图52所示的二极管，或如图53所示的绝缘栅双极晶体管(IGBT)。甚至当该元件为图52所示的二极管或图53所示的IBGT时，也可以获得与第一实施方式至第十三实施方式的那些效果相同的效果。
如图52所示，通过比较可以看出，本实施方式中的二极管与功率MOSFET的结构的不同点在于省略了栅极绝缘膜GI、栅电极GE和源区SR。具体而言，二极管包括n-区域LR、n型区域(第一杂质区域)SJ1和p型阳极区域SC。
n-区域LR是低电阻区域并且形成于半导体衬底SUB的背表面S2。n型区域SJ1位于n-区域LR的前表面S1侧并且与n-区域LR接触。每个p型阳极区域SC均位于对应的n型区域SJ1中的前表面S1侧上，并且与n型区域SJ1形成p-n结。沟道形成区域SC位于半导体衬底SUB的前表面S1上。
上述二极管具有超结结构。所述超结结构包括上述n型区域SJ1和p型区域(第二杂质区域)SJ2。
配线层(阳极电极)IT通过形成于层间绝缘膜II中的接触孔CH与阳极区域SC电连接。阴极电极DE与n-区域LR电连接。
如图53所示，通过比较可以看出，本实施方式中的IGBT与功率MOSFET的结构的不同点在于增加了p型接触区域CR。具体而言，p型接触区域CR设置于n-区域LR和集电极DE之间。因此，集电极DE与p型收集电区CR电连接。
在上述第一实施方式至第十三实施方式中，已描述了沟槽-栅极元件(MOSFET，IGBT)，但是本发明的元件可以是平面-栅极元件。
上文已基于实施方式对发明人做出的本发明进行了具体描述。明显的是，本发明不限于上述实施方式，在不背离本发明的实质和范围的情况下，可对实施方式做出各种不同的改良和改变。

Claims (9)

1.半导体器件，其包括：
半导体衬底，该半导体衬底具有前表面并且包括孔部，所述孔部从所述前表面延伸至该半导体衬底的内部；
形成于所述半导体衬底中的第一导电类型的第一杂质区域；以及
形成于所述孔部的壁表面的第二导电类型的第二杂质区域，所述第二杂质区域与所述第一杂质区域形成p-n结；
其中，所述第二杂质区域包括：
形成于所述孔部的壁表面上的第二导电类型的低浓度区域，和
形成于所述孔部的壁表面上且与所述低浓度区域连接的第二导电类型的高浓度区域，并且
其中，所述高浓度区域沿着所述孔部的壁表面的宽度自所述前表面朝向更深的位置变小，
其中，所述高浓度区域自所述半导体衬底的所述前表面起的深度比所述孔部自所述半导体衬底的所述前表面起的深度浅，并且在所述孔部的所述壁表面上具有所述第二导电类型的杂质几乎不注入的区域。
2.如权利要求1所述的半导体器件，
其中，在平面视图中所述孔部具有多边形形状。
3.如权利要求2所述的半导体器件，
其中，在所述前表面，所述高浓度区域的宽度位于所述孔部的整个一个边上。
4.如权利要求1所述的半导体器件，
其中，在平面视图中所述孔部具有正方形形状。
5.如权利要求1所述的半导体器件，
其中，在平面视图中所述孔部具有矩形形状。
6.如权利要求5所述的半导体器件，
其中，在所述前表面，所述孔部的矩形形状的长边的大小是所述孔部的深度的5.6倍或更小。
7.如权利要求1所述的半导体器件，
其中，所述孔部的平面占用面积自所述前表面朝向更深的位置变小。
8.制造半导体器件的方法，所述方法包括如下步骤：
在半导体衬底中形成第一导电类型的第一杂质区域；
在所述半导体衬底的前表面形成孔部；以及
通过以在平面视图中相对于所述孔部的多个不同的角度注入离子形成第二导电类型的第二杂质区域，所述第二杂质区域包括位于所述孔部的壁表面上的第二导电类型的低浓度区域和位于所述孔部的壁表面上且与所述低浓度区域连接的第二导电类型的高浓度区域，所述第二杂质区域和所述第一杂质区域形成p-n结，
其中，所述高浓度区域形成为该高浓度区域沿着所述孔部的壁表面的宽度自所述前表面朝向更深的位置变小，
其中，所述高浓度区域自所述半导体衬底的所述前表面起的深度比所述孔部自所述半导体衬底的所述前表面起的深度浅，并且在所述孔部的所述壁表面上具有所述第二导电类型的杂质几乎不注入的区域。
9.如权利要求8所述的制造半导体器件的方法，
其中，所述孔部被形成为在平面视图中具有多边形形状，并且
其中，所述高浓度区域被形成为：在所述前表面，该高浓度区域的宽度位于所述孔部的整个一个边上。
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