JP6747195B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、ドリフト層を、不純物濃度を高めたｎ型領域とｐ型領域とを基板主面に平行な方向（横方向）に交互に繰り返し配置して並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）半導体装置が公知である。また、超接合ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ、以下、ＳＪ−ＭＯＳＦＥＴとする）に、構造的に低オン抵抗特性を得やすいトレンチゲート構造を適用して低オン抵抗化を図る技術が知られている。従来のトレンチゲート型ＳＪ−ＭＯＳＦＥＴの活性領域とエッジ終端領域との間の領域（以下、中間領域とする）の構造について説明する。
図１３は、従来のトレンチゲート型ＳＪ−ＭＯＳＦＥＴのＭＯＳゲートの一部の平面レイアウトを示す平面図である。平面レイアウトとは、半導体基体（半導体チップ）１１０のおもて面側から見た各部の平面形状および配置構成である。活性領域１２１は、オン状態のときに電流が流れる領域である。エッジ終端領域１２２は、活性領域１２１の周囲を囲み、活性領域１２１のチップおもて面側の電界を緩和して耐圧（耐電圧）を保持する領域である。耐圧とは、素子破壊を起こさない限界の電圧である。図１４は、図１３の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図１５は、図１３の切断線ＢＢ−ＢＢ’における断面構造を示す断面図である。
図１３に示すように、並列ｐｎ層１０５のｎ型領域１０３およびｐ型領域１０４は、基体主面に平行な方向に、活性領域１２１からエッジ終端領域１２２にわたってストライプ状に延びる平面レイアウトに配置されている。トレンチ（以下、ゲートトレンチとする）１０６の内部には、ＭＯＳゲート（以下、トレンチゲートとする）１０９が埋め込まれている。ゲートトレンチ１０６は、並列ｐｎ層１０５のｎ型領域１０３およびｐ型領域１０４がストライプ状に延びる方向（以下、第１方向とする）Ｘに平行なストライプ状の平面レイアウトに配置されている。ゲートトレンチ１０６は活性領域１２１から外側（チップ端部側）へ延在し、その端部（以下、ゲートトレンチ終端部とする）１０６ａは活性領域１２１とエッジ終端領域１２２との中間領域１２３内で終端する。
また、ゲートトレンチ１０６は、活性領域１２１において並列ｐｎ層１０５のｎ型領域１０３に配置される。その理由は、次の通りである。ゲートトレンチ１０６には、ゲート絶縁膜１０７（図１３には不図示、図１４，１５参照）を介してゲート電極１０８が埋め込まれてトレンチゲート１０９が構成されている。ゲートトレンチ１０６が活性領域１２１において並列ｐｎ層１０５のｐ型領域１０４に配置された場合、ゲートトレンチ１０６の側壁において、ゲート絶縁膜１０７を挟んでトレンチゲート１０９と並列ｐｎ層１０５のｎ型領域１０３とが対向しない。この場合、オン時にｎ+型ソース領域１１３と並列ｐｎ層１０５のｎ型領域１０３との間を流れる電流の経路となるチャネル（ｎ型の反転層）がｐ型ベース領域（不図示）に形成されないからである。
このようにゲートトレンチ１０６が並列ｐｎ層１０５のｎ型領域１０３に配置されるため、ゲートトレンチ終端部１０６ａも必然的に並列ｐｎ層１０５のｎ型領域１０３に配置される。中間領域１２３には、半導体基体（半導体チップ）１１０のおもて面１１０ａ上に平板状にＭＯＳゲート（以下、プレーナゲートとする）１１１が設けられている。図１３において、プレーナゲート１１１は２本の平行な破線１１１ａで挟まれた部分である。プレーナゲート１１１は、トレンチゲート１０９の引き出し部であるゲートトレンチ終端部１０６ａで、トレンチゲート１０９と深さ方向Ｚに対向して接する。
すなわち、図１４，１５に示すように、ＭＯＳゲート（トレンチゲート１０９およびプレーナゲート１１１）を構成するゲート絶縁膜１０７およびゲート電極１０８は、中間領域１２３において、ゲートトレンチ１０６の内部から半導体基体１１０のおもて面１１０ａ上に引き出されている。ソース電極およびドレイン電極は図示省略するが、ソース電極は半導体基体１１０のおもて面１１０ａに設けられ、ｎ+型ソース領域１１３およびｐ+型コンタクト領域１１４に接する。ドレイン電極は、半導体基体１１０の裏面（ｎ+型半導体基板１０１の表面）に設けられている。符号１０２，１１２は、それぞれｎ-型バッファ層および層間絶縁膜である。
このようなトレンチゲート型ＳＪ−ＭＯＳＦＥＴとして、並列ｐｎ層のｎ型領域の、ゲートトレンチの底面に対応する部分に、ゲートトレンチの底面を覆うようにｎ型拡散領域を設けた装置が提案されている（例えば、下記特許文献１（第００１３段落、第１図）参照。）。下記特許文献１では、ゲートトレンチの形成位置がずれたとしても、ゲートトレンチの底面を覆うｎ型拡散領域を介してチャネルと並列ｐｎ層のｎ型領域とが連結されて電流の通路が確保される。また、下記特許文献１には、並列ｐｎ層のｐ型領域に達するゲートトレンチを設ける場合に、並列ｐｎ層のｐ型領域の幅をゲートトレンチの幅よりも狭くすることが開示されている。
また、別のトレンチゲート型ＳＪ−ＭＯＳＦＥＴとして、並列ｐｎ層のｎ型領域およびｐ型領域と、ゲートトレンチとが、同じ方向（第１方向Ｘ）にストライプ状に延びる平面レイアウトに配置された装置が提案されている（例えば、下記特許文献２（第００６８〜００６９段落、第１５〜１７図）、下記特許文献３（第００４０段落、第１０〜１２図）参照。）。下記特許文献２では、ゲートトレンチを並列ｐｎ層のｎ型領域に配置し、ゲートトレンチ終端部においてゲートトレンチの底部を囲むようにｐ型領域を設けた構成となっている。下記特許文献３では、ゲートトレンチを並列ｐｎ層のｐ型領域に配置し、ゲートトレンチ終端部が並列ｐｎ層のｐ型領域の幅の広い部分に囲まれた構成となっている。
また、別のトレンチゲート型ＳＪ−ＭＯＳＦＥＴとして、活性領域の外側において、活性領域から連続する並列ｐｎ層の、基板おもて面側の表面領域（表面層）に、当該並列ｐｎ層よりも不純物濃度の低い並列ｐｎ層を備えた装置が提案されている（例えば、下記特許文献４（第００２７〜００２８段落、第１，２図）参照。）。下記特許文献４では、活性領域から連続する並列ｐｎ層のｎ型領域およびｐ型領域上にそれぞれ同じ平面レイアウトでｎ-型領域およびｐ-型領域を配置することで、当該並列ｐｎ層よりも不純物濃度の低い並列ｐｎ層を構成している。
特開２００７−０１２９７７号公報 特開２０１４−１３２６３７号公報 特開２００４−１３４５９７号公報 特開２００３−２２４２７３号公報
しかしながら、上述したようにＭＯＳゲートがゲートトレンチ１０６の内部から半導体基体１１０のおもて面１１０ａ上に引き出された構造とする場合、ゲートトレンチ終端部１０６ａがチップ端部にまで達しない。このゲートトレンチ終端部１０６ａでは、シリコン（Ｓｉ）の結晶面によるエッチング速度の違い等により、ゲートトレンチ１０６の、第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに略平行な側壁（以下、端部側壁とする）１０６ｂは、他の側壁よりも底面に対する傾斜角度αが大きくなる（図１５参照）。
これによって、半導体基体１１０のおもて面１１０ａとゲートトレンチ１０６の端部側壁１０６ｂとの境界においてシリコン部（半導体基体１１０）に尖った部分１１０ｂが生じたり、ゲートトレンチ１０６の端部側壁１０６ｂに様々な結晶面方位が露出したりすることとなる。このため、ゲートトレンチ１０６の端部側壁１０６ｂ付近に電界が集中しやすく、ゲートトレンチ終端部１０６ａでゲート耐圧が低下してしまうという問題がある。ゲート耐圧とは、素子破壊を起こさない限界のゲート電圧（すなわちゲート電極１０８に印加可能な最大ゲート電圧）である。
この問題は、超接合構造でない通常のトレンチゲート型ＭＯＳＦＥＴでは、ゲートトレンチ終端部を完全に覆うようにｐ型ウェル領域を設けることで回避される。しかしながら、トレンチゲート型ＳＪ−ＭＯＳＦＥＴでは、ゲートトレンチ終端部１０６ａを完全に覆うようにｐ型ウェル領域を設けた場合、並列ｐｎ層１０５のｎ型領域１０３およびｐ型領域１０４の不純物濃度のチャージバランスが崩れるため、耐圧低下の原因となる。したがって、トレンチゲート型ＳＪ−ＭＯＳＦＥＴには、ゲートトレンチ終端部１０６ａを完全に覆うようにｐ型ウェル領域を設ける構成を適用することはできない。
この発明は、上述した従来技術による問題点を解消するため、耐圧を向上させることができるとともに、信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１主面と第２主面とを有し、前記第１主面に平行な方向に第１の第１導電型半導体領域と第１の第２導電型半導体領域とを交互に繰り返し配置した第１並列ｐｎ層が設けられている。前記第１並列ｐｎ層の前記第１主面上に、第２導電型の第１半導体領域が配置されている。前記第１並列ｐｎ層の前記第１主面上に、前記第１半導体領域に隣接して、２並列ｐｎ層が設けられている。前記第２並列ｐｎ層は、前記第１並列ｐｎ層の前記第１主面に平行な方向に第２の第１導電型半導体領域と第２の第２導電型半導体領域とを交互に繰り返し配置してなる。トレンチは、前記第１半導体領域の表面から前記第１の第１導電型半導体領域の表面層に達する。前記第１半導体領域の表面層に、前記トレンチに接する第１導電型の第２半導体領域が選択的に設けられている。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。第１電極は、前記第１半導体領域および前記第２半導体領域に電気的に接続されている。前記第１並列ｐｎ層の前記第２主面に、半導体層が設けられている。第２電極は、前記半導体層に電気的に接続されている。前記トレンチは、前記第２並列ｐｎ層へ延在し、前記第２並列ｐｎ層で終端する。前記ゲート電極は、前記トレンチの内部から外側へ延在し、前記ゲート絶縁膜を介して前記第２並列ｐｎ層の表面上にも配置されている。前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域とは、前記第１の第１導電型半導体領域と前記第１の第２導電型半導体領域との繰り返し周期に対して、繰り返し周期を１／２ずらして配置されている。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの短手方向の幅は、前記第２の第２導電型半導体領域の前記短手方向に平行な方向の幅よりも狭いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの前記第１半導体領域の表面から前記第２主面に向かう方向の深さは、前記第２の第２導電型半導体領域の厚さより深いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第１導電型半導体領域と前記第１の第２導電型半導体領域とは、前記第１並列ｐｎ層の前記第１主面に平行な第１方向に延びるストライプ状のレイアウトに配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の第２導電型半導体領域は、マトリクス状のレイアウトに配置されている。前記第１の第１導電型半導体領域は、前記第１の第２導電型半導体領域の周囲を囲む格子状に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域とは、前記第１方向に延びるストライプ状のレイアウトに配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域とは、前記第１並列ｐｎ層の前記第１主面に平行な第１方向に延びるストライプ状のレイアウトに配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第２導電型半導体領域は、マトリクス状のレイアウトに配置されている。前記第２の第１導電型半導体領域は、前記第２の第２導電型半導体領域の周囲を囲む格子状に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチは、前記第１方向に延びるストライプ状のレイアウトに配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１並列ｐｎ層は、活性領域から前記活性領域よりも外側にわたって配置されている。前記第２並列ｐｎ層は、前記活性領域よりも外側に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の表面から前記第１半導体領域に達する溝を備える。前記第１電極は、前記溝の内部において前記第１半導体領域および前記第２半導体領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１電極と前記第１半導体領域との間に、前記第１半導体領域よりも不純物濃度の高い第１導電型の高濃度半導体領域をさらに備える。前記第１電極は前記高濃度半導体領域および前記第２半導体領域と接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体層と前記第１の第１導電型半導体領域との間に設けられた、前記第１の第１導電型半導体領域よりも不純物濃度の低い第１導電型低濃度領域をさらに備えることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１，２並列ｐｎ層を備えた半導体装置の製造方法であって、次の特徴を有する。前記第１並列ｐｎ層は、半導体層の第１主面上に、前記半導体層の表面に平行な方向に第１の第１導電型半導体領域と第１の第２導電型半導体領域とが交互に繰り返し配置され、第１領域と前記第１領域より厚さが薄い第２領域とを備える。前記第２並列ｐｎ層は、前記第２領域の表面に、前記第１領域に隣接して前記半導体層の表面に平行な方向に第２の第１導電型半導体領域と第２の第２導電型半導体領域とが交互に繰り返し配置されている。前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域は、前記第１の第１導電型半導体領域と前記第１の第２導電型半導体領域との繰り返し周期に対して、繰り返し周期を１／２ずらして配置されている。まず、第１，２工程により前記第１並列ｐｎ層および前記第２並列ｐｎ層を形成する。前記第１工程では、堆積工程および第１，２注入工程を１組とする工程を繰り返し行う。前記堆積工程では、前記半導体層よりも不純物濃度の低い第１導電型またはノンドープのエピタキシャル成長層を形成する。前記第１注入工程では、前記エピタキシャル成長層に第１導電型不純物をイオン注入する。前記第２注入工程では、前記エピタキシャル成長層に第２導電型不純物を選択的にイオン注入する。前記第２工程では、前記第１工程により堆積されたエピタキシャル成長層上に前記半導体層よりも不純物濃度の低い第１導電型またはノンドープのエピタキシャル成長層を形成する。かつ、前記第１工程では、最後の前記第１注入工程で、前記第１並列ｐｎ層となる前記エピタキシャル成長層に、前記第１の第１導電型半導体領域を形成するためのイオン注入とともに、前記第２の第１導電型半導体領域を形成するためのイオン注入を行う。最後の前記第２注入工程で、前記第１並列ｐｎ層となる前記エピタキシャル成長層に、前記第１の第２導電型半導体領域を形成するためのイオン注入とともに、前記第２の第２導電型半導体領域を形成するためのイオン注入を行う。次に、前記第１の第１導電型半導体領域にトレンチを形成する第３工程を行う。次に、前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を形成する第４工程を行う。次に、前記第１並列ｐｎ層の表面層に、第２導電型の第１半導体領域を形成する第５工程を行う。次に、前記第１半導体領域の表面層に、第１導電型の第２半導体領域を選択的に形成する第６工程を行う。次に、前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する第７工程を行う。次に、前記半導体層に電気的に接続された第２電極を形成する第８工程を行う。前記第３工程では、前記第１の第１導電型半導体領域から前記第２の第２導電型半導体領域まで延在して前記第２の第２導電型半導体領域で終端する前記トレンチを形成する。前記第４工程では、前記ゲート電極を前記トレンチの内部から外側へ延在させて、前記ゲート絶縁膜を介して前記第２並列ｐｎ層の表面上に残るように前記ゲート電極を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程では、前記第２の第２導電型半導体領域と隣接するように前記第１半導体領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、前記半導体層と前記第１の第１導電型半導体領域との間に、前記第１の第１導電型半導体領域よりも不純物濃度の低い第１導電型低濃度領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第５工程と前記第６工程との間に、前記第１半導体領域の表面層に、前記第１半導体領域よりも不純物濃度の高い第１導電型高濃度領域を形成する工程をさらに含むことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１注入工程では、前記第１導電型不純物を選択的にイオン注入することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１，２並列ｐｎ層を備えた半導体装置の製造方法であって、次の特徴を有する。前記第１並列ｐｎ層は、半導体層の第１主面上に、前記半導体層の表面に平行な方向に第１の第１導電型半導体領域と第１の第２導電型半導体領域とが交互に繰り返し配置され、第１領域と前記第１領域より厚さが薄い第２領域を備える。前記第２並列ｐｎ層は、前記第２領域の表面に、前記第１領域に隣接して前記半導体層の表面に平行な方向に第２の第１導電型半導体領域と第２の第２導電型半導体領域とが交互に繰り返し配置されている。前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域は、前記第１の第１導電型半導体領域と前記第１の第２導電型半導体領域との繰り返し周期に対して、繰り返し周期を１／２ずらして配置されている。まず、第９，１０工程により前記第１並列ｐｎ層および前記第２並列ｐｎ層を形成する。前記第９工程では、前記半導体層よりも不純物濃度の低い第１導電型のエピタキシャル成長層を形成する堆積工程と、前記エピタキシャル成長層に第２導電型不純物を選択的にイオン注入する第３注入工程と、を１組とする工程を繰り返し行う。前記第１０工程では、前記第１工程により堆積されたエピタキシャル成長層上に前記半導体層よりも不純物濃度の低い第１導電型のエピタキシャル成長層を形成する。かつ、前記第９工程では、最後の前記第３注入工程で、前記第１並列ｐｎ層となる前記エピタキシャル成長層に、前記第１の第２導電型半導体領域を形成するためのイオン注入とともに、前記第２の第２導電型半導体領域を形成するためのイオン注入を行う。次に、前記第１の第１導電型半導体領域にトレンチを形成する第１１工程を行う。次に、前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を形成する第１２工程を行う。次に、前記第１並列ｐｎ層の表面層に、第２導電型の第１半導体領域を形成する第１３工程を行う。次に、前記第１半導体領域の表面層に、第１導電型の第２半導体領域を選択的に形成する第１４工程を行う。次に、前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する第１５工程を行う。次に、前記半導体層に電気的に接続された第２電極を形成する第１６工程を行う。前記第１１工程では、前記第１の第１導電型半導体領域から前記第２の第２導電型半導体領域まで延在して前記第２の第２導電型半導体領域で終端する前記トレンチを形成する。前記第１２工程では、前記ゲート電極を前記トレンチの内部から外側へ延在させて、前記ゲート絶縁膜を介して前記第２並列ｐｎ層の表面上に残るように前記ゲート電極を形成する。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１３工程では、前記第２の第２導電型半導体領域と隣接するように前記第１半導体領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第９工程では、前記半導体層と前記第１の第２導電型半導体領域との間に第１導電型の前記エピタキシャル成長層を残すことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１２工程と前記第１３工程との間に、前記第１半導体領域の表面層に、前記第１半導体領域よりも不純物濃度の高い第１導電型高濃度領域を形成する工程をさらに含むことを特徴とする。
上述した発明によれば、第１並列ｐｎ層の、第１主面側の表面領域に第２並列ｐｎ層を配置して、トレンチ終端部を第２並列ｐｎ層の第２の第２導電型半導体領域で覆うことで、第１並列ｐｎ層の第１の第１導電型半導体領域および第１の第２導電型半導体領域の不純物濃度のチャージバランスを維持した状態で、トレンチ終端部にかかる電界を緩和させることができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、耐圧を向上させることができるとともに、ゲート絶縁膜の信頼性が高い半導体装置を提供することができるという効果を奏する。
実施の形態１にかかる半導体装置のＭＯＳゲートの一部の平面レイアウトを示す平面図である。 実施の形態１にかかる半導体装置の並列ｐｎ層の一部の平面レイアウトを示す平面図である。 実施の形態１にかかる半導体装置の並列ｐｎ層の一部の平面レイアウトを示す平面図である。 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 図１の切断線Ｂ−Ｂ’における断面構造の別の一例を示す断面図である。 図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 図１の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 実施の形態２にかかる半導体装置の基体おもて面の表面領域における並列ｐｎ層の平面レイアウトを示す平面図である。 実施の形態２にかかる半導体装置の基体おもて面の表面領域における並列ｐｎ層の平面レイアウトの別の一例を示す平面図である。 図９の切断線Ｅ−Ｅ’における断面構造を示す断面図である。 図９の切断線Ｆ−Ｆ’における断面構造を示す断面図である。 実施の形態３にかかる半導体装置の基体おもて面の表面領域における並列ｐｎ層の平面レイアウトを示す平面図である。 従来のトレンチゲート型ＳＪ−ＭＯＳＦＥＴのＭＯＳゲートの一部の平面レイアウトを示す平面図である。 図１３の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。 図１３の切断線ＢＢ−ＢＢ’における断面構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置のＭＯＳゲートの一部の平面レイアウトを示す平面図である。図２，３は、実施の形態１にかかる半導体装置の並列ｐｎ層の一部の平面レイアウトを示す平面図である。図２には、半導体基体（半導体チップ）１０のおもて面（第１主面）側の表面領域（図１と同じ深さ位置）における並列ｐｎ層の平面レイアウトを示す。図３には、半導体基体１０のおもて面側の表面領域（図２）よりもドレイン側に深い深さ位置における並列ｐｎ層の平面レイアウトを示す。また、図１〜３には、並列ｐｎ層のｎ型領域およびｐ型領域をそれぞれ異なるハッチングで示す（図４，５Ａ，５Ｂ，６，７についても同様）。
図１に示す実施の形態１にかかる半導体装置は、ドリフト層を、不純物濃度を高めたｎ型領域（第１の第１導電型半導体領域）３とｐ型領域（第２の第１導電型半導体領域）４とを基体主面に平行な方向に交互に繰り返し配置してなる第１並列ｐｎ層５を備えたトレンチゲート型ＳＪ−ＭＯＳＦＥＴである。まず、実施の形態１にかかる半導体装置の第１，２並列ｐｎ層５，３５の平面レイアウトについて説明する。第１並列ｐｎ層５のｎ型領域３およびｐ型領域４は、半導体基体（半導体チップ）１０のおもて面に平行な方向に、活性領域２１からエッジ終端領域２２にわたってストライプ状に延びる平面レイアウトに配置されている。
半導体基体１０は、ｎ+型半導体基板（半導体層）１上にｎ-型バッファ層２および第１並列ｐｎ層５となる複数のエピタキシャル層を積層してなるエピタキシャル基板である。活性領域２１は、オン状態のときに電流が流れる領域であり、ＭＯＳゲートを構成するｎ+型ソース領域１３の最外周端部１３ａよりも内側の領域である。エッジ終端領域２２は、活性領域２１の周囲を囲み、活性領域２１の、基体おもて面（半導体基体１０のおもて面）側の電界を緩和して耐圧を保持する領域である。エッジ終端領域２２には、例えばガードリングや、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造およびリサーフ、フィールドプレート等の耐圧構造が配置される。
活性領域２１において、第１並列ｐｎ層５のｎ型領域３には、ＭＯＳゲートを構成するトレンチ（ゲートトレンチ）６が設けられている。ゲートトレンチ６は、活性領域２１において第１並列ｐｎ層５のｎ型領域３に、当該ｎ型領域３がストライプ状に延びる方向（第１方向）Ｘに平行なストライプ状の平面レイアウトに配置されている。また、ゲートトレンチ６は活性領域２１から外側（エッジ終端領域２２側）へ延在し、その端部（ゲートトレンチ終端部）６ａは活性領域２１とエッジ終端領域２２との間の領域（中間領域）２３内で終端する。中間領域２３には、ｎ+型ソース領域１３やガードリング、接合終端構造、リサーフ、およびフィールドプレート等の耐圧構造は配置されない。
ゲートトレンチ６の内部には、ＭＯＳゲート（トレンチゲート）９が埋め込まれている。ゲートトレンチ終端部６ａにおいて、トレンチゲート９上には平板状のＭＯＳゲート（プレーナゲート）１１が設けられている。すなわち、トレンチゲート９は、深さ方向Ｚにプレーナゲート１１に対向して接する。図１において、プレーナゲート１１は２本の平行な破線１１ａで挟まれた部分である。プレーナゲート１１は、例えば、活性領域２１の周囲を囲む略リング状の平面レイアウトに配置されている。
また、プレーナゲート１１は、図示省略するゲートランナーを介してゲートパッドに電気的に接続されている。図１では、トレンチゲート９およびプレーナゲート１１を構成する後述するゲート絶縁膜７を図示省略する。ゲートトレンチ終端部６ａにおいて、ゲートトレンチ６の、第１方向Ｘと直交する方向（第２方向）Ｙに略平行な側壁（端部側壁）６ｂは後述する第２並列ｐｎ層３５のｐ型領域３４に覆われている。すなわち、ゲートトレンチ終端部６ａは、第２並列ｐｎ層３５のｐ型領域３４内で終端している。
また、活性領域２１において、隣り合うゲートトレンチ６間（メサ部）には、ｐ型ベース領域１５が設けられ、ｐ型ベース領域の内部にｎ+型ソース領域（第２半導体領域）１３およびｐ+型コンタクト領域１４がそれぞれ選択的に設けられている。図１には、ｐ型ベース領域１５直下（ドレイン側の部分）の第１並列ｐｎ層５のｎ型領域３およびｐ型領域４を縦破線で示す。ｐ型ベース領域、ｎ+型ソース領域１３およびｐ+型コンタクト領域１４は、第１方向Ｘに平行なストライプ状の平面レイアウトに配置される。ｐ+型コンタクト領域１４は、活性領域２１から中間領域２３に延在していてもよい。
中間領域２３において、第１並列ｐｎ層５の、基体おもて面側の表面領域（表面層）には、ｎ型領域（第２の第１導電型半導体領域）３３およびｐ型領域（第２の第２導電型半導体領域）３４からなる第２並列ｐｎ層３５が設けられている（図１，２）。第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４は、第１方向Ｘに平行なストライプ状の平面レイアウトに配置されている。第２並列ｐｎ層３５は、中間領域２３からエッジ終端領域２２にまで延在していてもよいし、さらにチップ端部にまで達していてもよい。図１，２には、第２並列ｐｎ層３５が中間領域２３からエッジ終端領域２２にまで延在している状態を示す。
また、第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４は、第１並列ｐｎ層５のｎ型領域３およびｐ型領域４の繰り返し周期に対して、繰り返し周期を第２方向Ｙに１／２セル分ずらして配置されている。セルとは素子の構成単位であり、１セルの幅（第２方向Ｙの幅）はｎ型領域３とｐ型領域４との繰り返しピッチ（＝ｗ１＋ｗ２）と同じである。第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４の幅ｗ１１，ｗ１２は、それぞれ第１並列ｐｎ層５のｐ型領域４およびｎ型領域３の幅ｗ２，ｗ１と略同じである（ｗ１１≒ｗ２、ｗ１２≒ｗ１）。
すなわち、第１並列ｐｎ層５のｐ型領域４および第２並列ｐｎ層３５のｎ型領域３３は第１方向Ｘに対向し、第１方向Ｘに連続して延びる直線状の平面形状をなす。第１並列ｐｎ層５のｎ型領域３および第２並列ｐｎ層３５のｐ型領域３４は第１方向Ｘに対向し、第１方向Ｘに連続して延びる直線状の平面形状をなす。この活性領域２１から中間領域２３にわたって直線状に連続するｎ型領域３およびｐ型領域３４にゲートトレンチ６が配置され、上述したようにゲートトレンチ終端部６ａがｐ型領域３４で終端している。
次に、実施の形態１にかかる半導体装置の断面構造について説明する。図４は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図５Ａは、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図５Ｂは、図１の切断線Ｂ−Ｂ’における断面構造の別の一例を示す断面図である。図６は、図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図７は、図１の切断線Ｄ−Ｄ’における断面構造を示す断面図である。ｎ+型ドレイン層となるｎ+型半導体基板１上に、ｎ-型バッファ層２を介して第１並列ｐｎ層５が設けられている。
ｎ+型半導体基板１上に例えばエピタキシャル成長法によりｎ-型バッファ層２および第１並列ｐｎ層５を順に積層して半導体基体１０が構成される。第１並列ｐｎ層５は、例えば、ｎ+型半導体基板１よりも低不純物濃度（ｎ-型）またはノンドープのエピタキシャル成長層を堆積するごとに、当該エピタキシャル成長層にｎ型領域３を形成するためのｎ型不純物のイオン注入と、ｐ型領域４を形成するためのｐ型不純物のイオン注入と、を１組とする工程を繰り返し行うことで形成される。
また、第１並列ｐｎ層５は、ｎ+型半導体基板１よりも低不純物濃度またはノンドープのエピタキシャル成長層を堆積するごとに、当該エピタキシャル成長層全面へのｎ型不純物のイオン注入と、ｐ型領域４を形成するためのｐ型不純物のイオン注入と、を１組とする工程を繰り返し行うことで形成されてもよい。第１並列ｐｎ層５は、ｎ型領域３と略同じ不純物濃度のエピタキシャル成長層を堆積するごとに、当該ｎ型エピタキシャル成長層にｐ型領域４を形成するためのｐ型不純物のイオン注入工程を繰り返し行うことで形成されてもよい。なお、最上段のエピタキシャル成長層には、ｎ型不純物とｐ型不純物のイオン注入は行わず、ｎ+型半導体基板１よりも低不純物濃度またはノンドープのエピタキシャル成長層を形成する。
図４には、エピタキシャル成長層を堆積するごとに、ｎ型領域３を形成するためのｎ型不純物のイオン注入と、ｐ型領域４を形成するためのｐ型不純物のイオン注入と、を１組とする工程を繰り返し行って形成された第１並列ｐｎ層５を示す。図４において、深さ方向Ｚに隣接する略矩形状の断面形状の複数のｎ型領域３、深さ方向Ｚに隣接する略矩形状の断面形状の複数のｐ型領域４は、それぞれ異なるエピタキシャル成長層へのイオン注入により形成された不純物領域を熱拡散させて形成された領域である（図５Ａ，５Ｂ，６，７においても同様）。
第１並列ｐｎ層５のｎ型領域３とｐ型領域４との総不純物量は概ね同じにし、それぞれの領域で深さ方向の不純物濃度が概ね均一となるように設定されている。例えば、第１並列ｐｎ層５のｎ型領域３とｐ型領域４との幅ｗ１，ｗ２が同じ場合には、ｎ型領域３とｐ型領域４とで不純物濃度とを概ね同じにすれば、両領域の総不純物量を概ね同じにすることができる。これによって、第１並列ｐｎ層５のｎ型領域３およびｐ型領域４の不純物濃度のチャージバランスが確保される。
活性領域２１において、第１並列ｐｎ層５のｎ型領域３の、基体おもて面側の表面領域には、ゲートトレンチ６が設けられている。ゲートトレンチ６の幅（第２方向Ｙの幅）ｗ３は、第１並列ｐｎ層５のｎ型領域３の幅ｗ１よりも狭い（ｗ３＜ｗ１）。これによって、オン時にｎ+型ソース領域１３と並列ｐｎ層５のｎ型領域３との間を流れる電流の経路となるチャネル（ｎ型の反転層）がｐ型ベース領域（第１半導体領域）１５に形成される。
ゲートトレンチ６の内部には、ゲート絶縁膜７を介してゲート電極８が設けられている。ゲートトレンチ６の内部のゲート絶縁膜７およびゲート電極８でトレンチゲート９が構成される。ゲート絶縁膜７は、例えばゲートトレンチ６の底面６ｃに沿った部分の厚さを相対的に厚くしてもよい。ゲート絶縁膜７の、ゲートトレンチ６の底面６ｃに沿った部分を厚くすることで、ゲートトレンチ６の底面６ｃにおいてゲート絶縁膜７にかかる電界を緩和させることができる。
隣り合うゲートトレンチ６間（メサ部）には、隣り合うゲートトレンチ６間にわたってｐ型ベース領域１５が設けられている。ｐ型ベース領域１５の深さは、ゲートトレンチ６の深さよりも浅い。ｐ型ベース領域１５は、第２並列ｐｎ層３５のｐ型領域３４に接していることが好ましい。すなわち、ｐ型ベース領域１５の第１方向Ｘの最外周端部は、活性領域２１と中間領域２３との境界に位置することが好ましい。その理由は、ｐ型ベース領域１５および第１並列ｐｎ層５のｐ型領域４と、第１並列ｐｎ層５のｎ型領域３と、の不純物濃度のチャージバランスを維持しやすいからである。
また、ｐ型ベース領域１５および第１並列ｐｎ層５のｐ型領域４と、第１並列ｐｎ層５のｎ型領域３と、の不純物濃度のチャージバランスを許容範囲内に維持することができればよく、ｐ型ベース領域１５の第１方向Ｘの最外周端部の位置は種々変更可能である。例えば、ｐ型ベース領域１５は、第２並列ｐｎ層３５のｐ型領域３４と離して配置されてもよいし、例えば熱拡散等により第２並列ｐｎ層３５のｐ型領域３４の内側端部に重なるように配置されていてもよい。
ｐ型ベース領域１５の内部には、ｎ+型ソース領域１３およびｐ+型コンタクト領域１４がそれぞれ選択的に設けられている。ｎ+型ソース領域１３は、ゲートトレンチ６の側壁に設けられたゲート絶縁膜７を挟んでゲート電極８に対向する。ｐ+型コンタクト領域１４は、ｎ+型ソース領域１３に接する。ｐ+型コンタクト領域１４の深さは、ｎ+型ソース領域１３の深さよりも深くてもよい。
ソース電極（第１電極）１６は、ｎ+型ソース領域１３およびｐ+型コンタクト領域１４に接し、ｎ+型ソース領域１３およびｐ型ベース領域１５と電気的に接続されている。また、ソース電極１６は、層間絶縁膜１２によりゲート電極８と電気的に絶縁されている。ソース電極１６は、ｐ型ベース領域１５を貫通しない深さでメサ部に設けられた溝（不図示）の内部に埋め込まれ、当該溝の内部においてｎ+型ソース領域１３およびｐ+型コンタクト領域１４に接していてもよい。
ソース電極１６と半導体部（半導体基体１０）との間に、バリアメタル（不図示）が設けられていてもよい。バリアメタルは、ソース電極１６と層間絶縁膜１２との間に延在していてもよい。バリアメタルは、例えば、半導体部との密着性が高く、かつ半導体部とのオーミックコンタクトを形成可能な金属からなる。また、バリアメタルは、例えば、ソース電極１６から半導体基体１０および層間絶縁膜１２側への金属原子の拡散を防止する機能を有する。ドレイン電極（第２電極）１７は、半導体基体１０の裏面（第２主面：ｎ+型半導体基板１の表面）に設けられている。
図５Ａ，６に示すように、ゲートトレンチ６は、活性領域２１から外側へ延在し、その端部（ゲートトレンチ終端部６ａ）は中間領域２３内で終端している。ゲートトレンチ６の内部のゲート絶縁膜７およびゲート電極８は、ゲートトレンチ６の内部から基体おもて面１０ａ上に外側へ延在している。このゲート絶縁膜７およびゲート電極８の、基体おもて面１０ａ上に延在する部分がプレーナゲート１１である。プレーナゲート１１は、内側（活性領域２１側）に延在し、トレンチゲート９と深さ方向Ｚに対向して接する。プレーナゲート１１を構成するゲート電極８は、層間絶縁膜１２によりソース電極１６と電気的に絶縁されている。
第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４は、中間領域２３において第１並列ｐｎ層５の、基体おもて面１０ａ側の表面領域に設けられている。第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４は、それぞれ第１並列ｐｎ層５のｐ型領域４およびｎ型領域３に深さ方向Ｚに対向して接する。このように第２並列ｐｎ層３５を配置することで、並列ｐｎ層（第１，２並列ｐｎ層５，３５）のｎ型領域およびｐ型領域の不純物濃度のチャージバランスを崩さずに、ゲートトレンチ６の端部側壁６ｂを第２並列ｐｎ層３５のｐ型領域３４で覆うことができる。
第２並列ｐｎ層３５のｐ型領域３４は、少なくとも、半導体基体１０のおもて面１０ａとゲートトレンチ６の端部側壁６ｂとの境界に生じたシリコン部（半導体基体１０）の尖った部分１０ｂに、ゲートトレンチ６の端部側壁６ｂを覆うように配置される。図４，５Ａ，６，７には、第２並列ｐｎ層３５のｐ型領域３４の深さ位置（基体おもて面１０ａからの深さ位置)がゲートトレンチ６の底面６ｃの深さ位置よりもドレイン側に位置する場合を示すが、図５Ｂに示すように、第２並列ｐｎ層３５のｐ型領域３４の深さ位置はゲートトレンチ６の底面６ｃの深さ位置よりもソース側に位置していてもよい。
すなわち、第２並列ｐｎ層３５のｐ型領域３４は、ゲートトレンチ６の端部側壁６ｂのドレイン側を覆っていなくてもよい。この場合、例えば、後述するように複数のｎ-型エピタキシャル成長層を積層して並列ｐｎ層を形成する際に、最後に積層する最上層のｎ-型エピタキシャル成長層５ａの厚さが他のｎ-型エピタキシャル成長層の厚さよりも薄くなる場合等に、本発明を適用可能である。例えば、ゲート絶縁膜７の、ゲートトレンチ６の底面６ｃに沿った部分の厚さを相対的に厚くすることで、第２並列ｐｎ層３５のｐ型領域３４に覆われていないゲートトレンチ６の底面６ｃ付近にかかる電界を緩和してもよい。
また、第２並列ｐｎ層３５のｐ型領域３４の幅ｗ１２は、ゲートトレンチ６の深さに依らず、ゲートトレンチ６の幅ｗ３よりも広いことが好ましい（ｗ１２＞ｗ３）。また、第２並列ｐｎ層３５のｐ型領域３４は、ゲートトレンチ６の端部側壁６ｂの全体を覆うように配置されることが好ましい。さらに好適には、第２並列ｐｎ層３５のｐ型領域３４は、ゲートトレンチ６の端部側壁６ｂと底面６ｃとの境界６ｄを覆い、かつ境界６ｄから内側に所定幅で延在してゲートトレンチ６の底面６ｃを覆うように配置されることがよい。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。まず、ｎ+型ドレイン層となるｎ+型半導体基板（半導体ウエハ）１を用意する。次に、エピタキシャル成長法により、ｎ+型半導体基板１のおもて面に、ｎ-型バッファ層２となるｎ-型エピタキシャル層を堆積（形成）する。次に、エピタキシャル成長法により、ｎ-型バッファ層２上に、第１並列ｐｎ層５のｎ型領域３よりも低不純物濃度のｎ-型エピタキシャル成長層を堆積する。このとき、ノンドープのエピタキシャル成長層を堆積してもよい。
次に、ｎ-型エピタキシャル成長層の表面に、第１並列ｐｎ層５のｐ型領域４の形成領域に対応する部分が開口した例えばレジスト材または酸化膜（ＳｉＯ2）からなるイオン注入用マスクを形成する。次に、このイオン注入用マスクをマスクとしてボロン（Ｂ）などのｐ型不純物をイオン注入する。これによって、ｎ-型エピタキシャル成長層の表面層に、第１並列ｐｎ層５のｐ型領域４となるｐ型不純物領域が選択的に形成される。そして、イオン注入用マスクを除去する。
次に、ｎ-型エピタキシャル成長層の表面に、第１並列ｐｎ層５のｎ型領域３の形成領域に対応する部分が開口した例えばレジスト材または酸化膜からなるイオン注入用マスクを形成する。次に、このイオン注入用マスクをマスクとしてリン（Ｐ）などのｎ型不純物をイオン注入する。これによって、ｎ-型エピタキシャル成長層の表面層に、第１並列ｐｎ層５のｎ型領域３となるｎ型不純物領域が選択的に形成される。そして、イオン注入用マスクを除去する。
これらｐ型不純物領域とｎ型不純物領域との形成の順序は入れ替えてもよい。また、イオン注入用マスクを用いずにｎ-型エピタキシャル成長層の全面にｎ型不純物領域を形成し、ｎ型不純物領域の内部にｐ型不純物領域を選択的に形成してもよい。また、ｎ-型エピタキシャル成長層に代えて、ｎ-型バッファ層２上に第１並列ｐｎ層５のｎ型領域３と同じ不純物濃度のｎ型エピタキシャル成長層を堆積し、ｎ型不純物領域を形成するためのイオン注入を省略してもよい。
次に、ｎ型不純物領域およびｐ型不純物領域を覆うように、ｎ-型エピタキシャル成長層を新たに堆積する（すなわちｎ-型エピタキシャル成長層の厚さを増やす）。次に、上述した方法により、新たに堆積したｎ-型エピタキシャル成長層に、ｐ型不純物領域およびｎ型不純物領域をそれぞれ選択的に形成する。これらｐ型不純物領域およびｎ型不純物領域は、それぞれ下層のｎ-型エピタキシャル成長層内のｐ型不純物領域およびｎ型不純物領域と深さ方向に対向するように配置する。
このようにｎ-型エピタキシャル成長層の堆積、ｐ型不純物領域の形成およびｎ型不純物領域の形成を１組とする工程を繰り返し行う。また、当該１組の工程の繰り返しにおいて、最後に積層した最上層のｎ-型エピタキシャル成長層５ａには、中間領域２３の形成領域（または中間領域２３からエッジ終端領域２２の形成領域）に、第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４となるｎ型不純物領域およびｐ型不純物領域も形成する。この第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４となるｎ型不純物領域およびｐ型不純物領域の形成は、イオン注入用マスクのパターン変更により制御可能である。
具体的には、ｎ型不純物領域を形成するためのイオン注入用マスクの、中間領域２３に対応する部分に、活性領域２１の第１並列ｐｎ層５のｎ型領域３の形成領域に対応する開口部の繰り返し周期に対して、繰り返し周期を第２方向Ｙに１／２セル分ずらした開口部を形成すればよい。かつ、ｐ型不純物領域を形成するためのイオン注入用マスクの、中間領域２３に対応する部分に、活性領域２１の第１並列ｐｎ層５のｐ型領域４の形成領域に対応する開口部の繰り返し周期に対して、繰り返し周期を第２方向Ｙに１／２セル分ずらした開口部を形成すればよい。
これによって、ｎ-型エピタキシャル成長層の内部に、深さ方向に対向するように互いに離して複数のｎ型不純物領域が形成され、かつ深さ方向に対向するように互いに離して複数のｐ型不純物領域が形成される。また、第１並列ｐｎ層５となる最上層のｎ-型エピタキシャル成長層には、中間領域２３において、下層のｎ-型エピタキシャル成長層に形成されたｎ型不純物領域およびｐ型不純物領域との繰り返し周期に対して、繰り返し周期を第２方向Ｙに１／２セル分ずらしたｎ型不純物領域およびｐ型不純物領域が形成される。
次に、熱処理（ドライブ）により、ｎ-型エピタキシャル成長層の内部の不純物領域を拡散させることで、深さ方向Ｚに対向する不純物領域同士を連結させ、かつ第２方向Ｙに隣り合うｎ型不純物領域とｐ型不純物領域とを連結させる。これによって、第１並列ｐｎ層５のｎ型領域３およびｐ型領域４が形成される。中間領域２３に、第１並列ｐｎ層５のｎ型領域３およびｐ型領域４の繰り返し周期に対して、繰り返し周期を第２方向Ｙに１／２セル分ずらした第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４が形成される。
ここまでの工程により、ｎ+型半導体基板１上にｎ-型バッファ層２および並列ｐｎ層（第１，２並列ｐｎ層５，３５）を順に積層した半導体基体１０が形成される。次に、一般的な方法により、半導体基体１０のおもて面（並列ｐｎ層の表面）に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局部絶縁膜）などの厚い酸化膜（不図示）を形成する。この厚い酸化膜は、例えば、エッジ終端領域２２よりも外側に配置される他の素子と電気的に分離する素子分離領域として機能する。
次に、半導体基体１０のおもて面に、ゲートトレンチ６の形成領域に対応する部分が開口した例えばレジスト材または酸化膜からなるエッチング用マスクを形成する。次に、エッチング用マスクをマスクとしてエッチングを行い、第１並列ｐｎ層５のｎ型領域３から第２並列ｐｎ層３５のｐ型領域３４にわたって、かつゲートトレンチ終端部６ａが中間領域２３で終端するゲートトレンチ６を形成する。このとき、エッチング用マスクの開口幅を所定幅に制御することで、第２並列ｐｎ層３５のｐ型領域３４の幅ｗ１２に対するゲートトレンチ６の上述した好適な幅ｗ３の寸法制御が可能である。
次に、ゲートトレンチ６の内壁および半導体基体１０のおもて面に沿ってゲート絶縁膜７を形成する。次に、ゲートトレンチ６の内部に埋め込むように、半導体基体１０のおもて面上にポリシリコン（ｐｏｌｙ−Ｓｉ）層を形成する。次に、フォトリソグラフィおよびエッチングによりポリシリコン層をパターニングし、ゲート電極８となる部分を残す。すなわち、ゲートトレンチ６の内部にトレンチゲート９となるポリシリコン層を残し、かつゲートトレンチ終端部６ａ付近における半導体基体１０のおもて面１０ａ上にプレーナゲート１１となるポリシリコン層を残す。
フォトリソグラフィおよびエッチングによりゲート絶縁膜７をパターニングし、後の工程で半導体領域（ｐ型ベース領域１５やガードリングなど）が形成される部分を露出させる。次に、半導体基体１０のおもて面の表面層に、ｐ型ベース領域１５の形成領域に対応する部分が開口した例えばレジスト材または酸化膜からなるイオン注入用マスクを形成する。次に、このイオン注入用マスクおよびゲート電極８をマスクとして例えばボロンなどのｐ型不純物をイオン注入し、半導体基体１０のおもて面の表面層にｐ型ベース領域１５を選択的に形成する。そして、イオン注入用マスクを除去する。
次に、熱処理（ドライブ）により、ｐ型ベース領域１５を拡散させる。ｐ型ベース領域１５とともに、エッジ終端領域２２のガードリング（ｐ型領域）を形成してもよい。次に、イオン注入用マスクの形成、異なる条件（イオン種、ドーズ量、加速エネルギーなど）イオン注入、およびイオン注入用マスクの除去を１組とする工程を繰り返し行い、半導体基体１０のおもて面の表面層にｎ+型ソース領域１３およびｐ+型コンタクト領域１４をそれぞれ選択的に形成する。ｎ+型ソース領域１３を形成するためのイオン注入のイオン種（ドーパント）は、例えば砒素（Ａｓ）であってもよい。
次に、半導体基体１０のおもて面全体に、層間絶縁膜１２を堆積する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１２をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域１３およびｐ+型コンタクト領域１４を露出させる。次に、熱処理（リフロー）により、層間絶縁膜１２を平坦化させる。この熱処理により、ｎ+型ソース領域１３およびｐ+型コンタクト領域１４が活性化される。次に、コンタクトホールに埋め込むように、層間絶縁膜１２上にソース電極１６となる金属膜を堆積してパターニングする。ソース電極１６とともにゲートパッドを形成してもよい。
パッシベーション膜（不図示）等の表面保護膜を形成して、半導体基体１０のおもて面を保護する。次に、半導体基体１０を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、半導体基体１０の研削後の裏面（ｎ+型半導体基板１の表面）にドレイン電極１７を形成する。その後、半導体ウエハをチップ状に切断（ダイシング）して個片化することで、図１〜７に示すトレンチゲート型ＳＪ−ＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、中間領域において、第１並列ｐｎ層の、基体おもて面側の表面領域に第２並列ｐｎ層を配置して、ゲートトレンチ終端部を第２並列ｐｎ層のｐ型領域で覆うことで、ゲートトレンチ終端部にかかる電界を緩和させることができる。これにより、ゲート耐圧を向上させることができ、ゲート信頼性を向上させることができる。ゲート耐圧とは、素子破壊を起こさない限界のゲート電圧（すなわちゲート電極に印加可能な最大ゲート電圧）である。
また、実施の形態１によれば、第１並列ｐｎ層のｎ型領域およびｐ型領域の繰り返し周期に対して、繰り返し周期を１／２ずらして第２並列ｐｎ層のｎ型領域およびｐ型領域を配置することで、第１並列ｐｎ層のｎ型領域およびｐ型領域の不純物濃度のチャージバランスが崩れない。このため、耐圧（ドレイン耐圧）の低下を防止することができる。ドレイン耐圧とは、素子破壊を起こさない限界のドレイン電圧（すなわちソース−ドレイン間に印加可能な最大電圧）である。
（実施の形態２）
次に、実施の形態２として、実施の形態１にかかる半導体装置の基体おもて面側の表面領域における第１，２並列ｐｎ層５，３５の平面レイアウトの一例について説明する。図８は、実施の形態２にかかる半導体装置の基体おもて面の表面領域における並列ｐｎ層の平面レイアウトを示す平面図である。図８は、実施の形態１の第１，２並列ｐｎ層５，３５（図２参照）を活性領域２１および中間領域２３の全域にわたって図示した平面図に相当する。すなわち、図８は、並列ｐｎ層の、基体おもて面側の表面領域の平面レイアウトである（図９においても同様）。図８には、活性領域２１および中間領域２３の各輪郭を太線で示す。
図８に示すように、活性領域２１は、例えば略矩形状の平面形状を有する。活性領域２１には、活性領域２１の全域にわたって、第１並列ｐｎ層５のｎ型領域３およびｐ型領域４が第１方向Ｘに平行なストライプ状の平面レイアウトに配置されている。活性領域２１の周囲には、少なくとも第１方向Ｘに隣接するように中間領域２３が配置されている。すなわち、中間領域２３は、少なくとも、活性領域２１から延在するゲートトレンチ６の終端位置（ゲートトレンチ終端部６ａ）を含むように配置される。
具体的には、中間領域２３は、例えば、活性領域２１の３辺に相当する周囲を囲む略Ｕ字状の平面形状を有していてもよい。中間領域２３の、第１方向Ｘに活性領域２１に隣接する領域（以下、第１領域とする）２３ａには、基体おもて面側の表面領域に、第１方向Ｘに平行なストライプ状の平面レイアウトに第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４が配置されている。中間領域２３の第１領域２３ａにおいて、第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４は、実施の形態１と同様に、それぞれ第１方向Ｘに第１並列ｐｎ層５のｐ型領域４およびｎ型領域３に対向する。
中間領域２３の第１領域２３ａ以外の領域（以下、第２領域とする）２３ｂのうち、第２方向Ｙに活性領域２１に隣接する部分（以下、第１部分とする）２３ｃには、活性領域２１から連続して第１並列ｐｎ層５のｎ型領域３とｐ型領域４とが第２方向Ｙに交互に繰り返し配置されている。中間領域２３の第２領域２３ｂのうち、第１部分２３ｃ以外の部分（以下、第２部分とする）２３ｄには、中間領域２３の第１領域２３ａから連続して第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４が第２方向Ｙに交互に繰り返し配置されている。
また、中間領域２３の第２領域２３ｂにおいては、並列ｐｎ層のｎ型領域およびｐ型領域の平面レイアウトは種々変更可能である。基体おもて面の表面領域における中間領域２３の並列ｐｎ層の平面レイアウトの別の一例を図９に示す。図９は、実施の形態２にかかる半導体装置の基体おもて面の表面領域における並列ｐｎ層の平面レイアウトの別の一例を示す平面図である。図１０は、図９の切断線Ｅ−Ｅ’における断面構造を示す断面図である。図１１は、図９の切断線Ｆ−Ｆ’における断面構造を示す断面図である。
図９に示すように、中間領域２３の第２領域２３ｂの第１部分２３ｃの並列ｐｎ層を、中間領域２３の第２領域２３ｂの第２部分２３ｄから第１方向Ｘに延びる第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４としてもよい。この場合、中間領域２３の第２領域２３ｂの第１部分２３ｃにおける第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４は、活性領域２１との境界で第１並列ｐｎ層５のｎ型領域３およびｐ型領域４とのチャージバランスを確保することが可能な平面レイアウトに配置されることが好ましい。
具体的には、活性領域２１に配置された第１並列ｐｎ層５の、最も中間領域２３の第２領域２３ｂ側の例えばｐ型領域４ａに隣接して当該ｐ型領域４ａと異なる導電型のｎ型領域３３が配置されるように、第２並列ｐｎ層３５の平面レイアウトを決定する。すなわち、中間領域２３の第２領域２３ｂと活性領域２１との境界付近で、第１，２並列ｐｎ層５，３５のｎ型領域３，３３とｐ型領域４，３４との総不純物量が概ね同じになるように、第２並列ｐｎ層３５の平面レイアウトを設定すればよい。かつ、中間領域２３において、第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４の面積比が概ね同じになるように設定すればよい。
より具体的には、例えば、中間領域２３の第２領域２３ｂに配置された第２並列ｐｎ層３５の、最も活性領域２１側のｐ型領域３４ａは、第２部分２３ｄから第１方向Ｘに延びて第１部分２３ｃで終端する。当該ｐ型領域３４ａが第２方向Ｙに第１並列ｐｎ層５のｐ型領域４ａの一部に対向するが（図１０）、当該ｐ型領域３４ａが第２方向Ｙに活性領域２１に対向する部分の長さ（第１方向Ｘの長さ）ｘ１は、後述するｎ型領域３３の凸状部３３ａが活性領域２１に対向する部分の長さｘ２に比べて十分に小さく設定すればよい（ｘ１＜ｘ２）。中間領域２３の第２領域２３ｂに配置された第２並列ｐｎ層３５の、最も活性領域２１側のｐ型領域３４ａは、中間領域２３の第１領域２３ａと活性領域２１との境界の延長線上で終端していてもよい。
中間領域２３の第２領域２３ｂに配置された第２並列ｐｎ層３５の、最も活性領域２１側のｎ型領域３３は、第１部分２３ｃにおいて活性領域２１側に凸状に折り曲げた平面レイアウトとする。当該ｎ型領域３３の、活性領域２１側に凸状に折り曲げた部分（以下、凸状部とする）３３ａは、活性領域２１に配置された第１並列ｐｎ層５の、最も中間領域２３の第２領域２３ｂ側の例えばｐ型領域４に隣接する。当該ｎ型領域３３よりも活性領域２１から離れた側で当該ｎ型領域３３に隣接するｐ型領域３４ｂは、活性領域２１側のｎ型領域３３の凸状部３３ａに沿って活性領域２１側に凸状に折り曲げた平面レイアウトとする。
かつ、中間領域２３の第２領域２３ｂに配置された第２並列ｐｎ層３５の他のｎ型領域３３およびｐ型領域３４は、最も活性領域２１側のｎ型領域３３から離れるにしたがって、第１方向Ｘに延びる直線状の平面形状に近づけた平面形状となる。中間領域２３の第２領域２３ｂに配置された第２並列ｐｎ層３５は、活性領域２１から離れた側で、ｎ型領域３３（またはｐ型領域３４）の一部の部分３３ｂで幅ｗ１１が広くなる（図１１）。このため、このｎ型領域３３の、幅ｗ１１の広い部分３３ｂの不純物量が当該部分３３ｂに隣接するｐ型領域３４に対して相対的に増えることが抑制されるように、ｎ型領域３３の、幅ｗ１１の広い部分３３ｂの長さｘ３を設定すればよい。
この図９に示す第２並列ｐｎ層３５の平面レイアウトとすることで、上述したように第１並列ｐｎ層５の、最も中間領域２３の第２領域２３ｂ側のｐ型領域４ａに第２並列ｐｎ層３５のｎ型領域３３が接する。このため、活性領域２１と中間領域２３との境界付近で並列ｐｎ層のｎ型領域およびｐ型領域の不純物濃度のチャージバランスを維持することができる。また、中間領域２３のエッジ終端領域２２側の部分で、第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４が第１方向Ｘに延びる直線状の平面形状になる。このため、エッジ終端領域２２での並列ｐｎ層のｎ型領域およびｐ型領域の不純物濃度のチャージバランスを維持することができる。
以上、説明したように、実施の形態２によれば、中間領域の第２領域における第２並列ｐｎ層の平面レイアウトを変えた場合においても、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図１２は、実施の形態３にかかる半導体装置の基体おもて面の表面領域における並列ｐｎ層の平面レイアウトを示す平面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、活性領域２１および中間領域２３の第１，２並列ｐｎ層４３，４６のｐ型領域４２，４５をマトリクス状の平面レイアウトに配置した点である。
具体的には、活性領域２１において、第１並列ｐｎ層４３のｐ型領域４２は、隣り合うゲートトレンチ６間に深さ方向Ｚに対向するように、マトリクス状の平面レイアウトに配置されている。第１並列ｐｎ層４３のｐ型領域４２の平面形状は、例えば、略矩形状や略六角形状であってもよい。ゲートトレンチ６に深さ方向Ｚに対向する部分には、第１並列ｐｎ層４３のｎ型領域４１が配置され、第１並列ｐｎ層４３のｐ型領域４２はゲートトレンチ６に深さ方向Ｚに対向しない。また、第１並列ｐｎ層４３のｎ型領域４１は、複数のｐ型領域４２の周囲を囲む格子状の平面レイアウトに配置されている。
中間領域２３の第１領域２３ａにおいて、第２並列ｐｎ層４６のｐ型領域４５は、マトリクス状の平面レイアウトに配置されている。また，第２並列ｐｎ層４６のｐ型領域４５は、中間領域２３の第１領域２３ａと活性領域２１との境界において、第１並列ｐｎ層４３のｎ型領域４１に第１方向Ｘに対向する。第２並列ｐｎ層４６のｐ型領域４５は、ゲートトレンチ終端部６ａにおいて、ゲートトレンチ６の端部側壁６ｂ（図６参照）を覆う。すなわち、ゲートトレンチ終端部６ａ（図６参照）は、第２並列ｐｎ層４６のｐ型領域４５内で終端している。第２並列ｐｎ層４６のｐ型領域４５の平面形状は、例えば、略矩形状や略六角形状であってもよい。
第２並列ｐｎ層４６のｎ型領域４４は、複数のｐ型領域４５の周囲を囲む格子状の平面レイアウトに配置されている。中間領域２３の第２領域２３ｂにおいて、基体おもて面側の表面領域には、第１領域２３ａから連続して第２並列ｐｎ層４６が配置されている。図示省略するが、第２並列ｐｎ層４６よりもドレイン側に深い部分には、活性領域２１から連続して第１並列ｐｎ層４３のｎ型領域４１およびｐ型領域４２が配置されている。また、ゲートトレンチ終端部６ａが第２並列ｐｎ層４６のｐ型領域４５内で終端していればよく、活性領域２１の第１並列ｐｎ層４３の平面レイアウトを実施の形態１，２と同様にストライプ状としてもよい。
以上、説明したように、実施の形態３によれば、並列ｐｎ層のｐ型領域をマトリクス状の平面レイアウトに配置した場合においても、ゲートトレンチ終端部が第２並列ｐｎ層のｐ型領域内で終端していれば、実施の形態１，２と同様の効果を得ることができる。
また、上述した実施の形態１〜３では、エッジ終端領域２２を図示省略するが、エッジ終端領域２２の並列ｐｎ層の平面レイアウトは種々変更可能であり、活性領域２１および中間領域２３の第１，２並列ｐｎ層５，３５と異なっていてもよい。例えば、エッジ終端領域２２に、活性領域２１の第１並列ｐｎ層５と同様の平面レイアウトにｎ型領域およびｐ型領域が配置されていてもよい。また、エッジ終端領域２２に、活性領域２１の第１並列ｐｎ層５と直交する方向（第２方向Ｙ）に延びるストライプ状の平面レイアウトにｎ型領域およびｐ型領域が配置されていてもよい。
また、エッジ終端領域２２において並列ｐｎ層の、基体おもて面側の表面領域に、中間領域２３から連続して第２並列ｐｎ層３５のｎ型領域３３およびｐ型領域３４（または第２並列ｐｎ層４６のｎ型領域４４およびｐ型領域４５）が配置されていてもよい。エッジ終端領域２２の並列ｐｎ層のｎ型領域およびｐ型領域の繰り返しピッチは種々変更可能であり、活性領域２１および中間領域２３の第１，２並列ｐｎ層５，３５と異なっていてもよい。また、エッジ終端領域２２と、活性領域２１および中間領域２３とで、並列ｐｎ層の平面レイアウトが異なっていてもよい。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ゲートトレンチ終端部が第２並列ｐｎ層のｐ型領域内で終端していればよく、第２並列ｐｎ層の配置箇所は中間領域に限らず、ゲートトレンチの終端位置に合わせて種々変更可能である。また、本願発明は、トレンチゲート型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
また、上述した各実施の形態では、第１並列ｐｎ層のｎ型領域よりも不純物濃度の低いｎ-型バッファ層を設けた場合を例に説明しているが、ｎ-型バッファ層を設けない構成としてよいし、ｎ-型バッファ層に代えて、第１並列ｐｎ層のｎ型領域と略同じ不純物濃度のｎ型バッファ層を設けた構成としてもよい。また、本発明はＳｉ（シリコン）半導体に適応した例を示したが、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）等のワイドギャップ半導体にも適応可能である。ワイドギャップ半導体とは、シリコンよりもバンドギャップが広い半導体である。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、トレンチゲート構造の超接合半導体装置に有用であり、特に、車載用のトレンチゲート型ＳＪ−ＭＯＳＦＥＴに適している。
１ ｎ+型半導体基板
２ ｎ-型バッファ層
３，３３，４１，４４ 並列ｐｎ層のｎ型領域
４，４ａ，３４，３４ａ、３４ｂ、４２，４５ 並列ｐｎ層のｐ型領域
５，３５，４３，４６ 並列ｐｎ層
６ ゲートトレンチ
６ａ ゲートトレンチ終端部
６ｂ ゲートトレンチの端部側壁
６ｃ ゲートトレンチの底面
６ｄ ゲートトレンチの端部側壁と底面との境界
７ ゲート絶縁膜
８ ゲート電極
９ トレンチゲート
１０ 半導体基体
１０ａ 基体おもて面
１０ｂ 半導体基体のおもて面とゲートトレンチの端部側壁との境界に生じたシリコン部の尖った部分
１１ プレーナゲート
１２ 層間絶縁膜
１３ ｎ+型ソース領域
１４ ｐ+型コンタクト領域
１５ ｐ型ベース領域
１６ ソース電極
１７ ドレイン電極
２１ 活性領域
２２ エッジ終端領域
２３ 中間領域
２３ａ 中間領域の第１領域
２３ｂ 中間領域の第２領域
２３ｃ 中間領域の第１部分
２３ｄ 中間領域の第２部分
３３ａ 中間領域の並列ｐｎ層のｎ型領域の凸状部
３３ｂ 中間領域の並列ｐｎ層のｎ型領域の幅の広い部分
Ｘ 並列ｐｎ層のｎ型領域およびｐ型領域がストライプ状に延びる方向（第１方向）
Ｙ 並列ｐｎ層のｎ型領域およびｐ型領域がストライプ状に延びる方向と直交する方向（第２方向）
Ｚ 深さ方向
ｗ１，ｗ１１ 並列ｐｎ層のｎ型領域の幅
ｗ２，ｗ１２ 並列ｐｎ層のｐ型領域の幅
ｗ３ ゲートトレンチの幅
ｘ１ 並列ｐｎ層のｐ型領域の一部分の長さ
ｘ２，ｘ３ 並列ｐｎ層のｎ型領域の一部分の長さ

Claims (22)

  1. 第１主面と第２主面とを有し、前記第１主面に平行な方向に第１の第１導電型半導体領域と第１の第２導電型半導体領域とを交互に繰り返し配置した第１並列ｐｎ層と、
    前記第１並列ｐｎ層の前記第１主面上に配置された第２導電型の第１半導体領域と、
    前記第１並列ｐｎ層の前記第１主面上に、前記第１半導体領域に隣接して、前記第１並列ｐｎ層の前記第１主面に平行な方向に第２の第１導電型半導体領域と第２の第２導電型半導体領域とを交互に繰り返し配置した第２並列ｐｎ層と、
    前記第１半導体領域の表面から前記第１の第１導電型半導体領域の表面層に達するトレンチと、
    前記第１半導体領域の表面層に選択的に設けられ、前記トレンチに接する第１導電型の第２半導体領域と、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
    前記第１並列ｐｎ層の前記第２主面に設けられた半導体層と、
    前記半導体層に電気的に接続された第２電極と、
    を備え、
    前記トレンチは、前記第２並列ｐｎ層へ延在し、前記第２の第２導電型半導体領域で終端し、
    前記ゲート電極は、前記トレンチの内部から外側へ延在し、前記ゲート絶縁膜を介して前記第２並列ｐｎ層の表面上にも配置され、
    前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域とは、前記第１の第１導電型半導体領域と前記第１の第２導電型半導体領域との繰り返し周期に対して、繰り返し周期を１／２ずらして配置されていることを特徴とする半導体装置。
  2. 前記トレンチの短手方向の幅は、前記第２の第２導電型半導体領域の前記短手方向に平行な方向の幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
  3. 前記トレンチの前記第１半導体領域の表面から前記第２主面に向かう方向の深さは、前記第２の第２導電型半導体領域の厚さより深いことを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の第１導電型半導体領域と前記第１の第２導電型半導体領域とは、前記第１並列ｐｎ層の前記第１主面に平行な第１方向に延びるストライプ状のレイアウトに配置されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第１の第２導電型半導体領域は、マトリクス状のレイアウトに配置され、
    前記第１の第１導電型半導体領域は、前記第１の第２導電型半導体領域の周囲を囲む格子状に配置されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  6. 前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域とは、前記第１方向に延びるストライプ状のレイアウトに配置されていることを特徴とする請求項４に記載の半導体装置。
  7. 前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域とは、前記第１並列ｐｎ層の前記第１主面に平行な第１方向に延びるストライプ状のレイアウトに配置されていることを特徴とする請求項５に記載の半導体装置。
  8. 前記第２の第２導電型半導体領域は、マトリクス状のレイアウトに配置され、
    前記第２の第１導電型半導体領域は、前記第２の第２導電型半導体領域の周囲を囲む格子状に配置されていることを特徴とする請求項４または５に記載の半導体装置。
  9. 前記トレンチは、前記第１方向に延びるストライプ状のレイアウトに配置されていることを特徴とする請求項４、６、７のいずれか一つに記載の半導体装置。
  10. 前記第１並列ｐｎ層は、活性領域から前記活性領域よりも外側にわたって配置され、
    前記第２並列ｐｎ層は、前記活性領域よりも外側に配置されていることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
  11. 前記第２半導体領域の表面から前記第１半導体領域に達する溝を備え、
    前記第１電極は、前記溝の内部において前記第１半導体領域および前記第２半導体領域に接することを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
  12. 前記第１電極と前記第１半導体領域との間に、前記第１半導体領域よりも不純物濃度の高い第１導電型の高濃度半導体領域をさらに備え、
    前記第１電極は前記高濃度半導体領域および前記第２半導体領域に接することを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
  13. 前記半導体層と前記第１の第１導電型半導体領域との間に設けられた、前記第１の第１導電型半導体領域よりも不純物濃度の低い第１導電型低濃度領域をさらに備えることを特徴とする請求項１〜１２のいずれか一つに記載の半導体装置。
  14. 半導体層の第１主面上に、前記半導体層の表面に平行な方向に第１の第１導電型半導体領域と第１の第２導電型半導体領域とが交互に繰り返し配置され、第１領域と前記第１領域より厚さが薄い第２領域とを備えた第１並列ｐｎ層と、
    前記第２領域の表面に、前記第１領域に隣接して前記半導体層の表面に平行な方向に第２の第１導電型半導体領域と第２の第２導電型半導体領域とが交互に繰り返し配置された第２並列ｐｎ層と、を備え、
    前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域は、前記第１の第１導電型半導体領域と前記第１の第２導電型半導体領域との繰り返し周期に対して、繰り返し周期を１／２ずらして配置された半導体装置の製造方法であって、
    前記半導体層よりも不純物濃度の低い第１導電型またはノンドープのエピタキシャル成長層を形成する堆積工程と、前記エピタキシャル成長層に第１導電型不純物をイオン注入する第１注入工程と、前記エピタキシャル成長層に第２導電型不純物を選択的にイオン注入する第２注入工程と、を１組とする工程を繰り返し行う第１工程と、
    前記第１工程により堆積された前記エピタキシャル成長層上に前記半導体層よりも不純物濃度の低い第１導電型またはノンドープのエピタキシャル成長層を形成する第２工程と、により前記第１並列ｐｎ層および前記第２並列ｐｎ層を形成し、
    前記第１工程では、
    最後の前記第１注入工程で、前記第１並列ｐｎ層となる前記エピタキシャル成長層に、前記第１の第１導電型半導体領域を形成するためのイオン注入とともに、前記第２の第１導電型半導体領域を形成するためのイオン注入を行い、
    最後の前記第２注入工程で、前記第１並列ｐｎ層となる前記エピタキシャル成長層に、前記第１の第２導電型半導体領域を形成するためのイオン注入とともに、前記第２の第２導電型半導体領域を形成するためのイオン注入を行い、
    前記第１の第１導電型半導体領域にトレンチを形成する第３工程と、
    前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を形成する第４工程と、
    前記第１並列ｐｎ層の表面層に、第２導電型の第１半導体領域を形成する第５工程と、
    前記第１半導体領域の表面層に、第１導電型の第２半導体領域を選択的に形成する第６工程と、
    前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する第７工程と、
    前記半導体層に電気的に接続された第２電極を形成する第８工程と、
    を含み、
    前記第３工程では、前記第１の第１導電型半導体領域から前記第２の第２導電型半導体領域まで延在して前記第２の第２導電型半導体領域で終端する前記トレンチを形成し、
    前記第４工程では、前記ゲート電極を前記トレンチの内部から外側へ延在させて、前記ゲート絶縁膜を介して前記第２並列ｐｎ層の表面上に残るように前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
  15. 前記第５工程では、前記第２の第２導電型半導体領域と隣接するように前記第１半導体領域を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第１工程では、前記半導体層と前記第１の第１導電型半導体領域との間に、前記第１の第１導電型半導体領域よりも不純物濃度の低い第１導電型低濃度領域を形成することを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
  17. 前記第５工程と前記第６工程との間に、前記第１半導体領域の表面層に、前記第１半導体領域よりも不純物濃度の高い第１導電型高濃度領域を形成する工程をさらに含むことを特徴とする請求項１４〜１６のいずれか一つに記載の半導体装置の製造方法。
  18. 前記第１注入工程では、前記第１導電型不純物を選択的にイオン注入することを特徴とする請求項１４〜１７のいずれか一つに記載の半導体装置の製造方法。
  19. 半導体層の第１主面上に、前記半導体層の表面に平行な方向に第１の第１導電型半導体領域と第１の第２導電型半導体領域とが交互に繰り返し配置され、第１領域と前記第１領域より厚さが薄い第２領域を備えた第１並列ｐｎ層と、
    前記第２領域の表面に、前記第１領域に隣接して前記半導体層の表面に平行な方向に第２の第１導電型半導体領域と第２の第２導電型半導体領域とが交互に繰り返し配置された第２並列ｐｎ層と、を備え、
    前記第２の第１導電型半導体領域と前記第２の第２導電型半導体領域は、前記第１の第１導電型半導体領域と前記第１の第２導電型半導体領域との繰り返し周期に対して、繰り返し周期を１／２ずらして配置された半導体装置の製造方法において、
    前記半導体層よりも不純物濃度の低い第１導電型のエピタキシャル成長層を形成する堆積工程と、前記エピタキシャル成長層に第２導電型不純物を選択的にイオン注入する第３注入工程と、を１組とする工程を繰り返し行う第９工程と、
    前記第９工程により堆積された前記エピタキシャル成長層上に前記半導体層よりも不純物濃度の低い第１導電型のエピタキシャル成長層を形成する第１０工程と、により前記第１並列ｐｎ層および前記第２並列ｐｎ層を形成し、
    前記第９工程では、
    最後の前記第３注入工程で、前記第１並列ｐｎ層となる前記エピタキシャル成長層に、前記第１の第２導電型半導体領域を形成するためのイオン注入とともに、前記第２の第２導電型半導体領域を形成するためのイオン注入を行い、
    前記第１の第１導電型半導体領域にトレンチを形成する第１１工程と、
    前記トレンチの内部に、ゲート絶縁膜を介してゲート電極を形成する第１２工程と、
    前記第１並列ｐｎ層の表面層に、第２導電型の第１半導体領域を形成する第１３工程と、
    前記第１半導体領域の表面層に、第１導電型の第２半導体領域を選択的に形成する第１４工程と、
    前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する第１５工程と、
    前記半導体層に電気的に接続された第２電極を形成する第１６工程と、
    を含み、
    前記第１１工程では、前記第１の第１導電型半導体領域から前記第２の第２導電型半導体領域まで延在して前記第２の第２導電型半導体領域で終端する前記トレンチを形成し、
    前記第１２工程では、前記ゲート電極を前記トレンチの内部から外側へ延在させて、前記ゲート絶縁膜を介して前記第２並列ｐｎ層の表面上に残るように前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
  20. 前記第１３工程では、前記第２の第２導電型半導体領域と隣接するように前記第１半導体領域を形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 前記第９工程では、前記半導体層と前記第１の第２導電型半導体領域との間に第１導電型の前記エピタキシャル成長層を残すことを特徴とする請求項１９または２０に記載の半導体装置の製造方法。
  22. 前記第１２工程と前記第１３工程との間に、前記第１半導体領域の表面層に、前記第１半導体領域よりも不純物濃度の高い第１導電型高濃度領域を形成する工程をさらに含むことを特徴とする請求項１９〜２１のいずれか一つに記載の半導体装置の製造方法。
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