JP4126915B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（伝導度変調型ＭＯＳＦＥＴ）、バイポーラトンラジスタ等の能動素子やダイオード等の受動素子に適用可能で高耐圧化と大電流容量化が両立する縦形パワー半導体装置に関する。
【０００２】
基板の両面に電極部を備えてその基板の厚さ方向に電流が流れる縦形ドリフト部を持つ縦形半導体装置においては、オン抵抗（電流容量）と耐圧との間にはトレードオフ関係が存在することから、縦形ドリフト部として、不純物濃度を高めた縦形ｎ型領域と縦形ｐ型領域とを基板の沿面方向へ交互に繰り返して成る並列ｐｎ構造を採用することが知られている。しかし、この並列ｐｎ構造の縦形ドリフト部では速く空乏化するものの、ドリフト部の周りで電流が実質上流れない素子周縁部では並列ｐｎ構造のｎ型領域とｐ型領域の不純物濃度が高いため、空乏層が外方向や基板深部へは拡がり難く、電界強度がシリコンの臨界電界強度に速く達し、素子周縁部で耐圧が低下してしまい、設計耐圧を得ることができない。それ故、素子周縁部にはドリフト部の並列ｐｎ構造よりも不純物濃度が低く、或いは繰り返しピッチが狭い並列ｐｎ構造を採用した縦形半導体装置とすることが望ましい。
【０００３】
図３０は縦形ＭＯＳＦＥＴにおけるドリフト部及び素子周縁部（耐圧構造部）を示す部分平面図、図３１は図３０中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図３２は図３０中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【０００４】
このｎチャネル縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触した低抵抗のｎ＋ ドレイン層（コンタクト層）１１の上に形成された第１の並列ｐｎ構造のドレイン・ドリフト部２２と、このドリフト部２２の表面層に選択的に形成された高不純物濃度のｐベース領域（ｐウェル又はチャネル拡散領域）１３ａと、そのｐベース領域１３ａ内の表面側に選択的に形成された高不純物濃度のｎ＋ ソース領域１４と、基板表面上にゲート絶縁膜１５を介して設けられたポリシリコン等のゲート電極層１６と、層間絶縁膜１９ａに開けたコンタクト孔を介してｐベース領域１３ａ及びｎ＋ ソース領域１４に跨って導電接触するソース電極１７とを有している。ウェル状のｐベース領域１３ａの中にｎ＋ ソース領域１４が浅く形成されており、素子活性部としての２重拡散型ＭＯＳ部を構成している。なお、２６はｐ＋ コンタクト領域で、また、図示しない部分でゲート電極層１６の上に金属膜のゲート配線が導電接触している。
【０００５】
第１の並列ｐｎ構造のドレイン・ドリフト部２２は、基板の厚み方向に配向する第１の層状縦形のｎ型領域２２ａと基板の厚み方向に配向する第１の層状縦形のｐ型領域２２ｂとが基板の沿面方向へ交互に繰り返し接合した構造である。上端がｐベース領域１３ａの挾間領域１２ｅに達する第１の層状縦形のｎ型領域２２ａはオン状態では実質的な電路領域となる。第１の層状縦形のｎ型領域２２の下端はｎ＋ ドレイン層１１に接している。また、第１の層状縦形のｐ型領域２２ｂは、その上端がｐベース領域１３ａのウェル底面に接し、その下端がｎ＋ ドレイン層１１に接している。
【０００６】
基板表面とｎ＋ ドレイン層１１との間でドレイン・ドリフト部２２の周りの素子周縁部２０にも、基板の厚さ方向に配向する第２の層状縦形のｎ型領域２０ａと、基板の厚さ方向に配向する第２の層状縦形のｐ型領域２０ｂとを基板の沿面方向へ交互に繰り返し接合して成る第２の並列ｐｎ構造が形成されている。素子周縁部２０の第２の並列ｐｎ構造の表面上には、表面保護及び安定化のために、熱酸化膜又は燐シリカガラス（ＰＳＧ）から成る酸化膜（絶縁膜）２３が成膜されている。オフ状態では第２の並列ｐｎ構造では空乏層が拡がり易くするために、第２の並列ｐｎ構造の不純物濃度を第１の並列ｐｎ構造の不純物濃度に比して低するか、或いは第２の並列ｐｎ構造の繰り返しピッチＰ２を第１の並列ｐｎ構造の繰り返しピッチＰ１よりも小さくしてある。
【０００７】
【発明が解決しようとする課題】
しかしながら、図３０乃至図３２に示す縦形ＭＯＳＦＥＴにあっては、次のような問題点があった。
【０００８】
即ち、ドレイン・ドリフト部２２である第１の並列ｐｎ構造の最外側における第１の層状縦形のｎ型領域２２ａａの周りに、これとは不純物濃度又は繰り返しピッチの異なる第２の並列ｐｎ構造の最内側における第２の縦形層状のｐ型領域２０ｂｂが隣接するため、ｎ型領域２２ａａとｐ型領域２０ｂｂとのチャージバランスがどうしても崩れ、オフ状態ではいずれか一方が完全には空乏化せずに、第１の並列ｐｎ構造と第２の並列ｐｎ構造との境界表面Ｘ付近で電界集中を招く。このため、設計耐圧を得ることが困難である。並列ｐｎ構造の基板方向の厚さを厚くして耐圧クラスが上がる程、ｎ型領域２２ａａとｐ型領域２０ｂｂとのチャージアンバランスに起因する耐圧の低下分が大きくなるため、素子周縁部も並列ｐｎ構造として高耐圧化を図る意義が没却している。
【０００９】
そこで、上記問題点に鑑み、本発明の課題は、並列ｐｎ構造であるドリフト部の周りにも素子周縁部として並列ｐｎ構造を有する半導体装置において、主に素子周縁部での表面電界を緩和することにより、高耐圧化及び大電流化を一層図り得る半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る半導体装置の基本構造は、基板の第１主面側に選択的に存在して能動又は受動で電流を流す素子活性部と、基板の第２主面側に存在する第１導電型の低抵抗層と、素子活性部と低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れると共にオフ状態では空乏化する縦形ドリフト部と、素子活性部及び縦形ドリフト部の周りで前記第１主面と低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する素子周縁部とを有する。なお、基板の第１主面側に選択的に形成された素子活性部とは、例えば縦型ＭＯＳＦＥＴの場合は第１主面側で反転層を形成するチャネル拡散層とソース領域を含むスイッチング部、バイポーラトランジスタの場合はエミッタ又はコレクタ領域を含むスイッチング部であり、ドリフト部の第１主面側で導通と非導通の選択機能を持つ能動部分又は受動部分を指す。従って、本発明はＭＯＳＦＥＴに限らず、ＩＧＢＴ，バイポーラトランジスタ，ＦＷＤ，ショットキーダイオード等にも適用できる。
【００１１】
斯かる基本構造において、本発明の第１の手段では、縦形ドリフト部は基板の厚み方向に配向する第１の縦形第１導電型領域と基板の厚み方向に配向する第１の縦形第２導電型領域とが第１の不純物濃度で第１の繰り返しピッチを以って交互に繰り返し接合して成る第１の並列ｐｎ構造であると共に、素子周縁部は基板の厚み方向に配向する第２の縦形第１導電型領域と基板の厚み方向に配向する第２の縦形第２導電型領域とが第１の不純物濃度で第２の繰り返しピッチを以って交互に繰り返し接合して成る第２の並列ｐｎ構造を有し、素子周縁部は、基板の第１主面側である表層域に、第３の縦形第１導電型領域と第３の縦形第２導電型領域とが第１の不純物濃度よりも低い第２の不純物濃度で交互に繰り返し接合して成る第３の並列ｐｎ構造を有する。
【００１２】
第１の繰り返しピッチと第２の繰り返しピッチとが概ね同一で、第１の並列ｐｎ構造と第２の並列ｐｎ構造とが連続している。第１の並列ｐｎ構造と第２の並列ｐｎ構造との境界部分でのチャージバランスの崩れが無く、耐圧が容易に確保できる。
【００１３】
また、第２の並列ｐｎ構造の表層域に、第２の並列ｐｎ構造の不純物濃度よりも低い第３の並列ｐｎ構造が存在するため、オフ状態では第３の並列ｐｎ構造の空乏化が第２の並列ｐｎ構造よりも早まるので、素子周縁部の表面電界を抑制でき、高耐圧化を図ることができる。
【００１４】
本発明の第２の手段では、縦形ドリフトは基板の厚み方向に配向する第１の縦形第１導電型領域と基板の厚み方向に配向する第１の縦形第２導電型領域とが第１の不純物濃度で第１の繰り返しピッチを以って交互に繰り返し接合して成る第１の並列ｐｎ構造であると共に、素子周縁部は基板の厚み方向に配向する第２の縦形第１導電型領域と基板の厚み方向に配向する第２の縦形第２導電型領域とが第２の不純物濃度で第１の繰り返しピッチを以って交互に繰り返し接合して成る第２の並列ｐｎ構造を有し、素子周縁部は、基板の第１主面側である表層域に、第３の縦形第１導電型領域と第３の縦形第２導電型領域とが第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合して成る第３の並列ｐｎ構造を有する。
【００１５】
斯かる場合も、第１の並列ｐｎ構造と第２の並列ｐｎ構造とが連続しているので、、第１の並列ｐｎ構造と第２の並列ｐｎ構造との境界部分でのチャージバランスの崩れが実質的に無く、耐圧を容易に確保できる。
【００１６】
また、第２の並列ｐｎ構造の表層域に、第２の並列ｐｎ構造の繰り返しピッチよりも狭い繰り返しピッチの第３の並列ｐｎ構造が存在するため、オフ状態では第３の並列ｐｎ構造の空乏化が第２の並列ｐｎ構造よりも早まるので、素子周縁部の表面電界を抑制でき、高耐圧化を図ることができる。
【００１７】
第３の並列ｐｎ構造の厚さは第２の並列ｐｎ構造の厚さの１／２以下であることが望ましい。また、第３の並列ｐｎ構造は前記第１の主面に接した配置であることが望ましい。
【００１８】
第３の並列ｐｎ構造の内側部分が素子活性部の周縁下にまで潜り込んで形成されている場合には、素子活性部の周縁下での電界集中をも緩和できる。
【００１９】
第１の並列ｐｎ構造，第２の並列ｐｎ構造及び第３の並列ｐｎ構造は平面的にストライプ状として形成できるが、第１の並列ｐｎ構造における繰り返しピッチの方向と第３の並列ｐｎ構造における繰り返しピッチの方向とを略直交又は略平行に作り込むことができる。また、第１の並列ｐｎ構造における繰り返しピッチの方向と第２の並列ｐｎ構造における繰り返しピッチの方向とを略平行にするのが好ましい。
【００２０】
更に、第１の並列ｐｎ構造，第２の並列ｐｎ構造及び第３の並列ｐｎ構造の縦形第１導電型領域又は縦形第２導電型領域は平面的に多角形格子の格子点上に位置して成る構成を採用することができる。
【００２１】
第２の並列ｐｎ構造と第３の並列ｐｎ構造の周囲に第１導電型のチャネルストッパー領域を有することが望ましい。この第１導電型のチャネルストッパーは低抵抗層に接続している。漏れ電流を抑制するためである。
【００２２】
また、第３の並列ｐｎ構造は絶縁膜に覆われており、第３の並列ｐｎ構造の少なくとも内側部分が絶縁膜を介してフィールドプレートで覆われている。フィールドプレートにより更なる表面電界制御を実現できる。更に、第３の並列ｐｎ構造の第１主面側に素子活性部を巡る１以上の第２導電型リングを有する場合には、この第２導電型リングがガードリングとして機能するため、電位分担により表面電界制御を実現できる。
【００２３】
【発明の実施の形態】
以下に本発明の実施形態を説明する。以下でｎ又はｐを冠記した層や領域では、ぞれぞれ電子又は正孔が多数キャリアであることを意味する。また＋は比較的高不純物濃度であることを意味している。すべての実施例において第１導電型にｎを、第２導電型にｐを選んでいるが、これが逆の場合であっても良い。
【００２４】
［実施例１］
図１は本発明の実施例１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図２は図１中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図３は図１中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお、図１ではドレイン・ドリフト部（素子活性部）の１／４を示してある。
【００２５】
本例の縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触した低抵抗のｎ＋ ドレイン層（コンタクト層）１１の上に形成された第１の並列ｐｎ構造のドレイン・ドリフト部２２と、このドレイン・ドリフト部２２の表面層に選択的に形成された素子活性領域たる高不純物濃度のｐベース領域（ｐウェル）１３ａと、そのｐベース領域１３ａ内の表面側に選択的に形成された高不純物濃度のｎ＋ ソース領域１４と、基板表面上にゲート絶縁膜１５を介して設けられたポリシリコン等のゲート電極層１６と、層間絶縁膜１９ａに開けたコンタクト孔を介してｐベース領域１３ａ及びｎ＋ ソース領域１４に跨って導電接触するソース電極１７とを有している。ウェル状のｐベース領域１３ａの中にｎ＋ ソース領域１４が浅く形成されており、２重拡散型ＭＯＳ部を構成している。なお、２６はｐ＋ コンタクト領域で、また、図示しない部分でゲート電極層１６の上に金属膜のゲート電極配線が導電接触している。
【００２６】
ドレイン・ドレイン部２２は、素子活性領域たる複数ウェルのｐベース領域１３の直下部分に概ね相当し、基板の厚み方向に配向する層状縦形の第１のｎ型領域２２ａと基板の厚み方向に配向する層状縦形の第１のｐ型領域２２ｂとを繰り返しピッチＰ１で基板の沿面方向へ交互に繰り返して接合して成る第１の並列ｐｎ構造である。いずれかの第１のｎ型領域２２ａは、その上端がｐベース領域１３の挾間領域１２ｅに達し、その下端がｎ＋ ドレイン層１１に接している。挾間領域１２ｅに達する第１のｎ型領域２２ａはオン状態では電路領域であるが、その余の第１のｎ型領域２２ａは概ね非電路領域となっている。また第１のｐ型領域２２ｂは、その上端がｐベース領域１３ａのウェル底面に接し、その下端がｎ＋ ドレイン層１１に接している。
【００２７】
ドレイン・ドレイン部２２の周りは第２の並列ｐｎ構造から成る素子周縁部（耐圧構造部）３０となっている。素子周縁部３０は、ドレイン・ドリフト部２２の第１の並列ｐｎ構造に連続して繰り返しピッチＰ１で基板の厚み方向に配向する層状縦形の第２のｎ型領域３０ａと基板の厚み方向に配向する層状縦形の第２のｐ型領域３０ｂを基板の沿面方向に交互に繰り返して接合して成る。本例では各並列ｐｎ構造の繰り返しピッチはＰ１で略同一であり、素子周縁部３０における第２の並列ｐｎ構造の不純物濃度とドレイン・ドレイン部２２における第２の並列ｐｎ構造の不純物濃度とは略同一である。
【００２８】
素子周縁部３０における基板表面側である表層域には、第３の並列ｐｎ構造が形成されており、この第３の並列ｐｎ構造は層状縦形の第２のｎ型領域３０ａに整合する層状縦形のｎ−型領域３２ａと層状縦形の第２のｐ型領域３０ｂに整合する層状縦形のｐ−型領域３２ｂとが繰り返しピッチＰ１で基板の沿面方向に交互に繰り返し接合して成る。
【００２９】
そして本例では、第１の並列ｐｎ構造，第２の並列ｐｎ構造及び第３の並列ｐｎ構造は平面的にストライプ状で互いに平行配置となっている。第３の並列ｐｎ構造のうち、第１の並列ｐｎ構造に平行に隣接するｐ−型領域３２ｂａ及びｎ−型領域３２ａａの内側部分や第１の並列ｐｎ構造の第１のｎ型領域２２ａ及び第１のｐ型領域２２ｂの端面に突き当たるｐ−型領域３２ｂｂ及び−型領域３２ａｂの内側部分は、ｐベース領域１３ａの底部にまで潜り込んで形成されている。
【００３０】
第３の並列ｐｎ構造の表面には酸化膜（絶縁膜）３３が形成されている。この酸化膜３３はその膜厚がドリフト部２２から素子周縁部３０にかけて段階的に厚くなるように形成されている。この酸化膜３３の上にはソース電極１７から延長されたフィールドプレートＦＰが形成されており、第３の並列ｐｎ構造を覆っている。また、素子周縁部３０の外側にはｎ型チャネルストッパー領域５０が形成され、このｎ型チャネルストッパー領域５０の表面側にはストッパー電極５１が導電接触している。
【００３１】
本例の縦形ＭＯＳＦＥＴは耐圧６００Ｖクラスであり、各部の寸法及び不純物濃度は次の値をとる。ドレイン・ドレイン部２２の厚さは４４．０μｍ、第１のｎ型領域２２ａ及び第１のｐ型領域２２ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第１の並列ｐｎ構造の不純物濃度は２．４×１０１５ｃｍ−３、素子周縁部３０の第２の並列ｐｎ構造の厚さは３１．０μｍ、第２のｎ型領域３０ａ及び第２のｐ型領域３０ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第２の並列ｐｎ構造の不純物濃度は２．４×１０１５ｃｍ−３、素子周縁部３０の第３の並列ｐｎ構造の厚さは１３．０μｍ、ｎ−型領域３２ａ及びｐ−型領域３２ｂの幅は８．０μｍ、第３の並列ｐｎ構造の不純物濃度は２．４×１０１４ｃｍ−３、ｐベース領域１３ａの拡散深さは３．０μｍ、その表面不純物濃度は３．０×１０１７ｃｍ−３、ｎ＋ ソース領域１４の拡散深さは１．０μｍ、その表面不純物濃度は３．０×１０２０ｃｍ−３、表面ドリフト領域である挾間領域１２ｅの拡散深さは２．５μｍ、その表面不純物濃度は２．０×１０１６ｃｍ−３、ｎ＋ ドレイン層１１の厚さは３００μｍ、その不純物濃度は２．０×１０１８ｃｍ−３、ｎ型チャネルストッパー領域５０の幅は３０．０μｍ、その不純物濃度は６．０×１０１５ｃｍ−３である。
【００３２】
仮に、第２の並列ｐｎ構造を持たず第３の並列ｐｎ構造のみを周縁部に持った場合は、その不純物濃度がドレイン・ドレイン部２２のそれに比して低いため、その境界部分である第１のｐ型領域２２ｂと第３のｎ型領域３２ａではチャージバランスが不可避的に崩れているので、耐圧が劇的に低下してしまう。これは、並列ｐｎ構造の電界分布がチャージバランス状態において厚さ（深さ）方向に概ねフラットであったものが、チャージアンバランス状態では厚さ方向に傾きを持ってしまうからであり、それ故、第３の並列ｐｎ構造の厚さが厚い程、チャージアンバランスの電荷量が増えるため、耐圧低下が大きくなる。しかしながら、本例では、第１の並列ｐｎ構造と第２の並列ｐｎ構造との不純物濃度が概ね同一で、第１の並列ｐｎ構造における第１のｐ型領域２２ｂと接合する第２の並列ｐｎ構造における第２のｎ型領域３０ａとの接合深さが大きく、表層部の第３の並列ｐｎ構造の厚さが浅いため、第１の並列ｐｎ構造と第３の並列ｐｎ構造の境界部分でのみチャージバランスが崩れるだけとなり、チャージアンバランスの電荷量を低くすることができるため、耐圧の低下分を抑制できる。しかも、表層部の第３の並列ｐｎ構造の不純物濃度は低いため、表面電界を緩和し、表面での空乏層を広げ易くしているので、耐圧の確保が容易となる。また、厚い絶縁膜３３で耐圧を分担することができるので、高耐圧化を図ることができる。なお、本例では表層部の第３の並列ｐｎ構造の不純物濃度が低いため、繰り返しピッチを第１又は第２の並列ｐｎ構造のそれと同一にしてあるが、第３の並列ｐｎ構造での空乏層が拡がり易いという条件では、第３の並列ｐｎ構造の繰り返しピッチに対する制約はない。
【００３３】
ここで、Ｙ方向ではｎ−型領域３２ａｂ及び第３のｐ−型領域３２ｂｂがｎ型チャネルストッパー領域５０とｐベース領域１３ａとに挟まれ、オフ状態では逆バイアスされているので、耐圧の低下は殆どない。−
本例では、第３の並列ｐｎ構造の内側部分である第３の層状縦形のｐ−型領域３２ｂａ及び第３の層状縦形のｎ−型領域３２ａａがｐベース領域１３の周縁下にまで潜り込んで形成されている。このため、ｐベース領域１３の周縁下での電界集中をも緩和できる。フィールドプレートＦＰが厚い絶縁膜３３を介して第３の並列ｐｎ構造を覆っているため、表層部の空乏電界を制御でき、高耐圧化を図ることができる。なお、ガードリングを設けても構わない。また、ｎ型チャネルストッパー領域５０とストッパー電極５１とが形成されているため、漏れ電流を抑制することができる。
【００３４】
［実施例２］
図４は本発明の実施例２に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図５は図４中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図６は図４中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお、図４ではドレイン・ドリフト部（素子活性部）の１／４を示してある。
【００３５】
本例は実施例１の変形例で、実施例１と異なる点は、素子周縁部３０の表層部にある第３の並列ｐｎ構造がドレイン・ドレイン部２２の第１の並列ｐｎ構造に対して平面的に略直交している点、つまり第３の並列ｐｎ構造における繰り返しピッチの方向と第１の並列ｐｎ構造における繰り返しピッチの方向とが略直交している点と、第３の並列ｐｎ構造の表面側にｐベース領域１３を巡る複数のｐ型ガードリング４０を形成した点である。不純物濃度が低い第３の並列ｐｎ構造の厚さが第１の並列ｐｎ構造の厚さよりも十分薄ければ、第３の並列ｐｎ構造は第１の並列ｐｎ構造に対して直交していても平行していても構わない。ｐ型ガードリング４０の外に、フィールドプレートＦＰを併用しても良い。
【００３６】
本例においても、実施例１と同様に、第１の並列ｐｎ構造と素子周縁部３０との境界部分でのチャージアンバランスを抑制できると共に、表層部の空乏層を広げ易くすることができる。なお、本例は設計の自由度を高くすることができる利点がある。
【００３７】
［実施例３］
図７は本発明の実施例３に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図８は図７中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図９は図７中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお、図７ではドレイン・ドリフト部（素子活性部）の１／４を示してある。
【００３８】
本例も実施例１の変形例で、実施例１と異なる点は、素子周縁部３０の表層部にある第３の並列ｐｎ構造のうち、ドレイン・ドリフト部２２の第１の並列ｐｎ構造における第１のｎ型領域２２ａ及び第１のｐ型領域２２ｂにＹ方向で揃うｎ型領域３２ａｃ及び型領域３２ｂｃの不純物濃度が第１のｎ型領域２２ａ及び第１のｐ型領域２２ｂの不純物濃度よりも低くなく、略同一の不純物濃度となっている。第３の並列ｐｎ構造のうち、Ｙ方向のｎ型領域３２ａｃ及びｐ型領域３２ｂｃはドレイン電位となるｎ型チャネルストッパー領域５０とソース電位であるｐベース領域１３とに挟まれているため、不純物濃度が低くなくても、オフ状態で確実に空乏層が拡がるので、耐圧を保持できる。このように、第３の並列ｐｎ構造は素子周縁部３０の表層部で素子活性部としてのｐベース領域１３の周りを完全に囲い込んで不純物濃度を低くする必要がない。このような構造は不純物濃度の変わり目となる接続部が一次元だけで、設計が容易になる利点がある。
【００３９】
［実施例４］
図１０は本発明の実施例４に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図１１は図１０中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図１２は図１０中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお、図１０ではドレイン・ドリフト部（素子活性部）の１／４を示してある。
【００４０】
本例も実施例１の変形例で、実施例１と異なる点は、ドレイン・ドリフト部２２の第１の並列ｐｎ構造がｐベース領域１３の直下から外周にはみ出して形成されており、素子周縁部３０の表層部にある第３の並列ｐｎ構造の内側部分がｐベース領域１３に接続していない点と、そのはみ出し部分に相当する第１のｎ型領域２２ａａ及び第１のｐ型領域２２ｂａを含んで第３の並列ｐｎ構造を覆うフィールドプレートＦＰを厚い酸化膜３３の上に形成した点にある。
【００４１】
ドレイン・ドリフト部２２の第１の並列ｐｎ構造と第３の並列ｐｎ構造との不純物濃度の変わり目となる境界部分を跨ぎ、不純物濃度の低い第３の並列ｐｎ構造の上までフィールドプレートＦＰが存在する場合、不純物濃度の低い第３の並列ｐｎ構造で分担しなければならない電圧は、フィールドプレートＦＰが分担する電圧だけ低減される。換言すると、不純物濃度の変わり目となる境界部分でのチャージバランス状態が崩れていたとしても、その耐圧の低下分がフィールドプレートＦＰで分担される電圧以下であれば、耐圧はチャージバランス状態と同等の値が得られることになる。更に、第３の並列ｐｎ構造の厚さは第１の並列ｐｎ構造の厚さよりも薄いため、チャージアンバランス状態での耐圧低下分は低減されるので、チャージアンバランス状態での耐圧低下を大幅に改善することができる。本例では実施例１よりも耐圧の低下分を小さくできる。
【００４２】
また、不純物濃度の低い第３の並列ｐｎ構造の配置はドレイン・ドリフト部２２の第１の並列ｐｎ構造に対し直交していても、平行していても構わない。平面ストライプ状の並列ｐｎ構造に限らず、多角形格子の格子点で構わない。なお、本例ではフィールドプレートＦＰがソース電極１７を延長した第１層目配線であるが、層間絶縁膜を介して第２層目以上の配線を用いても構わない。
【００４３】
［実施例５］
図１３は本発明の実施例５に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図１４は図１３中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図１５は図１３中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお、図１３ではドレイン・ドリフト部（素子活性部）の１／４を示してある。
【００４４】
本例の縦形ＭＯＳＦＥＴは、裏側のドレイン電極１８が導電接触した低抵抗のｎ＋ ドレイン層（コンタクト層）１１の上に形成された第１の並列ｐｎ構造のドレイン・ドリフト部２２と、このドレイン・ドリフト部２２の表面層に選択的に形成された素子活性領域たる高不純物濃度のｐベース領域（ｐウェル）１３ａと、そのｐベース領域１３ａ内の表面側に選択的に形成された高不純物濃度のｎ＋ ソース領域１４と、基板表面上にゲート絶縁膜１５を介して設けられたポリシリコン等のゲート電極層１６と、層間絶縁膜１９ａに開けたコンタクト孔を介してｐベース領域１３ａ及びｎ＋ ソース領域１４に跨って導電接触するソース電極１７とを有している。ウェル状のｐベース領域１３ａの中にｎ＋ ソース領域１４が浅く形成されており、２重拡散型ＭＯＳ部を構成している。なお、２６はｐ＋ コンタクト領域で、また、図示しない部分でゲート電極層１６の上に金属膜のゲート電極配線が導電接触している。
【００４５】
ドレイン・ドリフト部２２は、素子活性領域たる複数ウェルのｐベース領域１３の直下部分に概ね相当し、基板の厚み方向に配向する層状縦形の第１のｎ型領域２２ａと基板の厚み方向に配向する層状縦形の第１のｐ型領域２２ｂとを繰り返しピッチＰ１で基板の沿面方向へ交互に繰り返して接合して成る第１の並列ｐｎ構造である。いずれかの第１のｎ型領域２２ａは、その上端がｐベース領域１３の挾間領域１２ｅに達し、その下端がｎ＋ ドレイン層１１に接している。挾間領域１２ｅに達する第１のｎ型領域２２ａはオン状態では電路領域であるが、その余の第１のｎ型領域２２ａは概ね非電路領域となっている。また第１のｐ型領域２２ｂは、その上端がｐベース領域１３ａのウェル底面に接し、その下端がｎ＋ ドレイン層１１に接している。
【００４６】
ドレイン・ドリフト部２２の周りは第２の並列ｐｎ構造から成る素子周縁部（素子周縁部）３０となっている。素子周縁部３０は、ドレイン・ドリフト部２２の第１の並列ｐｎ構造に連続して繰り返しピッチＰ１で基板の厚み方向に配向する層状縦形の第２のｎ型領域３０ａと基板の厚み方向に配向する層状縦形の第２のｐ型領域３０ｂを基板の沿面方向に交互に繰り返して接合して成る。第１の並列ｐｎ構造と第２の並列ｐｎ構造は繰り返しピッチが略同一であり、また不純物濃度とも略同一である。
【００４７】
素子周縁部３０における基板表面側である表層域には、第３の並列ｐｎ構造が形成されている。この第３の並列ｐｎ構造は層状縦形のｎ型領域３４ａと層状縦形のｐ型領域３４ｂとが繰り返しピッチＰ２で基板の沿面方向に交互に繰り返し接合して成る。第３の並列ｐｎ構造の不純物濃度は第２の並列ｐｎ構造のそれと略同じであるものの、繰り返しピッチＰ２は繰り返しピッチＰ１よりも狭くなっている。
【００４８】
そして本例では、第１の並列ｐｎ構造，第２の並列ｐｎ構造及び第３の並列ｐｎ構造は平面的にストライプ状で互いに平行配置となっている。第３の並列ｐｎ構造のうち、第１の並列ｐｎ構造に平行に隣接するｐ型領域３４ｂａ及びｎ型領域３４ａａの内側部分や第１の並列ｐｎ構造の第１のｎ型領域２２ａ及び第１のｐ型領域２２ｂの端面に突き当たる層状縦形のｐ型領域３４ｂｂ及び層状縦形のｎ型領域３４ａｂの内側部分は、ｐベース領域１３ａの底部にまで潜り込んで形成されている。
【００４９】
第３の並列ｐｎ構造の表面には酸化膜（絶縁膜）３３が形成されている。この酸化膜３３はその膜厚がドリフト部２２から素子周縁部３０にかけて段階的に厚くなるように形成されている。この酸化膜３３の上にはソース電極１７から延長されたフィールドプレートＦＰが形成されており、第３の並列ｐｎ構造を覆っている。また、素子周縁部３０の外側にはｎ型チャネルストッパー領域５０が形成され、このｎ型チャネルストッパー領域５０の表面側にはストッパー電極５１が導電接触している。
【００５０】
本例の縦形ＭＯＳＦＥＴは耐圧６００Ｖクラスであり、各部の寸法及び不純物濃度は次の値をとる。ドレイン・ドリフト部２２の厚さは４４．０μｍ、第１のｎ型領域２２ａ及び第１のｐ型領域２２ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第１の並列ｐｎ構造の不純物濃度は２．４×１０１５ｃｍ−３、素子周縁部３０の第２の並列ｐｎ構造の厚さは３１．０μｍ、第２のｎ型領域３０ａ及び第２のｐ型領域３０ｂの幅は８．０μｍ（繰り返しピッチＰ１は１６．０μｍ）、第２の並列ｐｎ構造の不純物濃度は２．４×１０１５ｃｍ−３、素子周縁部３０の第３の並列ｐｎ構造の厚さは１３．０μｍ、第３のｎ型領域３４ａ及びｐ型領域３４ｂの幅は４．０μｍ（繰り返しピッチＰ２は８．０μｍ）、第３の並列ｐｎ構造の不純物濃度は２．４×１０１５ｃｍ−３、ｐベース領域１３ａの拡散深さは３．０μｍ、その表面不純物濃度は３．０×１０１７ｃｍ−３、ｎ＋ ソース領域１４の拡散深さは１．０μｍ、その表面不純物濃度は３．０×１０２０ｃｍ−３、表面ドリフト領域である挾間領域１２ｅの拡散深さは２．５μｍ、その表面不純物濃度は２．０×１０１６ｃｍ−３、ｎ＋ ドレイン層１１の厚さは３００μｍ、その不純物濃度は２．０×１０１８ｃｍ−３、ｎ型チャネルストッパー領域５０の幅は３０．０μｍ、その不純物濃度は６．０×１０１５ｃｍ−３である。
【００５１】
仮に、第２の並列ｐｎ構造を持たず第３の並列ｐｎ構造のみが素子周縁部に配置されている場合は、その不純物濃度がドレイン・ドリフト部２２のそれに比して低いため、その境界部分である第１のｎ型領域２２ａと第３のｐ型領域３４ｂではチャージバランスが不可避的に崩れているので、耐圧が劇的に低下してしまう。これは、並列ｐｎ構造の電界分布がチャージバランス状態において厚さ（深さ）方向に概ねフラットであったものが、チャージアンバランス状態では厚さ方向に傾きを持ってしまうからであり、それ故、第３の並列ｐｎ構造の厚さが厚い程、チャージアンバランスの電荷量が増えるため、耐圧低下が大きくなる。しかしながら、本例では、第１の並列ｐｎ構造と第２の並列ｐｎ構造との不純物濃度が概ね同一で、第１の並列ｐｎ構造における第１のｐ型領域２２ｂと接合する第２の並列ｐｎ構造における第２のｎ型領域３０ａとの接合深さが大きく、表層部の第３の並列ｐｎ構造の厚さが浅いため、第１の並列ｐｎ構造と第３の並列ｐｎ構造との境界部分でのみチャージバランスが崩れるだけであるので、チャージアンバランスの電荷量を低くすることができるため、耐圧の低下分を抑制できる。しかも、表層部における第３の並列ｐｎ構造の繰り返しピッチＰ２が第１の並列ｐｎ構造の繰り返しピッチＰ１よりも狭いため、表面電界を緩和し、表面での空乏層を広げ易くしているので、耐圧の確保が容易となる。また、厚い絶縁膜３３で耐圧を分担することができるので、高耐圧化を図ることができる。なお、本例では表層部の第３の並列ｐｎ構造の不純物濃度を第１又は第２の並列ｐｎ構造のそれに比して、例えば１．２×１０１５ｃｍ−３ように低くしても良い。表層部の空乏層を更に広がり易くなる。
【００５２】
ここで、Ｙ方向では第３のｎ型領域３４ａｂ及び第３のｐ型領域３４ｂｂがｎ型チャネルストッパー領域５０とｐベース領域１３ａとに挟まれ、オフ状態では逆バイアスされているので、耐圧の低下は殆どない。
【００５３】
本例では、第３の並列ｐｎ構造の内側部分である層状縦形のｐ型領域３４ｂａ及び層状縦形のｎ型領域３４ａａがｐベース領域１３の周縁下にまで潜り込んで形成されている。このため、ｐベース領域１３の周縁下での電界集中をも緩和できる。フィールドプレートＦＰが厚い絶縁膜３３を介して第３の並列ｐｎ構造を覆っているため、表層部の空乏電界を制御でき、高耐圧化を図ることができる。また、ｎ型チャネルストッパー領域５０とストッパー電極５１とが形成されているため、漏れ電流を抑制することができる。
【００５４】
［実施例６］
図１６は本発明の実施例６に係る縦形ＭＯＳＦＥＴ素子のチップを示す縦断面である。
【００５５】
本例は実施例５の変形例であり、図１４と図１６とを対比すると明らかなように、第３の並列構造の表層部にはｐ型ガードリング４１が形成れている。ｐ型ガードリング４１により表面耐圧を分担できるので、表面電界を緩和でき、高耐圧化を図ることができる。
【００５６】
［実施例７］
図１７は本発明の実施例７に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図１８は図１７中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図１９は図１７中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお、図１７ではドレイン・ドリフト部（素子活性部）の１／４を示してある。
【００５７】
本例は実施例５の変形例で、実施例５と異なる点は、素子周縁部３０の表層部にある第３の並列ｐｎ構造がドレイン・ドレイン部２２の第１の並列ｐｎ構造に対して平面的に略直交している点、つまり第３の並列ｐｎ構造における繰り返しピッチの方向と第１の並列ｐｎ構造における繰り返しピッチの方向とが略直交している点である。繰り返しピッチＰ２が狭い第３の並列ｐｎ構造の厚さが第１の並列ｐｎ構造の厚さよりも十分薄ければ、第３の並列ｐｎ構造は第１の並列ｐｎ構造に対して直交していても平行していても構わない。
【００５８】
本例においても、実施例５と同様に、第１の並列ｐｎ構造と素子周縁部３０との境界部分でのチャージアンバランスを抑制できると共に、表層部の空乏層を広げ易くすることができる。なお、本例は設計の自由度を高くすることができる利点がある。
【００５９】
［実施例８］
図２０は本発明の実施例８に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図２１は図２０中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図２２は図２０中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお、図２０ではドレイン・ドリフト部（素子活性部）の１／４を示してある。
【００６０】
本例も実施例５の変形例で、実施例５と異なる点は、素子周縁部３０の表層部にある第３の並列ｐｎ構造のうち、ドレイン・ドリフト部２２の第１の並列ｐｎ構造における第１のｎ型領域２２ａ及び第１のｐ型領域２２ｂにＹ方向で揃うｎ型領域３４ａｃ及びｐ型領域３４ｂｃの幅が第１のｎ型領域２２ａ及び第１のｐ型領域２２ｂの幅と同一となっている。第３の並列ｐｎ構造のうち、Ｙ方向のｎ型領域３４ａｃ及びｐ型領域３４ｂｃはドレイン電位となるｎ型チャネルストッパー領域５０とソース電位であるｐベース領域１３とに挟まれているため、繰り返しピッチが狭くなくても、オフ状態で確実に空乏層が拡がるので、耐圧を保持できる。このように、第３の並列ｐｎ構造は素子周縁部３０の表層部で素子活性部としてのｐベース領域１３の周りを完全に囲い込んで繰り返しピッチを狭くする必要がない。
【００６１】
［実施例９］
図２３本発明の実施例９に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図２４は図２３中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。なお、図２３ではドレイン・ドリフト部（素子活性部）の１／４を示してある。
【００６２】
本例も実施例５の変形例である。実施例５と異なる点は、第１乃至第３の並列ｐｎ構造におけるｐ型領域２２ｂ′，３０ｂ′，３４ｂ′及びｎ型領域２２ａ′，３０ａ′，３４ａ′は縦形層状ではあるが、平面的にはストライプ状ではなく、ｐ型領域２２ｂ′，３０ｂ′，３４ｂ′が平面的に六方格子点状にあり、その残余部分がｎ型領域２２ａ′，３０ａ′，３４ａ′となっている。逆に、ｎ型領域が六方格子点状にあり、その残余部分がｎ型領域となっていても構わない。六方格子に限らず、三方格子，四方格子等の多角形格子でも構わない。また、第１乃至第３の並列ｐｎ構造のうち、いずれか並列ｐｎ構造のが平面的に格子点状であり、その他の並列ｐｎ構造が平面的にストライプ状であっても構わない。なお、本例の場合も、第３の並列ｐｎ構造のうち、第３のｎ型領域３４ａａ′及び第３のｐ型領域３４ｂａ′は、ｐベース領域１３ａの底部にまで潜り込んで形成されている。
【００６３】
［実施例１０］
図２５は本発明の実施例１０に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図、図２６は図２５中のＡ−Ａ′線に沿って切断した状態を示す縦断面図、図２７は図２５中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。なお、図２５ではドレイン・ドリフト部（素子活性部）の１／４を示してある。
【００６４】
本例も実施例５の変形例で、実施例５と異なる点は、ドレイン・ドリフト部２２の第１の並列ｐｎ構造がｐベース領域１３の直下から外周にはみ出して形成されており、素子周縁部３０の表層部にある第３の並列ｐｎ構造の内側部分がｐベース領域１３に接続していない点と、そのはみ出し部分に相当する第１のｎ型領域２２ａａ及び第１のｐ型領域２２ｂａを含んで第３の並列ｐｎ構造を覆うフィールドプレートＦＰを厚い酸化膜３３の上に形成した点にある。
【００６５】
ドレイン・ドリフト部２２の第１の並列ｐｎ構造と第３の並列ｐｎ構造との繰り返しピッチの変わり目となる境界部分を跨ぎ、繰り返しピッチの狭い第３の並列ｐｎ構造の上までフィールドプレートＦＰが存在する場合、繰り返しピッチの狭い第３の並列ｐｎ構造で分担しなければならない電圧は、フィールドプレートＦＰが分担する電圧だけ低減される。換言すると、繰り返しピッチの変わり目となる境界部分でのチャージバランス状態が崩れていたとしても、その耐圧の低下分がフィールドプレートＦＰで分担される電圧以下であれば、耐圧はチャージバランス状態と同等の値が得られることになる。更に、第３の並列ｐｎ構造の厚さは第１の並列ｐｎ構造の厚さよりも薄いため、チャージアンバランス状態での耐圧低下分は低減されるので、チャージアンバランス状態での耐圧低下を大幅に改善することができる。
【００６６】
また、繰り返しピッチの狭いの狭い第３の並列ｐｎ構造の配置はドレイン・ドリフト部２２の第１の並列ｐｎ構造に対し直交していても、平行していても構わない。平面ストライプ状の並列ｐｎ構造に限らず、多角形格子の格子点で構わない。なお、本例ではフィールドプレートＦＰがソース電極１７を延長した第１層目配線であるが、層間絶縁膜を介して第２層目以上の配線を用いても構わない。
【００６７】
［実施例１１］
図２８は本発明の実施例１１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【００６８】
本例は実施例１０の変形例であり、実施例１０と異なる点は、第３の並列ｐｎ構造のうち第１の並列ｐｎ構造と平面Ｙ方向に配向するｎ型領域３４ａｃ′及びｎ型領域３４ｂｃ′が第１の並列構造の第１のｎ型領域２２ａ及び第１のｎ型領域２２ａｂに揃っており、繰り返しピッチがＰ１となっているところにある。
【００６９】
第３のｎ型領域３４ａｃ′及び第３のｐ型領域３４ｂｃ′はドレイン電位となるｎ型チャネルストッパー領域５０とソース電位であるフィールドプレートＦＰとに挟まれているため、繰り返しピッチが狭くなくても、オフ状態で確実に空乏層が拡がるので、耐圧を保持できる。
【００７０】
［実施例１２］
図２９は本発明の実施例１２に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【００７１】
本例も実施例１０の変形例であり、実施例１０と異なる点は、第１乃至第３の並列ｐｎ構造におけるｐ型領域及びｎ型領域は縦形層状ではあるが、平面的にはストライプ状ではなく、ｐ型領域が平面的に六方格子点状にあり、その残余部分がｎ型領域となっている。図２９の平面図では、第１の並列ｐｎ構造のｐ型領域２２ｂ′及び第３の並列ｐｎ構造のｐ型領域３４ｂ′が六方格子点状にあり、第１の並列ｐｎ構造のｎ型領域２２ａ′及び第３の並列ｐｎ構造のｎ型領域３４ａ′がその残余部分となっているが、第２の並列構造も同様な構成としてある。逆に、ｎ型領域が六方格子点状にあり、その残余部分がｎ型領域となっていても構わない。六方格子に限らず、三方格子，四方格子等の多角形格子でも構わない。また、第１乃至第３の並列ｐｎ構造のうち、いずれか並列ｐｎ構造のが平面的に格子点状であり、その他の並列ｐｎ構造が平面的にストライプ状であっても構わない。
【００７２】
【発明の効果】
以上説明したように、本発明は、ドリフト部の並列ｐｎ構造とその周りの素子周縁部の並列ｐｎ構造との境界部分のチャージアンバランスを抑制するために、ドリフト部及び素子周縁部を略同一の不純物濃度及び繰り返しピッチの並列ｐｎ構造として形成し、ドリフト部の外周部又は素子周縁部の表面電界を緩和するために、空乏層を広がり易くするべく、不純物低濃度又は狭繰り返しピッチの並列ｐｎ構造をドリフト部の外周部から或いは素子周縁部にのみの表層部に浅い並列ｐｎ構造を形成して成るものである。このため、表面電界を抑制でき、高耐圧化及び大電流化を一層図り得る。
【図面の簡単な説明】
【図１】本発明の実施例１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【図２】図１中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図３】図１中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【図４】本発明の実施例２に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【図５】図４中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図６】図４中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【図７】本発明の実施例３に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【図８】図７中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図９】図７中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【図１０】本発明の実施例４に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【図１１】図１０中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図１２】図１０中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【図１３】本発明の実施例５に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【図１４】図１３中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図１５】図１３中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【図１６】本発明の実施例６に係る縦形ＭＯＳＦＥＴ素子のチップを示す縦断面である。
【図１７】本発明の実施例７に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【図１８】図１７中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図１９】図１７中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【図２０】本発明の実施例８に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【図２１】図２０中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図２２】図２０中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【図２３】本発明の実施例９に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【図２４】図２３中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図２５】本発明の実施例１０に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【図２６】図２５中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図２７】図２５中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【図２８】本発明の実施例１１に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【図２９】本発明の実施例１２に係る縦形ＭＯＳＦＥＴ素子のチップを示す概略部分平面図である。
【図３０】縦形ＭＯＳＦＥＴにおけるドリフト部及び素子外周部（素子周縁部）を示す概略部分平面図である。
【図３１】図３０中のＡ−Ａ′線に沿って切断した状態を示す縦断面図である。
【図３２】図３０中のＢ−Ｂ′線に沿って切断した状態を示す縦断面図である。
【符号の説明】
１１…ｎ＋ ドレイン層（コンタクト層）
１２ｅ…挾間領域
１３ａ…ｐベース領域（ｐウェル）
１４…ｎ＋ ソース領域
１５…ゲート絶縁膜
１６…ゲート電極層
１７…ソース電極
１８…ドレイン電極
１９ａ…層間絶縁膜
２２…ドレイン・ドリフト部
２２ａ，２２ａ′…第１のｎ型領域
２２ｂ，２２ｂ′…第１のｐ型領域
２６…ｐ＋ コンタクト領域
３０…素子周縁部（耐圧構造部）
３０ａ，３０ａ′…第２のｎ型領域
３０ｂ，３０ｂ′…第２のｐ型領域
３２ａ，３２ａａ，３２ａｂ…ｎ−型領域
３２ｂ，３２ｂａ，３２ｂｂ…ｐ−型領域
３２ａｃ，３４ａ，３４ａａ，３４ａｂ，３４ａｃ，３４ａ′，３４ａｃ′…ｎ型領域
３２ｂｃ，３４ｂ，３４ｂａ，３４ｂｂ，３４ｂｃ，３４ｂ′，３４ｂｃ′…ｐ型領域
３３…酸化膜（絶縁膜）
４０…ｐ型ガードリング
５０…ｎ型チャネルストッパー領域
５１…ストッパー電極
Ｐ１，Ｐ２…繰り返しピッチ
ＦＰ…フィールドプレート

Claims (16)

  1. 基板の第１主面側に選択的に存在して能動又は受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れると共にオフ状態では空乏化する縦形ドリフト部と、前記素子活性部及び前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが第１の不純物濃度で第１の繰り返しピッチを以って交互に繰り返し接合して成る第１の並列ｐｎ構造であると共に、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが前記第１の不純物濃度で第１の繰り返しピッチを以って交互に繰り返し接合して成る第２の並列ｐｎ構造を有する半導体装置であって、
    前記素子周縁部は、前記基板の第１主面側である表層域に、第３の縦形第１導電型領域と第３の縦形第２導電型領域とが前記第１の不純物濃度よりも低い第２の不純物濃度で交互に繰り返し接合して成る第３の並列ｐｎ構造を有することを特徴とする半導体装置。
  2. 請求項１において、前記第１の並列ｐｎ構造と前記第２の並列ｐｎ構造とが連続していることを特徴とする半導体装置。
  3. 基板の第１主面側に選択的に存在して能動又は受動で電流を流す素子活性部と、前記基板の第２主面側に存在する第１導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れると共にオフ状態では空乏化する縦形ドリフト部と、前記素子活性部及び前記縦形ドリフト部の周りで前記第１主面と前記低抵抗層との間に介在し、オン状態では非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第１の縦形第１導電型領域と前記基板の厚み方向に配向する第１の縦形第２導電型領域とが第１の不純物濃度で第１の繰り返しピッチを以って交互に繰り返し接合して成る第１の並列ｐｎ構造であると共に、前記素子周縁部は前記基板の厚み方向に配向する第２の縦形第１導電型領域と前記基板の厚み方向に配向する第２の縦形第２導電型領域とが前記第１の不純物濃度で第１の繰り返しピッチを以って交互に繰り返し接合して成る第２の並列ｐｎ構造を有する半導体装置であって、
    前記素子周縁部は、前記基板の第１主面側である表層域に、第３の縦形第１導電型領域と第３の縦形第２導電型領域とが前記第１の繰り返しピッチよりも狭い第２の繰り返しピッチで交互に繰り返し接合して成る第３の並列ｐｎ構造を有することを特徴とする半導体装置。
  4. 請求項３において、前記第１の並列ｐｎ構造と前記第２の並列ｐｎ構造とが連続していることを特徴とする半導体装置。
  5. 請求項３又は請求項４において、前記第３の並列ｐｎ構造の不純物濃度が前記第１の不純物濃度よりも低いことを特徴とする半導体装置。
  6. 請求項１乃至請求項５のいずれか一項において、前記第３の並列ｐｎ構造の厚さは前記第１の並列ｐｎ構造の厚さの１／２以下であることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一項において、前記第３の並列ｐｎ構造は前記第１の主面に接した配置であることを特徴とする半導体装置。
  8. 請求項７において、前記第３の並列ｐｎ構造の内側部分が前記素子活性部の周縁下にまで潜り込んで形成されていることを特徴とする半導体装置。
  9. 請求項１乃至請求項８のいずれか一項において、前記第１の並列ｐｎ構造，前記第２の並列ｐｎ構造及び第３の並列ｐｎ構造は平面的にストライプ状であることを特徴とする半導体装置。
  10. 請求項９において、前記第１の並列ｐｎ構造における繰り返しピッチの方向と前記第３の並列ｐｎ構造における繰り返しピッチの方向とが直交又は平行であることを特徴とする半導体装置。
  11. 請求項９において、前記第１の並列ｐｎ構造における繰り返しピッチの方向と前記第２の並列ｐｎ構造における繰り返しピッチの方向とが平行であることを特徴とする半導体装置。
  12. 請求項１乃至請求項１１のいずれか一項において、前記第１の並列ｐｎ構造，前記第２の並列ｐｎ構造及び第３の並列ｐｎ構造の前記縦形第１導電型領域又は前記縦形第２導電型領域は平面的に多角形格子の格子点上に位置して成ることを特徴とする半導体装置。
  13. 請求項１乃至請求項１２のいずれか一項において、前記第２の並列ｐｎ構造と前記第３の並列ｐｎ構造の周囲に第１導電型のチャネルストッパー領域を有することを特徴とする半導体装置。
  14. 請求項１３において、前記第１導電型のチャネルストッパーは、前記低抵抗層に接続していることを特徴とする半導体装置。
  15. 請求項１乃至請求項１４のいずれか一項において、前記第３の並列ｐｎ構造は絶縁膜に覆われており、前記第３の並列ｐｎ構造の少なくとも内側部分が前記絶縁膜を介してフィールドプレートで覆われていることを特徴とする半導体装置。
  16. 請求項１乃至請求項１５のいずれか一項において、前記第３の並列ｐｎ構造の前記第１主面側に前記素子活性部を巡る１以上の第２導電型リングを有することを特徴とする半導体装置。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170119B2 (en) * 2003-08-20 2007-01-30 Denso Corporation Vertical type semiconductor device
JP4882212B2 (ja) * 2003-08-20 2012-02-22 株式会社デンソー 縦型半導体装置
US7157785B2 (en) * 2003-08-29 2007-01-02 Fuji Electric Device Technology Co., Ltd. Semiconductor device, the method of manufacturing the same, and two-way switching device using the semiconductor devices
JP4253558B2 (ja) * 2003-10-10 2009-04-15 株式会社豊田中央研究所 半導体装置
US7166890B2 (en) 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
JP4904673B2 (ja) 2004-02-09 2012-03-28 富士電機株式会社 半導体装置および半導体装置の製造方法
CN100530679C (zh) * 2004-08-04 2009-08-19 富士电机电子技术株式会社 半导体元件
JP4967236B2 (ja) * 2004-08-04 2012-07-04 富士電機株式会社 半導体素子
TWI278090B (en) * 2004-10-21 2007-04-01 Int Rectifier Corp Solderable top metal for SiC device
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
JP4940546B2 (ja) * 2004-12-13 2012-05-30 株式会社デンソー 半導体装置
US7834376B2 (en) 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US9419092B2 (en) * 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
JP4997715B2 (ja) * 2005-05-18 2012-08-08 富士電機株式会社 半導体装置およびその製造方法
JP4865260B2 (ja) * 2005-06-23 2012-02-01 株式会社豊田中央研究所 半導体装置
DE102005047102B3 (de) * 2005-09-30 2007-05-31 Infineon Technologies Ag Halbleiterbauelement mit pn-Übergang
US8368165B2 (en) 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
US7659588B2 (en) * 2006-01-26 2010-02-09 Siliconix Technology C. V. Termination for a superjunction device
US20070181927A1 (en) * 2006-02-03 2007-08-09 Yedinak Joseph A Charge balance insulated gate bipolar transistor
DE102006011567B4 (de) * 2006-03-10 2016-09-22 Infineon Technologies Austria Ag Randabschlussstruktur für Halbleiterbauelemente mit Driftstrecke und Halbleiterbauteil
US7592668B2 (en) * 2006-03-30 2009-09-22 Fairchild Semiconductor Corporation Charge balance techniques for power devices
JP5124999B2 (ja) * 2006-06-15 2013-01-23 富士電機株式会社 半導体装置およびその製造方法
WO2008016619A1 (en) * 2006-07-31 2008-02-07 Vishay-Siliconix Molybdenum barrier metal for sic schottky diode and process of manufacture
DE102006047489B9 (de) * 2006-10-05 2013-01-17 Infineon Technologies Austria Ag Halbleiterbauelement
JP2008177328A (ja) * 2007-01-18 2008-07-31 Denso Corp 半導体装置およびその製造方法
US8558275B2 (en) * 2007-12-31 2013-10-15 Alpha And Omega Semiconductor Ltd Sawtooth electric field drift region structure for power semiconductor devices
JP5741567B2 (ja) 2009-07-31 2015-07-01 富士電機株式会社 半導体装置
JP5636254B2 (ja) * 2009-12-15 2014-12-03 株式会社東芝 半導体装置
WO2011093473A1 (ja) * 2010-01-29 2011-08-04 富士電機システムズ株式会社 半導体装置
JP5509908B2 (ja) * 2010-02-19 2014-06-04 富士電機株式会社 半導体装置およびその製造方法
JP5664142B2 (ja) * 2010-11-09 2015-02-04 富士電機株式会社 半導体装置
WO2013008543A1 (ja) 2011-07-14 2013-01-17 富士電機株式会社 高耐圧半導体装置
JP2013149761A (ja) 2012-01-18 2013-08-01 Fuji Electric Co Ltd 半導体装置
JP2014060299A (ja) * 2012-09-18 2014-04-03 Toshiba Corp 半導体装置
JP5725125B2 (ja) * 2012-12-04 2015-05-27 株式会社デンソー 半導体装置およびその製造方法
JP6062340B2 (ja) * 2012-12-04 2017-01-18 株式会社デンソー 半導体装置およびその製造方法
KR101403061B1 (ko) * 2012-12-12 2014-06-27 주식회사 케이이씨 전력 반도체 디바이스
CN104620388A (zh) 2013-01-16 2015-05-13 富士电机株式会社 半导体元件
JP6197294B2 (ja) 2013-01-16 2017-09-20 富士電機株式会社 半導体素子
US9070765B2 (en) * 2013-02-06 2015-06-30 Infineon Technologies Ag Semiconductor device with low on resistance and high breakdown voltage
CN105103298B (zh) * 2013-03-31 2019-01-01 新电元工业株式会社 半导体装置
JP6534813B2 (ja) * 2015-01-08 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6477174B2 (ja) * 2015-04-02 2019-03-06 富士電機株式会社 半導体装置および半導体装置の製造方法
US9711635B1 (en) * 2016-03-23 2017-07-18 Sanken Electric Co., Ltd. Semiconductor device
JP6747195B2 (ja) 2016-09-08 2020-08-26 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) * 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
CN1019720B (zh) * 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
DE4309764C2 (de) * 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
JP3291957B2 (ja) * 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
JP4764974B2 (ja) * 2000-02-09 2011-09-07 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
US6825565B2 (en) 2004-11-30
DE10303335A1 (de) 2003-07-31
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DE10303335B4 (de) 2007-04-12
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