CN104620388A - 半导体元件 - Google Patents

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Abstract

漏极漂移部(2)与作为元件活性部(21)的p基极区域(3a)的正下方部分大致相当，其采用第1并联pn结构，所述第1并联pn结构将第1n型区域(2a)与第1p型区域(2b)交替重复接合而成。漏极漂移部(2)的周围是元件边缘部(22)，所述元件边缘部(22)由第2并联pn结构组成，所述第2并联pn结构将接在第1并联pn结构后取向的第2n型区域(12a)与第2p型区域(12b)交替重复接合而成。第1、第2并联pn结构与n+漏极层(1)之间设有n缓冲层(11)。元件边缘部(22)的n+漏极层(1)的内部选择性设有沿深度方向贯穿n+漏极层(1)的p+漏极区域(17)。如此，在能够大幅改善导通电阻与耐压的权衡关系的超结半导体元件中，可以提高破坏耐量。

Description

半导体元件
技术领域
本发明涉及一种半导体元件。
背景技术
通常半导体元件可分为单面具有电极的横型半导体元件和双面具有电极的纵型半导体元件。纵型半导体元件导通状态时漂移电流的流通方向与截止状态时反向偏置电压所形成耗尽层的延伸方向相同。例如，普通平面栅结构的n沟道纵型MOSFET(MOSFET：Metal Oxide Semiconductor Field EffectTransistor：MOS型场效应晶体管)中，高电阻n-漂移层部分在导通状态时作为沿纵向流通漂移电流的区域发挥作用。因此，如果将该n-漂移层的电流路径缩短，则漂移电阻变低，因此可获得能够降低MOSFET实际导通电阻的效果。
另一方面，高电阻n-漂移层部分在截止状态时耗尽后提高耐压。因此，如果n-漂移层变薄，则从p基极区域与n-漂移层之间的pn结扩散而成的漏极-基极间耗尽层的扩展宽度变窄，会快速达到硅的临界电场强度，因此耐压降低。相反的，高耐压半导体元件中，n-漂移层较厚，因此导通电阻变大，损耗增加。如此，导通电阻与耐压之间具有权衡关系。
已知该权衡关系在IGBT(绝缘栅极型双极晶体管)、双极晶体管、二极管等半导体元件中同样成立。此外，该权衡关系在导通状态时漂移电流的流通方向与截止状态时反向偏置所形成耗尽层的延伸方向不同的横型半导体元件中也是一样。
作为上述权衡关系所造成的问题的解决方法，众所周知有一种超结半导体元件，其将漂移层设为将提高杂质浓度的n型漂移区域与p型分割区域交替重复接合而构成的并联pn结构(例如，参考下列专利文献1～3)。这种结构的半导体元件中，即使并联pn结构的杂质浓度较高，截止状态时耗尽层也会从并联pn结构沿纵向延伸的各pn结开始沿横向扩展，将整个漂移层耗尽，因此可实现高耐压。
另一方面，采用具备二极管的半导体装置时，或者采用桥接电路那样利用MOSFET等中内置的内置二极管的电路时，要求即使二极管反向恢复过程中发生高di/dt，元件也不至破坏。作为这种问题的解决方法，已提出通过将元件边缘部的并联pn结构载流子寿命缩短到短于元件活性部的并联pn结构载流子寿命，并减少从元件边缘部向元件活性部流通的电流，从而提高破坏耐量(例如，参考下列专利文献4～7)。下列专利文献6已针对将二极管与MOSFET集成进行记载，但是未针对在与MOSFET耐压区域对置的漏极区域形成p型区域进行记载。
对如上述那样运用局部寿命技术的传统超结MOSFET的构成进行说明。图5是表示传统纵型MOSFET结构的剖面图。图5是下述专利文献5的图12。如图5所示，在背侧漏极电极113导电接触的低电阻n+漏极层101上设有第1并联pn结构的漏极漂移部102。在漏极漂移部102的表面层上选择性设有作为元件活性部121的高杂质浓度的p基极区域103。
漏极漂移部102与作为元件活性部121的多个井的p基极区域103的正下方部分大致相当，其采用第1并联pn结构，所述第1并联pn结构以重复间距P101将沿基板厚度方向取向的层状纵型第1n型区域102a与沿基板厚度方向取向的层状纵型第1p型区域102b在基板沿面方向交替重复接合而成。第1并联pn结构的基板表面侧设有由p基极区域103、p+接触区域105、n+源极区域106、栅极绝缘膜107及栅极电极层108组成的MOS栅极(由金属-氧化膜-半导体组成的绝缘栅极)结构和源极电极110。符号109为层间绝缘膜。
漏极漂移部102的周围是由第2并联pn结构组成的元件边缘部122。元件边缘部122接在漏极漂移部102的第1并联pn结构后，以重复间距P101将沿基板厚度方向取向的层状纵型第2n型区域112a与沿基板厚度方向取向的层状纵型第2p型区域112b在基板沿面方向交替重复接合而成。第1并联pn结构与第2并联pn结构的重复间距P101大致相同，并且杂质浓度也大致相同。
第2并联pn结构的表面设有氧化膜115。氧化膜115上形成从源极电极110延长的场板电极FP，覆盖第2并联pn结构。元件边缘部122的外侧形成与n+漏极层101连接的n型沟道截断区域114，n型沟道截断区域114导电接触截断电极116。第2并联pn结构及n型沟道截断区域114为载流子寿命短于第1并联pn结构的区域(用影线表示的部分)。
现有技术文献
专利文献
专利文献1：美国专利第5216275号说明书
专利文献2：美国专利第5438215号说明书
专利文献3：日本专利特开平9-266311号公报
专利文献4：日本专利特开2003-224273号公报
专利文献5：日本专利特开2004-22716号公报
专利文献6：日本专利特许第4743447号公报
专利文献7：日本专利特许第3925319号公报
发明内容
发明所要解决的技术问题
然而，上述专利文献4～7中，虽然通过将元件边缘部122的第2并联pn结构的载流子寿命缩短到短于元件活性部121的第1并联pn结构的载流子寿命，从而减少了元件边缘部122的载流子累积量，并提高了由第1p型区域102b与第1n型区域102a组成的内置二极管在反向恢复过程中相对于反向恢复电流局部集中的破坏耐量，但是通过缩短元件边缘部122的第2并联pn结构载流子寿命后，截止状态时漏电流变大，因此存在损耗变大的问题。此外，如果截止状态时漏电流变得过大，则存在因热失控而导致元件破坏的问题。
本发明为消除上述现有技术造成的问题，其目的在于提供一种半导体元件，所述半导体元件在能够大幅改善导通电阻与耐压的权衡关系的超结半导体元件中，可以提高破坏耐量。
解决技术问题所采用的技术方案
为解决上述课题，并实现本发明的目的，本发明所述半导体元件具有以下特征。包括：元件活性部，所述元件活性部位于基板第1主面侧，并主动或被动地使电流流通；第1导电型低电阻层，所述第1导电型低电阻层位于所述基板第2主面侧的表面层；以及，纵型漂移部，所述纵型漂移部介于所述元件活性部与所述第1导电型低电阻层之间，在导通状态下，漂移电流沿纵向流通，并且在截止状态下耗尽。所述纵型漂移部构成第1并联pn结构，所述第1并联pn结构将沿所述基板的厚度方向取向的第1纵型第1导电型区域与沿所述基板的厚度方向取向的第1纵型第2导电型区域交替重复接合而成。包括：元件边缘部，所述元件边缘部在所述纵型漂移部周围介于所述第1主面与所述第1导电型低电阻层之间，在导通状态下大致为非电路区域，并且在截止状态下耗尽。在所述第1并联pn结构与所述第1导电型低电阻层之间，从所述元件活性部到所述元件边缘部，设有电阻高于所述第1导电型低电阻层的第1导电型层。在所述元件边缘部的所述第2主面侧的表面层，选择性地设有第2导电型低电阻层。设有与所述第1导电型低电阻层及所述第2导电型低电阻层相接的输出电极。
此外，本发明所述半导体元件的特征在于，在上述发明中，所述第2导电型低电阻层的杂质浓度高于所述第1导电型层的杂质浓度。
此外，本发明所述半导体元件的特征在于，在上述发明中，所述第2导电型低电阻层的杂质浓度高于所述第1导电型低电阻层的杂质浓度。
此外，本发明所述半导体元件的特征在于，在上述发明中，还具有设置于所述第1主面侧的多个第2导电型基极区域。而且，所述第2导电型低电阻层的内侧端部位于所述元件活性部与所述元件边缘部的边界。所述第2导电型低电阻层的外侧端部位于多个所述第2导电型基极区域中设置于最外侧的第2导电型基极区域的外侧端部的外侧，且其间的距离在所述纵型漂移部的厚度以上。
此外，本发明所述半导体元件的特征在于，在上述发明中，从所述元件活性部与所述元件边缘部的边界到所述元件边缘部的外周设置有所述第2导电型低电阻层。
此外，本发明所述半导体元件的特征在于，在上述发明中，所述第2导电型低电阻层设置于所述第1导电型低电阻层的所述第2主面侧的表面层。所述第1导电型低电阻层介于所述第2导电型低电阻层与所述第1导电型层之间。
此外，本发明所述半导体元件的特征在于，在上述发明中，所述元件边缘部构成第2并联pn结构，所述第2并联pn结构将沿所述基板的厚度方向取向的第2纵型第1导电型区域与沿所述基板的厚度方向取向的第2纵型第2导电型区域交替重复接合而成。
根据上述发明，通过在元件边缘部的n+漏极层(第1导电型低电阻层)的内部选择性设置p+漏极区域(第2导电型低电阻层)，从而减少元件边缘部的n+漏极层的体积，因此可抑制电子从基板背面侧的n+漏极层注入第2并联pn结构，从而可抑制空穴从基板表面侧的最外周p基极区域注入第2并联pn结构。如此，可减少元件边缘部的载流子累积量，并且可减缓电流向内置二极管反向恢复过程中的最外周p基极区域集中。
发明效果
根据本发明所述半导体元件，可获得能够提高破坏耐量的效果。
附图说明
图1是表示实施方式1所述半导体元件结构的剖面图。
图2是表示实施方式2所述半导体元件结构的剖面图。
图3是表示实施方式3所述半导体元件结构的剖面图。
图4是表示实施方式4所述半导体元件结构的剖面图。
图5是表示传统纵型MOSFET结构的剖面图。
具体实施方式
以下参考附图对本发明所述半导体元件的优选实施方式详细地进行说明。在本说明书及附图中，前面标注n或p的层和区域分别表示电子或空穴是多数载流子。此外，附加在n或p上的+和-表示与未附加正负号的层和区域相比分别是高杂质浓度及低杂质浓度。在以下实施方式的说明及附图中，对相同构成附加相同符号，省略重复的说明。
(实施方式1)
以平面栅结构的n沟道纵型MOSFET为例，针对实施方式1所述半导体元件结构进行说明。图1是表示实施方式1所述半导体元件结构的剖面图。图1所示实施方式1所述半导体元件是具备第1并联pn结构的漏极漂移部(纵型漂移部)2的超结MOSFET。在漏极漂移部2的其中一个表面侧(以下称为基板表面侧)的表面层上选择性设有作为元件活性部21的高杂质浓度的p基极区域3a。基板是指后述的外延基板。
在p基极区域3a的内部基板表面侧上选择性设有高杂质浓度的p+接触区域5及n+源极区域6。n+源极区域6在井状的p基极区域3a中形成得浅于p+接触区域5，并构成双重扩散型MOS部。在p基极区域3a的被漏极漂移部2与n+源极区域6夹住的部分的表面上隔着栅极绝缘膜7设有多晶硅等的栅极电极层8。源极电极10通过开在层间绝缘膜9上的接触孔跨越p基极区域3a及n+源极区域6进行导电接触。
漏极漂移部2与作为元件活性部21的多个井的p基极区域3a的正下方部分大致相当，其采用第1并联pn结构，所述第1并联pn结构以重复间距P1将沿基板厚度方向取向的层状纵型第1n型区域(第1纵型第1导电型区域)2a与沿基板厚度方向取向的层状纵型第1p型区域(第1纵型第2导电型区域)2b在基板沿面方向交替重复接合而成。
对于任意的第1n型区域2a，其上端(基板表面侧的端部)到达p基极区域3a的相夹区域即表面n型漂移区域4，其下端(基板背面侧的端部)与n缓冲层11相接。到达表面n型漂移区域4的第1n型区域2a在导通状态下为电路区域，但是其余第1n型区域2a大致为非电路区域。此外，第1p型区域2b，其上端与p基极区域3a的井底面相接，其下端与n缓冲层11相接。
漏极漂移部2的周围是由第2并联pn结构组成的元件边缘部22。元件边缘部22接在漏极漂移部2的第1并联pn结构后，以重复间距P2将沿基板厚度方向取向的层状纵型第2n型区域(第2纵型第1导电型区域)12a与沿基板厚度方向取向的层状纵型第2p型区域(第2纵型第2导电型区域)12b在基板沿面方向交替重复接合而成。
第2并联pn结构为便于实现高耐压(为截止状态时便于扩展耗尽层)而设置。第2并联pn结构的杂质浓度低于第1并联pn结构的杂质浓度。第2并联pn结构的重复间距P2窄于第1并联pn结构的重复间距P1。第2并联pn结构的表面(基板表面侧)设有氧化膜15。
氧化膜15以其膜厚从漏极漂移部2到元件边缘部22分阶段变厚的方式形成。该氧化膜15上形成从源极电极10延长的场板电极FP，覆盖第2并联pn结构。元件边缘部22的外侧形成n型沟道截断区域14，n型沟道截断区域14的基板表面侧与截断电极16导电接触。
漏极漂移部2的另一个表面(基板背面侧)设有n缓冲层11。n缓冲层11延伸到元件边缘部22的外周(基板侧面)，与n型沟道截断区域14连接。n缓冲层11为由第1p型区域2b与第1n型区域2a组成的内置二极管反向恢复(在栅极和源极短路的状态下内置二极管由正向向反向施加电压)时的载流子累积层。
n缓冲层11的杂质浓度以截止状态时漏极-基极间耗尽层不到达后述n+漏极层(第1导电型低电阻层)1及p+漏极区域(第2导电型低电阻层)17的方式设定。通过采用截止状态时漏极-基极间耗尽层不到达p+漏极区域17的结构，从而由最外周p基极区域3b、第2并联pn结构、n缓冲层11及p+漏极区域17组成的寄生pnp晶体管不会动作，因此可减少元件边缘部22的载流子累积量。
元件活性部21的n缓冲层11的基板背面侧的表面层上设有n+漏极层1。元件边缘部22的n缓冲层11的基板背面侧的表面层上选择性设有p+漏极区域17。n缓冲层11的基板背面侧的表面层的p+漏极区域17以外的部分设有n+漏极层1。p+漏极区域17具有在内置二极管正向导通时抑制电子从基板背面侧的n+漏极层1注入第2并联pn结构的功能。n+漏极层1及p+漏极区域17与漏极电极(输出电极)13导电接触。
p+漏极区域17的外侧端部优选位于垂直线A-O的外侧，且其间的距离在基板表面与n缓冲层11间距离(即第2并联pn结构的厚度)t1以上，所述垂直线A-O与穿过最外侧p基极区域(以下称为最外周p基极区域)3b底面外侧端部的基板背面垂直。其理由如下所示。从最外周p基极区域3b注入第2并联pn结构的空穴向外侧的扩展(扩散)θ相对于最外周p基极区域3b与第2并联pn结构的边界的法线呈45度。即，从最外周p基极区域3b注入第2并联pn结构的空穴穿过垂直线A-O与基板表面的交点O，大量注入从垂直线A-O到向外侧倾斜45度的斜线B-O的范围。载流子累积到元件边缘部22中是因为空穴从基板表面侧的最外周p基极区域3b注入第2并联pn结构，而电子从基板背面侧的n+漏极层1注入第2并联pn结构的缘故。因此，将p+漏极区域17的外侧端部向外侧延伸，以便在从垂直线A-O到垂直线C-O'之间即离开垂直线A-O距离t1的部分存在p+漏极区域17，所述垂直线C-O'与穿过交点O'的基板背面垂直，所述交点O'是第2并联pn结构和n缓冲层11的边界与斜线B-O的交点。如此，便可在从最外周p基极区域3b注入空穴的注入量较多的范围减少n+漏极层1的体积，可有效抑制电子从n+漏极层1注入第2并联pn结构。
此外，p+漏极区域17的内侧端部优选位于元件活性部21与元件边缘部22的边界。其理由是可将夹着第2并联pn结构与高电场的最外周p基极区域3b对置的基板背面侧附近的n+漏极层1的体积减少，并且可将从n+漏极层1注入第2并联pn结构的电子进一步减少。因此，p+漏极区域17优选设置在至少从元件活性部21与元件边缘部22的边界到垂直线C-O'的范围。元件活性部21与元件边缘部22的边界就是位置D，其位于最外周p基极区域3b的内侧基板表面侧端部的外侧，且其间的距离为p基极区域3a的基板表面侧宽度的一半宽度t2。
虽然并未特别限定，但是例如在实施方式1所述超结MOSFET为耐压600V级时，各部尺寸及杂质浓度取以下值。漏极漂移部2的厚度(深度方向)为35.0μm，第1n型区域2a及第1p型区域2b的宽度为7.0μm(重复间距P1为14.0μm)，第1n型区域2a及第1p型区域2b的杂质浓度为3.0×1015cm-3。第2n型区域12a及第2p型区域12b的宽度为3.5μm(重复间距P2为7.0μm)，第2n型区域12a及第2p型区域12b的杂质浓度为1.0×1015cm-3。
p基极区域3a、3b的扩散深度为3.0μm，其表面杂质浓度为3.0×1017cm-3。n+源极区域6的扩散深度为0.2μm，其表面杂质浓度为3.0×1020cm-3。p+接触区域5的扩散深度为0.6μm，其表面杂质浓度为1.0×1019cm-3。表面n型漂移区域4的扩散深度为2.5μm，其表面杂质浓度为2.0×1016cm-3。n+漏极层1的厚度为0.5μm，其杂质浓度为1.0×1019cm-3。p+漏极区域17的厚度为0.5μm，其杂质浓度为1.0×1018cm-3。n缓冲层11的厚度为7μm，其杂质浓度为1.0×1015cm-3。n型沟道截断区域14的宽度为30.0μm，其杂质浓度为6.0×1015cm-3。
上述并联pn结构的杂质浓度(杂质量)准确的说是指载流子浓度(载流子量)。通常在经过充分活性化的区域中杂质浓度与载流子浓度视为相同。同样地在经过充分活性化的区域中杂质量与载流子量视为相同。因此，本说明书中为叙述方便，杂质浓度包含载流子浓度，并且杂质量包含载流子量。
接着针对实施方式1所述超结半导体元件的电气特性进行说明。通常，超结MOSFET中，由第1p型区域与第1n型区域组成的内置二极管反向恢复时，在第1并联pn结构夹断的同时，累积载流子向p基极区域及n+漏极层喷出。因此，内置二极管反向恢复时，在元件活性部中，载流子耗尽。另一方面，在元件边缘部中，耗尽层随着施加电压的上升而逐渐扩展，因此形成载流子(累积载流子)残留在中性区域的状态。而且，随着耗尽层向元件边缘部外侧扩展，残留在中性区域的累积载流子向高电场最外侧的p基极区域(以下称为最外周p基极区域)集中流入，因此限制了反向恢复耐量。
载流子累积到元件边缘部中是因为如上述所示空穴从基板表面侧的最外周p基极区域注入第2并联pn结构，而电子从基板背面侧的n+漏极层注入第2并联pn结构的缘故。因此，如果能够抑制电子从基板背面侧的n+漏极层注入第2并联pn结构，则可减少元件边缘部的载流子累积量，并且可减缓电流向最外周p基极区域集中。例如在如图5所示的传统超结MOSFET中，运用局部寿命技术，向元件边缘部122照射电子束、氦(He)、质子(H+)等后引入减少寿命的因素即晶体缺陷，通过将元件边缘部122的第2并联pn结构的载流子寿命缩短到短于元件活性部121的第1并联pn结构的载流子寿命，促进累积载流子的再耦合，从而减少元件边缘部122的载流子累积量。
另一方面，在实施方式1所述超结MOSFET中，通过将元件边缘部22的n+漏极层1的一部分作为p+漏极区域17，减少n+漏极层1的体积，从而抑制电子从p+漏极区域17注入第2并联pn结构，减少元件边缘部22的载流子累积量。此外，在实施方式1所述超结MOSFET中，未将元件边缘部22的第2并联pn结构的载流子寿命缩短到短于元件活性部21的第1并联pn结构的载流子寿命，因此截止状态时的漏电流较小，可实现低损耗。即使缩短整个第1、第2并联pn结构的载流子寿命，也不必将元件边缘部22的第2并联pn结构载流子寿命缩短到运用局部寿命技术将元件边缘部的第2并联pn结构的载流子寿命缩短的传统超结MOSFET的水平，因此可抑制截止状态时的漏电流大幅增大。
接着针对实施方式1所述超结MOSFET的制造方法进行说明。首先，在由n缓冲层11或者低电阻与n缓冲层11组成的例如600μm左右厚度的n型半导体基板的表面上，利用普通的多层外延生长法形成第1、第2并联pn结构及n型沟道截断区域14。具体而言，首先，在n缓冲层11上使n外延层生长。接着，在n外延层上形成屏蔽氧化膜(未图示)，在n外延层的整个面上从屏蔽氧化膜上将例如磷(P)等的n型杂质进行离子注入。
接着，根据第1、第2并联pn结构的重复间距P1、P2，在n外延层上形成光刻胶掩模(未图示)，其在第1、第2p型区域2b、12b的形成区域的对应部分开口。接着，从屏蔽氧化膜上将例如硼等的p型杂质离子注入在露出于光刻胶掩模开口部的n外延层，在n外延层的内部选择性形成p型杂质区域。而且，从使n外延层生长的工序到在n外延层的内部形成p型杂质区域的工序重复进行指定次数后(多层外延处理)，在最表面进一步层叠密封用的n外延层(CapDepo处理)。
接着，在密封用的n外延层上形成氧化膜15后，通过热处理使在n外延层的内部形成的各p型杂质区域活性化。通过该活性化处理，在经过多层外延处理层叠的各n外延层间，沿深度方向对置的p型杂质区域彼此相连，形成第1、第2p型区域2b、12b。此外，第1、第2p型区域2b、12b之间残留的n外延层为第1、第2n型区域2a、12a。由此，形成第1、第2并联pn结构。
通过以上工序，在作为n缓冲层11的n半导体基板上，制作由第1、第2并联pn结构及n型沟道截断区域14层叠而成的外延基板。接着，通过普通方法，在该外延基板的表面侧形成元件活性部21的MOS栅极结构、表面电极(源极电极10等)。接着，研磨外延基板的背面(n缓冲层11侧的面)，将外延基板的厚度减薄到例如50μm左右。
接着，在外延基板的背面(n缓冲层11的表面)形成光刻胶掩模，其在n+漏极层1的形成区域的对应部分开口。接着，将该光刻胶掩模作为掩模将n型杂质进行离子注入，在外延基板的背面表面层形成n+漏极层1。而且，除去用于形成n+漏极层1的光刻胶掩模。接着，在外延基板的背面覆盖n+漏极层1，且形成光刻胶掩模，其在p+漏极区域17的形成区域的对应部分开口。
接着，将该光刻胶掩模作为掩模将p型杂质进行离子注入，在外延基板的背面表面层形成p+漏极区域17。而且，除去用于形成p+漏极区域17的光刻胶掩模。还可以将形成n+漏极层1的离子注入与形成p+漏极区域17的离子注入的顺序颠倒。然后，通过热处理使n+漏极层1及p+漏极区域17活性化，从而完成如图1所示的超结MOSFET。
如上所述，根据实施方式1，通过在元件边缘部的n+漏极层的内部选择性设置p+漏极区域，从而减少元件边缘部的n+漏极层的体积，因此可抑制电子从基板背面侧的n+漏极层注入第2并联pn结构，从而可抑制空穴从基板表面侧的最外周p基极区域注入第2并联pn结构。如此，可减少元件边缘部的载流子累积量，并且可减缓电流向内置二极管反向恢复过程中的最外周p基极区域集中。因此，可提高反向恢复耐量(破坏耐量)。此外，可以不像传统那样将元件边缘部的第2并联pn结构载流子寿命缩短到短于元件活性部的第1并联pn结构载流子寿命，因此截止状态时的漏电流与传统相比较小，可减小损耗。
(实施方式2)
针对实施方式2所述超结半导体元件的结构进行说明。图2是表示实施方式2所述半导体元件结构的剖面图。实施方式2所述超结半导体元件与实施方式1所述超结半导体元件的不同点如下，即设置与第1并联pn结构连续的n型块状(BULK)区域31代替第2并联pn结构，并在n型块状区域31的基板表面侧的表面层设置p型RESURF区域32。
n型块状区域31是以从元件活性部21到元件边缘部22的方式设置的第1并联pn结构与设置在元件边缘部22最外侧的n型沟道截断区域14之间的区域。p型RESURF区域32以与最外周p基极区域3b相接的方式选择性设置在n型块状区域31的基板表面侧表面层。氧化膜15设置在n型块状区域31及p型RESURF区域32的表面(基板表面侧的表面)。实施方式2所述超结半导体元件除此以外的结构与实施方式1所述超结半导体元件相同。
接着针对实施方式2所述超结MOSFET的制造方法进行说明。与实施方式1相同，通过普通的多层外延生长法制作外延基板。此时，在外延基板的元件边缘部22形成n型块状区域31代替第2并联pn结构。然后，在该外延基板的表面侧及背面侧形成与实施方式1相同的元件结构及p型RESURF区域32，从而完成如图2所示超结MOSFET。
以上如说明所述，根据实施方式2，即使元件边缘部为由n型块状区域组成的块状构成，只要在n+漏极层的一部分设置p+漏极区域，便可获得与实施方式1相同的效果。
(实施方式3)
针对实施方式3所述超结半导体元件的结构进行说明。图3是表示实施方式3所述半导体元件结构的剖面图。实施方式3所述超结半导体元件与实施方式1所述超结半导体元件的不同点如下，即p+漏极区域41的外侧端部延伸到元件边缘部22的外周(基板侧面)。实施方式3所述超结半导体元件除此以外的构成与实施方式1所述超结半导体元件相同。除了实施方式3所述超结MOSFET的制造方法的p+漏极区域41的形成范围不同以外，其他与实施方式1所述超结半导体元件的制造方法相同。
以上如说明所述，根据实施方式3，可获得与实施方式1相同的效果。此外，根据实施方式3，与在元件边缘部的n+漏极层内的一部分设置p+漏极区域的情况相比，可大幅减少电子从n+漏极层注入第2并联pn结构，从而减少载流子累积量。
(实施方式4)
针对实施方式4所述超结半导体元件的结构进行说明。图4是表示实施方式4所述半导体元件结构的剖面图。实施方式4所述超结半导体元件与实施方式3所述超结半导体元件的不同点如下，即n+漏极层1介于p++漏极区域51与n缓冲层11之间。具体而言，p++漏极区域51设置在n+漏极层1的基板背面侧的表面层，未与n缓冲层11相接。在第2并联pn结构的基板表面侧表面层上还可选择性设置与最外周p基极区域3b相接的p型RESURF区域52。实施方式4所述超结半导体元件除此以外的构成与实施方式3所述超结半导体元件相同。
虽然并未特别限定，但是例如在实施方式4所述超结MOSFET为耐压600V级时，各部尺寸及杂质浓度取以下值。n+漏极层1的厚度为0.5μm，其杂质浓度为1.0×1018cm-3。p++漏极区域51的厚度为0.3μm，其杂质浓度为2.0×1018cm-3。实施方式4所述超结MOSFET的其他各部的尺寸及杂质浓度与实施方式1所述超结MOSFET相同。
接着针对实施方式4所述超结MOSFET的制造方法进行说明。与实施方式1相同，通过普通多层外延生长法依次进行制作外延基板的工序、在外延基板的表面形成表面元件结构的工序、研磨外延基板的背面将外延基板厚度减薄的工序。此时，在外延基板的表面形成表面元件结构的工序中，与实施方式1同样地形成元件活性部21的MOS栅极结构及表面电极，并且在元件边缘部22形成p型RESURF区域52。
接着，在外延基板的背面(n缓冲层11的表面)的整个面上将n型杂质进行第1离子注入，在外延基板的背面表面层形成n+漏极层1。接着，在外延基板的背面形成光刻胶掩模，其在p++漏极区域51的形成区域的对应部分开口。接着，将该光刻胶掩模作为掩模将p型杂质进行第2离子注入，在n+漏极层1的内部以浅于n+漏极层1深度的深度形成p++漏极区域51。
在p型杂质的第2离子注入中，使露出于光刻胶掩模开口部的n+漏极层1反转成p型，从而形成p++漏极区域51。因此，将p++漏极区域51的杂质浓度设定得高于n+漏极层1的杂质浓度。接着，除去用于形成p++漏极区域51的光刻胶掩模。然后，通过热处理使n+漏极层1及p++漏极区域51活性化，从而完成如图4所示超结MOSFET。
以上如说明所述，根据实施方式4，可获得与实施方式3相同的效果。此外，根据实施方式4，n+漏极层介于p++漏极区域与n缓冲层之间，因此还可抑制空穴从p++漏极区域注入n缓冲层。如此，可抑制由最外周p基极区域、第2并联pn结构、n缓冲层及p++漏极区域组成的寄生pnp晶体管的动作，进一步减少元件边缘部22的载流子累积量。如此，可进一步提高反向恢复耐量。
以上的本发明中，在基板第1主面侧形成的元件活性部例如在纵型MOSFET的情况下是包含在第1主面侧形成反转层的沟道扩散层与源极区域的开关部，指在漂移部第1主面侧拥有导通和非导通选择功能的主动部分或被动部分，因此本发明并不限定于MOSFET，还可运用于FWD或肖特基二极管等。此外，虽然各实施方式中，第1导电型采用n型，第2导电型采用p型，但是本发明中即使第1导电型采用p型，第2导电型采用n型，也同样成立。
工业上的实用性
如上所述，本发明所述半导体元件对大功率用半导体装置有用，尤其对在漂移部具有并联pn结构的MOSFET等可兼顾高耐压化和大电流容量化的功率半导体装置有用。
标号说明
1   n+漏极层
2   漏极漂移部
2a  第1n型区域
2b  第1p型区域
3a  p基极区域
3b  最外周p基极区域
4   表面n型漂移区域
5   p+接触区域
6   n+源极区域
7   栅极绝缘膜
8   栅极电极层
9   层间绝缘膜
10  源极电极
11  n缓冲层
12a 第2n型区域
12b 第2p型区域
13  漏极电极
14  n型沟道截断区域
15  氧化膜
16  截断电极
17、41  p+漏极区域
21  元件活性部
22  元件边缘部
31  n型块状区域
32、52  p型RESURF区域
51  p++漏极区域
D  元件活性部与元件边缘部的边界的位置
FP  场板电极
P1  元件活性部的第1并联pn结构的重复间距
P2  元件边缘部的第2并联pn结构的重复间距
t1  p+漏极区域的最小宽度
t2  p基极区域3a的基板表面侧宽度的一半宽度

Claims (7)

1.一种半导体元件，包括：元件活性部，所述元件活性部位于基板第1主面侧，并主动或被动地使电流流通；第1导电型低电阻层，所述第1导电型低电阻层位于所述基板的第2主面侧的表面层；以及，纵型漂移部，所述纵型漂移部介于所述元件活性部与所述第1导电型低电阻层之间，在导通状态下，漂移电流沿纵向流通，并且在截止状态下耗尽，所述纵型漂移部构成第1并联pn结构，所述第1并联pn结构将沿所述基板的厚度方向取向的第1纵型第1导电型区域与沿所述基板的厚度方向取向的第1纵型第2导电型区域交替重复接合而成，该半导体元件的特征在于，包括：
元件边缘部，所述元件边缘部在所述纵型漂移部周围介于所述第1主面与所述第1导电型低电阻层之间，在导通状态下大致为非电路区域，并且在截止状态下耗尽；
第1导电型层，在所述第1并联pn结构与所述第1导电型低电阻层之间，从所述元件活性部到所述元件边缘部设置有所述第1导电型层，其电阻高于所述第1导电型低电阻层；
第2导电型低电阻层，所述第2导电型低电阻层选择性地设置在所述元件边缘部的所述第2主面侧的表面层；以及，
输出电极，所述输出电极与所述第1导电型低电阻层及所述第2导电型低电阻层相接。
2.如权利要求1所述的半导体元件，其特征在于，
所述第2导电型低电阻层的杂质浓度高于所述第1导电型层的杂质浓度。
3.如权利要求1所述的半导体元件，其特征在于，
所述第2导电型低电阻层的杂质浓度高于所述第1导电型低电阻层的杂质浓度。
4.如权利要求1所述的半导体元件，其特征在于，
还具有设置于所述第1主面侧的多个第2导电型基极区域，
所述第2导电型低电阻层的内侧端部位于所述元件活性部与所述元件边缘部的边界，
所述第2导电型低电阻层的外侧端部位于多个所述第2导电型基极区域中的设置于最外侧的第2导电型基极区域的外侧端部的外侧，且与该外侧端部之间的距离在所述纵型漂移部的厚度以上。
5.如权利要求1所述的半导体元件，其特征在于，
从所述元件活性部与所述元件边缘部的边界到所述元件边缘部的外周设置有所述第2导电型低电阻层。
6.如权利要求1所述的半导体元件，其特征在于，
所述第2导电型低电阻层设置于所述第1导电型低电阻层的所述第2主面侧的表面层，
所述第1导电型低电阻层介于所述第2导电型低电阻层与所述第1导电型层之间。
7.如权利要求1～6中任一项所述的半导体元件，其特征在于，
所述元件边缘部构成第2并联pn结构，所述第2并联pn结构将沿所述基板的厚度方向取向的第2纵型第1导电型区域与沿所述基板的厚度方向取向的第2纵型第2导电型区域交替重复接合而成。
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