CN112234056B - 一种半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件领域，具体涉及一种半导体器件。该半导体器件包括源极、漏极、栅极以及自下而上设置的衬底、外延层和介质层，所述半导体器件的物理结构设置有元胞区、第一截止环和第二截止环，所述元胞区设置在第一截止环和第二截止环之间，所述半导体器件还包括设置在元胞区和第一截止环之间的静电保护电路，所述静电保护电路的结构包括第一二极管组、电阻和第二二极管组；其中，所述第一二极管组的一端与源极连接，其另一端与栅极连接且还与电阻的一端连接，所述电阻的另一端与栅极连接，且还与第二二极管组的一端连接，所述第二二极管组的另一端与源极连接。本发明的半导体器件具有更高的防静电能力。

Description

一种半导体器件
技术领域
本发明涉及半导体器件领域，具体涉及一种半导体器件。
背景技术
MOSFET器件是一种分立器件，属于半导体功率器件范畴，与集成电路同属于半导体器件领域。按照器件物理结构，可将MOSFET器件分类为平面MOSFET器件和沟槽MOSFET器件两个大类，其中沟槽MOSFET器件的电流密度更高，在中低压MOSFET器件中占主导地位；按照导电类型，可将MOSFET器件分类为N型MOSFET器件和P型MOSFET器件，其中N型MOSFET器件的电流密度更高，因此更广泛使用。MOSFET器件都包含源极、栅极和漏极共三个端口，通常源极和栅极在器件的正面，漏极在器件的背面；MOSFET器件的物理结构中通常包含有元胞区、场限环、截止环和压焊块，其中元胞区是MOSFET器件的有效工作区，场限环是MOSFET器件的耐压横向缓冲区，截止环是防止外界可动电荷和可动离子向场限环、元胞区扩散的结构，通常位于器件的终端边界区域，压焊块是器件内部的用以连接外部引脚的金属块，源极压焊块和栅极压焊块通常位于器件正面。
MOSFET器件的栅极和源极、漏极之间包含有一层薄薄的栅氧化层，栅氧化层是MOSFET器件的重要组成部分，其在受到外来的高电压冲击时，会被击穿损坏而且这种损坏是不可恢复的，导致整个MOSFET器件完全失效，因此在实际应用中，对MOSFET器件的栅极提供静电放电(ESD)保护是必要的。通常的做法是，在MOSFET器件的栅极和源极之间设置一个反向偏置的二极管，此二极管的反向击穿电压低于栅氧化层的可承受电压，当静电放电产生的电压高于所述二极管的反向击穿电压时，所述二极管发生反向击穿，栅极和源极之间的电压(栅源电压)被二极管钳制，静电放电产生的能量从二极管泄放，避免了栅氧化层受到损坏，从而实现了对栅氧化层的保护作用；由于静电放电有可能是正电荷(产生正电压)也有可能是负电荷(产生负电压)，所以通常在MOSFET器件的栅极和源极之间设置包含有至少一个正向偏置的二极管和一个反向偏置的二极管串联形成的一组二极管，以确保无论静电放电产生的电压脉冲是正电压或是负电压，都至少有一个二极管处于反向偏置状态，从而达到钳制栅源电压的效果。
在MOSFET器件的实际应用中，为了降低印刷电路板(PCB)的尺寸及物料成本，通常将实现静电保护功能的二极管集成于MOSFET器件内部，即采用单器件集成的方案。平面MOSFET器件的面积比较大、栅氧化层比较厚，因此其吸收ESD能量的能力比较强，通常也就不需要在器件内部集成静电保护功能。而沟槽MOSFET器件需要在器件内部集成二极管，实际操作时，通常需要在器件的物理结构上做特殊设计，这种集成了静电保护二极管的沟槽MOSFET器件的物理结构如示意图1。在示意图1中，元胞区由沟槽a和体区b.1等结构组成，d为由正向偏置的二极管和反向偏置的二极管串联形成的一组二极管，设置在厚氧化层c的上表面，所述二极管d的一端与栅极相连，另一端与源极相连，截止环由体区b.2等结构组成。
但是，上述现有沟槽MOSFET器件的防静电能力仍有待进一步地提高。
发明内容
本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种半导体器件，解决现有的沟槽MOSFET器件的防静电能力仍有待进一步提高的问题。
本发明解决其技术问题所采用的技术方案是：提供一种半导体器件，包括源极、漏极、栅极以及自下而上设置的衬底、外延层和介质层，所述半导体器件的物理结构设置有元胞区、第一截止环和第二截止环，所述元胞区设置在第一截止环和第二截止环之间，所述半导体器件还包括设置在元胞区和第一截止环之间的静电保护电路，所述静电保护电路的结构包括第一二极管组、电阻和第二二极管组；其中，
所述第一二极管组的一端与源极连接，其另一端与栅极连接且还与电阻的一端连接，所述电阻的另一端与栅极连接，且还与第二二极管组的一端连接，所述第二二极管组的另一端与源极连接。
本发明的更进一步优选方案是：所述第一二极管组和第二二极管组均呈环状结构，且第一二极管组的环状结构面积大于第二二极管组的环状结构面积。
本发明的更进一步优选方案是：所述第一二极管组包括至少两设为第一导电类型的第一多晶硅和至少一设为第二导电类型的第二多晶硅，所述第一多晶硅与第二多晶硅交叉排列设置，且其中两第一多晶硅分别形成第一二极管组的两端，所述第二二极管组包括至少两设为第一导电类型的第三多晶硅和至少一设为第二导电类型的第四多晶硅，所述第三多晶硅与第四多晶硅交叉排列设置，且其中两第三晶硅分别形成第二二极管组的两端，所述第一导电类型与第二导电类型的导电类型相反。
本发明的更进一步优选方案是：所述第一多晶硅、第二多晶硅、第三多晶硅和第四多晶硅均为环状结构。
本发明的更进一步优选方案是：所述半导体器件的物理结构还设置有第一场限环和第二场限环，所述第一场限环设于第二截止环与元胞区之间，所述第一二极管组设置在第二场限环与元胞区之间。
本发明的更进一步优选方案是：所述半导体器件还包括设置在第一场限环和第二场限环上的第一体区和设于外延层中的第一沟槽，所述第一沟槽与元胞区之间的外延层形成第一体区。
本发明的更进一步优选方案是：所述半导体器件还包括形成于外延层与介质层交界处的氧化层，所述第一二极管组、电阻和第二二极管均位于氧化层的上表面。
本发明的更进一步优选方案是：所述半导体器件还包括两第一二极管引线孔、两电阻引线孔、两第二二极管引线孔、第一金属端、第二金属端、第三金属端和第四金属端，所述第一金属端和第四金属端与源极连接，所述第二金属端和第三金属端与栅极连接，所述第一二极管组的一端通过一第一二极管引线孔与第一金属块接触，另一端通过另一第一二极管引线孔与第二金属端接触，所述电阻的一端通过一电阻接线孔与第二金属端接触，另一端通过另一电阻接线孔与第三金属端接触，所述第二二极管组的一端通过一第二二极管引线孔与第三金属端接触，另一端通过另一第二二极管引线孔与第四金属端接触。
本发明的更进一步优选方案是：所述元胞区上设置有两第二沟槽、第二体区、第一源区、第一源区引线孔、两与两第二沟槽对应接触的栅极引线孔、两与栅极引线孔对应接触的第五金属端以及第六金属端，所述第二体区和所述第一源区位于两所述第二沟槽之间，所述栅极依次通过两第五金属端和对应的栅极引线孔伸入对应的第二沟槽中，所述源极依次通过第六金属端和第一源区引线孔穿过第一源区与第二体区接触，两所述第二沟槽设于外延层中，两所述第二沟槽之间的外延层形成第二体区。
本发明的更进一步优选方案是：所述第一截止环和第二截止环上设置有第七金属端、第二源区、第一截止环引线孔、第二截止环引线孔和第三沟槽，所述第二源区和第三沟槽均设于外延层中，所述第七金属端通过第一截止环引线孔穿过第二源区与外延层接触，且通过第二截止环引线孔伸入第三沟槽中。
本发明的有益效果在于，与现有技术相比，通过设置自下而上设置的衬底、外延层和介质层，将第一二极管组、电阻和第二二极管组设置在介质层中，第一二极管组的一端与源极连接，其另一端与栅极连接且还与电阻的一端连接，电阻的另一端与栅极连接，且还与第二二极管组的一端连接，第二二极管组的另一端与源极连接，形成静电保护电路，并将该静电保护电路设置在元胞区与第一截止环之间，从而形成具有更高的防静电能力的半导体器件；以及将第一二极管组、电阻和第二二极管组均设置在氧化层的上表面，半导体器件具有更高的防静电能力。
附图说明
下面将结合附图及实施例对本发明作进一步说明，附图中：
图1是现有的半导体器件的剖视结构示意图；
图2是本发明的半导体器件的剖视结构示意图；
图3是本发明的半导体器件的原理示意图。
具体实施方式
现结合附图，对本发明的较佳实施例作详细说明。
如图2所示，本发明提供一种半导体器件的优选实施例。
参考图2，所述半导体器件包括源极11、漏极12、栅极13以及自下而上设置的衬底18、外延层19和介质层20，所述半导体器件的物理结构设置有元胞区14、第一截止环15、第二截止环16，所述元胞区14设置在第一截止环15和第二截止环16之间，所述半导体器件还包括设置在元胞区14和第一截止环15之间的静电保护电路，所述静电保护电路的结构包括设置于介质层20中的第一二极管组21、电阻22和第二二极管组23；其中，所述第一二极管组21的一端与源极11连接，其另一端与栅极13连接且还与电阻22的一端连接，所述电阻22的另一端与栅极13连接，且还与第二二极管组23的一端连接，所述第二二极管组23的另一端与源极11连接。通过将第一二极管组21、电阻22和第二二极管组23设置在介质层20中，第一二极管组21的一端与源极11连接，其另一端与栅极13连接且还与电阻22的一端连接，电阻22的另一端与栅极13连接，且还与第二二极管组23的一端连接，第二二极管组23的另一端与源极11连接，形成静电保护电路，并将该静电保护电路设置在元胞区14与第一截止环15之间，从而形成具有更高的防静电能力的半导体器件。与现有将静电保护电路设置在半导体器件的外围应用电路板上的方案相比，本发明在半导体器件内集成由第一二极管组21、电阻22和第二二极管组23构成的两级钳位的静电保护电路的方案占用空间更小，减少电路板的尺寸和物料成本。
具体地，所述半导体器件还包括两第一二极管引线孔24、两电阻引线孔25、两第二二极管引线孔26、第一金属端27、第二金属端28、第三金属端29和第四金属端30，所述第一金属端27和第四金属端30均与源极11连接，所述第二金属端28和第三金属端29均与栅极13连接，所述第一二极管组21的一端通过一第一二极管引线孔24与第一金属端27接触，另一端通过另一第一二极管引线孔24与第二金属端28接触，所述电阻22的一端通过一电阻接线孔25与第二金属端28接触，另一端通过另一电阻接线孔25与第三金属端29接触，所述第二二极管组23的一端通过一第二二极管引线孔26与第三金属端29接触，另一端通过另一第二二极管引线孔26与第四金属端30接触。其中，第一二极管引线孔24、电阻引线孔25和第二二极管引线孔26均设置在介质层20中。
本发明的半导体器件的原理示意图如图3所示，第一二极管组21、电阻22和第二二极管组23三者连接形成两级钳位的静电保护电路，栅极13和源极11之间的电压(栅源电压)被静电保护电路钳制，静电放电产生的能量从静电保护电路泄放，避免了栅氧化层33受到损坏，从而实现静电保护。
进一步地，所述第一二极管组21和第二二极管组23均呈环状结构，且第一二极管组21的环状结构面积大于第二二极管组23的环状结构面积。
进一步地，所述第一二极管组21包括至少两设为第一导电类型的第一多晶硅211和至少一设为第二导电类型的第二多晶硅212，所述第一多晶硅211与第二多晶硅212交叉排列设置，且两第一多晶硅211分别形成第一二极管组21的两端，所述第二二极管组23包括至少两设为第一导电类型的第三多晶硅231和至少一设为第二导电类型的第四多晶硅232，所述第三多晶硅231与第四多晶硅232交叉排列设置，且两第三多晶硅231分别形成第二二极管组23的两端，所述第一导电类型与第二导电类型的导电类型相反。第一二极管组21中，掺杂的第一多晶硅211至少有两个，从而形成包含有至少一个正向偏置的二极管和一个反向偏置的二极管的串联结构；第二二极管组23中，掺杂的第三多晶硅231至少有两个，从而形成包含有至少一个正向偏置的二极管和一个反向偏置的二极管的串联结构。
其中，所述第一多晶硅211、第二多晶硅212、第三多晶硅231和第四多晶硅232均为环状结构，均是半导体工艺中常用的材质，用多晶硅制作两二极管组和电阻22，工艺可靠度比较高，且第一二极管组21和第二二极管组23所掺杂的各多晶硅的厚度相同。本实施例中的电阻22亦由掺杂的第二多晶硅212构成。上述所述的第一二极管组21和第二二极管组23的环状结构面积即指环状结构的内环周长乘以多晶硅的厚度。
参考图2，本实施例中，半导体器件的物理结构还设置有第一场限环31和第二场限环32，所述第一场限环31设于第二截止环16与元胞区14之间，所述第一二极管组21设于第二场限环32与元胞区14之间。具体地，所述半导体器件还包括设置在第一场限环31和第二场限环32上的第一体区311和设于外延层19中的第一沟槽312，所述第一沟槽312与元胞区14之间的外延层19形成第一体区311。由第一沟槽312和第一体区311形成第二场限环32，使得半导体器件电场分布更均衡，整体性能更佳。其中，该第一沟槽312为若干个沟槽形成的环形沟槽结构，且填充了第二多晶硅212。
参考图2，所述半导体器件还包括形成于外延层19与介质层20交界处的氧化层33，所述第一二极管组21、电阻22和第二二极管组23均位于氧化层33的上表面。其中，该氧化层33的厚度设置为150-800纳米，可防止静电放电产生的电压击穿氧化层33。
参考图2，本实施例中的元胞区14上设置有两第二沟槽141、第二体区142、第一源区143、第一源区引线孔144、两与两第二沟槽141对应接触的栅极引线孔145、两与栅极引线孔145对应接触的第五金属端146以及第六金属端147，所述第二体区142和所述第一源区143位于两所述第二沟槽141之间，所述栅极13依次通过两第五金属端146和对应的栅极引线孔145伸入对应的第二沟槽141中，所述源极11依次通过第六金属端147和第一源区引线孔144穿过第一源区143与第二体区142接触，两所述第二沟槽141设于外延层19中，两所述第二沟槽141之间的外延层19形成第二体区142。其中，一第二沟槽141与第一场限环31的第一沟槽312之间的外延区形成第一场限环31的第一体区311，另一第二沟槽141与第二场限环32的第一沟槽312之间的外延区形成第二场限环32的第一体区311。
参考图2，本实施例中的第一截止环15和第二截止环16上均设置有第七金属端151、第二源区152、第一截止环引线孔153、第二截止环引线孔154和第三沟槽155，所述第二源区152和第三沟槽155均设于外延层19中，所述第七金属端151通过第一截止环引线孔153穿过第二源区152与外延层19接触，且通过第二截止环引线孔154伸入第三沟槽155中。其中，所述第二源区152设于第三沟槽155的外边缘，所述第七金属端151、第二源区152、第一截止环引线孔153、第二截止环引线孔154和第三沟槽155均为环状结构。
另外，本发明半导体器件的各金属端均设置在介质层20的上表面，且源极11通过源极压焊块作为与外部电路板连接的引脚，栅极13通过栅极压焊块作为与外部电路板连接的引脚，漏极12通过漏极压焊块作为与外部电路板连接的引脚。
本实施例中，所述第一导电类型为N型，所述第二导电类型为导电类型与第一导电类型相反的P型，或者第一导电类型为P型，所述第二导电类型为导电类型与第一导电类型相反的N型。当第一导电类型为N型，第二导电类型为P型时，第一源区143和第二源区152掺杂N型的多晶硅,半导体器件为N型沟槽MOSFET；当第一导电类型为P型，第二导电类型为N型时，第一源区143和第二源区152掺杂P型的多晶硅，半导体器件为P型沟槽MOSFET。
应当理解的是，以上实施例仅用以说明本发明的技术方案，而非对其限制，对本领域技术人员来说，可以对上述实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而所有这些修改和替换，都应属于本发明所附权利要求的保护范围。

Claims (9)

1.一种半导体器件，包括源极、漏极、栅极以及自下而上设置的衬底、外延层和介质层，所述半导体器件的物理结构设置有元胞区、第一截止环和第二截止环，所述元胞区设置在第一截止环和第二截止环之间，其特征在于，所述半导体器件还包括设置在元胞区和第一截止环之间的静电保护电路，所述静电保护电路的结构包括第一二极管组、电阻和第二二极管组；其中，
所述第一二极管组的一端与源极连接，其另一端与栅极连接且还与电阻的一端连接，所述电阻的另一端与栅极连接，且还与第二二极管组的一端连接，所述第二二极管组的另一端与源极连接；
所述第一二极管组包括有至少一个正向偏置的二极管和一个反向偏置的二极管所构成的串联结构；所述第二二极管组也包括有至少一个正向偏置的二极管和一个反向偏置的二极管所构成的串联结构；
所述第一二极管组和第二二极管组均呈环状结构，且第一二极管组的环状结构面积大于第二二极管组的环状结构面积。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一二极管组包括至少两设为第一导电类型的第一多晶硅和至少一设为第二导电类型的第二多晶硅，所述第一多晶硅与第二多晶硅交叉排列设置，且其中两第一多晶硅分别形成第一二极管组的两端，所述第二二极管组包括至少两设为第一导电类型的第三多晶硅和至少一设为第二导电类型的第四多晶硅，所述第三多晶硅与第四多晶硅交叉排列设置，且其中两第三晶硅分别形成第二二极管组的两端，所述第一导电类型与第二导电类型的导电类型相反。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一多晶硅、第二多晶硅、第三多晶硅和第四多晶硅均为环状结构。
4.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件的物理结构还设置有第一场限环和第二场限环，所述第二场限环设置在第一二极管组和元胞区之间，所述第一二极管组设置在第二场限环与元胞区之间。
5.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括设置在第一场限环和第二场限环上的第一体区和设于外延层中的第一沟槽，所述第一沟槽与元胞区之间的外延层形成第一体区。
6.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括形成于外延层与介质层交界处的氧化层，所述第一二极管组、电阻和第二二极管均位于氧化层的上表面。
7.根据权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括两第一二极管引线孔、两电阻引线孔、两第二二极管引线孔、第一金属端、第二金属端、第三金属端和第四金属端，所述第一金属端和第四金属端与源极连接，所述第二金属端和第三金属端与栅极连接，所述第一二极管组的一端通过一第一二极管引线孔与第一金属块接触，另一端通过另一第一二极管引线孔与第二金属端接触，所述电阻的一端通过一电阻接线孔与第二金属端接触，另一端通过另一电阻接线孔与第三金属端接触，所述第二二极管组的一端通过一第二二极管引线孔与第三金属端接触，另一端通过另一第二二极管引线孔与第四金属端接触。
8.根据权利要求1所述的半导体器件，其特征在于，所述元胞区上设置有两第二沟槽、第二体区、第一源区、第一源区引线孔、两与两第二沟槽对应接触的栅极引线孔、两与栅极引线孔对应接触的第五金属端以及第六金属端，所述第二体区和所述第一源区位于两所述第二沟槽之间，所述栅极依次通过两第五金属端和对应的栅极引线孔伸入对应的第二沟槽中，所述源极依次通过第六金属端和第一源区引线孔穿过第一源区与第二体区接触，两所述第二沟槽设于外延层中，两所述第二沟槽之间的外延层形成第二体区。
9.根据权利要求1所述的半导体器件，其特征在于，所述第一截止环和第二截止环上均设置有第七金属端、第二源区、第一截止环引线孔、第二截止环引线孔和第三沟槽，所述第二源区和第三沟槽均设于外延层中，所述第七金属端通过第一截止环引线孔穿过第二源区与外延层接触，且通过第二截止环引线孔伸入第三沟槽中。
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