JP2018046099A - 半導体装置 - Google Patents

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Abstract

【課題】電力損失の増大を抑制できる半導体装置を提供する。【解決手段】実施形態に係る半導体装置は、アノード電極と、ｐ形の第１半導体領域と、ｎ形の第２半導体領域と、導電部と、カソード電極と、を有する。前記第１半導体領域は、前記アノード電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記導電部は、前記第１半導体領域中および前記第２半導体領域中に絶縁層を介して設けられている。前記カソード電極は、前記導電部と電気的に接続され、前記第２半導体領域と電気的に分離されている。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
電気回路におけるノイズを抑制するために、例えば、スナバ機能を有する半導体装置が用いられる。しかし、このような半導体装置を接続した場合、キャパシタへの充放電が行われることにより、電気回路における電力損失が増大する。
特許第５６１２２６８号公報
本発明が解決しようとする課題は、電力損失を抑制できる半導体装置を提供することである。
実施形態に係る半導体装置は、アノード電極と、ｐ形の第１半導体領域と、ｎ形の第２半導体領域と、導電部と、カソード電極と、を有する。前記第１半導体領域は、前記アノード電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記導電部は、前記第１半導体領域中および前記第２半導体領域中に絶縁層を介して設けられている。前記カソード電極は、前記導電部と電気的に接続され、前記第２半導体領域と電気的に分離されている。
第１実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ’線およびＢ−Ｂ’線を含む斜視断面図である。 (ａ)半導体装置１００の一部を表す断面図である。（ｂ）半導体装置１００への印加電圧と容量の関係を表すグラフである。（ｃ）スナバ回路を用いた回路の一例を表す電気回路図である。 第１実施形態の第１変形例に係る半導体装置の斜視断面図である。 第１実施形態の第２変形例に係る半導体装置の斜視断面図である。 第１実施形態に係る半導体装置を含む半導体パッケージを表す平面図である。 第２実施形態に係る半導体装置の平面図である。 図７のＡ−Ａ’断面図である。 第２実施形態の第１変形例に係る半導体装置の平面図である。 図９のＡ−Ａ’断面図の一例である。 図９のＡ−Ａ’断面図の他の例である。 第３実施形態に係る半導体装置の平面図である。 図１２のＡ−Ａ’断面図である。 第３実施形態の第１変形例に係る半導体装置の断面図である。 第３実施形態の第２変形例に係る半導体装置の断面図である。 第３実施形態の第３変形例に係る半導体装置の断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１のＡ−Ａ’線およびＢ−Ｂ’線を含む斜視断面図である。
なお、図１では、絶縁層２６が省略され、導電部２０が破線で表されている。
図１および図２に表すように、半導体装置１００は、ｐ＋形半導体領域１、ｎ−形半導体領域２、導電部２０、絶縁層２５、絶縁層２６、接続部２７、アノード電極３０、およびカソード電極３１を有する。
なお、ここでは、２つの電極のうち、より高い電位に設定される電極をアノード電極と呼び、より低い電位に設定される電極をカソード電極と呼ぶ。
本実施形態の説明には、ＸＹＺ直交座標系を用いる。ｐ＋形半導体領域１からｎ−形半導体領域２に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であり互いに直交する２方向をＸ方向およびＹ方向とする。
図２に表すように、アノード電極３０は、半導体装置１００の裏面に設けられている。
ｐ＋形半導体領域１は、アノード電極３０の上に設けられ、アノード電極３０と電気的に接続されている。
ｎ−形半導体領域２は、ｐ＋形半導体領域１の上に設けられている。
導電部２０は、ｐ＋形半導体領域１中およびｎ−形半導体領域２中に、絶縁層２５を介して設けられている。導電部２０は、第１部分２０ａおよび第２部分２０ｂを有する。第１部分２０ａは、Ｘ方向において、絶縁層２５を介してｐ＋形半導体領域１と対面し、第２部分２０ｂは、絶縁層２５を介してｎ−形半導体領域２と対面している。第１部分２０ａのＺ方向における長さは、第２部分２０ｂのＺ方向における長さよりも短い。
導電部２０は、図１に表すように、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
導電部２１は、図２に表すように、複数の導電部２０の上に設けられ、各導電部２０と接続されている。また、導電部２１は、ｎ−形半導体領域２の上に絶縁層２５を介して設けられている。なお、導電部２０と２１は、一体に設けられていてもよい。
絶縁層２６は、導電部２１の上に設けられている。
カソード電極３１は、絶縁層２６の上に設けられ、絶縁層２６中に形成された接続部（コンタクトプラグ）２７を介して、導電部２１と電気的に接続されている。
次に、各構成要素の材料の一例を説明する。
ｐ＋形半導体領域１およびｎ−形半導体領域２は、半導体材料として、シリコンまたは炭化シリコンを含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
導電部２０および２１は、ポリシリコンなどの導電材料を含む。
絶縁層２５および２６は、酸化シリコンなどの絶縁材料を含む。
接続部２７、アノード電極３０、およびカソード電極３１は、アルミニウムなどの金属を含む。
ここで、本実施形態に係る半導体装置１００の動作および効果について、図３を参照しつつ説明する。
図３(ａ)は、半導体装置１００の一部を表す断面図である。図３（ｂ）は、半導体装置１００への印加電圧と容量の関係を表すグラフである。図３（ｃ）は、スナバ回路を用いた回路の一例を表す電気回路図である。
半導体装置１００では、ｐ＋形半導体領域１およびｎ−形半導体領域２と、導電部２０と、絶縁層２５と、によってキャパシタが構成されている。ｐ＋形半導体領域１は、アノード電極３０と電気的に接続され、導電部２０は、カソード電極３１と電気的に接続されている。このため、カソード電極３１に対してアノード電極３０に正の電圧が印加されると、ｐ＋形半導体領域１と導電部２０との間の電位差により、ｎ−形半導体領域２の絶縁層２５近傍の領域の電子が排斥され、図３（ａ）に表すように、正孔の反転層ＩＬが形成される。これにより、キャパシタへの蓄積電荷が増加し、アノード電極３０とカソード電極３１との間の容量が増加する。
図３（ｂ）は、カソード電極３１に対するアノード電極３０の正電圧Ｖと、アノード電極３０とカソード電極３１との間の容量Ｃと、の関係を表している。図３（ｂ）に表されるように、半導体装置１００では、電圧Ｖが大きくなるに伴って、容量がＣｍｉｎからＣｍａｘに増加する。
このように、本実施形態によれば、半導体装置の容量を、アノード電極３０に対するカソード電極３１への印加電圧に応じて変化させることが可能となる。
本実施形態に係る半導体装置１００の適用例について説明する。
図３（ｃ）に表す回路では、ＭＯＳＦＥＴ８１、インダクタンス８２、電源８３、ゲート信号源８４、およびスナバ回路８５が用いられている。図３（ｃ）に表す回路において、ＭＯＳＦＥＴ８１をオン状態からオフ状態へスイッチングした際、インダクタンス８２の誘導起電力によって、ドレイン電極側には瞬間的に大きなサージ電圧が発生する。サージ電圧が生じると、ソース電極とドレイン電極との間の電圧（ドレイン電圧）が振動する。このドレイン電圧の振動は、ドレイン電極とソース電極との間にスナバ回路８５を接続することで抑制できる。
しかし、スナバ回路８５が接続された場合、ＭＯＳＦＥＴ８１のスイッチングの際にスナバ回路８５のキャパシタに充放電が行われるため、電力損失が大きくなる。また、キャパシタの容量が大きいほど、ドレイン電圧の振動を抑制できるが、キャパシタの容量が大きいほど、キャパシタによる電力損失は増大する。
この点について、本実施形態に係る半導体装置１００は、上述したように、ドレイン電圧が大きくなるほど容量が大きくなる。従って、本実施形態に係る半導体装置１００をスナバ回路８５として用いた場合、ドレイン電圧が低いオン状態では容量が小さく、ドレイン電圧が高いオフ状態では容量Ｃが大きくなる。すなわち、サージ電圧が生じるターンオフ時にドレイン電圧の上昇とともに容量が増大するが、ターンオンの際にはドレイン電圧の低下とともに容量が低下する。
このため、本実施形態に係る半導体装置１００をスナバ回路８５として用いることで、ドレイン電圧の振動を抑制しつつ、電圧に対して容量が一定のキャパシタをスナバ回路に用いた場合に比べて、キャパシタにおいて充放電される電荷量が小さくなり、スナバ回路８５による電力損失を抑えることができる。
次に、本実施形態に係る半導体装置１００のより望ましい形態について説明する。
ｐ＋形半導体領域１中およびｎ−形半導体領域２中に複数の導電部２０が設けられていることで、反転層ＩＬの面積を増加させ、反転層ＩＬが形成された際のキャパシタの容量を大きくすることができる。すなわち、図３（ｂ）に表す容量Ｃｍａｘを大きくすることができる。
また、第１部分２０ａのＺ方向における長さは、第２部分２０ｂのＺ方向における長さよりも短く、第１部分２０ａとｐ＋形半導体領域１との対面する面積は、小さいことが望ましい。このような構成によれば、反転層ＩＬが形成されていないときの半導体装置１００の容量を小さくすることができる。すなわち、図３（ｂ）に表す容量Ｃｍｉｎを小さくすることができる。
容量Ｃｍａｘを大きくすることで、図３（ｃ）に表す回路において、ＭＯＳＦＥＴ８１をターンオフした際のドレイン電圧の振動をより一層抑制することができる。また、容量Ｃｍｉｎを小さくすることで、半導体装置１００をスナバ回路８５として用いた場合に、スナバ回路８５の充放電に必要な電荷量をより小さくし、電力損失をさらに抑えることができる。
なお、導電部２０の配置や形状は、適宜変更可能である。例えば、導電部２０がＹ方向において複数設けられ、それぞれがＸ方向に延びていてもよい。あるいは、導電部２０が、Ｘ−Ｙ面に沿って格子状に設けられていてもよい。
（第１変形例）
図４は、第１実施形態の第１変形例に係る半導体装置１１０の斜視断面図である。
半導体装置１１０は、導電部２１が設けられていない点で、半導体装置１００と異なる。
このため、半導体装置１１０では、導電部２０の上面が絶縁層２６によって覆われており、導電部２０とカソード電極３１とが、絶縁層２６中の接続部２７によって直接接続されている。
本変形例に係る半導体装置１１０においても、半導体装置１００と同様に、アノード電極３０に対するカソード電極３１への印加電圧に応じて、その容量が変化する。
また、本変形例によれば、導電部２１が設けられていないことで、アノード電極３０からカソード電極３１へ流れる変位電流の経路が狭まるため、アノード電極３０とカソード電極３１との間の電気抵抗を高めることができる。このため、実施形態に係る半導体装置がスナバ回路として用いられる場合、スナバ回路における電気抵抗を高め、サージ電圧が生じた際の瞬間的なドレイン電圧の増大を抑制することができる。
（第２変形例）
図５は、第１実施形態の第２変形例に係る半導体装置１２０の斜視断面図である。
半導体装置１２０では、アノード電極３０およびカソード電極３１の配置が半導体装置１００と異なっている。また、これに伴って、ｐ＋形半導体領域１およびｎ−形半導体領域２に代えて、ｎ＋形半導体領域３およびｐ−形半導体領域４が設けられている。
なお、本変形例では、ｎ＋形半導体領域３からｐ−形半導体領域４に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であり互いに直交する２方向をＸ方向およびＹ方向として説明する。
カソード電極３１は、半導体装置１２０の裏面に設けられている。
ｎ＋形半導体領域３は、カソード電極３１の上に設けられ、カソード電極３１と電気的に接続されている。
ｐ−形半導体領域４は、ｎ＋形半導体領域３の上に設けられている。
導電部２０は、ｎ＋形半導体領域３中およびｐ−形半導体領域４中に絶縁層２５を介して設けられている。
導電部２１は、複数の導電部２０の上に設けられている。導電部２１は、複数の導電部２０と接続されるとともに、絶縁層２６中の接続部２７を介してアノード電極３０と電気的に接続されている。
半導体装置１２０では、カソード電極３１に対してアノード電極３０に正の電圧が印加されると、絶縁層２５近傍のｐ−形半導体領域４に電子の反転層が形成される。このため、半導体装置１２０においても、半導体装置１００と同様に、アノード電極３０に対するカソード電極３１への印加電圧に応じて、その容量が変化する。
このように、導電部２０に接続される電極の極性を変化させた場合でも、本実施形態を実施することが可能である。
（第３変形例）
図６は、第１実施形態に係る半導体装置１００を含む半導体パッケージを表す平面図である。
なお、図６では、封止樹脂９７が透過して表されている。
図６（ａ）に表す半導体パッケージでは、端子Ｔ１を有する金属板９５の上に半導体装置１００が載置されている。半導体装置１００のカソード電極３１は、端子Ｔ２を有する金属板９６とボンディングワイヤで接続され、端子Ｔ１とＴ２とが反対方向に引き出されている。金属板９５の一部、金属板９６の一部、および半導体装置１００は、封止樹脂９７によって封止されている。
図６（ｂ）に表す半導体パッケージでは、金属板９５の上に載置された半導体装置１００のカソード電極が、金属板９６と接続され、端子Ｔ１とＴ２とが同じ側に引き出されている。
このように、本実施形態に係る半導体装置は、種々の半導体パッケージに実装することが可能である。
（第２実施形態）
図７は、第２実施形態に係る半導体装置２００の平面図である。
図８は、図７のＡ−Ａ’断面図である。
なお、図７では、絶縁層２６が省略され、導電部２０が破線で表されている。
半導体装置２００は、ｎ−形半導体領域５、ｐ形半導体領域６、ｎ−形半導体領域７、導電部２０、導電部２１、絶縁層２５、絶縁層２６、アノード電極３０、およびカソード電極３１を有する。
本実施形態では、ｎ−形半導体領域５からｐ形半導体領域６に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であり互いに直交する２方向をＸ方向およびＹ方向として説明する。
図７に表すように、半導体装置２００では、上面にアノード電極３０およびカソード電極３１が設けられている。
図８に表すように、ｐ形半導体領域６は、ｎ−形半導体領域５の一部の上に設けられている。ｐ形半導体領域５の一部は、Ｘ方向に延びて絶縁層２５と接し、他の一部は、Ｚ方向に延びて接続部２８に接続されている。
ｎ−形半導体領域７は、ｐ形半導体領域６の上に設けられている。ｎ−形半導体領域５とｎ−形半導体領域７は、図示されない部分でつながっていてもよい。
導電部２０は、絶縁層２５を介して、ｎ−形半導体領域５中およびｐ形半導体領域６に設けられている。導電部２０は、図７に表すように、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。
導電部２１は、複数の導電部２０の上に設けられ、各導電部２０と接続されている。
絶縁層２６は、ｎ−形半導体領域５、ｐ形半導体領域６、ｎ−形半導体領域７、および導電部２１を覆っている。カソード電極３１およびアノード電極３０は、それぞれ、絶縁層２６に形成された接続部２７および２８を通して、ｐ−形半導体領域４および導電部２１と接続されている。
本実施形態に係る半導体装置においても、第１実施形態と同様に、カソード電極３１に対してアノード電極３０に正電圧が印加されると、絶縁層２５近傍のｎ−形半導体領域７に正孔の反転層が形成される。このため、アノード電極３０への印加電圧の増大に伴って、アノード電極３０とカソード電極３１との間の容量を増加させることができる。
導電部２０の下端は、ｎ−形半導体領域５中にまで達していてもよい。しかし、アノード電極３０に正電圧が印加された際に、導電部２０とｐ形半導体領域６との間の電位差によって、絶縁層２５近傍のｎ−形半導体領域７には反転層が形成されるが、ｎ−形半導体領域５では反転層が形成され難い。また、導電部２０の下端がｎ−形半導体領域５中にも設けられていると、導電部２０の体積が増加するため、図３（ｂ）に表す容量Ｃｍｉｎが大きくなる。このため、導電部２０の下端は、ｐ形半導体領域６中に設けられていることが望ましい。
なお、導電部２０の下端をｎ−形半導体領域５中に設ける場合、ｐ形半導体領域６が導電部２０および絶縁層２５によって分断されないように、導電部２０および絶縁層２５を設けることが望ましい。これは、ｐ形半導体領域６が導電部２０および絶縁層２５によって分断されてしまうと、ｐ形半導体領域６の一部がアノード電極３０と電気的に分離され、アノード電極３０に正電圧を印加した際に、当該ｐ形半導体領域６の一部からは電子が排斥された領域に正孔が注入されず、反転層ＩＬが形成されなくなってしまうためである。
（第１変形例）
図９は、第２実施形態の第１変形例に係る半導体装置２１０の平面図である。
図１０は、図９のＡ−Ａ’断面図の一例である。
図１１は、図９のＡ−Ａ’断面図の他の例である。
なお、図９では、絶縁層２６が省略されている。
半導体装置２１０では、ｎ−形半導体領域５の上にｐ形半導体領域６が設けられ、ｐ形半導体領域６の上にｎ＋形半導体領域８が設けられている。また、ｐ形半導体領域６の上には、絶縁層２５を介して導電部２１が設けられている。導電部２１は、絶縁層２６に覆われており、絶縁層２６中の接続部２８を介してアノード電極３０と電気的に接続されている。ｎ＋形半導体領域８は、絶縁層２６中の接続部２７を介してカソード電極３１と電気的に接続されている。
半導体装置２１０では、カソード電極３１に対してアノード電極３０に正電圧が印加されると、絶縁層２５のｐ形半導体領域８に電子の反転層が形成される。このため、半導体装置２００と同様に、アノード電極３０への印加電圧の増大に伴って、アノード電極３０とカソード電極３１との間の容量を増加させることができる。
なお、図１０に表す例では、カソード電極３１とｐ形半導体領域６との間にｎ＋形半導体領域８が設けられていたが、図１１に表すように、ｐ形半導体領域６は、カソード電極３１と直接接していてもよい。
図１１に表すように、ｐ形半導体領域６とカソード電極３１とが直接接していることで、反転層ＩＬをより低い電圧で形成することができる。
一方で、図１０に表すように、半導体装置ｐ形半導体領域６とカソード電極３１とがｎ＋形半導体領域８を介して接続され、ｐ形半導体領域６の電位がフローティングであることで、図３（ｂ）に表す容量Ｃｍｉｎを小さくすることができる。
（第３実施形態）
図１２は、第３実施形態に係る半導体装置３００の平面図である。
図１３は、図１２のＡ−Ａ’断面図である。
図１２および図１３に表すように、半導体装置３００は、ｎ＋形ドレイン領域１０と、ｎ−形半導体領域５と、ｐ形半導体領域６と、ｎ−形半導体領域７と、ｎ＋形半導体領域１１と、ｐ形ベース領域１２と、ｎ＋形ソース領域１３と、ｐ＋形コンタクト領域１４と、導電部２０および２１と、絶縁層２５および２６と、ドレイン電極３０Ｄと、ソース電極３１Ｓと、ゲートパッド３２と、金属層３３と、ゲート電極４０と、ゲート絶縁層４１と、を備える。
本実施形態では、ｎ−形半導体領域５からｐ形半導体領域６に向かう方向をＺ方向（第１方向）とし、Ｚ方向に対して垂直であり互いに直交する２方向をＸ方向およびＹ方向として説明する。
図１２に表すように、ソース電極３１Ｓ、ゲートパッド３２、および金属層３３は、半導体装置３００の上面に、互いに離間して設けられている。ゲートパッド３２の一部は、例えば、ソース電極３１Ｓと金属層３３との間に位置している。
図１３に表すように、ドレイン電極３０Ｄは、半導体装置３００の下面に設けられている。
ｎ＋形ドレイン領域１０は、ドレイン電極３０Ｄの上に設けられ、ドレイン電極３０Ｄと電気的に接続されている。
ｎ−形半導体領域５は、ｎ＋形ドレイン領域１０の上に設けられている。
ｎ−形半導体領域５の一部の上には、半導体装置２００と同様の構造が設けられている。すなわち、半導体装置２００と同様に、ｐ形半導体領域６、ｎ−形半導体領域７、導電部２０および２１、絶縁層２５および２６が、設けられている。
導電部２１は、絶縁層２６中の接続部を介してソース電極３１Ｓと電気的に接続されている。また、導電部２１の上には、絶縁層２６を介して、ゲートパッド３２が設けられている。
ｐ形半導体領域６は、絶縁層２６中の接続部を介して金属層３３と電気的に接続されている。
ｎ＋形半導体領域１１は、ｎ−形半導体領域５の上に設けられ、ｐ形半導体領域６およびｐ形ベース領域１２と離間して設けられている。ｎ＋形半導体領域１１は、ｎ−形半導体領域５とｐ形半導体領域６とを電気的に接続するために設けられており、ｐ形半導体領域６およびｐ形ベース領域１２よりも半導体装置３００の外周側に位置している。このため、ｐ形半導体領域６は、ｎ＋形半導体領域１１とｐ形ベース領域１２との間に位置している。
ｎ＋形半導体領域１１は、絶縁層２６中の接続部を介して金属層３３と電気的に接続されている。すなわち、ｐ形半導体領域６は、金属層３３を介してｎ＋形半導体領域１１と電気的に接続されている。
ｐ形ベース領域１２は、ｎ−形半導体領域５の他の一部の上に設けられている。
ｎ＋形ソース領域１３およびｐ＋形コンタクト領域１４は、ｐ形ベース領域１２の上に選択的に設けられている。
ゲート電極４０は、ｎ−形半導体領域５中およびｐ形ベース領域１２中にゲート絶縁層４１を介して設けられ、ゲート絶縁層４１を介してｐ形ベース領域１２と対面している。また、ゲート電極４０は、ゲートパッド３２と電気的に接続されている。
ｐ形ベース領域１２、ｎ＋形ソース領域１３、ｐ＋形コンタクト領域１４、導電部２０、およびゲート電極４０は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。
ソース電極３１Ｓは、ｎ＋形ソース領域１３およびｐ＋形コンタクト領域１４の上に設けられ、これらの半導体領域と電気的に接続されている。
ソース電極３１Ｓとゲート電極４０との間には、絶縁層２６が設けられ、これらの電極は、電気的に分離されている。
ここで、半導体装置３００の動作について説明する。
ソース電極３１Ｓに対してドレイン電極３０Ｄに正電圧が印加された状態で、ゲート電極４０に閾値以上の電圧が印加されると、ゲート絶縁層４１近傍のｐ形ベース領域１２に電子の反転層が形成される。これにより、半導体装置３００に含まれるＭＯＳＦＥＴがオン状態となり、ドレイン電極３０Ｄからソース電極３１Ｓに電流が流れる。
その後、ゲート電極４０への印加電圧が閾値未満になると、電子の反転層が消滅し、ＭＯＳＦＥＴがオフ状態となる。
また、半導体装置３００の外周近傍に設けられたｎ＋形半導体領域１１の電位は、ドレイン電極３０Ｄと略等しい。このため、ｐ形半導体領域６には、ｎ＋形半導体領域１１および金属層３３を介して、ドレイン電極３０Ｄと略等しい電圧が印加される。ソース電極３１Ｓに対してドレイン電極３０Ｄに正電圧が印加されると、半導体装置２００と同様に、ｎ−形半導体領域７の絶縁層２５近傍に正孔の反転層が形成される。これにより、ドレイン電極３０Ｄとソース電極３１Ｓとの間の容量が増加する。
すなわち、本実施形態に係る半導体装置３００では、ＭＯＳＦＥＴとスナバ回路がともにｎ−形半導体領域５の上に設けられている。図３（ｃ）を参照しつつ説明したように、ＭＯＳＦＥＴにスナバ回路が接続されることで、ターンオフ時のドレイン電圧の振動を抑制することができる。
また、このように、ＭＯＳＦＥＴとスナバ回路を１つの半導体基板上に集積させることで、ＭＯＳＦＥＴとスナバ回路を別々の基板上に形成し、混載させて実装する場合に比べて、デバイスを小型化することが可能となる。
（第１変形例）
図１４は、第３実施形態の第１変形例に係る半導体装置３１０の断面図である。
半導体装置３１０は、絶縁層２５の構造について、半導体装置３００と差異を有する。
半導体装置３１０では、ｐ形半導体領域６およびｎ−形半導体領域７と導電部２０との間の絶縁層２５が、下方（−Ｚ方向）に向かうほど、厚くなっている。このため、ｐ形半導体領域６中の絶縁層２５の厚みは、ｎ−形半導体領域７中の絶縁層２５の厚みよりも厚い。絶縁層２５の厚みは、図１４に表すように、ステップ状に増していても良いし、ほぼ連続的に漸増していてもよい。
ソース電極３１Ｓに対してドレイン電極３０Ｄに正電圧が印加され、ｐ形半導体領域６と導電部２０との間に電位差が生じた際に、絶縁層２５の厚みが十分でないと、絶縁層２５において絶縁破壊が生じる可能性がある。
本変形例に係る半導体装置３１０では、絶縁層２５が下方に向かうほど厚くなっているため、絶縁層２５の絶縁破壊が生じる可能性を低減することができる。
（第２変形例）
図１５は、第３実施形態の第２変形例に係る半導体装置３２０の断面図である。
半導体装置３２０は、フィールドプレート電極（以下、ＦＰ電極という）４５をさらに備える点で、半導体装置３００と異なる。
ＦＰ電極４５は、絶縁層４６を介してｎ−形半導体領域５中に設けられている。絶縁層４６の厚みは、ゲート絶縁層４１の厚みよりも厚い。ゲート電極４０は、ＦＰ電極４５の上に離間して設けられている。ＦＰ電極４５は、ソース電極３１Ｓまたはゲートパッド３２と電気的に接続されている。
本変形例に係る半導体装置３２０の製造工程において、絶縁層２５および４６は、同時に形成することが可能である。このため、絶縁層２５の厚みは、例えば、絶縁層４６の厚みと等しい。
ＦＰ電極４５が設けられていると、ＭＯＳＦＥＴをターンオフした際に、ｎ−形半導体領域５と絶縁層４６との境界からもｎ−形半導体領域５へ空乏層が広がる。このため、ＦＰ電極４５が設けられている場合、ターンオフ時の半導体装置の容量の減少が大きく、より大きなドレイン電圧の振動が生じる。
しかし、半導体装置２００と同様の構造が設けられていることで、このようなドレイン電圧の振動を好適に抑制することが可能となる。また、このような大きなドレイン電圧の振動を抑制するために、図３（ｂ）に表す容量Ｃｍａｘを大きくした場合であっても、容量Ｃｍｉｎを小さくすることで、スナバ回路による電力損失の増大を抑えることができる。
（第３変形例）
図１６は、第３実施形態の第３変形例に係る半導体装置３３０の断面図である。
半導体装置３３０は、ｐ−形ピラー領域１５をさらに備える点で、半導体装置３００と異なる。
ｐ−形ピラー領域１５は、ｎ−形半導体領域５中に設けられ、ｐ形ベース領域１２の下に位置している。ｐ−形ピラー領域１５は、Ｙ方向において複数設けられ、それぞれがＸ方向に延びている。ｎ−形半導体領域５の一部とｐ−形ピラー領域１５がＸ方向において交互に設けられていることで、スーパージャンクション構造が形成されている。
本変形例に係る半導体装置３３０の製造工程において、ｐ形半導体領域６とｐ−形ピラー領域１５は、例えば、ｎ−形半導体層の形成とｐ形不純物のイオン注入とを交互に繰り返すことで同時に形成することができる。このため、ｐ形半導体領域６の下端とｐ−形ピラー領域１５の下端とは、例えば、同じ深さに位置している。
スーパージャンクション構造が設けられていると、ＭＯＳＦＥＴをターンオフした際に、ｎ−形半導体領域５とｐ−形ピラー領域１５との境界からＸ方向に空乏層が広がる。このため、ｐ−形ピラー領域１５が設けられている場合、ターンオフ時の半導体装置の容量の減少が大きく、より大きなドレイン電圧の振動が生じる。
しかし、半導体装置３２０と同様に、半導体装置２００と同様の構造が設けられていることで、このような大きなドレイン電圧の振動を好適に抑制することが可能である。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｐ＋形半導体領域１、ｎ−形半導体領域２、ｎ＋形半導体領域３、ｐ−形半導体領域４、ｎ−形半導体領域５、ｐ形半導体領域６、ｎ−形半導体領域７、ｎ＋形半導体領域８、ｎ＋形ドレイン領域１０、ｎ＋形半導体領域１１、ｐ形ベース領域１２、ｎ＋形ソース領域１３、ｐ＋形コンタクト領域１４、ｐ−形ピラー領域１５、導電部２０および２１、絶縁層２５および２６、接続部２７および２８、アノード電極３０、カソード電極３１、ゲートパッド３２、金属層３３、ゲート電極４０、およびゲート絶縁層４１などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００〜１２０、２００、２１０、３００〜３３０ 半導体装置、 １ ｐ＋形半導体領域、 ２ ｎ−形半導体領域、 ３ ｎ＋形半導体領域、 ４ ｐ−形半導体領域、 ５ ｎ−形半導体領域、 ６ ｐ形半導体領域、 ７ ｎ−形半導体領域、 ８ ｎ＋形半導体領域、 １０ ｎ＋形ドレイン領域、 １１ ｎ＋形半導体領域、 １２ ｐ形ベース領域、 １３ ｎ＋形ソース領域、 １４ ｐ＋形コンタクト領域、 １５ ｐ−形ピラー領域、 ２０、２１ 導電部、 ３０ アノード電極、 ３１ カソード電極、 ４０ ゲート電極

Claims (8)

  1. アノード電極と、
    前記アノード電極と電気的に接続されたｐ形の第１半導体領域と、
    前記第１半導体領域の上に設けられたｎ形の第２半導体領域と、
    前記第１半導体領域中および前記第２半導体領域中に絶縁層を介して設けられた導電部と、
    前記導電部と電気的に接続され、前記第２半導体領域と電気的に分離されたカソード電極と、
    を備えた半導体装置。
  2. カソード電極と、
    前記カソード電極と電気的に接続されたｎ形の第１半導体領域と、
    第１半導体領域の上に設けられたｐ形の第２半導体領域と、
    前記第１半導体領域中および前記第２半導体領域中に絶縁層を介して設けられた導電部と、
    前記導電部と電気的に接続されたアノード電極と、
    を備えた半導体装置。
  3. 前記導電部は、
    前記絶縁層を介して前記第１半導体領域と対面する第１部分と、
    前記絶縁層を介して前記第２半導体領域と対面する第２部分と、
    を有し、
    前記第１部分の、前記第１半導体領域から前記第２半導体領域に向かう第１方向における長さは、前記第２部分の前記第１方向における長さよりも短い請求項１または２に記載の半導体装置。
  4. ｐ形の第１半導体領域と、
    第１半導体領域の一部の上に設けられたｎ形の第２半導体領域と、
    前記第１半導体領域の他の一部の上に絶縁層を介して設けられた導電部と、
    前記第２半導体領域と電気的に接続されたカソード電極と、
    前記導電部と電気的に接続されたアノード電極と、
    を備えた半導体装置。
  5. 第１導電形の第１半導体領域と、
    第１半導体領域の一部の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に設けられた第１導電形の第３半導体領域と、
    前記第２半導体領域中および前記第３半導体領域中に第１絶縁層を介して設けられた導電部と、
    前記第１半導体領域の他の一部の上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に設けられた第１導電形の第５半導体領域と、
    前記第４半導体領域とゲート絶縁層を介して対面するゲート電極と、
    前記第４半導体領域の上および前記第５半導体領域の上に設けられ、前記第４半導体領域、前記第５半導体領域、および前記導電部と電気的に接続された第１電極と、
    を備えた半導体装置。
  6. 前記導電部は、
    前記絶縁層を介して前記第２半導体領域と対面する第１部分と、
    前記絶縁層を介して前記第３半導体領域と対面する第２部分と、
    を有し、
    前記第１部分の、前記第１半導体領域から前記第２半導体領域に向かう第１方向における長さは、前記第２部分の前記第１方向における長さよりも短い請求項５記載の半導体装置。
  7. 前記第１半導体領域の上に設けられ、前記第２半導体領域および前記第４半導体領域と離間した第１導電形の第６半導体領域と、
    前記第１半導体領域の上に設けられ、前記第１電極および前記第２電極と離間した金属層と、
    をさらに備え、
    前記第６半導体領域における第１導電形のキャリア濃度は、前記第１半導体領域における第１導電形のキャリア濃度よりも高く、
    前記第３電極は、前記第２半導体領域および前記第６半導体領域と電気的に接続された請求項６記載の半導体装置。
  8. 前記導電部の上に第２絶縁層を介して設けられ、前記第１電極と離間し、前記ゲート電極と電気的に接続された第２電極をさらに備えた請求項７記載の半導体装置。
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