CN211929493U - 晶闸管 - Google Patents

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Abstract

本公开的实施例涉及晶闸管。一种晶闸管由交替导电类型的第一半导体区域、第二半导体区域、第三半导体区域和第四半导体区域的垂直堆叠形成。第四半导体区域在晶闸管的栅极区中被中断。第四半导体区域进一步在连续通道中被中断，该连续通道从栅极区域朝向第四半导体区域的外部横向边缘纵向延伸。栅极金属层在晶闸管的栅极区之上延伸。阴极金属层在第四半导体区域之上但不在连续通道之上延伸。

Description

晶闸管
技术领域
本公开涉及半导体功率组件，并且更具体地涉及垂直晶闸管。
背景技术
各种晶闸管结构在本领域中是已知的。
然而，需要一种能够克服已知结构的全部或部分缺点的晶闸管结构。
实用新型内容
本申请人已经发现在传统晶闸管中，金属化的某些热点区仍然位于导线到金属化的焊接区之外，进而导致在散热和导通速度方面限制了晶闸管的性能。
为了克服上述问题，本实用新型因此提供了一种晶闸管
在一个方面中，提供了一种晶闸管，其特征在于，包括：交替导电类型的第一半导体区域、第二半导体区域、第三半导体区域和第四半导体区域的垂直堆叠；其中第四半导体区域被第三半导体区域的一部分中断，第三半导体区域的一部分形成晶闸管的栅极区；以及其中第四半导体区域被第三半导体区域的另外部分中断，第三半导体区域的另外部分形成连续通道，连续通道从形成栅极区的第三半导体区域的一部分朝向第四半导体区域的横向边缘纵向延伸。
在一些实施例中，该连续通道沿着如下长度纵向地延伸：长度大于或等于从形成栅极区的第三半导体区域的一部分到第四半导体区域的横向边缘的距离的一半。
在一些实施例中，该连续通道从形成栅极区的第三半导体区域的一部分一直纵向延伸到第四半导体区域的横向边缘。
在一些实施例中，该连续通道沿着连续通道纵向延伸的方向具有基本上恒定的横向宽度。
在一些实施例中，该连续通道具有从形成栅极区的第三半导体区域的一部分开始沿着通道纵向延伸的方向减小的横向宽度。
在一些实施例中，该晶闸管还包括第一主导电金属化，第一主导电金属化与第四半导体区域的、与第三半导体区域相对的表面接触。
在一些实施例中，该第一主导电金属化覆盖连续通道，并且晶闸管还包括绝缘层，其中绝缘层的一部分被布置在第一主导电金属化与连续通道的上表面之间，绝缘层沿着连续通道的整个长度延伸。
在一些实施例中，该第一主导电金属化沿着连续通道的整个长度与连续通道相对地被中断。
在一些实施例中，该第四半导体区域被第三半导体区域的附加部分中断，第三半导体区域的附加部分形成发射极短路区，在发射极短路区，第三半导体区域的上表面与第一主导电金属化接触。
在一些实施例中，该晶闸管还包括栅极金属化，栅极金属化与形成栅极区的第三半导体区域的一部分的上表面接触。
在一些实施例中，该晶闸管还包括第二主导电金属化，第二主导电金属化与第一半导体区域的、与第二半导体区域相对的表面接触。
在一些实施例中，该第四半导体区域进一步被第三半导体区域的附加部分中断，第三半导体区域的附加部分形成另外的连续通道，另外的连续通道从形成栅极区的一部分朝向第四半导体区域的相对的横向边缘纵向延伸。
在一些实施例中，形成栅极区的第三半导体区域的一部分被第四半导体区域、连续通道以及另外的连续通道横向地包围；以及其中连续通道和另外的连续通道均相应地从形成栅极区的第三半导体区域的一部分一直延伸到第四半导体区域的横向边缘、以及第四半导体区域的相对的横向边缘，使得第四半导体区域被划分为至少两个分开的部分。
在一些实施例中，形成栅极区的第三半导体区域的一部分被第四半导体区域、以及连续通道横向地包围。
在一些实施例中，该晶闸管第一半导体区域、第二半导体区域、第三半导体区域和第四半导体区域分别是P型、N型、P型和N型的。
在另一方面中，提供了一种晶闸管，其特征在于，包括：交替导电类型的第一半导体区域、第二半导体区域、第三半导体区域和第四半导体区域的垂直堆叠；第四半导体区域的第一中断，被第三半导体区域的第一部分填充以形成晶闸管栅极区；第四半导体区域的第二中断，被第三半导体区域的第二部分填充以形成通道区，第二中断被连接到第一中断并且从第一中断朝向第四半导体区域的外边缘纵向延伸。栅极金属层，栅极金属层与第三半导体区域的第一部分的上表面接触，但栅极金属层不在第三半导体区域的第二部分的上表面之上延伸；以及阴极金属层，阴极金属层与第四半导体区域的上表面接触，但阴极金属层与第三半导体区域的第一部分的上表面、以及与第三半导体区域的第二部分的上表面绝缘。
在一些实施例中，该通道区具有从晶闸管栅极区朝向第三半导体区域的外边缘延伸的纵向长度，纵向长度大于或等于从晶闸管栅极区到外边缘的距离的一半。
在一些实施例中，该通道的正交于纵向长度的宽度沿着纵向长度朝向外边缘是恒定的。
在一些实施例中，该通道的正交于纵向长度的宽度沿着纵向长度朝向外边缘变窄。
在一些实施例中，该通道区具有从晶闸管栅极区朝向第三半导体区域的外边缘延伸的纵向长度，纵向长度等于从晶闸管栅极区到外边缘的距离。
在一些实施例中，该通道的正交于纵向长度的宽度沿着纵向长度朝向外边缘是恒定的。
在一些实施例中，该通道的正交于纵向长度的宽度沿着纵向长度朝向外边缘变窄。
在一些实施例中，该晶闸管还包括第四半导体区域的第三中断，被第三半导体区域的第三部分填充以形成发射极短路区，并且其中阴极金属层与第三半导体区域的第三部分的上表面接触。
在一些实施例中，该第一半导体区域、第二半导体区域、第三半导体区域和第四半导体区域分别是P型、N型、P型和N型的。
在一些实施例中，该第四半导体区域的第一中断和第二中断将第四半导体区域完全地划分为两个分开的子区域。
本公开的实施例提供的晶闸管能够更好的散热和更快地导通。
附图说明
将在下面结合附图对具体实施例的非限制性描述中详细讨论前述和其他特征和优点，在附图中：
图1A-1B示意性且部分地示出了晶闸管结构的一个示例；
图2是示意性地示出关于图1A-1B描述的类型的晶闸管的温度行为的俯视图；
图3是示意性地示出关于图1A-1B描述的类型的晶闸管与外部器件的连接的一个示例的俯视图；
图4A-4C示意性且部分地示出了根据一个实施例的晶闸管结构的示例；
图5是示意性地示出关于图4描述的类型的晶闸管的温度行为的俯视图；
图6是示意性地示出关于图4描述的类型的晶闸管与外部器件的连接的一个示例的俯视图；
图7A-7B示意性且部分地示出了图4A-4C的晶闸管的一个备选实施例；以及
图8示意性且部分地示出了图4A-4C的晶闸管的另一备选实施例。
具体实施方式
在不同的附图中，相同的元素用相同的附图标记表示。特别地，不同实施例所共有的结构和/或功能元素可以用相同的附图标记来指定，并且可以具有相同的结构、尺寸和材料特性。
为了清楚起见，仅示出和详细描述了对于理解所描述的实施例有用的那些步骤和元件。特别地，下文中描述的晶闸管的制造没有被详细描述，基于本说明书的指示，这种晶闸管的制造是在本领域技术人员的能力范围内。此外，不同的结终端结构未被详细描述，该结终端结构可以在晶闸管外围提供，所描述的实施例与全部或部分已知的外围结终端结构兼容。
在整个本公开中，术语“连接”用于指定电路元件之间的直接电连接，其中除了导体之外没有中间元件，而术语“耦合”用于指定电路元件之间的这样的电连接，该电连接可以是直接的，也可以是经由一个或多个中间元件的。
在以下描述中，当提及限定绝对位置的术语(诸如术语“前”、“后”、“顶部”、“底部”、“左”、“右”等)或限定相对位置的术语(诸如术语“上方”、“下方”、“上部”、“下部”、“横向地”等)或修饰方向的术语(诸如术语“水平”、“垂直”、“横向上”等)时，除非另有说明，否则，这些术语是指附图的截面图的定向，应当理解，实际上，所描述的器件可以不同地定向。
术语“大约”、“基本上”和“大致”在本文中用于表示所讨论的值的正负10％、优选地正负5％的公差。
在本说明书中，术语“功率晶闸管”是指定如下晶闸管：该晶闸管在断开状态中，在该晶闸管的主电极(阳极和阴极)之间能够承受相对高的电压(例如，至少600伏的电压，并且优选地至少800伏的电压)和/或在导通状态中，在该晶闸管的主电极之间能够承受相对高的电流(例如，至少30安培的电流，并且优选地至少50安培的电流)。
图1A-1B示意性且部分地示出了功率晶闸管100的一个示例。图1A更特别地包括晶闸管的俯视图，图1B更特别地包括沿着图1A的平面B-B的晶闸管的截面图。为了清楚起见，在图1B的截面图中可见的晶闸管100的上部接触金属体和上部钝化层未在图1A的俯视图中示出。
晶闸管100包括交替导电类型的四个区域和/或半导体层101、103、105和107的垂直堆叠。区域101、103、105和107例如由硅制成。在图1的示例中，区域101、103、105和107分别是P型、N型、P型和N型掺杂的。在该示例中，区域101是未中断的连续层，其在整个组件表面之上延伸。作为示例，区域101的层的厚度在30至80μm的范围内，例如在50μm的量级。区域101的层的P型掺杂例如在1016至5*1019个原子/cm3的范围内。在该示例中，区域103是未中断的连续层，该未中断的连续层在区域101的层的整个上表面的顶部、且与该区域101的层的整个上表面相接触地延伸。作为示例，区域103的层的厚度在50至300μm的范围内，例如在150μm的量级。区域103的层的N型掺杂水平可以相对较低(N-)，例如在1013至1015个原子/cm3的范围内。在该示例中，区域105在区域103的层的上部部分中延伸。在俯视图中，区域105位于区域103的层的中央部分中。换言之，在横向上，区域105并未一直延伸到区域103的边缘，并且因此由区域105的层的外围部分横向地界定。区域105的厚度例如在30至80μm的范围内，例如在50μm的量级。区域105的P型掺杂水平例如在1016至5*1019个原子/cm3的范围内。在该示例中，区域107在区域105的上部部分中延伸。在俯视图中，区域107位于区域105的中央部分中。换言之，在横向上，区域107并未一直延伸到区域105的边缘。区域107的厚度例如在10至30μm的范围内，例如在15μm的量级。区域107的N型掺杂水平可以相对较高(N+)，例如在1020个原子/cm3的量级。
晶闸管100包括阳极接触金属化111(A)，该阳极接触金属化111(A)被布置在层101的下表面的顶部上并且与该层101的下表面接触。金属化111例如在层101的整个下表面之上延伸。晶闸管100还包括阴极接触金属化113(K)，该阴极接触金属化113(K)被布置在区域107的上表面的顶部上并且与该区域107的上表面接触。金属化113例如在所有区域107的上表面之上延伸。
在图1A-1B的示例中，区域107在区域105的区115中被中断，该区域105的区115在俯视图中位于晶闸管的中央部分中。在被称为栅极区的区115中，P型区域105与N型区域107的上表面齐平。在该示例中，区115被区域107完全横向地包围。阴极接触金属化113区115的表面相对地被中断。晶闸管100在区115上方还包括栅极接触金属化117(G)，栅极接触金属化117(G)被布置在区域105的区115的顶部上并且与区域105的区115接触，其中金属化117与阴极接触金属化113电绝缘。在该示例中，栅极接触金属化117被阴极接触金属化113在横向上完全地包围。在俯视图中，栅极区115例如具有圆形形状。作为示例，栅极区115的横向尺寸(宽度或直径)在500至1,500μm的范围内。
半导体结构的上表面的、未被包覆有栅极和阴极接触金属化117和113的部分可以用例如由氧化硅制成的绝缘钝化层119来包覆。在图1A-1B的示例中，层119覆盖区域105的外围环形带以及区域103的外围环形带，区域105的外围环形带在俯视图中包围区域107的，区域103的外围环形带在俯视图中包围区域105。另外，在该示例中，层119覆盖如下的环形半导体带：该环形半导体带在俯视图中在栅极接触金属化117与阴极接触金属化113之间延伸。
在图1A-1B的示例中，区域107进一步在区121中被中断，在区121处P型区域105由它的上表面接触到阴极接触金属化113。区121，被称为发射极短路或发射极短路孔，使得能够改善晶闸管的dV/dt行为特性，从而降低由电压峰值导致的晶闸管不适时地导通的风险。在俯视图中，区121例如具有圆形形状。例如，发射极短路区121的横向尺寸(宽度或直径)在10至100μm的范围内。
图2是晶闸管100的俯视图，其类似于图1A中所示的视图(即，不具有栅极和阴极接触金属化117和113并且不具有钝化层119)，且示意性地示出了这种晶闸管的温度行为。为了清楚起见，在图2中发射极短路孔121未被示出。
图2示出了在导通阶段例如紧接在晶闸管从截止状态切换到导通状态之后晶闸管100的上表面的非常简化的局部热图。图2中的黑圆点对应于晶闸管的上表面的热点，可以理解，随着圆点的直径变大，在该点的水平处测得的温度是更高的。
可以观察到，与区域107中的电荷载子浓度相对较高的区相对应的热点相对较均匀地分布在栅极区115的整个周围。
图1A-1B的晶闸管100可以对应于分立芯片，该分立芯片旨在被组装在功率封装(未示出)中，该功率封装留出到三个导电连接端子或凸片的访问，该三个导电连接端子或凸片在封装内部相应地被连接到芯片的阳极接触金属化111、阴极接触金属化113和栅极接触金属化117。
芯片的金属化113和117中的每一项可以通过一根或多根导线来连接到封装的对应的阴极或栅极连接端子，该一根或多根导线例如由铝制成，被焊接到金属化的上表面。作为一个示例，栅极接触金属化117通过被焊接到金属化117的上表面的单根导线，而被连接到封装的栅极连接端子，并且阴极接触金属化113通过被焊接到金属化113的上表面的、并联连接的多根导线，而被连接到封装的阴极连接端子。芯片的阳极接触金属化111可以通过其下表面与封装的导电焊盘接触，该导电焊盘被连接到封装的阳极连接端子。
为了提供良好的散热和晶闸管的快速导通，优选地在金属化113的热点区的水平处焊接阴极接触金属化113的(多个)连接线。
然而，由于围绕栅极区115的热点的相对均匀的分布，故难以或甚至不可能将导线焊接到阴极接触金属化113的所有热点区。这样的连接困难由于栅极区115的中央位置而在本示例中被放大，这意味着在金属化113的一部分的上方的导线延伸。
图3是晶闸管100的简化俯视图，示出了在金属化113和117的上表面上的连接导线的布局的可能示例。
图3以矩形形式示意性地示出了金属化113和117的上表面的区123，导线可以被焊接到该区123。在本示例中，在这些区中的每个区上被设置焊接单根导线，导线到金属化的焊接的表面在该区的基本上整个表面之上延伸。在图3的示例中，在栅极接触金属化117上设置有单个区123，并且在阴极接触金属化113上提供三个区123。因此，单根导线被设置以焊接到栅极接触金属化117，并且三根导线被设置以焊接到阴极接触金属化113。在图3的定向中，导线到阴极接触金属化113的焊接的三个区123分别被布置在金属化113的上部部分、金属化113的下部部分和金属化113的左侧部分中。
这种配置的缺点在于，金属化113的某些热点区仍然位于导线到金属化113的焊接区之外(例如，在图3的示例中的芯片的右手侧部分中)。这在如下方面：特别是在散热和导通速度方面，且在针对给定有源芯片表面面积晶闸管可以承受的最大电流方面，限制了晶闸管的性能。此外，由于芯片的相对较小的表面面积(例如，在10至100mm2的范围内)以及阴极线和栅极线的交叉的问题，四根导线到晶闸管的上表面的焊接相对难以实现。
图4A-4C示意性且部分地示出了根据实施例的功率晶闸管200的一个示例。图4A更特别地包括晶闸管的俯视图，图4B更特别地包括沿着图4A的平面B-B的晶闸管的截面图，并且图4C更具体地包括沿着图4A的平面C-C的晶闸管的截面图。为了清楚起见，在图4B-4C的截面图上示出的晶闸管200的上部接触金属化和上部钝化层没有在图4A的俯视图中示出。
图4A-4C的晶闸管200包括与图1A-1B的晶闸管100共同的元件。这些元件将在下文中不再描述。下文中，将仅突出与图1A-1B的晶闸管100的差异。
图4A-4C的晶闸管200与图1A-1B的晶闸管100的主要区别在于，在晶闸管200中，区域107在区201中被中断，形成在俯视图中的连续通道，该连续通道从栅极区115的边缘延伸到区域107的横向边缘(在本示例中，在图4A所示的视图的定向上的右手侧边缘)。在图4A-4C的示例中，区域107进一步在区201'中被中断，形成在俯视图中的第二连续通道，该第二连续通道从栅极区115的一个边缘延伸到区域107的横向边缘(在本示例中，在图4A所示的视图的定向上的左手侧边缘)。
在通道201和201'的每一项中，P型区域1005沿着通道的整个长度与N型区域107的上表面齐平。
在图4A-4C的示例中，在俯视图中，通道201'关于栅极区115是对称地对应于通道201。通道201和201'因此具有共同的纵向轴，该纵向轴在图4A中的视图的定向上是基本上水平的。在该示例中，通道201和201'与栅极区115形成区域107的连续的中断区，该区域107的连续的中断区将区域107分开成例如具有相同表面面积的两个分开的区域。
图4B示出了通道201的横向截面图，并且图4C示出了通道201和201'的纵向截面图。
例如，通道201和201'中的每一项具有在50至200μm范围内的宽度(在图4A的视图的定向中的垂直尺寸，在图4B的视图的定向中的水平尺寸)。在该示例中，每个通道的宽度在通道的纵向方向上基本上恒定的。
在图4A-4C的示例中，在通道201和201'中的每一项的上方，绝缘层119的条形部分沿着通道的基本上整个长度被布置在区域105的上表面的顶部上，并且与区域105的上表面接触。层119在通道201和201'的上表面的水平处，将阴极接触金属化113与区域105绝缘。在该示例中，金属化113在通道201和201'的水平处不被中断。因此，在俯视图中，金属化113具有与图1A-1B的示例中的形状基本相同的形状，即，整块板的形状，在该整块板上设置有与晶闸管的栅极区115相对的中央开口。
图5是图4A-4C的晶闸管200的俯视图，其类似于图4A的视图(即，不具有栅极接触金属化117和阴极接触金属化113并且不具有钝化层119)且示意性地示出了这样的晶闸管的温度行为。为了清楚起见，在图5中未示出发射极短路孔121。
图5示出了在导通阶段(例如紧接在晶闸管从截止状态到导通状态的切换之后)晶闸管200的上表面的非常简化的局部热图。与图2中一样，图5中的黑圆点对应于晶闸管的上表面的热点，可以理解，随着圆点的直径变大，在这些点的水平处测得的温度是更高的。
这次可以观察到，与区域107中的电荷载子浓度相对较高的区相对应的热点集中在两个区中，该两个区相对于区域107的中断的通道201和201'的中央纵向轴是基本对称的。
与热点均匀地分布在整个中央栅极区115周围的晶闸管100相比，这有利地使得能够便于遍及阴极接触金属化113的热点区的表面之上的导线的焊接。
图6是晶闸管200的简化俯视图，示出了在金属化113和117的上表面上的连接导线的布局的可能示例。
图6以矩形形式示意性地示出了金属化113和117的上表面的区223，导线可以被焊接到该区223。在本示例中，在这些区中的每个区上被设置以焊接单根导线，导线到金属化的焊接的表面在该区的基本整个表面之上延伸。在图6的示例中，单个区223被设置在栅极接触金属化117上，并且两个区223被设置在阴极接触金属化113上。因此，单根导线被设置以焊接到栅极接触金属化117，并且两根导线被设置以焊接到阴极接触导线金属化113。导线到阴极接触金属化113焊接的两个区223分别被布置在区域107的中断的通道201和201'的纵向轴的两侧(图6中未示出)，即在图6的定向中，被布置在金属化113的上部部分和金属化113的下部部分中。
所执行的测量表明，与图3的配置相比，图6的配置提供了更高的静态和动态性能，并且，这只需一根更少的要被焊接到阴极接触金属化的上表面的导线。特别地，与图3的配置相比，图6的配置可以提供更好的散热和晶闸管的更快导通。还应当注意，对于目标导通状态击穿电流值，相对于图3的配置，图6的配置中晶闸管的有源表面面积可以降低大约3％到5％。
图7A-7B示意性且部分地示出了图4A-4C的晶闸管200的一个备选实施例。图7A包括一个视图，其与图4B的视图在同一平面中，图7B包括一个视图，其与图4C的视图在同一平面中。
图7A-7B的晶闸管与图4A-4C的晶闸管的不同之处主要在于，在图7A-7B的示例中，阴极接触金属化113沿着通道201和201'的整个长度与通道201和201'相对地被中断。因此，在本示例中，金属化113被划分为具有基本相同表面面积的两个分开的部分，这些部分旨在被连接到芯片封装的同一连接端子。
在所示示例中，在通道201和201'中的每一项中，区域105的上表面包覆有沿着通道的整个长度延伸的绝缘层119的一部分。作为变型，绝缘层部分119可以被省略，然后通道201和201'的上表面被暴露。
图8是示出了图4A-4C的晶闸管200的另一备选实施例的简化的局部俯视图。
图8的晶闸管与图4A-4C的晶闸管的主要区别在于，在图8的示例中，通道201和201'没有一直延伸到半导体区域107的横向边缘。更特别地，在图8的示例中，通道201和201'中的每一项从栅极区115朝向半导体区域107的横向边缘延伸，但是在到达半导体区域107的边缘之前被中断。所执行的测试确实表明，上述优点可以用没有一直延伸到半导体区域107的横向边缘的通道来获取。优选地，每个通道纵长地延伸在如下距离的至少一半之上：该距离将栅极区115与半导体区域107的横向边缘分开。
此外，在图8的示例中，与关于图4A-4C描述的示例不同，通道201和201'中的每一项的宽度在通道的纵向方向上变化。更特别地，在该示例中，例如，随着到栅极区115的距离增加，每个通道的宽度连续地减小。作为变型，图8的晶闸管的通道201和201'中的每一项在通道的纵向方向上可以具有基本恒定的宽度。在另一变型中，图4A-4C或图7A-7B的晶闸管的通道201和201'中的每一项在通道的纵向方向上可以具有可变的宽度(例如，宽度随着到栅极区115的距离的增加而减小)。
已经描述了各种实施例和变型。本领域技术人员将理解，各种实施例和变型的某些特征可以被组合，并且本领域技术人员将想到其他变型。特别地，所描述的实施例不限于关于图4A至8描述的晶闸管的示例，该晶闸管包括区域107的中断的两个通道，其将区域107分成两个分开的部分。作为变型，晶闸管可以包括从栅极区115朝向区域107的横向边缘(例如到区域107的横向边缘)延伸的单个通道。单个通道的设置使得能够将热点集中在仅部分围绕栅极区域的区域中。在另一变型中，晶闸管可以包括多于两个的通道，其均从中央栅极区115朝向区域107的横向边缘延伸(例如一直延伸到区域107的横向边缘)，在这种情况下，区域107被划分为多于两个分开的部分。
此外，尽管在附图中仅示出了关于具有中央栅极的晶闸管的实施例，即，栅极区115被区域107完全横向地包围，并且栅极金属化117被导电金属化113完全横向地包围，但是所描述的实施例不限于该特定情况。作为变型，所描述的实施例可以适用于如下晶闸管，其中栅极位于区域107的外围，例如，位于区域107的横向边缘的水平处或在区域107的拐角的水平处。在这种情况下，栅极区115仅被区域107部分横向地包围，并且栅金属体117仅被导电金属化113部分横向地包围。所执行的测试确实表明，与上面描述的那些相似的，特别是在散热、导通速度和有源表面面积减小方面相似的优点，可以通过在具有外围栅极的晶闸管中提供区域107的中断的一个或多个通道设置来获取。
此外，所描述的实施例不限于附图中所示的发射极短路孔121的数目和布置的示例。作为变型，发射极短路孔121可以省略。
此外，所描述的实施例不限于图6所示的导电金属化113与外部器件的连接线的布局的具体示例。作为变型，金属化113与外部器件的连接线的数目可以不同于两个。此外，金属化113与外部器件的连接线的定向可以与已经示出的不同。作为示例，金属化113与外部器件的连接线可以具有横向定向，即，基本上垂直于通道201、201'的纵向轴。
此外，所描述的实施例不限于本公开中提及的数值和材料的示例。
此外，具有类似于关于图4A至8所描述的优点的晶闸管可以通过反转区域101、103、105和107的所有导电类型来获取。
这样的改变、修改和改进旨在作为本公开的一部分，并且旨在落入本实用新型的精神和范围内。因此，前面的描述仅是示例性的，并不旨在限制本实用新型。本实用新型仅由所附权利要求书及其等同方案限定。

Claims (25)

1.一种晶闸管，其特征在于，包括：
交替导电类型的第一半导体区域、第二半导体区域、第三半导体区域和第四半导体区域的垂直堆叠；
其中所述第四半导体区域被所述第三半导体区域的一部分中断，所述第三半导体区域的所述一部分形成所述晶闸管的栅极区；以及
其中所述第四半导体区域被所述第三半导体区域的另外部分中断，所述第三半导体区域的所述另外部分形成连续通道，所述连续通道从形成所述栅极区的所述第三半导体区域的所述一部分朝向所述第四半导体区域的横向边缘纵向延伸。
2.根据权利要求1所述的晶闸管，其特征在于，其中所述连续通道沿着如下长度纵向地延伸：所述长度大于或等于从形成所述栅极区的所述第三半导体区域的所述一部分到所述第四半导体区域的所述横向边缘的距离的一半。
3.根据权利要求1所述的晶闸管，其特征在于，其中所述连续通道从形成所述栅极区的所述第三半导体区域的所述一部分一直纵向延伸到所述第四半导体区域的所述横向边缘。
4.根据权利要求1所述的晶闸管，其特征在于，其中所述连续通道沿着所述连续通道纵向延伸的方向具有基本上恒定的横向宽度。
5.根据权利要求1所述的晶闸管，其特征在于，其中所述连续通道具有从形成所述栅极区的所述第三半导体区域的所述一部分开始沿着所述通道纵向延伸的方向减小的横向宽度。
6.根据权利要求1所述的晶闸管，其特征在于，还包括第一主导电金属化，所述第一主导电金属化与所述第四半导体区域的、与所述第三半导体区域相对的表面接触。
7.根据权利要求6所述的晶闸管，其特征在于，其中所述第一主导电金属化覆盖所述连续通道，并且所述晶闸管还包括绝缘层，其中所述绝缘层的一部分被布置在所述第一主导电金属化与所述连续通道的上表面之间，所述绝缘层沿着所述连续通道的整个长度延伸。
8.根据权利要求6所述的晶闸管，其特征在于，其中所述第一主导电金属化沿着所述连续通道的整个长度与所述连续通道相对地被中断。
9.根据权利要求6所述的晶闸管，其特征在于，其中所述第四半导体区域被所述第三半导体区域的附加部分中断，所述第三半导体区域的所述附加部分形成发射极短路区，在所述发射极短路区，所述第三半导体区域的上表面与所述第一主导电金属化接触。
10.根据权利要求1所述的晶闸管，其特征在于，还包括栅极金属化，所述栅极金属化与形成所述栅极区的所述第三半导体区域的一部分的上表面接触。
11.根据权利要求1所述的晶闸管，其特征在于，还包括第二主导电金属化，所述第二主导电金属化与所述第一半导体区域的、与所述第二半导体区域相对的表面接触。
12.根据权利要求1所述的晶闸管，其特征在于，其中所述第四半导体区域进一步被所述第三半导体区域的附加部分中断，所述第三半导体区域的附加部分形成另外的连续通道，所述另外的连续通道从形成所述栅极区的所述一部分朝向所述第四半导体区域的相对的横向边缘纵向延伸。
13.根据权利要求12所述的晶闸管，其特征在于：
形成所述栅极区的所述第三半导体区域的所述一部分被所述第四半导体区域、所述连续通道以及所述另外的连续通道横向地包围；以及
其中所述连续通道和所述另外的连续通道均相应地从形成栅极区的所述第三半导体区域的所述一部分一直延伸到所述第四半导体区域的所述横向边缘、以及所述第四半导体区域的所述相对的横向边缘，使得所述第四半导体区域被划分为至少两个分开的部分。
14.根据权利要求1所述的晶闸管，其特征在于，其中形成所述栅极区的所述第三半导体区域的所述一部分被所述第四半导体区域、以及所述连续通道横向地包围。
15.根据权利要求1所述的晶闸管，其特征在于，其中所述第一半导体区域、所述第二半导体区域、所述第三半导体区域和所述第四半导体区域分别是P型、N型、P型和N型的。
16.一种晶闸管，其特征在于，包括：
交替导电类型的第一半导体区域、第二半导体区域、第三半导体区域和第四半导体区域的垂直堆叠；
所述第四半导体区域的第一中断，被所述第三半导体区域的第一部分填充以形成晶闸管栅极区；
所述第四半导体区域的第二中断，被所述第三半导体区域的第二部分填充以形成通道区，所述第二中断被连接到所述第一中断并且从所述第一中断朝向所述第四半导体区域的外边缘纵向延伸；
栅极金属层，所述栅极金属层与所述第三半导体区域的所述第一部分的上表面接触，但所述栅极金属层不在所述第三半导体区域的所述第二部分的上表面之上延伸；以及
阴极金属层，所述阴极金属层与所述第四半导体区域的上表面接触，但所述阴极金属层与所述第三半导体区域的所述第一部分的所述上表面、以及与所述第三半导体区域的所述第二部分的所述上表面绝缘。
17.根据权利要求16所述的晶闸管，其特征在于，其中所述通道区具有从所述晶闸管栅极区朝向所述第三半导体区域的所述外边缘延伸的纵向长度，所述纵向长度大于或等于从所述晶闸管栅极区到所述外边缘的距离的一半。
18.根据权利要求17所述的晶闸管，其特征在于，其中所述通道的正交于所述纵向长度的宽度沿着所述纵向长度朝向所述外边缘是恒定的。
19.根据权利要求17所述的晶闸管，其特征在于，其中所述通道的正交于所述纵向长度的宽度沿着所述纵向长度朝向所述外边缘变窄。
20.根据权利要求16所述的晶闸管，其特征在于，其中所述通道区具有从所述晶闸管栅极区朝向所述第三半导体区域的所述外边缘延伸的纵向长度，所述纵向长度等于从所述晶闸管栅极区到所述外边缘的距离。
21.根据权利要求20所述的晶闸管，其特征在于，其中所述通道的正交于所述纵向长度的宽度沿着所述纵向长度朝向所述外边缘是恒定的。
22.根据权利要求20所述的晶闸管，其特征在于，其中所述通道的正交于所述纵向长度的宽度沿着所述纵向长度朝向所述外边缘变窄。
23.根据权利要求16所述的晶闸管，其特征在于，还包括所述第四半导体区域的第三中断，被所述第三半导体区域的第三部分填充以形成发射极短路区，并且其中所述阴极金属层与所述第三半导体区域的所述第三部分的上表面接触。
24.根据权利要求16所述的晶闸管，其特征在于，其中所述第一半导体区域、所述第二半导体区域、所述第三半导体区域和所述第四半导体区域分别是P型、N型、P型和N型的。
25.根据权利要求16所述的晶闸管，其特征在于，其中所述第四半导体区域的第一中断和所述第二中断将所述第四半导体区域完全地划分为两个分开的子区域。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111354781A (zh) * 2018-12-20 2020-06-30 意法半导体(图尔)公司 垂直晶闸管

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2254880B1 (zh) * 1973-12-12 1978-11-10 Alsthom Cgee
US4180416A (en) * 1978-09-27 1979-12-25 International Business Machines Corporation Thermal migration-porous silicon technique for forming deep dielectric isolation
FR2516704B1 (fr) * 1981-11-13 1985-09-06 Thomson Csf Thyristor a faible courant de gachette immunise par rapport aux declenchements
FR2697674B1 (fr) * 1992-10-29 1995-01-13 Sgs Thomson Microelectronics Thyristor et assemblage de thyristors à cathode commune.
JP3850054B2 (ja) * 1995-07-19 2006-11-29 三菱電機株式会社 半導体装置
US6693310B1 (en) * 1995-07-19 2004-02-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
FR2818806B1 (fr) * 2000-12-21 2003-03-21 St Microelectronics Sa Commutateur electronique bidirectionnel bistable a commande par implusions
JP4618629B2 (ja) * 2004-04-21 2011-01-26 三菱電機株式会社 誘電体分離型半導体装置
EP1746661A1 (en) * 2005-07-22 2007-01-24 ABB Technology AG Power semiconductor device
DE102006001252B4 (de) * 2006-01-10 2012-01-26 Infineon Technologies Ag Bipolares Leistungshalbleiterbauelement mit einem p-Emitter und höher dotierten Zonen in dem p-Emitter und Herstellungsverfahren
US7531888B2 (en) * 2006-11-30 2009-05-12 Fairchild Semiconductor Corporation Integrated latch-up free insulated gate bipolar transistor
US7956418B2 (en) * 2007-05-29 2011-06-07 Mediatek Inc. ESD protection devices
US8815654B2 (en) * 2007-06-14 2014-08-26 International Business Machines Corporation Vertical current controlled silicon on insulator (SOI) device such as a silicon controlled rectifier and method of forming vertical SOI current controlled devices
DE102007057728B4 (de) * 2007-11-30 2014-04-30 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements mit einer Kurzschlusstruktur
US10566462B2 (en) * 2009-07-30 2020-02-18 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
US8120074B2 (en) * 2009-10-29 2012-02-21 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
US8120108B2 (en) * 2010-01-27 2012-02-21 Texas Instruments Incorporated High voltage SCRMOS in BiCMOS process technologies
FR2974447A1 (fr) * 2011-04-22 2012-10-26 St Microelectronics Tours Sas Structure d'amorcage et composant de protection comprenant une telle structure d'amorcage
US8569117B2 (en) * 2011-10-10 2013-10-29 Pakal Technologies Llc Systems and methods integrating trench-gated thyristor with trench-gated rectifier
JP6053415B2 (ja) * 2012-09-19 2016-12-27 三菱電機株式会社 半導体装置
US8835975B1 (en) * 2013-05-10 2014-09-16 Ixys Corporation Ultra-fast breakover diode
FR3011124A1 (fr) * 2013-09-26 2015-03-27 St Microelectronics Tours Sas Composant scr a caracteristiques stables en temperature
US9523815B2 (en) * 2014-03-31 2016-12-20 Stmicroelectronics Sa ESD protection thyristor adapted to electro-optical devices
US20150333068A1 (en) * 2014-05-14 2015-11-19 Globalfoundries Singapore Pte. Ltd. Thyristor random access memory
US9318587B2 (en) * 2014-05-30 2016-04-19 Alpha And Omega Semiconductor Incorporated Injection control in semiconductor power devices
EP3195363B1 (en) * 2014-09-15 2018-04-18 ABB Schweiz AG Method for manufacturing a semiconductor device comprising a thin semiconductor wafer
CN108028266B (zh) * 2015-05-29 2021-01-26 Abb电网瑞士股份公司 具有改进的等离子体散布的晶闸管
FR3049768B1 (fr) * 2016-03-31 2018-07-27 Stmicroelectronics (Tours) Sas Composant de puissance protege contre les surchauffes
US9741839B1 (en) * 2016-06-21 2017-08-22 Powerex, Inc. Gate structure of thyristor
FR3091021B1 (fr) * 2018-12-20 2021-01-08 St Microelectronics Tours Sas Thyristor vertical

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111354781A (zh) * 2018-12-20 2020-06-30 意法半导体(图尔)公司 垂直晶闸管

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