CN116314276B - 半导体器件 - Google Patents

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Abstract

本申请提供一种半导体器件，包括：金属集电极具有第一区域以及第二区域；N型缓冲层设置于金属集电极上；N型漂移部和超结N型漂移部同层设置于N型缓冲层上，且N型漂移部位于第一区域，超结N型漂移部位于第二区域；第一P型保护部设置于N型漂移部中；超结P型柱部以及第二P型保护部设置于超结N型漂移部中；第一栅极结构和第一发射电极位于第一区域；第二栅极结构和第二发射电极位于第二区域；P型阻挡部以及N型截止部设置于第一P型保护部与第二P型保护部之间，隔离部设置于N型缓冲层中且与P型阻挡部接触设置，N型截止部位于P型阻挡部远离隔离部的一侧，以避免器件内出现干扰。

Description

半导体器件
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体器件。
背景技术
超结金属-氧化物半导体场效应晶体管（Metal-Oxide-SemiconductorField-Effect Transistor, MOSFET）是一种多子导电器件，具有开关速度快、开关损耗小以及频率特性好的优点。但是在高压状态下，电流增大，通态损耗也会显著增大，导致超结MOSFET在重载情况下，驱动效率不如绝缘栅双极型晶体管 (Insulate Gate BipolarTransistor，IGBT)高。
IGBT是一种双极型导电器件，具有MOSFET输入阻抗高、控制功率小以及驱动电路简单的优点。但IGBT在轻载情况下，驱动效率不如超结MOSFET高。
目前，为了同时获得超结MOSFET芯片和IGBT芯片的优点，通常将超结MOSFET和IGBT并联封装以形成新的器件结构，但因超结MOSFET芯片和IGBT芯片集成在一起，会引入新的寄生电容和电感，即出现相互干扰的情况，从而导致器件的性能不佳。
发明内容
鉴于此，本申请提供一种半导体器件，以解决现有的器件中出现干扰的问题。
本申请提供一种半导体器件，包括：
金属集电极，具有第一区域以及位于所述第一区域一侧的第二区域；
P型集电部和N型漏区部，同层设置于所述金属集电极上，所述P型集电部位于所述第一区域，所述N型漏区部位于所述第二区域；
N型缓冲层，设置于所述P型集电部以及所述N型漏区部上；
N型漂移部和超结N型漂移部，同层设置于所述N型缓冲层上，且所述N型漂移部位于所述第一区域，所述超结N型漂移部位于所述第二区域；
第一P型保护部、第一P型部以及第一N型发射部，设置于所述N型漂移部中；
超结P型柱部、第二P型保护部以及第二N型发射部，设置于所述超结N型漂移部中；
第一栅极结构和第一发射电极，位于所述第一区域；
第二栅极结构和第二发射电极，位于所述第二区域；以及
隔离部、P型阻挡部和N型截止部，所述P型阻挡部以及所述N型截止部设置于所述第一P型保护部与第二P型保护部之间，所述隔离部设置于所述N型缓冲层中且与所述P型阻挡部接触设置，所述N型截止部位于所述P型阻挡部远离所述隔离部的一侧。
其中，所述N型截止部与所述P型阻挡部接触设置。
其中，自所述N型漂移部朝向所述金属集电极的方向上，所述P型阻挡部以及所述隔离部在所述金属集电极上的投影位于所述N型截止部在所述金属集电极上的投影内。
其中，自所述N型漂移部朝向所述金属集电极的方向上，所述P型阻挡部在所述金属集电极上的投影的边缘与所述隔离部在所述金属集电极上的投影的边缘接触设置。
其中，所述N型截止部与所述P型阻挡部间隔设置。
其中，所述隔离部还设置于所述P型集电部以及所述N型漏区部，且与所述金属集电极接触设置。
其中，所述第二P型保护部位于所述超结P型柱部远离所述金属集电极的一侧，且位于所述第二N型发射部靠近所述N型漂移部的一侧，所述第一P型保护部位于所述第一P型部以及所述第一N型发射部靠近超结N型漂移部的一侧，所述超结P型柱部的高度与所述P型阻挡部的高度相同。
其中，所述第一栅极结构位于所述N型漂移部中，所述第一P型部以及所述第一N型发射部均与所述第一栅极结构接触设置，所述第一发射电极设置于所述第一栅极结构远离所述金属集电极的一侧。
其中，所述第二栅极结构设置于所述超结N型漂移部中，所述第二P型保护部设置于所述第二栅极结构靠近所述N型漂移部的一侧，所述第二N型发射部与所述第二栅极结构接触设置，所述第二发射电极设置于所述第二栅极结构远离所述金属集电极的一侧。
其中，所述第一栅极结构位于所述N型漂移部远离所述金属集电极的一侧，所述第一发射电极覆盖所述第一栅极结构；所述第二栅极结构位于所述超结N型漂移部远离所述金属集电极的一侧，所述第二发射电极覆盖所述第二栅极结构。
本申请提供一种半导体器件，包括：金属集电极具有第一区域以及第二区域；P型集电部和N型漏区部同层设置于金属集电极上，分别位于第一区域以及位于第二区域；N型缓冲层设置于P型集电部以及N型漏区部上；N型漂移部和超结N型漂移部同层设置于N型缓冲层上，且N型漂移部位于第一区域，超结N型漂移部位于第二区域；第一P型保护部、第一P型部以及第一N型发射部设置于N型漂移部中；超结P型柱部、第二P型保护部以及第二N型发射部设置于超结N型漂移部中；第一栅极结构和第一发射电极位于第一区域；第二栅极结构和第二发射电极位于第二区域；P型阻挡部以及N型截止部设置于第一P型保护部与第二P型保护部之间，隔离部设置于N型缓冲层中且与P型阻挡部接触设置，N型截止部位于P型阻挡部远离隔离部的一侧。在本申请中，通过从上往下依次设置N型截止部、隔离部以及P型阻挡部，且N型截止部以及P型阻挡部设置于第一P型保护部与第二P型保护部之间，隔离部设置于N型缓冲层中且与P型阻挡部接触设置，使得IGBT导通时，电子电流被隔离部以及P型阻挡部阻挡，致使电子电流无法进入超结MOSFET区域；在IGBT和超结MOSFET处于阻断状态时，位于第一区域的IGBT在N型截止部处，电场截止，而位于第二区域的超结MOSFET在N型截止部处，电场截止，从而避免超结MOSFET与IGBT之间出现相互干扰，从而提高器件的性能。
在本申请中，通过在超结MOSFET与IGBT设置N型截止部、隔离部以及P型阻挡部，使得超结MOSFET与IGBT两颗芯片在并联封装时，无需留出一定距离，以减小超结MOSFET与IGBT集成的在一起时，所占用的面积。
在本申请中，因在超结MOSFET与IGBT设置N型截止部、隔离部以及P型阻挡部，使得超结MOSFET与IGBT之间的连接无需打线连接，避免打线引起的寄生参数影响。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的半导体器件的第一种结构示意图；
图2是本申请提供的半导体器件的电路结构示意图；
图3是本申请提供的半导体器件的第二种结构示意图；
图4是本申请提供的半导体器件的第三种结构示意图。
附图标记：
10、半导体器件；20、隔离部；30、P型阻挡部；40、N型截止部；100、金属集电极；110、第一区域；120、第二区域；200、P型集电部；300、N型漏区部；400、N型缓冲层；500、N型漂移部；510、第一P型保护部；520、第一P型部；530、第一P型欧姆部；540、第一N型发射部；600、第一栅极结构；610、第一栅电极；620、第一栅介质层；700、第一发射电极；800、超结N型漂移部；810、超结P型柱部；820、第二P型保护部；830、第二P型部；840、第二P型欧姆部；850、第二N型发射部；900、第二栅极结构；910、第二栅电极；920、第二栅介质层；1000、第二发射电极。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
本申请提供一种半导体器件，包括金属集电极、P型集电部、N型漏区部、N型缓冲层、N型漂移部、超结N型漂移部、第一P型保护部、第一P型部、第一N型发射部、超结P型柱部、第二P型保护部、第二N型发射部、第一栅极结构、第一发射电极、第二栅极结构、第二发射电极、隔离部、P型阻挡部以及N型截止部。金属集电极具有第一区域以及位于第一区域一侧的第二区域；P型集电部和N型漏区部同层设置于金属集电极上，P型集电部位于第一区域，N型漏区部位于第二区域；N型缓冲层设置于P型集电部以及N型漏区部上；N型漂移部和超结N型漂移部同层设置于N型缓冲层上，且N型漂移部位于第一区域，超结N型漂移部位于第二区域；第一P型保护部、第一P型部以及第一N型发射部设置于N型漂移部中；超结P型柱部、第二P型保护部以及第二N型发射部设置于超结N型漂移部中；第一栅极结构和第一发射电极位于第一区域；第二栅极结构和第二发射电极位于第二区域；隔离部、P型阻挡部和N型截止部，P型阻挡部以及N型截止部设置于第一P型保护部与第二P型保护部之间，隔离部设置于N型缓冲层中且与P型阻挡部接触设置，N型截止部位于P型阻挡部远离隔离部的一侧，其中，设置于第一区域的膜层构成IGBT，设置于第二区域的膜层成超结MOSFET。
在本申请中，通过从上往下依次设置N型截止部、隔离部以及P型阻挡部，且N型截止部以及P型阻挡部设置于第一P型保护部与第二P型保护部之间，隔离部设置于N型缓冲层中且与P型阻挡部接触设置，使得IGBT导通时，电子电流被隔离部以及P型阻挡部阻挡，致使电子电流无法进入超结MOSFET区域；在IGBT和超结MOSFET处于阻断状态时，位于第一区域的IGBT在N型截止部处，电场截止，而位于第二区域的超结MOSFET在N型截止部处，电场截止，从而避免超结MOSFET与IGBT之间出现相互干扰，从而提高器件的性能。
在本申请中，通过在超结MOSFET与IGBT之间设置N型截止部、隔离部以及P型阻挡部，使得超结MOSFET与IGBT两颗芯片在并联封装时，无需留出一定距离，以减小超结MOSFET与IGBT集成的在一起时，所占用的面积，从而有利于封装。
在本申请中，因在超结MOSFET与IGBT之间设置N型截止部、隔离部以及P型阻挡部，使得超结MOSFET与IGBT之间的连接无需打线连接，避免打线引起的寄生参数影响。
请参考图1和图2，图1是本申请提供的半导体器件的第一种结构示意图；图2是本申请提供的半导体器件的电路结构示意图；
本申请提供一种半导体器件10，包括金属集电极100、P型集电部200、N型漏区部300、N型缓冲层400、N型漂移部500、超结N型漂移部800、第一P型保护部510、第一P型部520、第一P型欧姆部530、第一N型发射部540、第一栅极结构600、第一发射电极700、超结P型柱部810、第二P型保护部820、第二P型部830、第二P型欧姆部840、第二N型发射部850、第二栅极结构900、第二发射电极1000、隔离部20、P型阻挡部30以及N型截止部40。
具体的，金属集电极100具有第一区域110以及位于第一区域110一侧的第二区域120。P型集电部200和N型漏区部300同层设置于金属集电极100上，P型集电部200位于第一区域110，N型漏区部300位于第二区域120。N型缓冲层400设置于P型集电部200以及N型漏区部300上。N型漂移部500和超结N型漂移部800同层设置于N型缓冲层400上，且N型漂移部500位于第一区域110，超结N型漂移部800位于第二区域120。第一P型保护部510具有多个，多个第一P型保护部510间隔设置于N型漂移部500中，且位于远离金属集电极100的N型漂移部500的区域中。第一P型部520设置于远离金属集电极100的N型漂移部500的区域中，且第一P型保护部510远离第二区域120的一侧。第一P型欧姆部530设置于远离金属集电极100的N型漂移部500的区域中，且位于第一P型部520远离金属集电极100的一侧。第一N型发射部540置于远离金属集电极100的N型漂移部500的区域中，且位于第一P型部520远离金属集电极100的一侧。N型漂移部500具有沟槽，第一栅极结构600填充于沟槽中，第一栅极包括第一栅电极610以及包覆第一栅电极610的第一栅介质层620，沟槽设置于相邻的第一P型部520之间以及相邻的第一N型发射部540之间，第一栅极结构600均与第一N型发射部540以及第一P型部520接触，此外，最靠近第二区域120的第一栅极结构600还与第一P型保护部510接触设置，第一栅电极610作为器件的一个端子。第一发射电极700设置于N型漂移部500远离金属集电极100的一侧。
接着，超结P型柱部810、第二P型保护部820、第二P型部830、第二P型欧姆部840、第二N型发射部850以及第二栅极结构900均设置于超结N型漂移部800内。超结P型柱部810具有多个，多个超结P型柱部810间隔设置，多个超结P型柱部810靠近金属集电极100的一端均与N型缓冲层400接触。第二P型保护部820设置于超结P型柱部810远离金属集电极100的一侧，且与超结P型柱部810接触。第二栅极结构900设置于第二P型保护部820远离第一区域110的一侧，且与第二P型保护部820接触，第二栅极结构900通过沟槽设置于超结N型漂移部800内，第二栅极结构900包括第二栅电极910以及包覆第二栅电极910的第二栅介质层920，第二栅电极910作为器件中的一个端子。第二P型部830、第二P型欧姆部840以及第二N型发射部850均设置于第二P型保护部820远离第一区域110的一侧。第二P型欧姆部840以及第二N型发射部850均设置于第二P型部830远离金属集电极100的一侧，第二N型发射部850和第二P型部830均与第二栅介质层920接触。第二发射电极1000设置于超结N型漂移部800远离金属集电极100的一侧，且位于第二区域120，第二发射电极1000与第一发射电极700共同作为发射极，为其中的一个端子。
接着，隔离部20、P型阻挡部30和N型截止部40，P型阻挡部30以及N型截止部40设置于第一P型保护部510与第二P型保护部820之间，隔离部20设置于N型缓冲层400中以及P型集电部200与N型漏区部300之间，且与P型阻挡部30接触设置，N型截止部40位于P型阻挡部30远离隔离部20的一侧，N型截止部40与P型阻挡部30间隔设置，其中，设置于第一区域110的膜层构成IGBT，设置于第二区域120的膜层成超结MOSFET。
在本申请中，本申请的器件使用四个端子，分别是金属集电极100作为一个端子，第一发射电极700和第二发射电极1000共同作为发射极，形成一个端子，第一栅电极610作为一个端子，第二栅电极910作为一个端子，第一栅电极610控制IGBT的开关，第二栅电极910控制超结MOSFET的开关，从而实现在小电流情况下，控制超结MOSFET导通，进而提高器件在轻载下的效率；而在大电流情况下，控制IGBT导通，提高器件在重载下的效率。
在本申请中，通过从上往下依次设置N型截止部40、隔离部20以及P型阻挡部30，且N型截止部40以及P型阻挡部30设置于第一P型保护部510与第二P型保护部820之间，隔离部20设置于N型缓冲层400中且与P型阻挡部30接触设置，使得IGBT导通时，电子电流被隔离部20以及P型阻挡部30阻挡，致使电子电流无法进入超结MOSFET区域；在IGBT和超结MOSFET处于阻断状态时，位于第一区域110的IGBT在N型截止部40处，电场截止，而位于第二区域120的超结MOSFET在N型截止部40处，电场截止，也即阻隔MOSFET与IGBT之间的电场，从而避免超结MOSFET与IGBT之间出现相互干扰，从而提高器件的性能。
在本申请中，通过在超结MOSFET与IGBT之间设置N型截止部40、隔离部20以及P型阻挡部30，使得超结MOSFET与IGBT两颗芯片在并联封装时，无需留出一定距离，以减小超结MOSFET与IGBT集成的在一起时，所占用的面积。
在本申请中，因在超结MOSFET与IGBT之间设置N型截止部40、隔离部20以及P型阻挡部30，使得超结MOSFET与IGBT之间的连接无需打线连接，避免打线引起的寄生参数影响。
在本申请中，将N型截止部40与P型阻挡部30间隔设置，使得可以达到避免超结MOSFET与IGBT之间出现干扰的同时，降低材料成本。
第一栅电极610施加正压，当电流较小时，IGBT侧电子电流从第一N型发射部540经沟道流入N型漂移部500以及IGBT侧的N型缓冲层400，然后IGBT区域的P型集电部200向N型缓冲层400注入空穴，IGBT发生电导调制效应，IGBT完全导通。而本申请通过设置在超结MOSFET与IGBT之间设置N型截止部40、隔离部20以及P型阻挡部30，隔断IGBT电子电流到N型漏区部之间的通路，进而避免出现负阻（Snapback）现象。
在一实施例中，自N型漂移部500朝向金属集电极100的方向上，P型阻挡部30以及隔离部20在金属集电极100上的投影位于N型截止部40在金属集电极100上的投影内，也即N型截止部40、P型阻挡部30以及隔离部20自上往下排成一列。
在本申请中，将N型截止部40、P型阻挡部30以及隔离部20设置成自上往下排成一列，进一步避免超结MOSFET与IGBT之间出现相互干扰的情况。
在一实施例中，超结P型柱部810的高度与P型阻挡部30的高度相同，以使得可以避免超结MOSFET与IGBT之间出现相互干扰的同时，超结P型柱部810可以与P型阻挡部30采用一道工艺形成，简化了制备工艺，进而缩短了生产周期，以降低成本。
本申请提供的半导体器件10的工作原理如下：
当第一栅电极610和第二栅电极910都处于零电位，发射极处于零电位，金属集电极100施加正电压时，IGBT和MOSFET都处于阻断状态，在最大击穿电压BVDSS下，左右两侧耗尽线由N截止部分开。当第二栅电极910施加正电压，第一栅电极610处于零电位，发射极处于零电位，金属集电极100施加正压时，超结MOSFET导通。当第一栅电极610施加正电压，第二栅电极910处于零电位，发射极处于零电位，金属集电极100加正压时，IGBT导通。
在另一实施例中，N型截止部40、P型阻挡部30以及隔离部20设置成自上往下呈阶梯式排列，且自上往下，N型截止部40、P型阻挡部30以及隔离部20的宽度逐渐变小，通过厚度的设置，使得IGBT导通时，进一步提高阻挡电子电流的作用；在IGBT和超结MOSFET处于阻断状态时，进一步提高MOSFET与IGBT之间的电场阻隔作用，从而进一步避免超结MOSFET与IGBT之间出现相互干扰。
在另一实施例中，N型截止部40与P型阻挡部30接触设置。
在本申请中，将N型截止部40设置成与P型阻挡部30接触设置，降低因N型截止部40与P型阻挡部30之间存在间隙，而导致超结MOSFET与IGBT之间出现相互干扰的问题。
在另一实施例中，隔离部20不设置于P型集电部200以及N型漏区部300之间，仅设置于N型缓冲层400中，且与P型集电部200以及N型漏区部300接触设置，以使得可以避免超结MOSFET与IGBT之间出现相互干扰的同时，降低隔离部20的材料成本，进而降低器件的制备成本。
请参阅图3，图3是本申请提供的半导体器件10的第二种结构示意图。需要说明的是第二种结构与第一种结构的不同之处在于：
IGBT以及MOSFET的栅极结构为平面栅结构。具体的，第一栅极结构600位于N型漂移部500远离金属集电极100的一侧，第一发射电极700覆盖第一栅极结构600；第二栅极结构900位于超结N型漂移部800远离金属集电极100的一侧，第二发射电极1000覆盖第二栅极结构900。其它结构与图1中的相同，此处不再赘述。
在本申请中，使得IGBT导通时，可以提高阻挡电子电流的作用；在IGBT和超结MOSFET处于阻断状态时，提高MOSFET与IGBT之间的电场阻隔作用，从而避免超结MOSFET与IGBT之间出现相互干扰。
请参阅图4，图4是本申请提供的半导体器件的第三种结构示意图。需要说明的是第三种结构与第一种结构的不同之处在于：
自N型漂移部500朝向金属集电极100的方向上，P型阻挡部30在金属集电极100上的投影的边缘与隔离部20在金属集电极100上的投影的边缘接触设置，也即P型阻挡部30的中心与隔离部20的中心不在同一直线上，使得IGBT导通时，进一步提高电子电流的阻挡作用；在IGBT和超结MOSFET处于阻断状态时，进一步提高MOSFET与IGBT之间的电场阻隔作用，从而进一步避免超结MOSFET与IGBT之间出现相互干扰。其它结构与图1中的相同，此处不再赘述。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种半导体器件，其特征在于，包括：
金属集电极，具有第一区域以及位于所述第一区域一侧的第二区域；
P型集电部和N型漏区部，同层设置于所述金属集电极上，所述P型集电部位于所述第一区域，所述N型漏区部位于所述第二区域；
N型缓冲层，设置于所述P型集电部以及所述N型漏区部上；
N型漂移部和超结N型漂移部，同层设置于所述N型缓冲层上，且所述N型漂移部位于所述第一区域，所述超结N型漂移部位于所述第二区域；
第一P型保护部、第一P型部以及第一N型发射部，设置于所述N型漂移部中；
超结P型柱部、第二P型保护部以及第二N型发射部，设置于所述超结N型漂移部中；
第一栅极结构和第一发射电极，位于所述第一区域；
第二栅极结构和第二发射电极，位于所述第二区域；以及
隔离部、P型阻挡部和N型截止部，所述P型阻挡部以及所述N型截止部设置于所述第一P型保护部与第二P型保护部之间，所述隔离部设置于所述N型缓冲层中且与所述P型阻挡部接触设置，所述N型截止部位于所述P型阻挡部远离所述隔离部的一侧。
2.根据权利要求1所述的半导体器件，其特征在于，所述N型截止部与所述P型阻挡部接触设置。
3.根据权利要求1所述的半导体器件，其特征在于，自所述N型漂移部朝向所述金属集电极的方向上，所述P型阻挡部以及所述隔离部在所述金属集电极上的投影位于所述N型截止部在所述金属集电极上的投影内。
4.根据权利要求1所述的半导体器件，其特征在于，自所述N型漂移部朝向所述金属集电极的方向上，所述P型阻挡部在所述金属集电极上的投影的边缘与所述隔离部在所述金属集电极上的投影的边缘接触设置。
5.根据权利要求1所述的半导体器件，其特征在于，所述N型截止部与所述P型阻挡部间隔设置。
6.根据权利要求1-5任一项所述的半导体器件，其特征在于，所述隔离部还设置于所述P型集电部以及所述N型漏区部，且与所述金属集电极接触设置。
7.根据权利要求1-5任一项所述的半导体器件，其特征在于，所述第二P型保护部位于所述超结P型柱部远离所述金属集电极的一侧，且位于所述第二N型发射部靠近所述N型漂移部的一侧，所述第一P型保护部位于所述第一P型部以及所述第一N型发射部靠近超结N型漂移部的一侧，所述超结P型柱部的高度与所述P型阻挡部的高度相同。
8.根据权利要求7所述的半导体器件，其特征在于，所述第一栅极结构位于所述N型漂移部中，所述第一P型部以及所述第一N型发射部均与所述第一栅极结构接触设置，所述第一发射电极设置于所述第一栅极结构远离所述金属集电极的一侧。
9.根据权利要求7所述的半导体器件，其特征在于，所述第二栅极结构设置于所述超结N型漂移部中，所述第二P型保护部设置于所述第二栅极结构靠近所述N型漂移部的一侧，所述第二N型发射部与所述第二栅极结构接触设置，所述第二发射电极设置于所述第二栅极结构远离所述金属集电极的一侧。
10.根据权利要求7所述的半导体器件，其特征在于，所述第一栅极结构位于所述N型漂移部远离所述金属集电极的一侧，所述第一发射电极覆盖所述第一栅极结构；所述第二栅极结构位于所述超结N型漂移部远离所述金属集电极的一侧，所述第二发射电极覆盖所述第二栅极结构。
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