KR101534104B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은, PN 접합의 일부에 전계 및 전류가 집중하는 문제를 해소할 수 있는 반도체 소자를 제공하는 것을 목적으로 한다. 제1도전형의 반도체 기판(10)과, 상기 반도체 기판의 윗면측에 형성된 제2도전형의 활성 영역(12)과, 상기 반도체 기판의 윗면측에 평면에서 볼 때 상기 활성 영역과 접하도록 형성된 제2도전형의 내측 VLD 영역(14)과, 상기 반도체 기판의 윗면측에 평면에서 볼 때 상기 내측 VLD 영역의 상기 활성 영역과 접하는 부분과 반대측의 부분과 접하도록 형성된 제2도전형의 웰 영역(16)을 구비한다. 상기 웰 영역은 상기 활성 영역보다도 깊게 형성되고, 상기 내측 VLD 영역은, 상기 활성 영역과 접하는 부분에서는 상기 활성 영역과 동일한 깊이이고, 상기 활성 영역으로부터 상기 웰 영역을 향해 깊이가 점증하여, 상기 웰 영역과 접하는 부분에서는 상기 웰 영역과 동일한 깊이가 된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은, 예를 들면 대전류의 스위칭 등에 사용되는 고내압의 반도체 소자에 관한 것이다.
IGBT 등의 전력 용도의 반도체 소자는, 예를 들면 에너지절약화가 진행되는 에어컨, 냉장고, 또는 세탁기 등의 가전제품의 인버터 회로, 신간선 또는 지하철 차량의 모터 제어, 하이브리드·카의 인버터·컨버터의 제어, 또는 태양광 또는 풍력 발전용의 컨버터 회로 등에 폭넓게 이용되고 있다.
이와 같은 반도체 소자에서는 동작(사용)시에 있어서 안정된 고내압 특성을 갖는 것이 중요하다. 그 때문에, 반도체 소자의 외주 부분에 있어서 전계를 완화하는 다양한 구조가 지금까지 제안되어 있다. 반도체 소자의 외주 부분에 설치하는 가드링은 그것의 대표적인 구조이다. 다른 구조로서 비특허문헌 1, 2에는, 외주 부분에 형성된 VLD(Variation of Lateral Doping) 영역이 개시되어 있다. VLD 영역은, 가드링 등과 비교해서 면적을 축소하면서 우수한 내압 특성을 실현할 수 있다는 점에서 유효하다.
일본국 특개소 61-84830호 공보 일본국 특개평 1-123478호 공보 일본국 특개평 2-114646호 공보
전력 용도의 반도체 소자는, 반도체 기판의 윗면측에, 소자가 형성되는 소자 영역과 그것의 외주를 둘러싸는 전계 완화 영역을 구비한다. 이 소자 영역의 범위 내에는 주전류가 흐르는 활성 영역 이외에, 소자가 예를 들면 트랜지스터인 경우에는 제어 전극 패드 등을 형성하는 부분을 포함한다. 여기에서, 단면도에 있어서 활성 영역 단부가 활성 영역과는 도전형이 반대인 영역과 접하면, 곡률이 큰 PN 접합이 형성되는 일이 있다. 이것은 활성 영역의 깊이가, 통상, 소자의 동작 특성에 따라 결정되기 때문에, 활성 영역의 깊이가 얕아지면, PN 접합의 곡률은 커져 전계 및 전류가 집중하는 문제가 생기기 쉬워지고 있었다. 따라서, 활성 영역과 동일한 도전형으로 활성 영역보다도 깊게 형성된 웰 영역으로 활성 영역 단부를 덮어, 곡률이 큰 PN 접합이 형성되지 않도록 하는 것이 행해지고 있었다.
그렇지만, 웰 영역은 활성 영역보다도 깊게 형성되므로, 웰 영역의 내주측(활성 영역측)의 부분에도 곡률부가 형성되는 것으로 되므로, 패턴 형상에 따라서는 부분적으로 곡률이 큰 PN 접합이 형성되는 문제가 있었다. 곡률이 큰 PN 접합에는 전계 및 전류가 집중하는 문제가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로서, PN 접합의 일부에 전계 및 전류가 집중하는 문제를 해소할 수 있는 반도체 소자를 제공하는 것을 목적으로 한다.
본원의 발명에 관한 반도체 소자는, 제1도전형의 반도체 기판과, 상기 반도체 기판의 윗면측에 형성된 제2도전형의 활성 영역과, 상기 반도체 기판의 윗면측에 평면에서 볼 때 상기 활성 영역과 접하도록 형성된 제2도전형의 내측 VLD 영역과, 상기 반도체 기판의 윗면측에 평면에서 볼 때 상기 내측 VLD 영역의 상기 활성 영역과 접하는 부분과 반대측의 부분과 접하도록 형성된 제2도전형의 웰 영역을 구비한다. 그리고, 상기 웰 영역은 상기 활성 영역보다도 깊게 형성되고, 상기 내측 VLD 영역은, 상기 활성 영역과 접하는 부분에서는 상기 활성 영역과 동일한 깊이이고, 상기 활성 영역으로부터 상기 웰 영역을 향해 깊이가 점증하여, 상기 웰 영역과 접하는 부분에서는 상기 웰 영역과 동일한 깊이가 되는 것을 특징으로 한다.
본원의 발명에 관한 다른 반도체 소자는, 제1도전형의 반도체 기판과, 상기 반도체 기판의 윗면측에 형성된 제2도전형의 활성 영역과, 평면에서 볼 때 볼록부를 갖고, 상기 반도체 기판의 윗면측에 상기 볼록부 이외의 부분에서 상기 활성 영역에 접하도록 형성된 제2도전형의 웰 영역과, 상기 반도체 기판의 윗면측에, 평면에서 볼 때 상기 볼록부와 상기 활성 영역에 접하도록 형성된 제2도전형의 내측 VLD 영역을 구비한다. 그리고, 상기 웰 영역은 상기 활성 영역보다도 깊게 형성되고, 상기 내측 VLD 영역은, 상기 활성 영역과 접하는 부분에서는 상기 활성 영역과 동일한 깊이이고, 상기 활성 영역으로부터 상기 볼록부를 향해 깊이가 점증하여, 상기 볼록부와 접하는 부분에서는 상기 볼록부와 동일한 깊이가 되는 것을 특징으로 한다.
본 발명에 따르면, PN 접합의 일부에 전계 및 전류가 집중하는 문제를 해소할 수 있다.
도 1은 본 발명의 실시형태 1에 관한 반도체 소자의 평면도(a), 및 확대 평면도(b)이다.
도 2는 도 1b의 II-II' 파선에 있어서의 단면도다.
도 3은 도 1b의 III-III' 파선에 있어서의 단면도다.
도 4는 도 1b의 IV-IV' 파선에 있어서의 단면도다.
도 5는 본 발명의 실시형태 1에 관한 반도체 소자를 포함하는 회로도다.
도 6은 턴오프시의 동작 파형(VCE(peak))을 도시한 도면이다.
도 7은 비교예의 반도체 소자의 단면도다.
도 8은 VCE(peak)시에 있어서의 전류 경로를 도시한 도면이다.
도 9는 내측 VLD 영역, 웰 영역, 및 외측 VLD 영역을 1회의 이온주입으로 형성하는 것을 나타낸 단면도(a), 및 평면도(b)이다.
도 10은 복수의 점 형상의 개구를 갖는 산화막을 나타낸 단면도(a), 및 평면도(b)이다.
도 11은 본 발명의 실시형태 2에 관한 반도체 소자의 단면도다.
도 12는 본 발명의 실시형태 3에 관한 반도체 소자의 평면도(a), 및 확대 평면도(b)이다.
본 발명의 실시형태에 관한 반도체 소자에 대해 도면을 참조해서 설명한다. 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1a는, 본 발명의 실시형태 1에 관한 반도체 소자 중 주로 p형의 영역을 개념적으로 나타낸 평면도다. 이 도면에서는 설명의 편의상, 반도체 기판 주면(반도체 기판 윗면) 위의 절연막 및 전극 패턴을 생략하고 있다. 본 발명의 실시형태 1에 관한 반도체 소자는 트렌치 게이트를 갖는 IGBT이다. 이 반도체 소자는, 실리콘 등의 반도체 기판(10)을 베이스로 하여 구성되고, n형(이후, 제1도전형이라고 한다)의 반도체 기판을 사용함으로써, 반도체 기판(10)의 일부는 n형의 드리프트 영역으로서 기능한다.
반도체 기판(10)의 윗면측에는, 평면에서 볼 때에 있어서 반도체 소자의 중앙부를 포함하는 비교적 큰 영역을 차지하는 p형(이후, 제2도전형이라고 한다)의 활성 영역(12)이 형성되어 있다. 활성 영역(12)은 IGBT의 베이스 영역으로서 기능한다. 활성 영역(12)의 내부에는 후술하는 트렌치 게이트 및 에미터 영역이 형성된다. 또한, 활성 영역(12) 위에 에미터 전극이 형성된다. 반도체 기판(10)의 윗면측에는, 평면에서 볼 때 활성 영역(12)과 접하도록 제2도전형의 내측 VLD 영역(14)이 형성되어 있다. 내측 VLD 영역(14)은, 제2도전형의 VLD(Variation of Lateral Doping) 구조가 형성된 영역이다.
반도체 기판(10)의 윗면측에, 평면에서 볼 때 내측 VLD 영역(14)의 활성 영역(12)과 접하는 부분과 반대측의 부분과 접하도록 제2도전형의 웰 영역(16)이 형성되어 있다. 웰 영역(16)은 일체로 형성된 제1웰 영역(16a), 제2웰 영역(16b), 및 제3웰 영역(16c)을 갖고 있다. 제1웰 영역(16a)과 제2웰 영역(16b)의 경계, 및 제2웰 영역(16b)과 제3웰 영역(16c)의 경계는 파선으로 표시되어 있다. 제1웰 영역(16a)은 게이트 핑거가 설치되는 부분에 대응하고, 제2웰 영역(16b)은 게이트 패드가 설치되는 부분에 대응한다.
제3웰 영역(16c)의 외주부에는 외측 VLD 영역(18)이 설치되어 있다. 외측 VLD 영역(18)은, 활성 영역(12), 내측 VLD 영역(14) 및 웰 영역(16)을 둘러싸면서, 제3웰 영역(16c)과 접하고 있다. 외측 VLD 영역(18)은, 반도체 기판(10)의 외주측에 형성되는 주지의 내압 유지 구조로서 기능하는 영역이다.
도 1b는, 도 1a의 파선으로 둘러싸인 영역 P1의 확대 평면도이다. 활성 영역(12)과 접해서 제1도전형의 에미터 영역(20)이 형성되어 있다. 에미터 영역(20)은 평면에서 볼 때 직선적으로 복수 형성되어 있다. 평면에서 볼 때 활성 영역(12)으로부터 내측 VLD 영역(14) 또는 웰 영역(16)까지 직선적으로 뻗는 복수의 트렌치 게이트(22)가 형성되어 있다. 트렌치 게이트(22)는 에미터 영역(20)과 직교한다. 트렌치 게이트(22)는 게이트 핑거를 거쳐 게이트 패드에 전기적으로 접속되어 구동신호를 받도록 되어 있다.
도 2는, 도 1b의 II-II' 파선에 있어서의 단면도이다. 에미터 영역(20)은, 활성 영역(12)보다 얕게 형성되어 있다. 트렌치 게이트(22)는 활성 영역(12)보다도 깊게, 즉 활성 영역(12)을 관통하도록 형성되어 있다. 내측 VLD 영역(14)은, 횡방향으로 서로 중첩하는 복수의 제2도전형 층(14a)으로 형성되어 있다. 복수의 제2도전형 층(14a)의 포락선은 파선으로 표시되어 있다. 내측 VLD 영역(14)에 의해 형성되는 제2도전형의 영역의 윤곽은 이 포락선과 일치한다. 반도체 기판(10)의 드리프트 영역(10a)의 밑면측에는, 제1도전형의 버퍼 영역(40), 제2도전형의 콜렉터 영역(42), 및 콜렉터 전극(44)이 형성되어 있다.
도 3은, 도 1b의 III-III' 파선에 있어서의 단면도다. 웰 영역(16)은 활성 영역(12)보다도 깊고, 또한 활성 영역(12)보다도 불순물 농도가 높아지도록 형성되어 있다. 내측 VLD 영역(14)은, 활성 영역(12)과 접하는 부분에서는 활성 영역(12)과 동일한 깊이이고, 활성 영역(12)으로부터 웰 영역(16)을 향해 깊이가 점증하여, 웰 영역(16)과 접하는 부분에서는 웰 영역(16)과 동일한 깊이가 된다. 또한, 내측 VLD 영역(14)의 불순물 농도는 활성 영역(12)측으로부터 웰 영역(16)측을 향해 점증한다.
도 4는, 도 1b의 IV-IV' 파선에 있어서의 단면도다. 트렌치 게이트(22)는, 웰 영역(16)보다도 얕게 형성되어 있다. 트렌치 게이트(22)의 단부(22a)는, 내측 VLD 영역(14) 또는 웰 영역(16)으로 덮임(내포됨)으로써 반도체 기판(10)의 드리프트 영역(10a)과 접하지 않도록 되어 있다. 또한, 참고를 위해 트렌치 게이트(22) 등과의 위치 관계를 명확히 하기 위해, 활성 영역(12)과 내측 VLD 영역(14)은 파선으로 표시한다.
본 발명의 실시형태 1에 관한 반도체 소자를 도 5에 나타낸 회로 요소로서 사용한 경우에 대해 설명한다. 도 5는, 본 발명의 실시형태 1에 관한 반도체 소자인 IGBT를 포함하는 회로도이다. 이 회로는 L 부하(인덕턴스)의 스위칭 회로이다. 이와 같은 회로에서는 반도체 소자를 오프할 때에 콜렉터-에미터간 전압(VCE)이 커진다. 도 6은, 도 5에 나타낸 회로에 있어서 반도체 소자인 IGBT를 턴오프시켰을 때의 동작 파형으로, VCE(peak)가 출현하는 것을 도시한 도면이다. 턴오프시에는 게이트의 전압강하와 함께 VCE가 상승하고, 반도체 소자에 흐르는 전류(ICE)는 저하되어 간다. 그리고, VCE가 상승하여 최대값(VCE(peak))으로 되었을 때에 반도체 소자 내에 발생하는 전계는 가장 강해진다.
여기에서, 본 발명의 실시형태 1에 관한 반도체 소자의 이해를 쉽게 하기 위해, 비교예의 반도체 소자에 대해 설명한다. 도 7은, 비교예의 반도체 소자의 단면도이다. 도 7은, 도 2의 단면도를 닮아 있지만, 내측 VLD 영역이 형성되어 있지 않은 점에 있어서 도 2의 단면도와 다르다. 비교예의 반도체 소자는, 활성 영역(12)과 웰 영역(100)이 직접 접하고 있다. 그 때문에, 웰 영역(100) 중 활성 영역(12)측의 곡률이 큰 부분(파선으로 나타낸다)이 반도체 기판(10)에 접하므로, 곡률이 큰 PN 접합이 형성된다.
예를 들면, RBSOA(역바이어스 안전 동작 영역: Reverse Biased Safe Operating Area) 시험 등에 있어서 대전류 통전 상태로부터 전류 차단을 행하면, 반도체 기판(드리프트 영역) 내에 존재하고 있는 홀은 전계가 강하게 발생하고 있는 영역에 집중해서 흘러 들어 온다. 이 캐리어의 유입이 홀 전류로 된다. 비교예의 반도체 소자에 대해 이 시험을 행하면, 도 7의 파선 부분의 전계가 높아져, 이 부분에 홀 전류가 집중한다. 그러면, 이 부분의 온도가 상승하여 예를 들면 600K(켈빈)정도까지 도달하면 큰 대미지를 받는다.
그러나, 본 발명의 실시형태 1에 관한 반도체 소자에 따르면, 웰 영역(16)을 구성요소로 하는 PN 접합의 일부에 전계 및 전류가 집중하는 것을 방지할 수 있다. 본 발명의 실시형태 1에 관한 내측 VLD 영역(14)은, 활성 영역(12)과 접하는 부분에서는 활성 영역(12)과 동일한 깊이이고, 활성 영역(12)으로부터 웰 영역(16)을 향해 깊이가 점증하여, 웰 영역(16)과 접하는 부분에서는 웰 영역(16)과 동일한 깊이가 된다. 또한, 그것의 불순물 농도는 활성 영역(12)측으로부터 웰 영역(16)측을 향해 점증한다. 이에 따라, 웰 영역(16)에 의해 곡률이 큰 PN 접합이 형성되는 것은 없어지므로, PN 접합의 일부에 전계 및 전류가 집중하는 문제를 해소할 수 있다.
도 8은, VCE(peak)시에 있어서의 전류 경로를 도시한 도면이다. 홀 전류는 화살표로 표시되어 있다. VCE(peak)일 때의 홀 전류는, 웰 영역에 집중하지 않고 활성 영역(12)을 경유해서 에미터 영역(20)으로 흐른다. 활성 영역(12)은 넓게 형성되어 있으므로, 활성 영역(12)에 홀 전류를 흘림으로써 홀 전류를 분산시킬 수 있다. 따라서, 반도체 소자의 신뢰성을 높일 수 있다.
본 발명의 실시형태 1에 관한 반도체 소자에서는, 웰 영역(16)과 활성 영역(12) 사이에 내측 VLD 영역(14)을 형성함으로써, 웰 영역(16)과 활성 영역(12)이 직접 접하는 부분은 없으므로, 반도체 소자의 신뢰성을 향상시키는 효과로 높다. 이때, 비교예와 비교하면 매우 적은 홀 전류가 웰 영역(16)에 흐르지만, 웰 영역(16)은 저저항의 영역이기 때문에 홀 전류에 의한 발열은 적다.
내측 VLD 영역(14) 또는 웰 영역(16)으로 트렌치 게이트(22)의 단부를 덮고 있기 때문에, 트렌치 게이트(22)의 단부는 반도체 기판(10)과 접하지 않는다. 따라서, 트렌치 게이트(22) 단부의 모서리가 된 부분의 전계가 높아져 내압이 저하하는 것을 방지할 수 있다.
그런데, 내측 VLD 영역(14), 웰 영역(16), 및 외측 VLD 영역(18)(내압 유지 영역)은 1회의 이온주입으로 형성하는 것이 가능하다. 이 경우, 내측 VLD 영역(14)을 설치하는 것에 의한 공정의 증가를 회피할 수 있다. 도 9는, 내측 VLD 영역, 웰 영역, 및 외측 VLD 영역을 동시에 형성하기 위해, 이것들을 1회의 이온주입으로 형성하는 것을 표시하는 단면도와 평면도다. 도 9a는 단면도이고, 도 9b는 평면도이다.
간단하기는 하지만 내측 VLD 영역(14), 웰 영역(16), 및 외측 VLD 영역(18)의 제조방법에 대해 설명한다. 우선, 반도체 기판(10) 위에 산화막을 설치한 후, 사진제판기술에 의해 평면에서 볼 때 스트라이프 형상의 개구를 복수 갖는 산화막(70)을 형성한다. 복수의 개구는, 웰 영역(16)을 형성하기 위한 개구(70a)로부터 떨어질수록 폭 및 개구 밀도가 작아진다. 그리고, 산화막(70)을 마스크로 하여 예를 들면 붕소 등의 불순물 주입을 행한다. 그후 불순물의 활성화를 위한 열처리를 실시한다. 이와 같이 하면 1회의 이온주입 및 열처리로, 내측 VLD 영역(14), 웰 영역(16), 및 외측 VLD 영역(18)(내압 유지 영역)을 형성할 수 있으므로 효율적이다. 이 경우, 내측 VLD 영역(14)은 평면에서 볼 때 복수의 스트라이프 형상의 영역이 중첩하게 된다.
마스크로서 사용하는 산화막에 점 형상의 개구를 형성해도 된다. 도 10은, 복수의 점 형상의 개구를 갖는 산화막을 나타낸 단면도와 평면도이다. 도 10a는 단면도이고, 도 10b는 평면도이다. 산화막(72)은, 평면에서 볼 때 복수의 점 형상의 개구를 갖고 있다. 산화막(72)을 마스크로 하여 반도체 기판(10)에 이온주입하여 열처리를 실시함으로써, 평면에서 볼 때 복수의 점 형상의 영역이 중첩하는 내측 VLD 영역을 형성할 수 있다. 이 경우, 산화막(72)의 개구의 크기를 조정함으로써 내측 VLD 영역 및 외측 VLD 영역의 불순물 농도를 세밀하게 조정할 수 있다. 이때, 스트라이프 형상의 부분과 점 형상의 부분을 겸비한 산화막을 형성해도 된다.
본 발명의 실시형태 1에 관한 반도체 소자는, 에미터 전극을 기준으로 해서 콜렉터 전극에 정전위가 인가되었을 때에 웰 영역에 홀 전류가 집중하는 것을 억제하는 것이다. 따라서, 본 발명의 실시형태 1에 관한 반도체 소자는, 전술한 대전류 차단시 이외에도, 고온 역바이어스 시험(HTRB: High Temperature Reverse Bias Test) 등의 전압을 항상 인가하는 경우에 있어서도 효과가 있다.
상기한 각 영역의 도전형은 역전시켜도 된다. 즉, n형을 제1도전형, p형을 제2도전형으로 했지만, p형을 제1도전형, n형을 제2도전형으로 해도 된다.
트렌치 게이트(22)는, 평면에서 볼 때 활성 영역(12)으로부터 내측 VLD 영역(14)까지 뻗어도 되고, 활성 영역(12)으로부터 웰 영역(16)까지 뻗어도 된다. 어느쪽의 경우에도, 트렌치 게이트(22)의 단부가 제1도전형의 반도체 기판(10)과 접하지 않도록 하는 것이 바람직하다.
외측 VLD 영역(18)은, VLD 구조 이외의 내압 유지 영역으로 치환할 수 있다. 외측 VLD 영역(18) 대신에 예를 들면 가드링 또는 리서프 구조 등의 전계 완화 영역을 형성해도 된다. 또한, 반도체 소자의 가장 바깥둘레에는 주지의 채널 스톱퍼 영역을 형성하는 것이 바람직하다.
본 발명의 실시형태 1에 관한 반도체 소자는 IGBT에 한정되지 않고, 파워 MOSFET, 플래너 게이트 구조를 갖는 반도체 소자, LSI,또는 다이오드이어도 된다. 이때, 이것들의 변형은, 적절히 이하의 실시형태에 관한 반도체 소자에도 응용할 수 있다.
실시형태 2.
도 11은, 본 발명의 실시형태 2에 관한 반도체 소자의 단면도다. 본 발명의 실시형태 2에 관한 반도체 소자는 다이오드이다. 제1도전형의 반도체 기판(200)의 밑면측에 제1도전형의 캐소드 영역(202)이 형성되어 있다. 반도체 기판(200)의 윗면측에 애노드 영역으로서 기능하는 제2도전형의 활성 영역(204)이 형성되어 있다.
반도체 기판(200)의 윗면측에는, 평면에서 볼 때 활성 영역(204)을 둘러싸도록, 활성 영역(204)보다도 깊은 웰 영역(206)이 형성되어 있다. 웰 영역(206)은 저저항으로 발열을 억제하기 위해 효과적이므로, 활성 영역(204)보다도 깊게 형성하고 있다. 그리고, 웰 영역(206)과 활성 영역(204)은 내측 VLD 영역(208)과 접속되어 있다. 내측 VLD 영역(208)의 깊이는 실시형태 1과 같다. 웰 영역(206)의 외측에는 외측 VLD 영역(210)이 형성되어 있다.
이와 같이, 활성 영역(204)과 웰 영역(206) 사이에 내측 VLD 영역(208)을 형성함으로써, 실시형태 1과 동일한 효과를 갖는 다이오드를 제조할 수 있다.
실시형태 3.
본 발명의 실시형태 3에 관한 반도체 소자는, 실시형태 1과의 공통점이 많으므로 실시형태 1과의 차이점을 중심으로 설명한다. 도 12a는, 본 발명의 실시형태 3에 관한 반도체 소자의 평면도이다. 본 발명의 실시형태 3에 관한 반도체 소자는, 내측 VLD 영역(14A)을 부분적으로 형성한 점에 있어서 실시형태 1과 다르다.
반도체 기판(10)의 윗면측에 형성된 웰 영역(16)은 평면에서 볼 때 복수의 볼록부(16A)를 갖고 있다. 볼록부(16A)란, 웰 영역(16) 중에서 평면에서 볼 때 활성 영역(12)쪽으로 돌출한 부분이다. 웰 영역(16)은, 볼록부(16A) 이외의 부분에서 활성 영역(12)에 접하고 있다. 그리고, 볼록부(16A)와 활성 영역(12)에 접하도록 제2도전형의 내측 VLD 영역(14A)이 형성되어 있다. 즉, 볼록부(16A)와 활성 영역(12)은 내측 VLD 영역(14A)을 거쳐 접속되어 있다. 도 12b는, 도 12a의 파선으로 둘러싸인 영역 P2의 확대 평면도이다.
내측 VLD 영역(14A)은, 활성 영역(12)과 접하는 부분에서는 활성 영역(12)과 동일한 깊이이고, 활성 영역(12)으로부터 볼록부(16A)를 향해 깊이가 점증하여, 볼록부(16A)와 접하는 부분에서는 볼록부(16A)와 동일한 깊이가 된다.
웰 영역(16) 중에서 가장 곡률이 커지는 것은 볼록부(16A)이다. 따라서, 볼록부(16A)에 접하도록 내측 VLD 영역(14A)을 설치함으로써 볼록부(16A)에 전계가 집중하여 전류가 국소적으로 흘러 들어 오는 것을 방지할 수 있다.
10 반도체 기판, 12 활성 영역, 14, 14A 내측 VLD 영역, 14a 제2도전형 층, 16 웰 영역, 16a 제1웰 영역, 16b 제2웰 영역, 16c 제3웰 영역, 16A 볼록부, 18 외측 VLD 영역, 20 에미터 영역, 22 트렌치 게이트, 40 버퍼 영역, 42 콜렉터 영역, 44 콜렉터 전극, 70, 72 산화막, 70a 개구, 100 웰 영역, 200 반도체 기판, 202 캐소드 영역, 204 활성 영역, 206 웰 영역, 208 내측 VLD 영역, 210 외측 VLD 영역

Claims (5)

  1. 제1도전형의 반도체 기판과,
    상기 반도체 기판의 윗면측에 형성된 제2도전형의 활성 영역과,
    상기 반도체 기판의 윗면측에 평면에서 볼 때 상기 활성 영역과 접하도록 형성된 제2도전형의 내측 VLD 영역과,
    상기 반도체 기판의 윗면측에 평면에서 볼 때 상기 내측 VLD 영역의 상기 활성 영역과 접하는 부분과 반대측의 부분과 접하도록 형성된 제2도전형의 웰 영역을 구비하고,
    상기 웰 영역은 상기 활성 영역보다도 깊게 형성되고,
    상기 내측 VLD 영역은, 상기 활성 영역과 접하는 부분에서는 상기 활성 영역과 동일한 깊이이고,
    상기 활성 영역으로부터 상기 웰 영역을 향해 깊이가 점증하여, 상기 웰 영역과 접하는 부분에서는 상기 웰 영역과 동일한 깊이가 되는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 활성 영역의 일부에 상기 활성 영역보다 얕게 형성된 제1도전형의 에미터 영역과,
    평면에서 볼 때 상기 활성 영역으로부터 상기 내측 VLD 영역 또는 상기 웰 영역까지 뻗고, 상기 활성 영역보다도 깊게 또한 상기 웰 영역보다도 얕게 형성된 트렌치 게이트와,
    상기 반도체 기판의 밑면측에 형성된 제2도전형의 콜렉터 영역을 구비하고,
    상기 활성 영역은 베이스 영역이고,
    상기 트렌치 게이트의 단부는, 상기 내측 VLD 영역 또는 상기 웰 영역으로 덮임으로써, 상기 반도체 기판과 접하지 않는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 반도체 기판의 밑면측에 형성된 제1도전형의 캐소드 영역을 구비하고,
    상기 활성 영역은 애노드 영역이고,
    다이오드를 구성하는 반도체 소자.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 내측 VLD 영역은, 평면에서 볼 때 복수의 점 형상의 영역이 중첩하는 것, 또는 평면에서 볼 때 복수의 스트라이프 형상의 영역이 중첩하는 것인 것을 특징으로 하는 반도체 소자.
  5. 제1도전형의 반도체 기판과,
    상기 반도체 기판의 윗면측에 형성된 제2도전형의 활성 영역과,
    평면에서 볼 때 볼록부를 갖고, 상기 반도체 기판의 윗면측에 상기 볼록부 이외의 부분에서 상기 활성 영역에 접하도록 형성된 제2도전형의 웰 영역과,
    상기 반도체 기판의 윗면측에, 평면에서 볼 때 상기 볼록부와 상기 활성 영역에 접하도록 형성된 제2도전형의 내측 VLD 영역을 구비하고,
    상기 웰 영역은 상기 활성 영역보다도 깊게 형성되고,
    상기 내측 VLD 영역은, 상기 활성 영역과 접하는 부분에서는 상기 활성 영역과 동일한 깊이이고,
    상기 활성 영역으로부터 상기 볼록부를 향해 깊이가 점증하여, 상기 볼록부와 접하는 부분에서는 상기 볼록부와 동일한 깊이가 되는 것을 특징으로 하는 반도체 소자.
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