CN104103676B - 半导体元件 - Google Patents

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Abstract

本发明的目的是提供一种半导体元件，其能够解决电场及电流在PN结的局部处集中的问题。该半导体元件具有：第1导电型的半导体衬底；第2导电型的激活区域，其形成在该半导体衬底的上表面侧；第2导电型的内侧VLD区域，其按照俯视观察时与该激活区域接触的方式，形成在该半导体衬底的上表面侧；以及第2导电型的阱区域，其按照俯视观察时和该内侧VLD区域的与该激活区域接触的部分的相反侧部分接触的方式，形成在该半导体衬底的上表面侧。该阱区域形成得比该激活区域深，该内侧VLD区域构成为，在与该激活区域接触的部分，深度与该激活区域相同，从该激活区域朝向该阱区域深度逐渐增大，在与该阱区域接触的部分成为与该阱区域相同的深度。

Description

半导体元件
技术领域
本发明涉及用于例如大电流的通断切换等的高耐压半导体元件。
背景技术
IGBT等功率用半导体元件被广泛用于例如不断节能化的空调、冰箱、或洗衣机等家电产品的逆变器电路、新干线或地铁的电动机控制、混合动力车辆的逆变器·转换器控制、或太阳能或风力发电用的转换器电路等。
在这种半导体元件中，在动作（使用）时具有稳定的高耐压特性是非常重要的。因此，截至目前，提出了多种在半导体元件的外周部分使电场缓和的构造。在半导体元件的外周部分设置的保护环是其具有代表性的构造。作为其它构造，在非专利文献1、2中公开了在外周部分形成的VLD（Variation of Lateral Doping）区域。VLD区域与保护环等相比，能够在减小面积的同时实现优异的耐压特性，从这方面来说是有效的。
专利文献1：日本特开昭61－84830号公报
专利文献2：日本特开平1－123478号公报
专利文献3：日本特开平2－114646号公报
非专利文献1：“Variation of Lateral Doping-A New Concept to Avoid HighVoltage Breakdown of Planar Junctions”IEDM1985
非专利文献2：“Variation of Lateral Doping as a Field Terminator forHigh-Voltage Power Devices”IEEE Trans.Electron Devices,1986
功率用半导体元件在半导体衬底的上表面侧具有形成元件的元件区域和包围在该元件区域周围的电场缓和区域。在该元件区域的范围内，除了主电流流过的激活区域以外，在元件是例如晶体管的情况下，还包含用于形成控制电极焊盘等的部分。在这里，如果剖面观察时的激活区域端部接触到导电型与激活区域相反的区域，则存在形成大曲率的PN结的情况。其原因在于，激活区域的深度通常是根据元件的动作特性而决定的，因此，如果激活区域的深度变浅，则PN结的曲率变大，容易产生电场及电流集中的问题。因此，由导电型与激活区域相同且形成得比激活区域深的阱区域对激活区域端部进行覆盖，以避免形成大曲率的PN结。
但是，由于阱区域形成得比激活区域深，因此，在阱区域的内周侧（激活区域侧）的部分也会形成曲率部，所以存在由于图案形状而局部形成大曲率的PN结的问题。存在电场及电流向大曲率的PN结集中的问题。
发明内容
本发明就是为了解决上述课题而提出的，其目的是提供一种半导体元件，该半导体元件能够解决电场及电流在PN结的局部处集中的问题。
本发明所涉及的半导体元件的特征在于，具有：第1导电型的半导体衬底；第2导电型的激活区域，其形成在该半导体衬底的上表面侧；第2导电型的内侧VLD区域，其按照俯视观察时与该激活区域接触的方式，形成在该半导体衬底的上表面侧；以及第2导电型的阱区域，其按照俯视观察时和该内侧VLD区域的与该激活区域接触的部分的相反侧部分接触的方式，形成在该半导体衬底的上表面侧。并且，该阱区域形成得比该激活区域深，该内侧VLD区域构成为，在与该激活区域接触的部分，深度与该激活区域相同，从该激活区域朝向该阱区域深度逐渐增大，在与该阱区域接触的部分，成为与该阱区域相同的深度。
本发明所涉及的其它半导体元件的特征在于，具有：第1导电型的半导体衬底；第2导电型的激活区域，其形成在该半导体衬底的上表面侧；第2导电型的阱区域，其俯视观察时具有凸部，该阱区域按照利用除了该凸部以外的部分与该激活区域接触的方式，形成在该半导体衬底的上表面侧；以及第2导电型的内侧VLD区域，其按照俯视观察时与该凸部及该激活区域接触的方式，形成在该半导体衬底的上表面侧。并且，该阱区域形成得比该激活区域深，该内侧VLD区域构成为，在与该激活区域接触的部分，深度与该激活区域相同，从该激活区域朝向该凸部深度逐渐增大，在与该凸部接触的部分，成为与该凸部相同的深度。
发明的效果
根据本发明，能够解决电场及电流在PN结的局部处集中的问题。
附图说明
图1是本发明的实施方式1所涉及的半导体元件的俯视图（A）及放大俯视图（B）。
图2是图1B的II－II’虚线处的剖视图。
图3是图1B的III－III’虚线处的剖视图。
图4是图1B的IV－IV’虚线处的剖视图。
图5是包含本发明的实施方式1所涉及的半导体元件在内的电路图。
图6是表示截止时的动作波形（VCE（peak））的图。
图7是对比例的半导体元件的剖视图。
图8是表示VCE（peak）时的电流路径的图。
图9是表示通过1次离子注入而形成内侧VLD区域、阱区域、及外侧VLD区域的剖视图（A）、及俯视图（B）。
图10是表示具有多个点状开口的氧化膜的剖视图（A）及俯视图（B）。
图11是本发明实施方式2所涉及的半导体元件的剖视图。
图12是本发明实施方式3所涉及的半导体元件的俯视图（A）、及放大俯视图（B）。
标号说明
10半导体衬底，12激活区域，14、14A内侧VLD区域，14a第2导电型层，16阱区域，16a第1阱区域，16b第2阱区域，16c第3阱区域，16A凸部，18外侧VLD区域，20发射极区域，22沟槽栅极，40缓冲区域，42集电极区域，44集电极电极，70、72氧化膜，70a开口，100阱区域，200半导体衬底，202阴极区域，204激活区域，206阱区域，208内侧VLD区域，210外侧VLD区域
具体实施方式
参照附图，对本发明实施方式所涉及的半导体元件进行说明。有时，对于相同或对应的结构要素，标注相同的标号，省略重复说明。
实施方式1.
图1A是主要示意地表示本发明实施方式1所涉及的半导体元件中的p型区域的俯视图。在该图中，为了说明方便，省略半导体衬底主面（半导体衬底上表面）上方的绝缘膜及电极图案。本发明的实施方式1所涉及的半导体元件是具有沟槽栅极的IGBT。该半导体元件以硅等半导体衬底10为基底而构成，通过使用n型（以下称为第1导电型）的半导体衬底，从而使得半导体衬底10的一部分作为n型漂移区域起作用。
在半导体衬底10的上表面侧形成有p型（以下称为第2导电型）的激活区域12，该激活区域12占据包含俯视观察时的半导体元件的中央部在内的较大区域。激活区域12作为IGBT的基极区域起作用。在激活区域12中形成后述的沟槽栅极及发射极区域。另外，在激活区域12上方形成发射极电极。在半导体衬底10的上表面侧按照俯视观察时与激活区域12接触的方式形成有第2导电型的内侧VLD区域14。内侧VLD区域14是形成有第2导电型的VLD（Variation of lateral Doping）构造的区域。
在半导体衬底10的上表面侧形成有第2导电型的阱区域16，该阱区域16在俯视观察时和内侧VLD区域14的与激活区域12接触的部分的相反侧部分接触。阱区域16具有一体形成的第1阱区域16a、第2阱区域16b、及第3阱区域16c。第1阱区域16a和第2阱区域16b的边界、及第2阱区域16b和第3阱区域16c的边界以虚线表示。第1阱区域16a与设置栅极指（gatefinger）的部分对应，第2阱区域16b与设置栅极焊盘的部分对应。
在第3阱区域16c的外周部设有外侧VLD区域18。外侧VLD区域18包围激活区域12、内侧VLD区域14、及阱区域16，并与第3阱区域16c接触。外侧VLD区域18是作为形成在半导体衬底10外周侧的公知的耐压保持构造起作用的区域。
图1B是由图1A的虚线包围的区域P1的放大俯视图。与激活区域12接触而形成有第1导电型的发射极区域20。发射极区域20按照在俯视观察时呈直线的方式形成有多个。形成有在俯视观察时从激活区域12至内侧VLD区域14或阱区域16为止以直线方式延伸的多个沟槽栅极22。沟槽栅极22与发射极区域20正交。沟槽栅极22经由栅极指与栅极焊盘电连接，并接受驱动信号。
图2是图1B的II－II’虚线处的剖视图。发射极区域20形成得比激活区域12浅。沟槽栅极22形成得比激活区域12深，换言之，沟槽栅极22形成为贯穿激活区域12。内侧VLD区域14由横向彼此重叠的多个第2导电型层14a形成。多个第2导电型层14a的包络线如虚线所示。由内侧VLD区域14形成的第2导电型区域的轮廓与该包络线一致。在半导体衬底10的漂移区域10a的下表面侧形成有第1导电型的缓冲区域40、第2导电型的集电极区域42、及集电极电极44。
图3是图1B的III－III’虚线处的剖视图。阱区域16形成得比激活区域12深，且杂质浓度比激活区域12高。内侧VLD区域14构成为，在与激活区域12接触的部分，深度与激活区域12相同，从激活区域12朝向阱区域16深度逐渐增大，在与阱区域16接触的部分成为与阱区域16相同的深度。另外，内侧VLD区域14的杂质浓度从激活区域12侧朝向阱区域16侧逐渐增大。
图4是图1B的IV－IV’虚线处的剖视图。沟槽栅极22形成得比阱区域16浅。沟槽栅极22的端部22a被内侧VLD区域14或阱区域16覆盖（包含在内部），从而其不与半导体衬底10的漂移区域10a接触。此外，仅作为参考，为了明确与沟槽栅极22等的位置关系，以虚线示出激活区域12和内侧VLD区域14。
对于使用本发明实施方式1所涉及的半导体元件作为电路元素的情况进行说明。图5是包含本发明实施方式1所涉及的半导体元件即IGBT的电路图。该电路是L负载（电感）的开关电路。在该电路中，在将半导体元件断开时，集电极－发射极间电压（VCE）变大。图6是在图5所示的电路中使半导体元件即IGBT截止时的动作波形，示出VCE（peak）出现的情况。截止时，VCE随着栅极电压下降而上升，流过半导体元件的电流（ICE）降低。并且，在VCE上升而达到最大值（VCE（peak））时，在半导体元件内产生的电场最强。
在这里，为了便于理解本发明实施方式1所涉及的半导体元件，对对比例的半导体元件进行说明。图7是对比例的半导体元件的剖视图。图7与图2的剖视图相似，但在没有形成内侧VLD区域这一点上与图2的剖视图不同。在对比例的半导体元件中，激活区域12和阱区域100直接接触。由此，阱区域100中激活区域12侧的曲率较大的部分（以虚线表示）与半导体衬底10接触，从而形成大曲率的PN结。
例如，如果在RBSOA（反向偏置安全工作区：Reverse Biased Safe OperatingArea）试验等中，从大电流通电状态进行电流切断，则存在于半导体衬底（漂移区域）内的空穴会集中流入至产生强电场的区域。该载流子的流入形成空穴电流。如果对于对比例的半导体进行该试验，则图7虚线部分的电场变高，空穴电流向该部分集中。从而，如果该部分的温度上升达到例如600K（开尔文）左右，则会严重受损。
此外，根据本发明实施方式1所涉及的半导体元件，能够防止电场及电流在以阱区域16为结构要素的PN结的局部处集中。本发明实施方式1所涉及的内侧VLD区域14构成为，在与激活区域12接触的部分，深度与激活区域12相同，从激活区域12朝向阱区域16深度逐渐增大，在与阱区域16接触的部分成为与阱区域16相同的深度。另外，该内侧VLD区域14的杂质浓度从激活区域12侧朝向阱区域16侧逐渐增大。由此，不会由于阱区域16而形成大曲率的PN结，因此能够解决电场及电流在PN结的局部处集中的问题。
图8是表示VCE（peak）时的电流路径的图。空穴电流如箭头所示。VCE（peak）时的空穴电流不向阱区域集中，而是经由激活区域12流向发射极区域20。由于激活区域12形成得较大，因此能够通过使空穴电流流过激活区域12而使空穴电流分散。由此能够提高半导体元件的可靠性。
对于本发明实施方式1所涉及的半导体元件，在阱区域16和激活区域12之间形成内侧VLD区域14，从而不存在阱区域16与激活区域12直接接触的部分，因此，半导体元件的可靠性提高效果显著。此外，与对比例相比，虽然会有非常小的空穴电流流过阱区域16，但由于阱区域16是低电阻区域，因此空穴电流引起的发热少。
由于沟槽栅极22的端部由内侧VLD区域14或阱区域16覆盖，因此，沟槽栅极22的端部不与半导体衬底10接触。由此，能够防止沟槽栅极22端部的角部部分的电场变高而使耐压性降低。
此外，内侧VLD区域14、阱区域16、及外侧VLD区域18（耐压保持区域）可以通过1次离子注入形成。在这种情况下，能够避免由于设置内侧VLD区域14而导致的工序增加。图9是表示为了同时形成内侧VLD区域、阱区域、及外侧VLD区域，通过1次离子注入形成上述区域的剖视图和俯视图。图9A是剖视图，图9B是俯视图。
对内侧VLD区域14、阱区域16、及外侧VLD区域18的制造方法进行简单说明。首先，在半导体衬底10的上方设置了氧化膜之后，通过照片制版技术而形成具有多个俯视观察时为条状的开口的氧化膜70。多个开口形成为，距离用于形成阱区域16的开口70a越远，开口宽度及开口密度越小。然后，以氧化膜70为掩膜，进行例如硼等杂质注入。然后实施将杂质激活的热处理。由于能够按照这种方式通过1次离子注入及热处理形成内侧VLD区域14、阱区域16、及外侧VLD区域18（耐压保持区域），因此高效。在这种情况下，在俯视观察时，内侧VLD区域14为多个条状区域重叠的构造。
也可以在作为掩膜使用的氧化膜上形成点状开口。图10是表示具有多个点状开口的氧化膜的剖视图和俯视图。图10A是剖视图，图10B是俯视图。氧化膜72在俯视观察时具有多个点状开口。通过以氧化膜72为掩膜，对半导体衬底10实施离子注入及热处理，从而能够形成俯视观察时多个点状区域重叠的内侧VLD区域。在这种情况下，通过对氧化膜72的开口的大小进行调整，从而能够精细地对内侧VLD区域及外侧VLD区域的杂质浓度进行调整。此外，也可以形成兼具有条状部分和点状部分的氧化膜。
本发明的实施方式1所涉及的半导体元件，抑制在以发射极电极为基准对集电极电极施加正电位时，空穴电流向阱区域集中。因此，除了上述的大电流切断时以外，本发明实施方式1所涉及的半导体元件在高温反向偏置试验（HTRB：High Temperature ReverseBias Test）等的始终施加电压的情况下也有效。
上述各区域的导电型也可以相反。即，以上是将n型设为第1导电型，将p型设为第2导电型，但也可以将p型设为第1导电型，将n型设为第2导电型。
沟槽栅极22可以在俯视观察时从激活区域12延伸至内侧VLD区域14，也可以从激活区域12延伸至阱区域16。在任意一种情况下，都优选使得沟槽栅极22的端部不与第1导电型的半导体衬底10接触。
外侧VLD区域18能够由非VLD构造的耐压保持区域置换。代替外侧VLD区域18，也可以形成例如保护环或降低表面场（RESURF）构造等电场缓和区域。另外，优选在半导体元件的最外周形成公知的沟道截断区。
本发明实施方式1所涉及的半导体元件不限定于IGBT，也可以是功率MOSFET、具有平面型栅极构造的半导体元件、LSI、或二极管。此外，这些变形还能够适当应用于下述实施方式所涉及的半导体元件。
实施方式2.
图11是本发明实施方式2所涉及的半导体元件的剖视图。本发明实施方式2所涉及的半导体元件是二极管。在第1导电型的半导体衬底200的下表面侧形成有第1导电型的阴极区域202。在半导体衬底200的上表面侧形成有作为阳极区域起作用的第2导电型的激活区域204。
在半导体衬底200的上表面侧，以俯视观察时包围激活区域204的方式形成有比激活区域204深的阱区域206。阱区域206是低电阻区域，在抑制发热方面效果显著，因此，其形成得比激活区域204深。并且，阱区域206和激活区域204通过内侧VLD区域208连接。内侧VLD区域208的深度与实施方式1相同。在阱区域206的外侧形成有外侧VLD区域210。
由此，通过在激活区域204和阱区域206之间形成内侧VLD区域208，从而能够制造具有与实施方式1相同效果的二极管。
实施方式3.
本发明实施方式3所涉及的半导体元件与实施方式1共通之处很多，因此，围绕其与实施方式1的不同之处进行说明。图12A是本发明实施方式3所涉及的半导体元件的俯视图。在本发明实施方式3所涉及的半导体元件中，局部形成有内侧VLD区域14A，这一点与实施方式1不同。
在半导体衬底10的上表面侧形成的阱区域16在俯视观察时具有多个凸部16A。所谓凸部16A，是指阱区域16中的在俯视观察时向激活区域12侧凸出的部分。阱区域16的除了凸部16A以外的部分与激活区域12接触。并且，以使得凸部16A与激活区域12接触的方式，形成有第2导电型的内侧VLD区域14A。即，凸部16A和激活区域12经由内侧VLD区域14A连接。图12B是由图12A的虚线包围的区域P2的放大俯视图。
内侧VLD区域14A构成为，在与激活区域12接触的部分，深度与激活区域12相同，从激活区域12朝向凸部16A，深度逐渐增大，在与凸部16A接触的部分，成为与凸部16A相同的深度。
阱区域16中曲率最大的部分是凸部16A。因此，通过以与凸部16A接触的方式设置内侧VLD区域14A，从而能够防止电场在凸部16A集中而使电流局部地流入。

Claims (5)

1.一种半导体元件，其特征在于，具有：
第1导电型的半导体衬底；
第2导电型的激活区域，其形成在所述半导体衬底的上表面侧；
第2导电型的内侧VLD区域，其按照俯视观察时与所述激活区域接触的方式，形成在所述半导体衬底的上表面侧，其中，VLD是指横向变掺杂；以及
第2导电型的阱区域，其按照俯视观察时和所述内侧VLD区域的与所述激活区域接触的部分的相反侧部分接触的方式，形成在所述半导体衬底的上表面侧，
所述阱区域形成得比所述激活区域深，
所述内侧VLD区域构成为，在与所述激活区域接触的部分，深度与所述激活区域相同，从所述激活区域朝向所述阱区域深度逐渐增大，在与所述阱区域接触的部分，成为与所述阱区域相同的深度。
2.根据权利要求1所述的半导体元件，其特征在于，具有：
第1导电型的发射极区域，其形成在所述激活区域的一部分上，比所述激活区域浅；
沟槽栅极，其在俯视观察时从所述激活区域延伸至所述内侧VLD区域或所述阱区域，形成得比所述激活区域深且比所述阱区域浅；以及
第2导电型的集电极区域，其形成在所述半导体衬底的下表面侧，
所述激活区域是基极区域，
所述沟槽栅极的端部通过由所述内侧VLD区域或所述阱区域覆盖，从而不与所述半导体衬底接触。
3.根据权利要求1所述的半导体元件，其特征在于，
具有第1导电型的阴极区域，该阴极区域形成在所述半导体衬底的下表面侧，
所述激活区域是阳极区域，
所述半导体元件构成二极管。
4.根据权利要求1至3中任一项所述的半导体元件，其特征在于，
所述内侧VLD区域是俯视观察时多个点状区域重叠的构造，或俯视观察时多个条状区域重叠的构造。
5.一种半导体元件，其特征在于，具有：
第1导电型的半导体衬底；
第2导电型的激活区域，其形成在所述半导体衬底的上表面侧；
第2导电型的阱区域，其俯视观察时具有凸部，该阱区域按照利用除了所述凸部以外的部分与所述激活区域接触的方式，形成在所述半导体衬底的上表面侧；以及
第2导电型的内侧VLD区域，其按照俯视观察时与所述凸部及所述激活区域接触的方式，形成在所述半导体衬底的上表面侧，其中，VLD是指横向变掺杂，
所述阱区域形成得比所述激活区域深，
所述内侧VLD区域构成为，在与所述激活区域接触的部分，深度与所述激活区域相同，从所述激活区域朝向所述凸部深度逐渐增大，在与所述凸部接触的部分，成为与所述凸部相同的深度。
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