JPH07273325A - プレーナ型半導体素子およびその製造方法 - Google Patents
プレーナ型半導体素子およびその製造方法Info
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- JPH07273325A JPH07273325A JP6183894A JP6183894A JPH07273325A JP H07273325 A JPH07273325 A JP H07273325A JP 6183894 A JP6183894 A JP 6183894A JP 6183894 A JP6183894 A JP 6183894A JP H07273325 A JPH07273325 A JP H07273325A
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】不純物の選択的なドーピングとその後の拡散熱
処理により曲率の小さな接合形状を実現するＶＬＤ（可
変横方向ドーピング）構造をプレーナ型半導体素子に適
用してプレーナ型半導体素子の高耐圧化を図る。 【構成】プレーナ型半導体素子の活性領域は、不純物と
してホウ素をドープし、ＶＬＤ構造には不純物としてア
ルミニウムをイオン注入により選択的にドープし、酸化
膜、窒化膜、酸化膜の三層の保護膜をつけて拡散熱処理
してＶＬＤ領域を形成する。活性領域はホウ素なので微
細な接合構造が実現でき、耐圧構造部はアルミニウムの
ＶＬＤ構造なので曲率の小さい、しかも不純物濃度勾配
の小さい接合となり高耐圧化ができる。
処理により曲率の小さな接合形状を実現するＶＬＤ（可
変横方向ドーピング）構造をプレーナ型半導体素子に適
用してプレーナ型半導体素子の高耐圧化を図る。 【構成】プレーナ型半導体素子の活性領域は、不純物と
してホウ素をドープし、ＶＬＤ構造には不純物としてア
ルミニウムをイオン注入により選択的にドープし、酸化
膜、窒化膜、酸化膜の三層の保護膜をつけて拡散熱処理
してＶＬＤ領域を形成する。活性領域はホウ素なので微
細な接合構造が実現でき、耐圧構造部はアルミニウムの
ＶＬＤ構造なので曲率の小さい、しかも不純物濃度勾配
の小さい接合となり高耐圧化ができる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴや絶縁ゲー
ト型バイポーラトランジスタ（以下ＩＧＢＴと略す）な
どの高耐圧のプレーナ型半導体素子およびその製造方法
に関する。
ト型バイポーラトランジスタ（以下ＩＧＢＴと略す）な
どの高耐圧のプレーナ型半導体素子およびその製造方法
に関する。
【０００２】
【従来の技術】高耐圧のＭＯＳＦＥＴやＩＧＢＴは、イ
ンバータ、電源装置等の各種回路の電力用スイッチング
素子として広く用いられている。特にＩＧＢＴは電圧駆
動型のバイポーラ素子として注目を浴びている。図８に
ＩＧＢＴの主電流の導通、遮断のスイッチング作用を担
う活性領域の断面構造を示す。図は一つの制御電極を含
む単位の部分であって、活性領域は極めて多数のこのよ
うな単位から成っている。図において、ｐ+ ドレイン層
１の上にｎ+ バッファ層２を介してｎドリフト層３が積
層された半導体基板１１のｎドリフト層３の表面層に選
択的にｐベース領域４が形成されている。そのｐベース
領域４内に選択的にｎ+ ソース領域５が形成され、ｐベ
ース領域４のｎドリフト層３とｎ+ ソース領域５に挟ま
れた部分の上に、ゲート酸化膜６を介して、多結晶シリ
コンからなりＧ端子に接続されるゲート電極７が設けら
れている。また、ｐ+ ドレイン層１に接触し、Ｄ端子に
接続されるドレイン電極８、ｎ+ ソース領域５とｐベー
ス領域４に共通に接触しＳ端子に接続されるソース電極
９がそれぞれ設けられている。このようなＩＧＢＴのｎ
ドリフト層３は、ｐ+ ドレイン層１とその上に積層され
たｎ+ バッファ層２とからなるサブストレート上にエピ
タキシャル成長により形成される。またｐベース領域４
は、まず先に形成したゲート電極７をマスクとした不純
物導入により形成され、ｎ+ ソース領域５は図示されて
いないフォトレジストをマスクとしての不純物導入によ
り形成される。ゲート電極７の上に、絶縁膜を介してソ
ース電極９を延長させている例もある。
ンバータ、電源装置等の各種回路の電力用スイッチング
素子として広く用いられている。特にＩＧＢＴは電圧駆
動型のバイポーラ素子として注目を浴びている。図８に
ＩＧＢＴの主電流の導通、遮断のスイッチング作用を担
う活性領域の断面構造を示す。図は一つの制御電極を含
む単位の部分であって、活性領域は極めて多数のこのよ
うな単位から成っている。図において、ｐ+ ドレイン層
１の上にｎ+ バッファ層２を介してｎドリフト層３が積
層された半導体基板１１のｎドリフト層３の表面層に選
択的にｐベース領域４が形成されている。そのｐベース
領域４内に選択的にｎ+ ソース領域５が形成され、ｐベ
ース領域４のｎドリフト層３とｎ+ ソース領域５に挟ま
れた部分の上に、ゲート酸化膜６を介して、多結晶シリ
コンからなりＧ端子に接続されるゲート電極７が設けら
れている。また、ｐ+ ドレイン層１に接触し、Ｄ端子に
接続されるドレイン電極８、ｎ+ ソース領域５とｐベー
ス領域４に共通に接触しＳ端子に接続されるソース電極
９がそれぞれ設けられている。このようなＩＧＢＴのｎ
ドリフト層３は、ｐ+ ドレイン層１とその上に積層され
たｎ+ バッファ層２とからなるサブストレート上にエピ
タキシャル成長により形成される。またｐベース領域４
は、まず先に形成したゲート電極７をマスクとした不純
物導入により形成され、ｎ+ ソース領域５は図示されて
いないフォトレジストをマスクとしての不純物導入によ
り形成される。ゲート電極７の上に、絶縁膜を介してソ
ース電極９を延長させている例もある。
【０００３】図９は半導体素子のチップの例として、Ｉ
ＧＢＴのチップ１５の平面図を示す。ここでは、ソース
電極９が絶縁膜を介してゲート電極の上まで延びて覆っ
ているので、ゲート電極のパターンは見えず描いていな
い。ゲート電極に接続されたゲートパッド７１がソース
電極９に囲まれて表面に露出している。この半導体素子
チップ１５の最外周部には、ドレイン電極と等電位の外
縁電極１０が設けられていてその下のｐ型の外縁領域
（後述）に接触している。ここでは以下耐圧構造部１２
は、ハッチングで示すようにソース電極９の周辺部の酸
化膜の左端（または内縁で、図５では点線で示す）から
外縁電極１０の最外周縁迄の部分とする。
ＧＢＴのチップ１５の平面図を示す。ここでは、ソース
電極９が絶縁膜を介してゲート電極の上まで延びて覆っ
ているので、ゲート電極のパターンは見えず描いていな
い。ゲート電極に接続されたゲートパッド７１がソース
電極９に囲まれて表面に露出している。この半導体素子
チップ１５の最外周部には、ドレイン電極と等電位の外
縁電極１０が設けられていてその下のｐ型の外縁領域
（後述）に接触している。ここでは以下耐圧構造部１２
は、ハッチングで示すようにソース電極９の周辺部の酸
化膜の左端（または内縁で、図５では点線で示す）から
外縁電極１０の最外周縁迄の部分とする。
【０００４】パワーＭＯＳＦＥＴやＩＧＢＴにおいて
は、より高速、高性能化を求めて、素子の各ディメンジ
ョンの微細化、薄層化が進められてきた。一方、また、
スイッチング（ターンオフ）時に数百〜数千Ｖの阻止能
力が要求されて、これを実現するために、幾つかの耐圧
構造が用いられてきた。特にパワーＭＯＳＦＥＴやＩＧ
ＢＴ等のように絶縁ゲート構造を有する半導体素子で
は、バイポーラトランジスタと比較して接合が浅いの
で、それに伴って新しい耐圧構造も用いられている。こ
れらの中で基本的なものを二つ簡単に説明する。
は、より高速、高性能化を求めて、素子の各ディメンジ
ョンの微細化、薄層化が進められてきた。一方、また、
スイッチング（ターンオフ）時に数百〜数千Ｖの阻止能
力が要求されて、これを実現するために、幾つかの耐圧
構造が用いられてきた。特にパワーＭＯＳＦＥＴやＩＧ
ＢＴ等のように絶縁ゲート構造を有する半導体素子で
は、バイポーラトランジスタと比較して接合が浅いの
で、それに伴って新しい耐圧構造も用いられている。こ
れらの中で基本的なものを二つ簡単に説明する。
【０００５】図５は耐圧構造の一つでガードリング構造
と呼ばれるものの構造を、図９のＡ−Ａ線に対応する位
置の断面で示した。素子のチップ１５の周辺部の半導体
基板１１の表面層にガードリングと呼ばれるｐ領域２
２、２３の帯が図の左側のｐベース領域４とさらに左側
のゲート領域（図示せず）を含む活性領域を囲むように
したものである。素子チップ１５の外縁部（図では右
側）の外縁電極１０の下には、ｐ外縁領域１４が設けら
れている。図で酸化膜６１の左端の左側の半導体基板部
分が活性領域１６で、素子チップ１５の中央部分に、反
対の右側が素子チップ１５の周辺部にあたる。ガードリ
ング構造に関しては、ガードリングの数と間隔の最適化
により２．５ｋＶ程度迄の耐圧が実現されている。
と呼ばれるものの構造を、図９のＡ−Ａ線に対応する位
置の断面で示した。素子のチップ１５の周辺部の半導体
基板１１の表面層にガードリングと呼ばれるｐ領域２
２、２３の帯が図の左側のｐベース領域４とさらに左側
のゲート領域（図示せず）を含む活性領域を囲むように
したものである。素子チップ１５の外縁部（図では右
側）の外縁電極１０の下には、ｐ外縁領域１４が設けら
れている。図で酸化膜６１の左端の左側の半導体基板部
分が活性領域１６で、素子チップ１５の中央部分に、反
対の右側が素子チップ１５の周辺部にあたる。ガードリ
ング構造に関しては、ガードリングの数と間隔の最適化
により２．５ｋＶ程度迄の耐圧が実現されている。
【０００６】図６はフィールドプレート構造と呼ばれる
耐圧構造を、図９のＡ−Ａ線に対応する位置の断面で示
した。この例でもｐベース領域４上の酸化膜６１の左端
の左側が活性領域１６である。フィールドプレート２４
は、金属からなる薄膜で、ソース電極９の電位を、厚い
酸化膜６１を介してｐベース領域４とｐ外縁領域１４と
の間の半導体基板１１に対して印加するものである。フ
ィールドプレート構造に関しては、１ｋＶ程度の耐圧が
実現されている。
耐圧構造を、図９のＡ−Ａ線に対応する位置の断面で示
した。この例でもｐベース領域４上の酸化膜６１の左端
の左側が活性領域１６である。フィールドプレート２４
は、金属からなる薄膜で、ソース電極９の電位を、厚い
酸化膜６１を介してｐベース領域４とｐ外縁領域１４と
の間の半導体基板１１に対して印加するものである。フ
ィールドプレート構造に関しては、１ｋＶ程度の耐圧が
実現されている。
【０００７】
【発明が解決しようとする課題】一般にプレーナ型半導
体素子のｐ型の活性領域は、酸化膜マスクによる選択拡
散が容易なことから、ホウ素のドープおよび拡散熱処理
で形成されている。ホウ素の拡散係数は三族元素の中で
もそれほど大きくなく、また活性領域の拡散深さが深す
ぎると、半導体素子の電圧降下に悪影響を与えることも
あって、拡散深さは最大でも１０μｍ程度である。プレ
ーナ型半導体素子の製造上重要なことは、熱処理をなる
べく少なくして、シリコン結晶へのダメージを極力抑え
ることである。そのため、図５，６にそれぞれ示したガ
ードリング構造およびフィールドプレート構造の耐圧構
造部は、その部分のためだけに特別に長時間の拡散熱処
理をせず、通常活性領域と同時に形成されている。従っ
てガードリング構造、フィールドプレート構造について
も、接合深さは最大で１０μｍ程度である。そのため、
選択拡散を行った場合、拡散マスクの端の下で接合の曲
率が大きく、その部分での電界強度も大きくなってい
た。上述のガードリング構造やフィールドプレート構造
などによって、半導体基板内部および表面での電界強度
を下げる努力がなされてきたが、電界強度を下げるのは
なかなか難しく、２．５ｋＶ以上の耐圧を得ることが難
しかった。
体素子のｐ型の活性領域は、酸化膜マスクによる選択拡
散が容易なことから、ホウ素のドープおよび拡散熱処理
で形成されている。ホウ素の拡散係数は三族元素の中で
もそれほど大きくなく、また活性領域の拡散深さが深す
ぎると、半導体素子の電圧降下に悪影響を与えることも
あって、拡散深さは最大でも１０μｍ程度である。プレ
ーナ型半導体素子の製造上重要なことは、熱処理をなる
べく少なくして、シリコン結晶へのダメージを極力抑え
ることである。そのため、図５，６にそれぞれ示したガ
ードリング構造およびフィールドプレート構造の耐圧構
造部は、その部分のためだけに特別に長時間の拡散熱処
理をせず、通常活性領域と同時に形成されている。従っ
てガードリング構造、フィールドプレート構造について
も、接合深さは最大で１０μｍ程度である。そのため、
選択拡散を行った場合、拡散マスクの端の下で接合の曲
率が大きく、その部分での電界強度も大きくなってい
た。上述のガードリング構造やフィールドプレート構造
などによって、半導体基板内部および表面での電界強度
を下げる努力がなされてきたが、電界強度を下げるのは
なかなか難しく、２．５ｋＶ以上の耐圧を得ることが難
しかった。
【０００８】Ｓｃｈｕｌｚｅらはプレーナ型半導体素子
のもう一つの耐圧構造として、ＶＬＤ（可変横方向ドー
ピング）構造を拡散係数の大きいアルミニウムで形成し
て９ｋＶの耐圧が達成されたと報告している [ Solid
State Electronics,32(1989)p175] 。図７は、そのＶＬ
Ｄ構造を、ダイオードチップの端部の断面で示した。Ｖ
ＬＤ構造とは、選択的なドーピングによりドーピング量
を局部的に変化させ、その後の拡散熱処理により非常に
曲率の小さい、濃度勾配のゆるやかな接合を形成する方
法である。ｎ型基板２１にアルミニウムの選択的なドー
ピングとその後の拡散熱処理により形成されたＶＬＤ領
域２５を示している。１８、１９はそれぞれアノード電
極、カソード電極、６２は接合保護のための熱酸化膜で
ある。Ｓｃｈｕｌｚｅらの方法では全面にアルミニウム
拡散層が形成され、そのアルミニウム拡散層をエッチン
グして選択的なアルミニウム注入領域を可能にしてい
る。しかしこのアルミニウムで形成されたＶＬＤ構造
は、活性領域１６もアルミニウムで形成されているため
接合深さが８５μｍであり、プレーナ型半導体素子製造
上現実的ではない。また、前述のように、アルミニウム
は拡散係数が大きいので微細構造の実現には適さない。
のもう一つの耐圧構造として、ＶＬＤ（可変横方向ドー
ピング）構造を拡散係数の大きいアルミニウムで形成し
て９ｋＶの耐圧が達成されたと報告している [ Solid
State Electronics,32(1989)p175] 。図７は、そのＶＬ
Ｄ構造を、ダイオードチップの端部の断面で示した。Ｖ
ＬＤ構造とは、選択的なドーピングによりドーピング量
を局部的に変化させ、その後の拡散熱処理により非常に
曲率の小さい、濃度勾配のゆるやかな接合を形成する方
法である。ｎ型基板２１にアルミニウムの選択的なドー
ピングとその後の拡散熱処理により形成されたＶＬＤ領
域２５を示している。１８、１９はそれぞれアノード電
極、カソード電極、６２は接合保護のための熱酸化膜で
ある。Ｓｃｈｕｌｚｅらの方法では全面にアルミニウム
拡散層が形成され、そのアルミニウム拡散層をエッチン
グして選択的なアルミニウム注入領域を可能にしてい
る。しかしこのアルミニウムで形成されたＶＬＤ構造
は、活性領域１６もアルミニウムで形成されているため
接合深さが８５μｍであり、プレーナ型半導体素子製造
上現実的ではない。また、前述のように、アルミニウム
は拡散係数が大きいので微細構造の実現には適さない。
【０００９】以上の問題に鑑み、本発明の目的は、活性
領域の構造及び特性は変化させることなく、高耐圧のプ
レーナ型半導体素子を従来と変わらない拡散時間で可能
にすることである。
領域の構造及び特性は変化させることなく、高耐圧のプ
レーナ型半導体素子を従来と変わらない拡散時間で可能
にすることである。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
めに本発明においては、半導体基板のｎ型の主表面の一
部にｐ型不純物の導入により形成された主電流の導通を
担う活性領域と、この活性領域を囲む周縁部の耐圧構造
部に活性領域に接続して、ｐ型不純物の選択的な導入お
よび拡散熱処理によりゆるやかな接合形状に形成された
ＶＬＤ（可変横方向ドーピング）構造を有するプレーナ
型半導体素子において、ＶＬＤ構造に導入される不純物
がアルミニウムであり、活性領域に導入される不純物が
アルミニウムより拡散速度の小さい三族元素であるもの
とする。
めに本発明においては、半導体基板のｎ型の主表面の一
部にｐ型不純物の導入により形成された主電流の導通を
担う活性領域と、この活性領域を囲む周縁部の耐圧構造
部に活性領域に接続して、ｐ型不純物の選択的な導入お
よび拡散熱処理によりゆるやかな接合形状に形成された
ＶＬＤ（可変横方向ドーピング）構造を有するプレーナ
型半導体素子において、ＶＬＤ構造に導入される不純物
がアルミニウムであり、活性領域に導入される不純物が
アルミニウムより拡散速度の小さい三族元素であるもの
とする。
【００１１】活性領域にドープする不純物はホウ素であ
ってもよい。上記のようなプレーナ型半導体装置の製造
方法としては、耐圧構造部へのアルミニウムのドープを
イオン注入で行うものとする。耐圧構造部に複数個の皮
膜のリングを設け、半導体素子のチップの周辺部に近づ
く程その皮膜のリングの間隔を大きくしたリングをマス
クとしてアルミニウムをイオン注入する。
ってもよい。上記のようなプレーナ型半導体装置の製造
方法としては、耐圧構造部へのアルミニウムのドープを
イオン注入で行うものとする。耐圧構造部に複数個の皮
膜のリングを設け、半導体素子のチップの周辺部に近づ
く程その皮膜のリングの間隔を大きくしたリングをマス
クとしてアルミニウムをイオン注入する。
【００１２】皮膜のリングは酸化膜であってもよい。ア
ルミニウムのイオン注入後に酸化膜、窒化膜および酸化
膜の三層の保護膜を形成した後熱処理することが重要で
ある。皮膜が酸化膜であった場合には、 アルミニウム
のイオン注入後、その酸化膜のリングを除去し、新たに
酸化膜、窒化膜および酸化膜の三層からなる保護膜を形
成して熱処理する。
ルミニウムのイオン注入後に酸化膜、窒化膜および酸化
膜の三層の保護膜を形成した後熱処理することが重要で
ある。皮膜が酸化膜であった場合には、 アルミニウム
のイオン注入後、その酸化膜のリングを除去し、新たに
酸化膜、窒化膜および酸化膜の三層からなる保護膜を形
成して熱処理する。
【００１３】また、ホウ素とアルミニウムの拡散熱処理
を同時に行うこととする。アルミニウムのイオン注入を
多数回実施する方法により、ＶＬＤ構造をつくることも
できる。
を同時に行うこととする。アルミニウムのイオン注入を
多数回実施する方法により、ＶＬＤ構造をつくることも
できる。
【００１４】
【作用】上記の手段を講じることによって、以下の作用
を生ずる。耐圧構造部にドープする不純物をアルミニウ
ムとすれば、アルミニウムの拡散速度は他の三族元素に
比較して大きいため、拡散深さが深くなる。従ってドー
プ領域を適当に設計することにより、拡散接合の曲率を
非常に小さくできるので、内部電界強度が下げられ、素
子の高耐圧化が可能になる。
を生ずる。耐圧構造部にドープする不純物をアルミニウ
ムとすれば、アルミニウムの拡散速度は他の三族元素に
比較して大きいため、拡散深さが深くなる。従ってドー
プ領域を適当に設計することにより、拡散接合の曲率を
非常に小さくできるので、内部電界強度が下げられ、素
子の高耐圧化が可能になる。
【００１５】またアルミニウムは、低濃度で深い拡散が
可能となるので、接合での濃度勾配が緩やかにでき、こ
の点でも高耐圧化に有利である。アルミニウムのドープ
方法としては、イオン注入を用いることにより、酸化膜
あるいはフォトレジストなどをマスクとしてアルミニウ
ムのドープ領域を設計通りに形成することができる。
可能となるので、接合での濃度勾配が緩やかにでき、こ
の点でも高耐圧化に有利である。アルミニウムのドープ
方法としては、イオン注入を用いることにより、酸化膜
あるいはフォトレジストなどをマスクとしてアルミニウ
ムのドープ領域を設計通りに形成することができる。
【００１６】耐圧構造部に複数個の酸化膜等のリングを
設け、半導体素子のチップの周縁部に近づく程その酸化
膜のリングの間隔を広くしたそのようなリングをマスク
としてアルミニウムをイオン注入すれば、非常に緩やか
な曲率が実現できる。また、アルミニウムはシリコン表
面や熱酸化膜で覆ったシリコン表面からは拡散熱処理時
に、外方拡散が生じて、シリコン中に拡散されないが、
酸化膜、窒化膜および酸化膜からなる三層の保護膜をつ
けて熱処理すればアルミニウムの外方拡散が防止され、
シリコン基板への拡散が可能になる。
設け、半導体素子のチップの周縁部に近づく程その酸化
膜のリングの間隔を広くしたそのようなリングをマスク
としてアルミニウムをイオン注入すれば、非常に緩やか
な曲率が実現できる。また、アルミニウムはシリコン表
面や熱酸化膜で覆ったシリコン表面からは拡散熱処理時
に、外方拡散が生じて、シリコン中に拡散されないが、
酸化膜、窒化膜および酸化膜からなる三層の保護膜をつ
けて熱処理すればアルミニウムの外方拡散が防止され、
シリコン基板への拡散が可能になる。
【００１７】また、アルミニウムとアルミニウム以外の
元素との拡散熱処理を同時に行えば、従来と変わらない
拡散時間で深い拡散ができ、余分な熱影響を与えること
はない。アルミニウムのイオン注入を多数回実施して、
緩やかな曲率の接合形状を実現する方法も取れる。
元素との拡散熱処理を同時に行えば、従来と変わらない
拡散時間で深い拡散ができ、余分な熱影響を与えること
はない。アルミニウムのイオン注入を多数回実施して、
緩やかな曲率の接合形状を実現する方法も取れる。
【００１８】
【実施例】以下に図を参照しながら本発明の実施例を説
明する。図１に、本発明の一実施例の半導体素子の耐圧
構造部の部分断面図を示す。半導体素子はＩＧＢＴであ
り、図５と同様に、ｐ+ ドレイン層の上にｎ+ バッファ
層を介してｎドリフト層が積層された半導体基板４１の
表面層にｐベース領域３４が形成されている。４４はｐ
ベース領域３４と同時に形成されたｐ外縁領域である。
ホウ素のイオン注入とその後の拡散熱処理によって形成
されたｐベース領域３４の接合深さが１０μｍであるの
に対し、アルミニウムのイオン注入後、同じ拡散熱処理
によって形成された耐圧構造部のＶＬＤ領域５５の接合
深さは、３０μｍとなっている。しかも適当な間隔で酸
化膜マスクを配置したことにより、非常に緩やかな接合
の形状が実現できている。３８はドレイン電極、３９は
ソース電極、４０は外縁電極である。比抵抗が２００Ω
ｃｍのシリコン基板を使用して図１の接合構造を形成し
た試料で耐圧を測定したところ、室温で４ｋＶの耐圧が
確認された。
明する。図１に、本発明の一実施例の半導体素子の耐圧
構造部の部分断面図を示す。半導体素子はＩＧＢＴであ
り、図５と同様に、ｐ+ ドレイン層の上にｎ+ バッファ
層を介してｎドリフト層が積層された半導体基板４１の
表面層にｐベース領域３４が形成されている。４４はｐ
ベース領域３４と同時に形成されたｐ外縁領域である。
ホウ素のイオン注入とその後の拡散熱処理によって形成
されたｐベース領域３４の接合深さが１０μｍであるの
に対し、アルミニウムのイオン注入後、同じ拡散熱処理
によって形成された耐圧構造部のＶＬＤ領域５５の接合
深さは、３０μｍとなっている。しかも適当な間隔で酸
化膜マスクを配置したことにより、非常に緩やかな接合
の形状が実現できている。３８はドレイン電極、３９は
ソース電極、４０は外縁電極である。比抵抗が２００Ω
ｃｍのシリコン基板を使用して図１の接合構造を形成し
た試料で耐圧を測定したところ、室温で４ｋＶの耐圧が
確認された。
【００１９】図２（ａ）ないし（ｄ）は、図１の構造を
実現するための製造方法を工程順に示した半導体素子の
耐圧構造部の部分断面図である。先ずｐ+ ドレイン層の
上にｎ+ バッファ層を介してｎドリフト層が積層された
半導体基板４１に厚さ１μｍの熱酸化膜４８を形成し、
フォトエツチング技術により窓開けを行って、アルミニ
ウムイオン４７の注入を行う［図２（ａ）］。酸化膜４
８の窓の間隔は、素子チップ４５の端に近づくほど広く
なっている。本実施例では、酸化膜４８の窓の幅を１０
μｍとして、その窓の間隔を１０μｍから１μｍずつ大
きくした。アルミニウムのイオン注入は加速電圧６０ｋ
ｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入した。ア
ルミニウムイオン注入領域４９が形成される。図にはア
ルミニウム注入領域４９が６ヶ所描かれているが、これ
は模式的に描いたものであって、数は６本に限らないこ
とはもちろんである。加速電圧６０ｋｅＶでのアルミニ
ウムイオンの飛程は約５０ｎｍなので、熱酸化膜４８の
下の半導体基板４１にはアルミニウムイオン４７は到達
しない。次に、酸化膜４８にフォトエツチング技術によ
り窓開けを行って、活性領域にホウ素イオン５０の注入
を行う［図２（ｂ）］。ホウ素注入領域５１が形成され
る。図に示したようにアルミニウム注入領域４９にもホ
ウ素イオン５０を注入してもかまわない。続いて酸化膜
４８を除去し、新たに酸化膜５２、窒化膜５３、酸化膜
５４をＣＶＤにより形成した［同図（ｃ）］。膜厚は全
て１００ｎｍとした。最後に、活性領域のｐベース領域
３４を形成するための熱処理を行う［同図（ｄ）］。本
実施例では、１２００℃で８時間の熱処理を行った。こ
のとき同時にＶＬＤ領域５５も形成される。その後、ｎ
+ ソース領域３５、熱酸化膜６３、ドレイン電極３８、
ソース電極３９等の形成を行えば、図１に示すＶＬＤ領
域５５を有する素子構造が得られる。もっとも深い部分
の接合深さは３０μｍである。
実現するための製造方法を工程順に示した半導体素子の
耐圧構造部の部分断面図である。先ずｐ+ ドレイン層の
上にｎ+ バッファ層を介してｎドリフト層が積層された
半導体基板４１に厚さ１μｍの熱酸化膜４８を形成し、
フォトエツチング技術により窓開けを行って、アルミニ
ウムイオン４７の注入を行う［図２（ａ）］。酸化膜４
８の窓の間隔は、素子チップ４５の端に近づくほど広く
なっている。本実施例では、酸化膜４８の窓の幅を１０
μｍとして、その窓の間隔を１０μｍから１μｍずつ大
きくした。アルミニウムのイオン注入は加速電圧６０ｋ
ｅＶ、ドーズ量１×１０15ｃｍ-2でイオン注入した。ア
ルミニウムイオン注入領域４９が形成される。図にはア
ルミニウム注入領域４９が６ヶ所描かれているが、これ
は模式的に描いたものであって、数は６本に限らないこ
とはもちろんである。加速電圧６０ｋｅＶでのアルミニ
ウムイオンの飛程は約５０ｎｍなので、熱酸化膜４８の
下の半導体基板４１にはアルミニウムイオン４７は到達
しない。次に、酸化膜４８にフォトエツチング技術によ
り窓開けを行って、活性領域にホウ素イオン５０の注入
を行う［図２（ｂ）］。ホウ素注入領域５１が形成され
る。図に示したようにアルミニウム注入領域４９にもホ
ウ素イオン５０を注入してもかまわない。続いて酸化膜
４８を除去し、新たに酸化膜５２、窒化膜５３、酸化膜
５４をＣＶＤにより形成した［同図（ｃ）］。膜厚は全
て１００ｎｍとした。最後に、活性領域のｐベース領域
３４を形成するための熱処理を行う［同図（ｄ）］。本
実施例では、１２００℃で８時間の熱処理を行った。こ
のとき同時にＶＬＤ領域５５も形成される。その後、ｎ
+ ソース領域３５、熱酸化膜６３、ドレイン電極３８、
ソース電極３９等の形成を行えば、図１に示すＶＬＤ領
域５５を有する素子構造が得られる。もっとも深い部分
の接合深さは３０μｍである。
【００２０】上の例では、アルミニウムイオンの注入の
マスクとして酸化膜３を用いたが、フォトレジストでも
よい。図３（ａ）ないし（ｄ）に、ＶＬＤ構造を実現す
るための本発明の別の方法を工程順に半導体素子の耐圧
構造部の部分断面図で示す。図２の場合と同様にｐ+ド
レイン層の上にｎ+ バッファ層を介してｎドリフト層が
積層されたシリコン基板４１に厚さ１μｍの熱酸化膜４
８を形成し、フォトエツチング技術により酸化膜４８に
窓明けを行い、次にアルミニウムイオン４７を加速電圧
６０ｋｅＶ、ドーズ量５×１０14ｃｍ-2でイオン注入す
る［図３（ａ）］。次にもう一度フォトエツチング技術
により、酸化膜４８に一回目より広い窓開けを行い、加
速電圧６０ｋｅＶ、ドーズ量５×１０14ｃｍ-2でアルミ
ニウムイオン４７をイオン注入する［図３（ｂ）］。次
に、活性領域の酸化膜４８に窓明けを行い、ホウ素イオ
ン５０を注入する［図３（ｃ）］。アルミニウムイオン
４７およびホウ素イオン５０の注入のマスクとした酸化
膜４８を除去したのち、新たに酸化膜５２、窒化膜５
３、酸化膜５４をＣＶＤにより形成する［図３
（ｄ）］。膜圧は全て１００ｎｍとした。図４は図３
（ａ）ないし（ｄ）に続く工程の半導体素子の耐圧構造
部の部分断面図である。最後に活性領域にｐベース領域
３４を形成する熱処理を行う［図４］。本実施例では１
２００℃で８時間の熱処理を行い、図４に示したＶＬＤ
構造を得た。もっとも深い接合深さは３０μｍであっ
た。
マスクとして酸化膜３を用いたが、フォトレジストでも
よい。図３（ａ）ないし（ｄ）に、ＶＬＤ構造を実現す
るための本発明の別の方法を工程順に半導体素子の耐圧
構造部の部分断面図で示す。図２の場合と同様にｐ+ド
レイン層の上にｎ+ バッファ層を介してｎドリフト層が
積層されたシリコン基板４１に厚さ１μｍの熱酸化膜４
８を形成し、フォトエツチング技術により酸化膜４８に
窓明けを行い、次にアルミニウムイオン４７を加速電圧
６０ｋｅＶ、ドーズ量５×１０14ｃｍ-2でイオン注入す
る［図３（ａ）］。次にもう一度フォトエツチング技術
により、酸化膜４８に一回目より広い窓開けを行い、加
速電圧６０ｋｅＶ、ドーズ量５×１０14ｃｍ-2でアルミ
ニウムイオン４７をイオン注入する［図３（ｂ）］。次
に、活性領域の酸化膜４８に窓明けを行い、ホウ素イオ
ン５０を注入する［図３（ｃ）］。アルミニウムイオン
４７およびホウ素イオン５０の注入のマスクとした酸化
膜４８を除去したのち、新たに酸化膜５２、窒化膜５
３、酸化膜５４をＣＶＤにより形成する［図３
（ｄ）］。膜圧は全て１００ｎｍとした。図４は図３
（ａ）ないし（ｄ）に続く工程の半導体素子の耐圧構造
部の部分断面図である。最後に活性領域にｐベース領域
３４を形成する熱処理を行う［図４］。本実施例では１
２００℃で８時間の熱処理を行い、図４に示したＶＬＤ
構造を得た。もっとも深い接合深さは３０μｍであっ
た。
【００２１】本実施例では、二回のアルミニウムイオン
注入を行った例を示したが、窓開け領域を変えて多数回
のアルミニウムイオン注入を繰り返せば、もっと滑らか
な接合形状が得られることは言うまでもない。上記の実
施例はＩＧＢＴを取り上げたが、対象となる半導体素子
はＩＧＢＴ、ＭＯＳＦＥＴ、バイポーラトランジスタそ
の他ディスクリート素子のみでなく、複合素子にも有効
である。
注入を行った例を示したが、窓開け領域を変えて多数回
のアルミニウムイオン注入を繰り返せば、もっと滑らか
な接合形状が得られることは言うまでもない。上記の実
施例はＩＧＢＴを取り上げたが、対象となる半導体素子
はＩＧＢＴ、ＭＯＳＦＥＴ、バイポーラトランジスタそ
の他ディスクリート素子のみでなく、複合素子にも有効
である。
【００２２】
【発明の効果】本発明によれば、活性領域はホウ素ドー
プで耐圧構造部はアルミニウムドープのＶＬＤ構造にす
ることによって、活性領域の微細構造を維持しながら従
来得られなかったような高耐圧のプレーナ型半導体素子
が実現可能になった。この発明の製造方法として、酸化
膜等のリング状のマスクを用い、その間隔を適当に調節
してイオン注入し、更に酸化膜と窒化膜の三層膜を形成
して拡散熱処理することにより、最適な接合構造が得ら
れることを示した。
プで耐圧構造部はアルミニウムドープのＶＬＤ構造にす
ることによって、活性領域の微細構造を維持しながら従
来得られなかったような高耐圧のプレーナ型半導体素子
が実現可能になった。この発明の製造方法として、酸化
膜等のリング状のマスクを用い、その間隔を適当に調節
してイオン注入し、更に酸化膜と窒化膜の三層膜を形成
して拡散熱処理することにより、最適な接合構造が得ら
れることを示した。
【００２３】しかも、拡散熱処理に要する熱処理時間は
従来と変わらないので、半導体結晶に与えるダメージが
増えることはない。
従来と変わらないので、半導体結晶に与えるダメージが
増えることはない。
【図１】本発明の実施例のＩＧＢＴのＶＬＤ構造を示す
図９Ａ−Ａ線矢視断面に対応する部分の断面図
図９Ａ−Ａ線矢視断面に対応する部分の断面図
【図２】本発明にかかるＩＧＢＴの製造方法の工程を
（ａ）から（ｄ）の順に示す図９Ａ−Ａ線矢視断面に対
応する部分の断面図
（ａ）から（ｄ）の順に示す図９Ａ−Ａ線矢視断面に対
応する部分の断面図
【図３】本発明にかかるＩＧＢＴの別の製造方法の工程
を（ａ）から（ｄ）の順に示す図９Ａ−Ａ線矢視断面に
対応する部分の断面図
を（ａ）から（ｄ）の順に示す図９Ａ−Ａ線矢視断面に
対応する部分の断面図
【図４】図３（ｄ）に続く本発明にかかるＩＧＢＴの別
の製造方法の工程を示す図９Ａ−Ａ線矢視断面に対応す
る部分の断面図
の製造方法の工程を示す図９Ａ−Ａ線矢視断面に対応す
る部分の断面図
【図５】従来のＩＧＢＴのガードリング構造を示す図９
Ａ−Ａ線矢視断面に対応する部分の断面図
Ａ−Ａ線矢視断面に対応する部分の断面図
【図６】従来のＩＧＢＴのフィールドプレート構造を示
す図９Ａ−Ａ線矢視断面に対応する部分の断面図
す図９Ａ−Ａ線矢視断面に対応する部分の断面図
【図７】従来のダイオードのＶＬＤ構造を示す部分断面
図
図
【図８】一般的なＩＧＢＴの素子構造を示す要部断面図
【図９】ＩＧＢＴのチップの平面図
１、３１ ｐ+ ドレイン層 ２、３２ ｎ+ バッファ層 ３、３３ ｎドリフト層 ４、３４ ｐベース領域 ５、３５ ｎ+ ソース領域 ６ ゲート酸化膜 ６１、６２、６３ 熱酸化膜 ７ ゲート電極 ７１ ゲートパッド ８、３８ ドレイン電極 ９、３９ ソース電極 １０、４０ 外縁電極 １１、４１ 半導体基板 １２ 耐圧構造部 １４、４４ ｐ外縁領域 １５ 素子チップ １６ 活性領域 ２１ ｎ型基板 ２２ ガードリング ２３ ガードリング ２４ フィールドプレート ４７ アルミニウムイオン ４８ 酸化膜 ４９ アルミニウム注入領域 ５０ ホウ素イオン ５１ ホウ素注入領域 ５２ ＣＶＤ酸化膜 ５３ ＣＶＤ窒化膜 ５４ ＣＶＤ酸化膜 ５５ ＶＬＤ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/861 Ｈ０１Ｌ 29/78 ３２１ Ｗ ３２１ Ｐ 29/91 Ｄ
Claims (9)
- 【請求項１】半導体基板のｎ型の主表面の一部にｐ型不
純物の導入により形成された主電流の導通を担う活性領
域と、この活性領域を囲む周縁部の耐圧構造部に活性領
域に接続して、ｐ型不純物の選択的な導入および拡散熱
処理によりゆるやかな接合形状に形成されたＶＬＤ（可
変横方向ドーピング）構造を有するプレーナ型半導体素
子において、ＶＬＤ構造に導入された不純物がアルミニ
ウムであり、活性領域に導入された不純物がアルミニウ
ムより拡散速度の小さい三族元素であることを特徴とす
るプレーナ型半導体素子。 - 【請求項２】活性領域に導入された不純物がホウ素であ
ることを特徴とする請求項１に記載のプレーナ型半導体
素子。 - 【請求項３】アルミニウムの導入をイオン注入で行うこ
とを特徴とする請求項１または２に記載のプレーナ型半
導体素子の製造方法。 - 【請求項４】耐圧構造部に複数個の皮膜のリングがあ
り、半導体素子のチップの周縁部に近づく程その皮膜の
リングの間隔を広くしたリングをマスクとしてアルミニ
ウムをイオン注入することを特徴とする請求項３に記載
のプレーナ型半導体素子の製造方法。 - 【請求項５】アルミニウムのイオン注入後に酸化膜、窒
化膜および酸化膜の三層の保護膜を形成した後熱処理す
ることを特徴とする請求項４に記載のプレーナ型半導体
素子の製造方法。 - 【請求項６】アルミニウムイオン注入時のマスクとして
の皮膜が酸化膜であることを特徴とする請求項４に記載
のプレーナ型半導体素子の製造方法。 - 【請求項７】アルミニウムのイオン注入後、前記酸化膜
のリングを除去し、新たに酸化膜、窒化膜および酸化膜
の三層からなる保護膜を形成して熱処理することを特徴
とする請求項６に記載のプレーナ型半導体素子の製造方
法。 - 【請求項８】アルミニウムとアルミニウム以外の元素と
の拡散熱処理を同時に行うことを特徴とする請求項５ま
たは７に記載のプレーナ型半導体素子の製造方法。 - 【請求項９】アルミニウムのイオン注入を多数回実施す
ることを特徴とする請求項３ないし８のいずれかに記載
のプレーナ型半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183894A JPH07273325A (ja) | 1994-03-31 | 1994-03-31 | プレーナ型半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6183894A JPH07273325A (ja) | 1994-03-31 | 1994-03-31 | プレーナ型半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273325A true JPH07273325A (ja) | 1995-10-20 |
Family
ID=13182643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6183894A Pending JPH07273325A (ja) | 1994-03-31 | 1994-03-31 | プレーナ型半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273325A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6090669A (en) * | 1995-10-09 | 2000-07-18 | Consorzio Per La Ricerca Sulla Microelectronics Nel Mezzogiorno | Fabrication method for high voltage devices with at least one deep edge ring |
| JP2006509350A (ja) * | 2002-09-30 | 2006-03-16 | インターナショナル レクティファイアー コーポレイション | 半導体装置の製造方法 |
| JP2011204710A (ja) * | 2010-03-24 | 2011-10-13 | Fuji Electric Co Ltd | 半導体装置 |
| WO2012131878A1 (ja) | 2011-03-28 | 2012-10-04 | トヨタ自動車株式会社 | 縦型半導体装置 |
| JP2013235960A (ja) * | 2012-05-09 | 2013-11-21 | Mitsubishi Electric Corp | 半導体装置 |
| JP2014204038A (ja) * | 2013-04-08 | 2014-10-27 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| DE102014209935A1 (de) | 2013-06-12 | 2014-12-18 | Mitsubishi Electric Corporation | Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung |
| US9000478B2 (en) | 2011-07-11 | 2015-04-07 | Toyota Jidosha Kabushiki Kaisha | Vertical IGBT adjacent a RESURF region |
| KR101534104B1 (ko) * | 2013-04-05 | 2015-07-06 | 미쓰비시덴키 가부시키가이샤 | 반도체 소자 |
-
1994
- 1994-03-31 JP JP6183894A patent/JPH07273325A/ja active Pending
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