JP4917709B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のゲート・ソース間などに保護ダイオードが接続されるような半導体装置に関する。さらに詳しくは、チップ面積を大きくすることなく、保護ダイオードの挿入抵抗を小さくし、静電破壊耐量を大きくすることができる半導体装置に関する。
【０００２】
【従来の技術】
従来、たとえば縦型ＭＯＳＦＥＴは、スイッチングスピードが速く、大出力のスイッチングデバイスとして用いられているが、ゲート絶縁膜を薄膜化することにより、ゲートしきい値電圧を下げる方向にある。この絶縁膜が薄くなると静電気などの小さなエネルギーでも容易に絶縁破壊する。そのため、ゲート・ソース間に保護ダイオードを挿入して、その保護ダイオードで静電気を放電させる構造が用いられている。この保護ダイオードは、たとえばポリシリコン膜からなるゲート電極パッドの外周部分にｐｎ接合が形成されて双方向のツェナーダイオードとされ、ゲートとソースとの間に接続されるもので、このような保護ダイオードが設けられる構造の縦型ＭＯＳＦＥＴの一例が図１０（ａ）に断面図で示されている。
【０００３】
すなわち、たとえばｎ+形の半導体基板２１ａ上に、ドレイン領域とするｎ形の半導体層（エピタキシャル成長層）２１がエピタキシャル成長され、その表面側にｐ形不純物を拡散することによりｐ形のボディ領域２２が形成され、そのボディ領域２２の外周部にｎ+形のソース領域２３が形成されている。ボディ領域２２の端部およびその外側に位置する半導体層２１の表面側にゲート酸化膜２４を介してゲート電極２５が設けられている。そして、ソース領域２３と接続するように層間絶縁膜２６に設けられるコンタクト孔を介してＡｌなどによりソース電極（ソース配線）２７が形成され、半導体基板２１ａの裏面に図示しないドレイン電極が形成されることにより、ＦＥＴ部２０が形成されている。
【０００４】
このボディ領域２２が図１０（ｂ）に平面図で示されるように、マトリクス状に形成され、トランジスタセルが複数個形成されることにより、大電流に対応するパワーＭＯＳＦＥＴが形成されている。
【０００５】
また、保護ダイオード部３０は、ｎ形半導体層２１にボディ領域２２と同様に拡散により形成されたｐ形領域３１の表面に絶縁膜３２を介してポリシリコン膜からなるゲート電極パッド３３が形成され、図１１（ａ）にゲート電極パッド３３の平面説明図が示されるように、そのゲート電極パッド３３の外周部にｎ形層３３ａとｐ形層３３ｂとが、交互に形成されることにより、ｎｐｎｐｎの接続構造として最外周のｎ形層３３ａが前述のソース電極２７と接続されている。その結果、図１１（ｂ）に等価回路図が示されるように、ＦＥＴのゲートＧとソースＳ間に双方向のツェナーダイオードＺＤからなる保護ダイオード３０が形成されている。なお、図１０において、３５はポリシリコンからなるゲート電極パッド３３と接続して形成されたＡｌなどの金属からなるボンディング用のゲート電極パッドおよびゲート配線である。
【０００６】
【発明が解決しようとする課題】
前述のように、従来の保護ダイオード部は、ポリシリコンからなるゲート電極パッドの外周部に設けられる構造になっている。ゲート電極パッドの外周部に設けられる構造では、保護ダイオード部の接合面積（ｐｎ接合方向に直角な方向の長さで、ゲート電極パッドの外周長さ）を充分に大きくすることができない。そのため、保護ダイオード部の直列抵抗が増大して充分に耐圧を向上させることができず、ゲート電極パッドを大きくすると、トランジスタセルの部分が狭くなって特性が低下するか、チップ面積を大きくしなければならないという問題がある。
【０００７】
本発明は、このような問題を解決するためになされたもので、チップ面積を大きくすることなく、チップの空いている外周部分を利用しながら、直列抵抗が小さく、かつ、充分に保護機能を果たすことができる保護ダイオードを有する半導体装置を提供することを目的とする。
【０００８】
本発明の他の目的は、前述のチップ外周部に保護ダイオードを設けることを利用して、トランジスタセル群の中にゲートフィンガなどを設けなくても、全体のトランジスタセルに低抵抗の配線を介して信号を伝達し得る構造の半導体装置を提供することにある。
【０００９】
本発明のさらに他の目的は、保護ダイオードの部分的破壊による破損を防止することにより、またはその材料の選択もしくは接合面積を大きくして直列抵抗を小さくすることにより、破壊耐量を向上させることができる保護ダイオードを有する半導体装置を提供することにある。
【００１０】
本発明のさらに他の目的は、トランジスタセル群の最外周セルの耐圧を向上させる構造の半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明者らは、縦型ＭＯＳＦＥＴなどのサージなどに対する破壊耐量を向上させるため、鋭意検討を重ねた結果、ゲート・ソース間にツェナーダイオードなどの保護ダイオードを挿入しても、そのゲート・ソース間の直列抵抗が大きくなると、保護ダイオードを介して放電する前に、ゲート絶縁膜が破壊して、充分にその機能を果たし得ないことを見出した。そして、できるだけ幅広に（ｐｎ接合方向に対して直角方向の長さを長く）形成すると共に、その接続構造も半導体層などを介さないで、直接金属配線により接続し、抵抗成分をもたせない構造にすることにより、始めて破壊耐量を向上させることができることを見出した。
【００１２】
本発明の半導体装置は、半導体層に並列接続された複数個のトランジスタセルが配列されることにより形成される絶縁ゲート電界効果トランジスタと、該トランジスタのゲートおよびソース間に接続され、該ゲートおよびソース間に印加される一定電圧以上の入力をブレークダウンさせる保護ダイオードとを有する半導体装置であって、前記保護ダイオードが、前記配列されるトランジスタセルのセル群より外周側の絶縁膜上にリング状のｐ形層とｎ形層とが平面的に交互に設けられることにより双方向ダイオードとして形成され、かつ、前記ｐ形層またはｎ形層の最外周の層にリング状にコンタクトすると共に、ゲート電極パッドと連続的に形成される金属膜が設けられ、前記セル群上には金属膜からなるソース配線が設けられ、前記ゲート電極パッドと連続的に形成される前記金属膜に、部分的に前記保護ダイオードが形成された領域を跨いで前記セル群の外周側のトランジスタセルのゲート電極と接続されるように複数のゲート接続部が形成され、前記ソース配線を構成する前記金属膜に、前記ｐ形層またはｎ形層の最内周の層とコンタクトする複数のソース接続部が形成され、前記複数のゲート接続部と前記複数のソース接続部とが、平面的に交互に形成されている。ここにリング状にコンタクトするとは、リング状に設けられるｐ形層またはｎ形層の全周に沿って連続的または間欠的にコンタクトすることを意味する。
【００１３】
この構造にすることにより、配列されるトランジスタセルの外周側は、半導体チップの外周部になり、半導体チップには、通常セル活性領域の周囲またはチップの外周部には空乏層の終端部を確保するためのスペース（フィールド部）があり、そのスペース部分の絶縁膜上に保護ダイオードが形成されている。そのため、チップ面積を大きくすることなく、従来の空きスペースを利用して保護ダイオードが形成されている。
【００１４】
しかも、チップの外周部にリング状に保護ダイオードが形成されることにより、その周長（ｐｎ接合方向に直角の方向の長さ、すなわちｐｎ接合面積）はチップサイズに対してほぼ最大に形成され、ｐｎ接合方向の直列抵抗を非常に小さくすることができる。さらに、その保護ダイオードの最外周の半導体層にリング状金属膜がコンタクトされると共に、最内周の半導体層にソース接続部が、最外周のリング状金属膜にセル群の外周側のトランジスタセルのゲート電極が、それぞれ交互に接続されていることにより、保護ダイオード両端の接続部に半導体の拡散領域やポリシリコン膜などを使用していないため、非常に低抵抗になっている。その結果、チップ面積を大きくすることなく、非常に破壊耐量に優れた保護ダイオードを内蔵し、静電気などに対する充分な保護をすることができる。
【００１５】
前記ゲート電極パッドと連続的に形成される前記金属膜および前記ゲート接続部と、前記ソース配線および前記ソース接続部とが１層で同時に形成されることにより、簡単に配線を形成することができる。
【００１６】
また、前述の前記複数のゲート接続部と前記複数のソース接続部とが、平面的に交互に形成されていることにより、チップの外周部から金属配線により各セルのゲート電極と接続しているため、ゲート電極パッドから遠い位置にあるセルでも、ポリシリコンの抵抗層をそれほど多く経由することがなくなり、ゲートフィンガなどを設けなくても、減衰や時間遅れなく信号をチップ内の全てのセルに伝達することができる。
【００１７】
前記ｐ形層およびｎ形層は、ポリシリコン、非晶質シリコン、絶縁膜上のシリコン単結晶、ＳｉＣ、およびＳｉＧｅのいずれかにより形成される。とくに、ＳｉＣからなれば、抵抗値がＳｉの１／１０程度と小さく好ましい。
【００１８】
前記ｐ形層およびｎ形層は、それぞれの同じ導電形層同士で幅および不純物濃度がほぼ一定になるように形成されることにより、ｐ形層やｎ形層が複数層からなる場合に、サージなどの大きな電力が入っても、全体の層に均等に分散して特定の層にその電力が集中することないため、全体として破壊耐量が向上し好ましい。
【００１９】
前記配列されるトランジスタセルの前記保護ダイオードに一番近い側に半導体基板と異なる導電形の拡散領域で、トランジスタセルを形成しない拡散領域が形成され、前記保護ダイオードの最内周の層にコンタクトされる前記ソース配線が、該拡散領域にもコンタクトされていることにより、フィールドプレートとなって、一層トランジスタの耐圧が向上する。
【００２０】
本発明による半導体装置の他の形態は、半導体層に並列接続された複数個のトランジスタセルが配列されることにより形成される絶縁ゲート電界効果トランジスタと、該トランジスタのゲートおよびソース間に接続され、該ゲートおよびソース間に印加される一定電圧以上の入力をブレークダウンさせる保護ダイオードとを有する半導体装置であって、前記保護ダイオードが、前記配列されるトランジスタセルのセル群より外周側の絶縁膜上にリング状のｐ形層とｎ形層とが高さ方向に交互に積層して設けられることにより双方向ダイオードとして形成され、かつ、前記ｐ形層またはｎ形層の最上層にリング状にコンタクトすると共に、ゲート電極パッドと連続的に形成される金属膜が設けられ、前記セル群上には金属膜からなるソース配線が設けられ、前記ゲート電極パッドと連続的に形成される前記金属膜に、部分的に前記保護ダイオードが形成された領域を跨いで前記セル群の外周側のトランジスタセルのゲート電極と接続されるように複数のゲート接続部が形成され、前記ソース配線を構成する前記金属膜に、前記ｐ形層またはｎ形層の最下層とコンタクトする複数のソース接続部が形成され、前記複数のゲート接続部と前記複数のソース接続部とが、平面的に交互に形成される。このような構成にすることにより、ｐｎ接合の接合面積を非常に大きくすることができ、直列抵抗が小さくなり、サージなどの吸収用ダイオードとして確実に作用すると共に、大電流が可能になるため、破壊耐量もより向上する。
【００２１】
【発明の実施の形態】
つぎに、図面を参照しながら本発明の半導体装置について説明をする。本発明による半導体装置は、図１にその一実施形態である縦型ＭＯＳＦＥＴのチップ外周部の断面説明図（図１（ｂ）のＡ−Ａ断面）とチップ全体の平面説明図が示されるように、半導体層４に複数個のトランジスタセルＴが配列されて形成されている。そして、その配列される複数個のトランジスタセルＴより外周側（チップ端部側）の絶縁膜６上にポリシリコン膜が設けられ、そのポリシリコン膜にリング状のｐ形層１ｂとｎ形層１ａとが平面的に交互に形成されることにより、保護ダイオード１が形成されている。この保護ダイオード１は、その一番外側の層に、Ａｌなどの金属膜からなり、ゲート電極パッドと連続的に形成されるゲート配線２がリング状に設けられてコンタクトされ、一番内側の層に、金属膜からなるソース配線３がコンタクトされることにより、ゲートとソース間に接続されていることに特徴がある。
【００２２】
前述のように、本発明者らは、縦型ＭＯＳＦＥＴなどのゲート・ソース間に、サージなどに対する保護ダイオードをただ挿入しても、所望の破壊耐量が得られず、さらなる耐量の向上を図るため鋭意検討を重ねた結果、ゲート・ソース間にツェナーダイオードなどの保護ダイオードを挿入する場合に、そのゲート・ソース間の直列抵抗が大きくなると、保護ダイオードを介して放電する前に、ゲート絶縁膜が破壊して、充分にその機能を果たし得ないことを見出した。すなわち、保護ダイオード自身にも直列抵抗を有し、またその接続に半導体層の拡散領域などを介して接続すると、その抵抗分が影響し、その抵抗分により保護ダイオードが充分に機能する前に縦型ＭＯＳＦＥＴが破損することを見出した。
【００２３】
たとえば、保護ダイオードの抵抗分としては、保護ダイオード１を構成するポリシリコン膜への不純物濃度や長さ（ｐｎ接合方向の長さ；ｐｎ接合面と直角方向の長さ）、その幅（ｐｎ接合方向に対して直角方向の長さ；ｐｎ接合の面積）により大きく影響を受けることが判明した。ポリシリコン膜への不純物濃度やその長さ（ｐｎ接合方向の長さ）は、保護ダイオードをブレークダウンさせる電圧にも影響するため、抵抗値を下げる方向のみで設定することはできないが、その幅（ｐｎ接合方向に対して直角方向の長さ）は、ブレークダウン電圧とは関係なく抵抗のみに影響し、できるだけ大きくすることにより、すなわちｐｎ接合のリングが大きくなるチップの外周部に形成されることにより、その直列抵抗を下げることができる。
【００２４】
また、同じチップの外周部に保護ダイオード３０を形成しても、たとえば図９（ａ）に示されるように、チップの端部側にソース配線２７ａが形成されると、ソース配線２７ａを半導体層の表面に形成されたｐウェル３１を介して接続しないと、金属膜からなるゲート配線３５やゲート電極パッドと同時に形成することができないが、このｐウェル３１のような拡散領域を経路とすると、拡散領域のシート抵抗は、たとえば２００Ω／□（１００〜１０００Ω／□）程度であり、ソース・ゲート間の配線抵抗Ｒは、拡散領域３１の接続方向の長さ（図９（ａ）参照）を１００μｍ、チップ周囲の長さを１ｍｍ×４＝４ｍｍ、とすると、Ｒ＝１００μｍ／４ｍｍ×２００Ω／□＝５Ω（２.５〜２５Ω）となる。
【００２５】
すなわち、図９（ｂ）に等価回路図が示されるように、抵抗Ｒ＝５Ω程度が直列に接続された構造になる。この状態で静電破壊耐量を上げるためには、保護ダイオードのブレークダウン後の抵抗値を１０Ω程度まで下げなければならず、ブレークダウン電圧に必要な不純物濃度との関係で、不可能に近くなる。そのため、このような拡散領域を保護ダイオードの接続構造の一部に用いることはできず、抵抗の小さい配線を用いる必要があることを見出した。
【００２６】
本発明による保護ダイオード１は、図１（ｂ）にゲート配線２とソース配線３のＡｌパターンが形成された平面説明図が示されるように、半導体チップの外周部にリング状に形成されている。図１に示される縦型ＭＯＳＦＥＴでは、この保護ダイオード１の内周側には、図１（ａ）に一部が示されているように、たとえばｐ形のボディ領域５で示されるトランジスタセルがマトリクス状に形成されている。したがって、そのセル活性領域上には設けられないが、セル活性領域（ソース配線３が形成された領域）の外周側には、各セル部での空乏層をできるだけセルから離れた部分で終端させるように、半導体チップの外周部にはある程度のスペース（フィールド部）が確保されている。このフィールド部のＳｉＯ2などからなる絶縁膜（フィールド酸化膜）６上に、たとえばポリシリコンからなるゲート電極パッドやセル部のゲート電極８を形成するのと同時にポリシリコン膜が成膜され、パターニングされると共に、不純物を導入してｎ形層１ａとｐ形層１ｂとが交互に配列され、ｐｎ接合部が横方向に複数組直列に形成されている。
【００２７】
前述のポリシリコン膜は、たとえば０.５μｍ程度の厚さに成膜され、たとえば４μｍ程度の幅でｎ形層１ａと、ｐ形層１ｂが交互にリング状に形成されることにより構成されている。このｎ形層１ａおよびｐ形層１ｂの不純物濃度は、たとえばそれぞれ５×１０20ｃｍ-3、７×１０17ｃｍ-3程度に形成され、この不純物濃度とｐｎ接合の数により、所望のブレークダウン電圧が得られるように設定される。ｎ形層１ａと、ｐ形層１ｂとにより保護ダイオード１を形成する方法は、たとえばポリシリコン膜にｐ形ドーパントが全面にドーピングされた後に、パターニングによりリング状にｎ形ドーパントが、前述の不純物濃度になるようにドーピングされることにより、ｎ形層１ａとｐ形層１ｂとが平面的に交互に繰り返されるようにドーピングされて、双方向のツェナーダイオードが形成される。
【００２８】
この保護ダイオード１のブレークダウン電圧は、前述のように、その不純物濃度を調整することにより、ある程度は調整することができ、通常は１個のダイオードで５〜１０Ｖ程度になるようにその不純物濃度が設定されている。そして、たとえば３〜４個程度のｐｎ接合部を形成して２０〜３０Ｖ程度でブレークダウンするような保護ダイオード１が形成される。
【００２９】
この保護ダイオード１の最外周のｎ形層１ａには、ゲート配線２がコンタクトされている。すなわち、図１（ａ）に示されるように、たとえばポリシリコンからなる保護ダイオード１およびトランジスタセルのゲート電極８が形成された後、層間絶縁膜９が設けられ、保護ダイオード１の最外周および最内周にコンタクト孔が開けられ、全面に成膜されたＡｌ膜をパターニングすることにより、図１（ｂ）に示されるように、ゲート電極パッドＧと連続して設けられるゲート配線２とソース配線３が金属膜により形成されている。その結果、保護ダイオード１は共に金属膜配線によりゲートとソースとの間に接続された構造になっている。
【００３０】
トランジスタのセル部は、図１（ａ）に一部が示されるように、たとえば３００μｍ程度の厚さのｎ+形半導体基板４ａ上に比抵抗が０.１Ω・ｃｍ〜数十Ω・ｃｍ程度で、厚さが数μｍ〜数十μｍ程度にエピタキシャル成長されたｎ-形のエピタキシャル成長層４の表面側にｐ形ドーパントが導入されてボディ領域５がマトリクス状に設けられ、そのボディ領域５の外周部にｎ形不純物が導入されてソース領域７が形成され、ソース領域７とｎ-形半導体層４とで挟まれるボディ領域５の周辺のチャネル領域上にゲート酸化膜６ａを介してゲート電極８が設けられることにより形成されている。このボディ領域５が、前述のようにマトリクス状に設けられ、トランジスタセルが多数個並列接続され、大電流が得られる縦型ＭＯＳＦＥＴになっている。
【００３１】
なお、ゲート電極８は、前述のように保護ダイオード部１と同時にポリシリコン膜を成膜してパターニングし、１種類のドーパントをドーピングすることにより形成される。このゲート電極８上に層間絶縁膜９が設けられ、さらにコンタクト孔が開けられ、前述のように、Ａｌなどが真空蒸着などにより設けられることにより、ソース配線３が各トランジスタのソース領域７と接続して形成される。また、半導体基板４ａ（図面では他の部分に比して薄く書かれている）の裏面には、同様に電極メタルの蒸着などによりドレイン電極１０が形成される。
【００３２】
本発明の半導体装置は、このような構造になっているため、保護ダイオード１は、その面積に相当するｐｎ接合方向と直角方向の長さ（ｐｎ接合面積）が半導体チップの外周の長さでほぼ最大の大きさに形成されており、しかもその両端部はＡｌなどの金属膜によりゲートおよびソースと直接接続されている。そのため、ゲート・ソース間の直列抵抗を非常に小さくすることができる。すなわち、金属膜による配線の抵抗は、殆ど０にすることができる。その結果、ブレークダウン電圧を得るための所望の不純物濃度（不純物濃度を低くすることにより空乏層の広がりが大きくなりブレークダウン電圧が高くなる）にしても、その挿入抵抗を充分に抑えることができ、充分に静電破壊耐量を上げることができ、従来の１２０Ｖ程度の破壊耐量を１０００Ｖ程度に向上させることができた。
【００３３】
さらに、本発明によれば、空乏層の広がりのため、素子形成をすることができない半導体チップ周囲のフィールド部を利用して保護ダイオードが形成されているため、半導体チップ面積を大きくする必要がない。さらに、ゲート配線が保護ダイオードの最外周の層とコンタクトされているため、ゲート配線とソース配線とを同時に形成することができ、製造工程を増やすことなく効果的な保護ダイオードを形成することができる。その結果、使用目的に応じたブレークダウン電圧を設定しながら、それ以上の静電気やサージなどの印加に対してゲート絶縁膜などの破壊しやすい部分を確実に保護することができる。
【００３４】
前述の例は、トランジスタセルが半導体チップの端部側まで形成されていたが、図２に図１（ａ）と同様の断面説明図が示されるように、一番端部側には、トランジスタセルを形成しないで、ボディ領域と同じｐ+形領域１１のみを形成しておき、その拡散領域１１にもソース配線３をコンタクトさせておくことにより、空乏層の曲率をかせぐことができ、電界集中を避けることができるため、より一層耐圧が向上する。なお、図２において、図１と同じ部分には同じ符号を付してその説明を省略する。
【００３５】
つぎに、図２に示される構造の半導体装置の製法を説明する。まず、図３（ａ）に示されるように、ドレインとなるｎ+形シリコン基板４ａに比抵抗が０.１〜数十Ω・ｃｍ、厚さが数μｍ〜数十μｍのｎ形エピタキシャル成長層４を成長する。そして、数百ｎｍ程度の酸化膜６を形成し、ボディ領域５およびｐ+形拡散領域１１を形成する部分が開口するようにエッチングをし、スルーオキサイド膜１６を形成する。その後、ｐ形ドーパントであるボロン（Ｂ）をイオン注入し、熱処理を行って拡散することにより、ｐ形のボディ領域５およびｐ+形拡散領域１１を形成する。
【００３６】
つぎに、図３（ｂ）に示されるように、活性領域となるセル領域の酸化膜を除去し、ゲート酸化膜６ａを形成しゲート電極となるポリシリコン膜８ａを成膜する。そして、所望の耐圧の保護ダイオードが得られるような濃度に、たとえばボロン（Ｂ）イオンのｐ形イオンを注入する。
【００３７】
つぎに、図３（ｃ）に示されるように、セル部を形成するため、ゲート電極８が形成されるようにポリシリコン膜８ａをパターニングし、ついでそのゲート電極８をマスクとして、たとえばボロンイオンのｐ形ドーパントをイオン注入し、熱拡散をすることによりチャネル領域５ａを形成する。なお、このイオン注入の際、保護ダイオード部のポリシリコン膜８ａにもイオン注入される。このイオン注入の濃度が極端に低い場合は問題ないが、たとえばこのイオン注入がドーズ量１０13ｃｍ-2あたりであれば、最初のｐ形イオン注入と、このチャネル形成のｐ形イオン注入を合計した濃度で保護ダイオード１の耐圧をコントロールする。
【００３８】
その後、図４（ｄ）に示されるようなマスク１７をホトレジストにより形成し、リン（Ｐ）などのｎ形イオンを注入し、アニール処理により、ソース領域７を形成する。この際、拡散領域１１部にはｎ形イオンが注入されないようにマスク１７で覆うと共に、保護ダイオード部にも、同時に図４（ｄ）に示されるようなマスク１７を形成し、同じｎ形イオンを注入してアニール処理をすることにより、ｎ形層１ａとｐ形層１ｂからなるｐｎ接合の保護ダイオード１を形成する。
【００３９】
その後、図４（ｅ）に示されるように、常圧ＣＶＤ法により、たとえばＰＳＧからなる層間絶縁膜９を堆積する。そして、パターニングをしてコンタクトホールを形成し、Ａｌなどを蒸着してパターニングをすることにより、金属膜からなるゲート配線２、ゲート電極パッドＧおよびソース配線３を形成することにより、図１に示される構造の縦型ＭＯＳＦＥＴを形成することができる。この際、ゲート配線２は、図１（ｂ）に示されるように、ゲート電極パッドＧと連続すると共に、保護ダイオード１の最外層よりも外側まで覆うように、パターニングされて形成される。
【００４０】
前述の例では、保護ダイオードの最内周の層をソース電極と接続し、最外周の層を、ゲート電極パッドと接続して外周側に設けられた金属膜と接続する構造になっている。一方、ゲート電極パッドから遠い位置にあるセルはポリシリコンを介して各セルのゲート電極に接続されているため、抵抗成分が大きくなり信号伝達が遅れる。その問題を解決するため、一部セル列の間に金属膜からなるゲートフィンガと称されるものを設ける構造が採られる場合があるが、ゲートフィンがを設けるとセルの数が減るという問題がある。しかし、本発明のチップ外周にゲート電極パッドと接続された金属膜が形成される構造にすることにより、その金属膜からセル群の外周側のセルに接続することができ、ゲート電極パッドから遠いセルのゲート電極でもチップ外周の金属膜を介して接続をするこができ、セル群全体への信号伝達を早くすることができる。
【００４１】
すなわち、図５に最外周のゲート配線２とソース配線３部の一部の平面説明図が示されるように、ソース配線３と保護ダイオード１の最内周の層との接続部３ａと、ゲート配線２の各セルのゲート電極との接続部２ａとが交互に形成され、図５に示されるように、クシ歯が噛み合うように形成されることにより、セル群の外周側セルにもゲート電極パッドから金属膜を介して接続することができる。
【００４２】
前述の各例では、保護ダイオードの最内周と最外周とをＡｌなどの金属電極膜でコンタクトさせるのに、最内周のｎ形層またはｐ形層をソース配線と、最外周のｎ形層またはｐ形層をゲート電極パッドと直接連続させてコンタクトさせたが、このようにすれば、全ての金属電極膜を一度に成膜してパターニングするだけで形成できるため好ましい。しかし、図６に示されるように、保護ダイオード１の最内周のｎ形層またはｐ形層をゲート電極パッド２と、最外周のｎ形層またはｐ形層をソース配線３と直接連続させてコンタクトさせてもよい。このようにすると、ソース配線３と最外周のｎ形層またはｐ形層にコンタクトする金属配線１３とを絶縁膜１５を介して、再度設けられる金属配線１４により接続する必要があり、製造工程は増える。しかし、保護ダイオード１の両端部を金属配線のみで直接ソース配線３およびゲート電極パッド２と接続することができ、直列抵抗の小さい保護ダイオード１を挿入することができる。
【００４３】
さらに、前述の例では、保護ダイオード１をポリシリコンで形成したが、ポリシリコンでなくてもｎ形層およびｐ形層を形成することができるものであればよく、アモルファス（非晶質）シリコン、絶縁膜上に形成される単結晶シリコン、単結晶、多結晶またはアモルファスのＳｉＣ、ＳｉＧｅなどにより形成することもできる。とくに、ＳｉＣはシリコンよりも抵抗値が１／１０程度と小さいため、とくに直列抵抗を下げるのに効果が大きい。
【００４４】
さらに、前述の例では、保護ダイオード１を構成するｎ形層１ａおよびｐ形層１ｂの幅を同じ幅で形成したが、図７に示されるように、ｎ形層１ａの幅ａとｐ形層１ｂの幅ｂとが異なっていてもよい。しかし、ｎ形層１ａ同士、ｐ形層１ｂ同士はそれぞれ同じ幅で、同じ不純物濃度に形成されることが好ましい。これはｎ形層やｐ形層が複数層で形成されると、サージなどが印加された場合に、弱い一層にそのサージが集中して破壊しやすいからである。各層が均等に形成されておれば、印加したサージなどは、各層に分散されるため、破壊耐量が大きくなり好ましい。
【００４５】
前述の各例では、保護ダイオード１のｎ形層とｐ形層とを平面的に並べてｐｎ接合を形成したが、このような構成にすれば、１層の半導体層の成膜で、パターニングとドーピングだけにより形成することができる。しかし、図８に示されるように、ｎ形層１ａおよびｐ形層１ｂを縦方向に積層して形成してもよい。この場合、各層の厚さは、たとえば０.５〜２μｍ程度で、ｎ形層およびｐ形層の不純物濃度は、前述の例と同程度で、成膜しながらドーピングすることができる。この場合、最下層と最上層は不純物濃度を大きくすることが好ましい。このようにすれば、ｐｎ接合面積を非常に大きくすることができ、直列抵抗が小さく、しかも大電流が可能となり、非常に破壊耐量の大きな保護ダイオード１を内蔵することができる。なお、この場合も保護ダイオードの一端側である最下層と他端側である最上層との接続は、それぞれソース配線３およびゲート電極パッド２と連続的に形成される金属膜によりコンタクトされる。どちらがソース配線またはゲート電極パッドと接続されるようにしても構わない。
【００４６】
前述の例は、縦型ＭＯＳＦＥＴの例であったが、この縦型ＭＯＳＦＥＴにさらにバイポーラトランジスタが作り込まれる絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）でも同様であり、また、バイポーラトランジスタでもベース・エミッタ間などの破壊を防止するため、電極間に保護ダイオードを接続する場合に、同様にチップの外周側に半導体層のスペースがあり、その上方の絶縁膜上に保護ダイオードを設けることができる。
【００４７】
【発明の効果】
本発明によれば、ポリシリコンからなるゲート電極パッドを大きくすることなく、半導体チップの空きスペースを利用して保護ダイオードが形成されると共に、所望のブレークダウン電圧を確保しながら直列抵抗を小さくしているため、非常に大きな静電破壊耐量を得ることができる。その結果、小さな半導体チップでセルが多く高特性で、かつ、静電破壊耐量に強い、非常に信頼性の高い半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施形態である縦型ＭＯＳＦＥＴの断面および平面の説明図である。
【図２】図１の縦型ＭＯＳＦＥＴの変形例を示す断面説明図である。
【図３】図２の例の製造工程を説明する図である。
【図４】図２の例の製造工程を説明する図である。
【図５】図１に示される例で、最外周のゲート配線をセルのゲート電極と接続した例のゲート配線およびソース配線のパターンを示す説明図である。
【図６】図１に示される例の変形例を示す図１（ａ）と同様の断面説明図である。
【図７】図１に示される例の他の変形例を示す図１と同様の部分的断面説明図である。
【図８】本発明の他の実施形態を示す図１と同様の断面説明図である。
【図９】保護ダイオードの接続が、半導体層の拡散領域を介して行われる場合の問題を説明する図である。
【図１０】従来の保護ダイオードが設けられた縦型ＭＯＳＦＥＴの断面および平面の説明図である。
【図１１】図１０の保護ダイオードが設けられた電極パッドの説明図である。
【符号の説明】
１ 保護ダイオード
２ ゲート配線
３ ソース配線
４ 半導体層
５ ボディ領域

Claims (6)

  1. 半導体層に並列接続された複数個のトランジスタセルが配列されることにより形成される絶縁ゲート電界効果トランジスタと、該トランジスタのゲートおよびソース間に接続され、該ゲートおよびソース間に印加される一定電圧以上の入力をブレークダウンさせる保護ダイオードとを有する半導体装置であって、前記保護ダイオードが、前記配列されるトランジスタセルのセル群より外周側の絶縁膜上にリング状のｐ形層とｎ形層とが平面的に交互に設けられることにより双方向ダイオードとして形成され、かつ、前記ｐ形層またはｎ形層の最外周の層にリング状にコンタクトすると共に、ゲート電極パッドと連続的に形成される金属膜が設けられ、前記セル群上には金属膜からなるソース配線が設けられ、前記ゲート電極パッドと連続的に形成される前記金属膜に、部分的に前記保護ダイオードが形成された領域を跨いで前記セル群の外周側のトランジスタセルのゲート電極と接続されるように複数のゲート接続部が形成され、前記ソース配線を構成する前記金属膜に、前記ｐ形層またはｎ形層の最内周の層とコンタクトする複数のソース接続部が形成され、前記複数のゲート接続部と前記複数のソース接続部とが、平面的に交互に形成されてなる半導体装置。
  2. 前記ゲート電極パッドと連続的に形成される前記金属膜および前記ゲート接続部と、前記ソース配線および前記ソース接続部とが１層で同時に形成されてなる請求項１記載の半導体装置。
  3. 前記ｐ形層およびｎ形層がポリシリコン、非晶質シリコン、絶縁膜上のシリコン単結晶、ＳｉＣ、およびＳｉＧｅのいずれかからなる請求項１または２記載の半導体装置。
  4. 前記ｐ形層およびｎ形層は、それぞれの同じ導電形層同士で幅および不純物濃度がほぼ一定になるように形成されてなる請求項１ないし３のいずれか１項記載の半導体装置。
  5. 前記配列されるトランジスタセルの前記保護ダイオードに一番近い側に半導体基板と異なる導電形の拡散領域で、トランジスタセルを形成しない拡散領域が形成され、前記保護ダイオードの最内周の層にコンタクトされる前記ソース配線が、該拡散領域にもコンタクトされてなる請求項１ないし４のいずれか１項記載の半導体装置。
  6. 半導体層に並列接続された複数個のトランジスタセルが配列されることにより形成される絶縁ゲート電界効果トランジスタと、該トランジスタのゲートおよびソース間に接続され、該ゲートおよびソース間に印加される一定電圧以上の入力をブレークダウンさせる保護ダイオードとを有する半導体装置であって、前記保護ダイオードが、前記配列されるトランジスタセルのセル群より外周側の絶縁膜上にリング状のｐ形層とｎ形層とが高さ方向に交互に積層して設けられることにより双方向ダイオードとして形成され、かつ、前記ｐ形層またはｎ形層の最上層にリング状にコンタクトすると共に、ゲート電極パッドと連続的に形成される金属膜が設けられ、前記セル群上には金属膜からなるソース配線が設けられ、前記ゲート電極パッドと連続的に形成される前記金属膜に、部分的に前記保護ダイオードが形成された領域を跨いで前記セル群の外周側のトランジスタセルのゲート電極と接続されるように複数のゲート接続部が形成され、前記ソース配線を構成する前記金属膜に、前記ｐ形層またはｎ形層の最下層とコンタクトする複数のソース接続部が形成され、前記複数のゲート接続部と前記複数のソース接続部とが、平面的に交互に形成されてなる半導体装置。
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