JP5358926B2 - 炭化珪素トレンチｍｏｓ型半導体装置 - Google Patents

Description

本発明は、炭化珪素単結晶（以下、ＳｉＣと略記する）を半導体結晶材料として用いたトレンチＭＯＳ型半導体装置に関する。

高耐圧、大電流を制御するパワー半導体装置の材料としては、従来、シリコン単結晶（以下、シリコンと略記する）が用いられている。パワー半導体装置にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。たとえば、バイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、電流密度が多く取れるものの、高速でのスイッチングには限界がある。たとえば、バイポーラトランジスタでは、たかだか数ｋＨｚ程度の周波数が、ＩＧＢＴでは２０ｋＨｚ程度の周波数が、それぞれその使用限界である。一方パワーＭＯＳＦＥＴは、伝導度変調が無くてオン抵抗が大きくなり易いので、大電流には向かないが、数ＭＨｚまでの高速で使用できる。しかしながら、市場では大電流と高速性とを兼ね備えたパワーデバイスへの要求が強いため、ＩＧＢＴやパワーＭＯＳＦＥＴなどでは、その電気特性の改良に力が注がれ、現在ではほぼシリコンの材料限界に近いところまで特性改良が進んできた。
一方、パワー半導体装置の電気特性の改良については、半導体結晶材料の見直しという観点からの検討もされるようになった。ＳｈｅｎａｉらがＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ（Ｖｏｌ．３６，Ｎｏ．９ｐ．１８１１−１８２３，Ｓｅｐｔｅｍｂｅｒ １９８９）に報告しているように、ＳｉＣがシリコンよりも、次世代パワー半導体装置に関して、低オン電圧、高速・高温特性を得るための優れた半導体材料であるとして、最近、特に注目を集めている。さらには、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶとシリコンより広く、高温でも半導体として極めて安定的に使用できる材料という極めて優れた特長を有している。またさらに、最大電界強度もシリコンより１桁以上大きい材料である点も注目される。たとえば、ＳｉＣのアバランシェ降伏時の臨界電界強度は、２．５ＭＶ／ｃｍから３ＭＶ／ｃｍ程度ある。このように、ＳｉＣはシリコンの物性的限界を超える可能性大であることからパワー半導体材料の用途として、今後の伸長が大きく期待される。

また、前述のパワー半導体装置の一つであるパワーＭＯＳＦＥＴは、高速で容易に駆動できる素子であって、大きく分けて２種類のＭＯＳゲート構造を持っている。プレーナーゲート型とトレンチゲート型である。トレンチゲート型では、図９（ｃ）の断面図に示すように、ｎ^-ベース層２の上に形成されるｐベース領域３の表面層に選択的に形成されるｎ⁺ソース領域４の表面から、ｐベース領域３を貫通して、ｎ^-ベース層２に達する深さのトレンチ８が掘られる。そのトレンチ８には、その内表面に形成されるゲート絶縁膜６−３を介してゲート電極７が充填されている（図１０（ｅ））。このトレンチゲート型ＭＯＳＦＥＴは、優れた低オン抵抗特性を有するので、特に期待されているＭＯＳ型パワー半導体装置のひとつである。
図９〜図１０は、そのような従来のトレンチゲート型ＭＯＳＦＥＴを製造する際の主要なウエハ工程を示す断面図である。ｎ⁺ドレイン基板（ｎ⁺ｓｕｂ）１上にエピタキシャル成長またはその後の不純物拡散によって、順次、ｎ^-ベース層２、ｐベース領域３を形成する（図９（ａ））。ｐベース領域３の表面層にイオン注入によってｎ⁺ソース領域４とｐ⁺コンタクト領域５を形成する（図９（ｂ））。ｎ⁺ソース領域４の表面からシリコン酸化膜をマスクとして、ｎ⁺ソース領域４とｐベース領域３とを貫通してｎ^-ベース領域２に達するトレンチ８を形成する（図９（ｃ））。次いで、シリコン酸化膜マスクを除去し（図１０（ｄ））、順次、ゲート絶縁膜６−３とゲート材料となる導電性ポリシリコン層を成膜し、導電性ポリシリコン層をトレンチ８内に残すように選択的にエッチングする。トレンチ８内の導電性ポリシリコン層はゲート電極７となる。この後、層間絶縁膜６−４を所定のパターンに形成してゲート電極７上を被覆した後、ソース電極９を構成するニッケル（Ｎｉ）膜９−１をｎ⁺ソース領域４表面およびｐ⁺コンタクト領域５表面とに共通に接触するように形成し、さらにその上にＡｌ膜９−２を積層する。ｎ⁺ドレイン基板（ｎ⁺ｓｕｂ）１の裏面側にニッケル（Ｎｉ）膜などのドレイン電極１０を形成する。（図１０（ｅ））。

このようなトレンチゲート型ＭＯＳＦＥＴに、さらに保護ダイオードを接続させた半導体装置として、ポリシリコン層からなり環状に形成された複数のｐｎ接合を有する保護ダイオードが一端部でソース電極に電気的に接続され、他端部でゲート金属配線を介してゲート電極に電気的に接続されるＭＯＳＦＥＴであって、かつ前記保護ダイオードがＭＯＳＦＥＴ本体のシリコン基板表面に形成される凹部内に絶縁膜を介して配置される構造の半導体装置が公知となっている（特許文献１）。
特開２００６−１００４９４号公報（請求項１）

しかしながら、前述のトレンチゲート型ＭＯＳＦＥＴでは、ソース−ドレイン間に高電圧が印加されると、トレンチゲート構造のドレイン電極側に面した底部のゲート酸化膜に過大な電界が集中する。シリコン半導体を用いたトレンチゲート型ＭＯＳＦＥＴの場合は、トレンチゲート底部のゲート酸化膜が絶縁破壊電界に達する前にシリコン内のｐｎ接合が先にアバランシェ降伏を生ずるため、前記ゲート酸化膜の底部が破壊することはないのであるが、ＳｉＣの場合は前述したようにアバランシェ破壊の臨界電界が高いために、ｐｎ接合がアバランシェ降伏に入る前にトレンチ底部の酸化膜が絶縁破壊し、ＭＯＳＦＥＴが壊れるという問題がある。
この問題を解決する方法として、トレンチゲートの底部にｐ領域を形成して酸化膜を保護する方法が提案されている（Ｉ．Ａ．Ｋｈａｎ ｅｔ ａｌ， ＩＥＥＥ ＩＳＰＳＤ ２００２， ｐｐ．１５７， ２００２）。しかし、トレンチ底部にｐ領域を設けることは、ＭＯＳＦＥＴ導通時にその電流に寄与すべき蓄積層の消滅を意味し、その結果、オン抵抗が非常に高くなるというデメリットも有する。さらには、トレンチ底部に精度よくｐ領域を形成することはプロセス上非常に困難である。たとえば、１μｍ未満のｐ領域の位置ずれでも、トレンチゲート部の反転層が消滅することもあり、その結果オン抵抗が非常に高くなるという惧れもある。

本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、トレンチ底部での酸化膜の絶縁破壊による耐圧低下を防ぐと共に、低オン抵抗を維持し、かつ長期信頼性に優れた炭化珪素トレンチＭＯＳ型半導体装置を提供することにある。

特許請求の範囲の請求項１記載の発明によれば、高不純物濃度の炭化珪素半導体基板の一方の主面に、該基板よりも低不純物濃度の一導電型ベース層と、他導電型ベース層との積層をこの順に備え、前記他導電型ベース層の表面に選択的に形成される一導電型のソース領域と、該ソース領域と前記他導電型ベース層の表面に共通に接触する第一主電極と、前記基板の他方の主面に接触する第二主電極と、前記ソース領域の表面から前記第一導電型ベース層に達する深さのトレンチと、該トレンチ内面にゲート絶縁膜を介して制御電極と、からなる活性領域と、該活性領域を囲む環状の周辺耐圧領域とを有する炭化珪素トレンチＭＯＳ型半導体装置において、前記環状の周辺耐圧領域は、前記活性領域からチップの端部にかけて前記第一導電型ベース層に達する深さの凹部であり、前記周辺耐圧領域の凹部表面に絶縁膜を介して、前記第二主電極にカソードが接続され、前記表面に垂直の環状ｐｎ接合が複数形成されるダイオードを前記周辺耐圧領域の全面に備え、該ダイオードの耐圧が前記ＭＯＳ型半導体装置の耐圧よりも低い炭化珪素トレンチＭＯＳ型半導体装置とする。
特許請求の範囲の請求項２記載の発明によれば、前記高不純物濃度の炭化珪素半導体基板が一導電型である特許請求の範囲の請求項１記載の炭化珪素トレンチＭＯＳ型半導体装置とする。
特許請求の範囲の請求項３記載の発明によれば、前記高不純物濃度の炭化珪素半導体基板が他導電型である特許請求の範囲の請求項１記載の炭化珪素トレンチＭＯＳ型半導体装置とする。

特許請求の範囲の請求項４記載の発明によれば、前記第一主電極に前記アノードが接続される特許請求の範囲の請求項２または３に記載の炭化珪素トレンチＭＯＳ型半導体装置とする。
特許請求の範囲の請求項５記載の発明によれば、前記ゲート電極に前記アノードが接続される特許請求の範囲の請求項２または３に記載の炭化珪素トレンチＭＯＳ型半導体装置とする。

本発明によれば、トレンチ底部での酸化膜の絶縁破壊による耐圧低下を防ぐと共に、低オン抵抗を維持し、かつ長期信頼性に優れた炭化珪素トレンチＭＯＳ型半導体装置を提供することができる。

以下、本発明にかかる炭化珪素トレンチＭＯＳ型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１〜図６は実施例１のＳｉＣ−トレンチＭＯＳＦＥＴの製造工程を説明するための要部断面図である。図７は実施例３、４のＳｉＣ−トレンチＩＧＢＴの活性領域の要部断面図である。図８は実施例１のＳｉＣ−トレンチＭＯＳＦＥＴと従来ベベル構造の周辺耐圧領域を有するＳｉＣ−トレンチＭＯＳＦＥＴのＴＨＢ試験結果図である。図１２は実施例１のＳｉＣ−トレンチＭＯＳＦＥＴの平面図である。

以下、本発明の炭化珪素トレンチＭＯＳ型半導体装置にかかる実施例１について、図１〜図６、図１２を参照して説明する。なお、本実施例１ではトレンチＭＯＳパワー半導体装置として、耐圧１２００ＶのトレンチＭＯＳＦＥＴを示す。図１〜図６中の（ａ）、（ｂ）は、いずれもＭＯＳＦＥＴの主電流の流れる活性領域（ａ）と周辺耐圧領域（ｂ）の要部断面図をそれぞれ示す。図１２にはソース電極とゲートパッド部からなる活性領域と、この活性領域を取り囲む環状の周辺耐圧領域とこの周辺耐圧領域上に形成される保護ダイオード１００と周辺耐圧領域の外側に形成されるドレイン電極１０−１の概略的な平面配置を示す。
まず、十分に高濃度のｎ型ＳｉＣ半導体基板１を用意する。ここでは、不純物として窒素を２×１０¹⁸ｃｍ^-3程度含むＳｉＣ半導体基板を用いる。この基板１上に、窒素を１．０×１０¹⁶ｃｍ^-3程度の濃度で含むｎ^-型ＳｉＣ層（ｎ^-ベース層）２を厚さ１０μｍ程度、さらに、アルミ二ウムを２．１×１０¹⁷ｃｍ^-3程度の濃度で含むｐ型ＳｉＣ層（ｐベース層）３を２．５μｍエピタキシャル成長させる。この製造工程までは、図１の（ａ）と（ｂ）は同じである（図１）。
ＭＯＳＦＥＴの活性領域となるｐベース層３の表面層に、ｐ⁺コンタクト領域５とｎ⁺ソース領域４をイオン注入法と熱処理で形成する（図２（ａ））。ＭＯＳＦＥＴの前記活性領域を取り囲む環状の周辺耐圧領域となるｐベース層３の表面層にはｐ⁺コンタクト領域５を形成する（図２（ｂ））。ｐ⁺コンタクト領域５を形成するための不純物としてはアルミ二ウムを、またｎ⁺ソース領域４の不純物としてはリンを用いた。熱処理温度と時間は１７００℃と１分である。

次に、ｐ⁺コンタクト領域５とｎ⁺ソース領域４とを形成したｐベース層３の表面層に厚さ１．６μｍのシリコン酸化膜（以下酸化膜と略す）６−１を成長させ、フォトリソグラフィにより、周辺耐圧領域上のシリコン酸化膜６−１を選択的に除去して、残ったシリコン酸化膜６−１をマスクとしてエッチングにて周辺耐圧領域のｐ⁺コンタクト領域５とｐベース層３とその下層のｎ^-ベース層２の表面層部分をエッチングにより除去し、ｎ^-ベース層２を露出させるような凹部を形成する（図３（ｂ））。
シリコン酸化膜６−２を付け直すか、付け増しして、活性領域上のシリコン酸化膜６−２部分に、５μｍおきに１．２μｍ幅のストライプ状酸化膜マスクパターンを形成した後、ｎ⁺ソース領域４の表面からのＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などによる異方性の強いトレンチエッチングによりｐベース層３を貫通しｎ^-ベース層２に達するトレンチ８を形成する（図４（ａ））。なお、このときのトレンチ深さは３μｍとした。シリコン酸化膜マスク６−２を除去する（図５）。
活性領域では、トレンチ８内部に厚さ１００ｎｍのゲート酸化膜６−３の成長後に、ｎ型に高濃度ドープされたポリシリコン層からなるゲート電極７をトレンチ８に埋め込む。ゲート電極７上に層間絶縁膜６−４を形成する。層間絶縁膜６−４にｐ⁺コンタクト領域５とｎ⁺ソース領域４とに共通にソース電極９を表面接触させるための窓明けを形成した後、ソース電極９を被覆する。ｎ型ＳｉＣ半導体基板１の裏面側にドレイン電極１０を形成する。ソース電極９としては、ｐ⁺コンタクト領域５とｎ⁺ソース領域４とに接触するニッケル（Ｎｉ）膜９−１を介してその上にアルミニウム（Ａｌ）膜９−２が形成される（図６（ａ））。

また環状の周辺耐圧領域に形成される環状の凹部では、前記トレンチ８の内部に形成されるゲート酸化膜６−３と同時に形成される酸化膜６−３が形成され、さらに、その上に前記ゲート電極７と同時に形成されるｎ型に高濃度ドープされたポリシリコン層が積層され、環状の凹部に充填される。このｎ型に高濃度ドープされたポリシリコン層にボロンのイオン注入により複数の選択的に狭い環状のｐ層を形成してｎ層とｐ層とが交互に繰返し配置され、基板１の表面に垂直に環状のｐｎ接合が複数形成される構成を有する多段ダイオード１００とする。次に、前記ポリシリコン層の上に、前記層間絶縁膜６−４の形成と同時に絶縁膜６−４が被覆される。さらにこの層間絶縁膜６−４の形成時の加熱温度処理により、前記ｎ型ポリシリコン層に形成されたボロンイオン注入層が活性化されｐ層となる。そして、前述のｎ層とｐ層とが交互に環状に繰返すように配置された多段ダイオードの一方の最終端のアノード側のｐ層をソース電極９に、また他方の最終端のカソード側のｎ層を、ｎ^-ベース層２の表面に接触するドレイン電極１０−１に電気的に接続させる。このポリシリコン層からなる多段ダイオードを図６（ｂ）では符号１００として示す。こうして、保護ダイオードを備えた炭化珪素トレンチＭＯＳＦＥＴが完成する。
本実施例１のトレンチＭＯＳＦＥＴでは、ｎ⁺ソース領域４およびｎ⁺半導体基板１との良好なコンタクト特性を確保するため、活性領域の表面側で接触するソース電極９および裏面に接触するドレイン電極１０のコンタクトメタルとしてはＮｉ（ニッケル）膜を電極として用いた。さらに前記ポリシリコンダイオードのカソード側に接触する、周辺耐圧領域の端部に設けられるドレイン電極１０−１についても、コンタクトメタルはＮｉ（ニッケル）膜が好ましく、その上にＡｌ（アルミニウム）膜が積層される。アノード側のコンタクトメタルはソース電極と同じＮｉ（ニッケル）膜となる。ソース電極のＮｉ膜の上にはさらにＡｌ膜が積層される。

実施例１の保護ダイオードを備えた炭化珪素トレンチＭＯＳＦＥＴではチップサイズを３ｍｍ角とし、活性領域の面積を７．８５ｍｍ²とした。この炭化珪素トレンチＭＯＳＦＥＴチップのオン抵抗と耐圧を測定したところ、測定素子数は５０個におけるオン抵抗（ＲｏｎＡ）は平均値２．５０ｍΩｃｍ²、最大値２．７７ｍΩｃｍ²、最小値２．４０ｍΩｃｍ²であり、また素子耐圧は平均１２５０Ｖと最大値１２７０Ｖ、最小値１２４１Ｖであった。これらの測定結果は優れた低オン抵抗特性と１２００ＶのＭＯＳＦＥＴとして十分良好な耐圧特性を示している。
またアバランシェ突入後に流れるアバランシェ電流も、すべてのトレンチＭＯＳＦＥＴで測定器の限界２０ｍＡ以上流れることを確認した。これは、ドレイン電極１０に高電圧が印加されると、ソース・ドレイン間に内蔵する前記ポリシリコン層からなる多段ダイオード１００が、メインのＭＯＳＦＥＴが活性領域内でアバランシェ降伏を起こす前に、先にアバランシェ降伏を起こし、それによって生じたアバランシェ電流を流すため、ドレイン電極１０に印加された高電圧のエネルギーをポリシリコン多段ダイオード１００で電流を流すことにより吸収できるため、メインのＭＯＳＦＥＴの活性領域にダメージを与えることが避けられることを意味している。

なお、前記実施例１で説明した保護ダイオードを備えた炭化珪素トレンチＭＯＳＦＥＴと比較するための従来の保護ダイオードを備えない炭化珪素トレンチＭＯＳＦＥＴ（従来ベベル構造）を、共通する製造プロセスについては同時に試作し、それぞれの電気特性を比較した。ただし、この従来の炭化珪素トレンチＭＯＳＦＥＴの耐圧構造については、ＭＯＳＦＥＴのｐｎ主接合（ｐベース層３とｎ^-ベース層２間の接合）の終端部に対する耐圧構造を、耐圧構造領域に基板表面からｐベース層３を貫通してｎ^-ベース層２に達するトレンチを形成して、このトレンチの側面に接合終端部をメサ形のように露出させて露出表面を絶縁膜などで被覆しただけの構造（前者の従来耐圧構造）と、さらに、電圧印加時に電界集中が起きて耐圧が低下し易い活性領域中のトレンチゲートの底部にｐ領域を設けて、底部での電界集中を緩和する構造を追加した構造（後者の従来耐圧構造）との２種類のＭＯＳＦＥＴを作成した。前者の従来耐圧構造を図１１の断面図に示す。
なお、本実施例１の発明にかかる炭化珪素トレンチＭＯＳＦＥＴの場合は、環状に形成された凹部に形成される周辺耐圧領域の表面に形成される酸化膜６−３上に前記ポリシリコンダイオード１００を堆積形成し、なおかつそのダイオードの両端がソース・ドレイン電極に電気的に接続されているため、本体のＭＯＳＦＥＴの耐圧構造領域上に設けられるフィールドプレートとしても動作する。そのため、トレンチ底部にｐ領域を形成する必要がそもそも無い。

前者の従来耐圧構造にかかる保護ダイオードなしのトレンチＭＯＳＦＥＴのオン抵抗は平均値２．５１ｍΩｃｍ²、最大値２．７９ｍΩｃｍ²、最小値２．４０ｍΩｃｍ²であり、本実施例１の保護ダイオード有りのトレンチＭＯＳＦＥＴのオン抵抗とほとんど同一の特性を示したが、素子耐圧はそのほとんどが８００Ｖ付近であり、平均値が８２０Ｖと１２００Ｖ未満の特性であり、本実施例１のＭＯＳＦＥＴより低い。さらにアバランシェに突入後、前者の従来耐圧構造にかかる保護ダイオードなしのトレンチＭＯＳＦＥＴにおいて、いずれも極めて小さい電流（６００ｎＡ程度）にて素子が破壊し、その破壊点は活性領域のトレンチゲート底部であることを確認した。つまり、トレンチゲート底部に電界が集中してゲート酸化膜の絶縁破壊が発生したため、ＭＯＳＦＥＴが破壊したことになる。
後者の従来耐圧構造にかかる保護ダイオードなしのトレンチＭＯＳＦＥＴは、活性領域のトレンチゲートの底部に電界緩和のためのｐ領域を形成したＭＯＳＦＥＴである。作成方法は本実施例１のＭＯＳＦＥＴと類似しているが、活性領域内のトレンチゲート内部に熱酸化膜を形成後パターニングしトレンチ底部にアルミニウムを２．０×１０¹⁹ｃｍ^-3程度の濃度になるようにイオン注入し、１７００℃で１分間活性化することで、トレンチ底部にｐ領域を形成する。これはソース・ドレイン間に高電圧が印加された際、トレンチ底部に電界集中しその結果、トレンチゲート底部の酸化膜破壊を防ぐためである。その後、上記熱酸化膜を除去する。この後者の保護ダイオードなしのトレンチＭＯＳＦＥＴの素子耐圧は平均値１２５２Ｖ、最大値１２７２Ｖ、最小値１２４１Ｖと１２００ＶのＭＯＳＦＥＴとして十分良好な特性を示している。１２００ＶのＭＯＳＦＥＴとして十分な値を示すだけでなく、アバランシェ突入後の電流も測定器の限界２０ｍＡ以上流れることを確認した。しかしながら、オン抵抗は平均値６．２５ｍΩｃｍ²と本実施例１のトレンチＭＯＳＦＥＴに比べて高く、またＭＯＳＦＥＴによっては２０ｍΩｃｍ²以上の高いオン抵抗を示すものもあるようにバラツキも大きい。

本実施例１にかかる保護ダイオード有りのトレンチＭＯＳＦＥＴでは、８５℃、８５％ＲＨ雰囲気中にて印加試験（ＴＨＢ試験）を行ったところ、図８に示すように、３０００時間経過後も、耐圧変動はほとんど観測されず、高信頼性が確認できる。これに対して、従来耐圧構造（後者）にかかる保護ダイオードなしのトレンチＭＯＳＦＥＴ（従来ベベル構造）についてのＴＨＢ試験に結果は、図８に示すように、２００時間で耐圧がほとんど０Ｖ近くまで劣化する。前述のように本実施例１にかかる保護ダイオード有りのトレンチＭＯＳＦＥＴの耐圧が高信頼性を示すのは、周辺耐圧領域上に絶縁膜を介してポリシリコンダイオードが形成されているため、ポリシリコンダイオードが周辺耐圧領域において、抵抗性フィールドプレート効果を奏することにより得られる結果であると考えられる。

トレンチＭＯＳＦＥＴの作成方法は前記実施例１とほとんど同じである。異なる点は内蔵ポリシリコンダイオードを電気的に接続させるＭＯＳＦＥＴの電極を、実施例１ではソース電極とドレイン電極間であったが、この実施例２ではゲート電極とドレイン電極間と変えたことである。
実施例１と同様に、周辺耐圧領域において、ゲート用トレンチ形成時に同時にポリシリコンダイオードの配置用の環状トレンチを形成し、該環状トレンチ側壁部ならびに底部表面に前記ゲート酸化膜と同時作成の酸化膜を形成する。その後、前記ｎ型にドープされたゲートポリシリコン層を環状トレンチ内にも環状ポリシリコン層として充填する。そして該ポリシリコン層の一部にマスキングをしてボロンをイオン注入することで、複数の狭い環状ｐ層を形成する。イオン注入した前記ｐ層は環状ポリシリコン層上に積層される絶縁層の形成時の熱処理で活性化される。そして複数の狭い環状ｐ層のうち、一方の最終端のアノード側ｐ層をゲート電極に、また他方の最終端のカソード側ｎ層をドレイン電極にそれぞれ電気的に接続させる。こうして、サージ電圧に対する保護用ダイオードを備えるトレンチＭＯＳＦＥＴが完成する。
実施例２の保護ダイオードを備えた炭化珪素トレンチＭＯＳＦＥＴではチップサイズを３ｍｍ角とし、活性領域の面積を７．８５ｍｍ²とした。この炭化珪素トレンチＭＯＳＦＥＴチップのオン抵抗と耐圧を測定したところ、測定素子数は５０個におけるオン抵抗（ＲｏｎＡ）は平均値２．５０ｍΩｃｍ²、最大値２．７９ｍΩｃｍ²、最小値２．３９ｍΩｃｍ²であり、また素子耐圧は平均１２５２Ｖと最大値１２７０Ｖ、最小値１２４３Ｖであった。これらの測定結果は優れた低オン抵抗特性と１２００ＶのＭＯＳＦＥＴとして十分良好な耐圧特性を示している。

またアバランシェ突入後に流れるアバランシェ電流も、すべての素子で測定器の限界２０ｍＡ以上流れることを確認した。これは、ドレイン電極に高電圧が印加されると、ゲート・ドレイン間に内蔵するポリシリコンダイオードがＭＯＳＦＥＴ活性領域でのアバランシェ電圧に達する前に先にアバランシェ降伏を起こし、それによって生じたアバランシェ電流がゲート電極を流れる。その際、ゲート・ソース間の抵抗によってゲート電圧が上昇しその結果、一時的にＭＯＳＦＥＴがオンする。そうすることで、ドレイン電極に印加された高電圧のエネルギーをメインのＭＯＳＦＥＴがオンすることでメインのＭＯＳＦＥＴに電流を流すことにより吸収できるため、ＭＯＳＦＥＴの活性領域にダメージを与えることが抑制される。
また実施例２の炭化珪素トレンチＭＯＳＦＥＴでも、図８に示すように、８５℃、８５％ＲＨ雰囲気中にて印加試験（ＴＨＢ試験）を行ったところ、３０００時間経過後も、耐圧変動はほとんど観測されず、高信頼性が確認できた。

実施例３にかかる炭化珪素トレンチＭＯＳ型半導体装置の作成方法は、基本的に前記実施例１とほとんど同じである。異なるのは、図７の断面図に示すように、高濃度ｎ型ＳｉＣ基板１をｐ型基板１−１に代え、かつｎ^-型ＳｉＣ層２の不純物濃度と厚さをそれぞれ１．０×１０¹⁴ｃｍ^-3程度と４０μｍとし、かつ１．０×１０¹⁷ｃｍ^-3程度のｎ型ＳｉＣ層２−１を前記ｐ型基板１−１と前記ｎ^-型ＳｉＣ層２の間に設けている点である。これにより、作成した素子はパンチスルー形トレンチＩＧＢＴとなる。その活性領域ならびに周辺耐圧領域、さらには内蔵ポリシリコン層の作成方法は前記実施例１と同じである。チップサイズは３ｍｍ角であり、活性領域の面積は７．８５ｍｍ²である。測定素子数は５０個とした。電流密度１００Ａ／ｃｍ²流れた時のソース・ドレイン間電圧（オン電圧）は平均値３．５Ｖ、最大値３．８Ｖ、最小値３．３Ｖ、また素子耐圧は平均４８５０Ｖと最大値４９２０Ｖ、最小値４７４０Ｖと４５００ＶのＩＧＢＴとして十分良好な耐圧特性を示している。
なお比較用のＩＧＢＴとして、ｎ⁺型基板をｐ⁺型基板に代えたことと、前記実施例１と同様に内蔵ポリシリコンダイオードを備えないことと、トレンチ底部に電界緩和用のｐ領域を有しない他は、前述の実施例１のトレンチＭＯＳＦＥＴとほぼ同じ構造の比較用トレンチＩＧＢＴ（その１）と、さらに前記比較用トレンチＩＧＢＴに、トレンチ底部の電界緩和用のｐ領域を有する比較用ＩＧＢＴ（その２）とを作成した。その結果、内蔵ポリシリコンダイオードが無く活性領域内のトレンチ底部にｐ領域を形成していない比較用ＩＧＢＴ（その１）は、素子耐圧が１０００Ｖ程度しかないものがほとんどであった。またトレンチ底部にｐ領域を形成した比較用ＩＧＢＴ（その２）に関しては、オン電圧が高めにばらつく素子が多く、最大でオン電圧が９．２Ｖ、平均でも６．４Ｖとなった。

さらに、前記実施例２と同様にポリシリコンダイオードをゲート・ドレイン間に変えて接続した実施例３にかかるＩＧＢＴも作成して特性を調べたところ、オン電圧は平均値３．４Ｖ、最大値３．８Ｖ、最小値３．３Ｖ、また素子耐圧は平均４８５０Ｖと最大値４９３５Ｖ、最小値４７４０Ｖと４５００ＶのＩＧＢＴとして十分良好な特性を示している。また本実施例３にかかるトレンチＩＧＢＴでも、８５℃、８５％ＲＨ雰囲気中にて印加試験（ＴＨＢ試験）を行ったところ、３０００時間経過後も、耐圧変動はほとんど観測されず、高信頼性が確認できた。
以上、説明したように、本発明の実施例１、２、３にかかる、それぞれ保護ダイオードを有するＳｉＣトレンチＭＯＳＦＥＴおよびＳｉＣトレンチＩＧＢＴは、たとえば、サージ電圧がソース・ドレイン間に印加されるとアバランシェ降伏現象が、前記内蔵されたｐｎ接合ダイオードで発生する。このｐｎ接合ダイオードは十分大きなアバランシェ破壊耐量を示すので、素子を破壊することなくサージ電圧のエネルギーを消費できるのである。
また前記内蔵されたｐｎ接合ダイオードのアノード側をゲート電極に、カソード側をドレイン電極に接続することもできる。こうすることで、アバランシェをゲート・ドレイン間で生じさせることで、アバランシェ電流がゲート電極に流れゲート電圧が上昇し、一時的にＭＯＳＦＥＴのゲートをオンさせる。これによりＭＯＳＦＥＴが導通状態になり、アバランシェエネルギーを素子破壊させること無く消費させることができる。

また、前記ｐｎ接合ダイオードを周辺耐圧領域上に配置することで、ちょうど抵抗性フィールドプレートと同じ効果を示せる。そのため、外乱イオンに対してのシールド効果が得られ耐圧変動が極めて小さくなる。以上のことにより、オン抵抗が極めて低くかつアバランシェ破壊耐量の十分大きな、かつ長期信頼性に優れた炭化珪素トレンチＭＯＳ型半導体装置が可能となる。

本発明の実施例１にかかるＳｉＣ−トレンチＭＯＳＦＥＴの製造工程を説明するための要部断面図（その１）である。 本発明の実施例１にかかるＳｉＣ−トレンチＭＯＳＦＥＴの製造工程を説明するための要部断面図（その２）である。 本発明の実施例１にかかるＳｉＣ−トレンチＭＯＳＦＥＴの製造工程を説明するための要部断面図（その３）である。 本発明の実施例１にかかるＳｉＣ−トレンチＭＯＳＦＥＴの製造工程を説明するための要部断面図（その４）である。 本発明の実施例１にかかるＳｉＣ−トレンチＭＯＳＦＥＴの製造工程を説明するための要部断面図（その５）である。 本発明の実施例１にかかるＳｉＣ−トレンチＭＯＳＦＥＴの製造工程を説明するための要部断面図（その６）である。 本発明の実施例３、４にかかるＳｉＣ−トレンチＩＧＢＴの活性領域の断面図である。 本発明の実施例１にかかるＳｉＣ−トレンチＭＯＳＦＥＴと従来ベベル構造の周辺耐圧領域を有するＳｉＣ−トレンチＭＯＳＦＥＴのＴＨＢ試験結果図である。 従来のトレンチゲート型ＭＯＳＦＥＴの製造工程を示す主要なウエハ工程ごとの断面図（その１）である。 従来のトレンチゲート型ＭＯＳＦＥＴの製造工程を示す主要なウエハ工程ごとの断面図（その２）である。 従来耐圧構造を示す要部断面図である。 本発明の実施例１にかかるＳｉＣ−トレンチＭＯＳＦＥＴの平面図である。

符号の説明

１ ｎ⁺ドレイン基板（ｎ⁺ｓｕｂ）
２ ｎ^-ベース層
３ ｐ^-ベース層
４ ｎ⁺ソース領域
５ ｐ⁺コンタクト領域
６−１ シリコン酸化膜マスク
６−２ シリコン酸化膜マスク
６−３ ゲート酸化膜
６−４ 層間絶縁膜
７ ゲート電極
８ トレンチ
９ ソース電極
９−１ Ｎｉ膜
９−２ Ａｌ膜
１０、１０−１、１０−２ ドレイン電極。

Claims (5)

1. 高不純物濃度の炭化珪素半導体基板の一方の主面に、該基板よりも低不純物濃度の一導電型ベース層と、他導電型ベース層との積層をこの順に備え、前記他導電型ベース層の表面に選択的に形成される一導電型のソース領域と、該ソース領域と前記他導電型ベース層の表面に共通に接触する第一主電極と、前記基板の他方の主面に接触する第二主電極と、前記ソース領域の表面から前記第一導電型ベース層に達する深さのトレンチと、該トレンチ内面にゲート絶縁膜を介して制御電極と、からなる活性領域と、該活性領域を囲む環状の周辺耐圧領域とを有する炭化珪素トレンチＭＯＳ型半導体装置において、前記環状の周辺耐圧領域は、前記活性領域からチップの端部にかけて前記第一導電型ベース層に達する深さの凹部であり、前記周辺耐圧領域の凹部表面に絶縁膜を介して、前記第二主電極にカソードが接続され、前記表面に垂直の環状ｐｎ接合が複数形成されるダイオードを前記周辺耐圧領域の全面に備え、該ダイオードの耐圧が前記ＭＯＳ型半導体装置の耐圧よりも低いことを特徴とする炭化珪素トレンチＭＯＳ型半導体装置。
2. 前記高不純物濃度の炭化珪素半導体基板が一導電型であることを特徴とする請求項１記載の炭化珪素トレンチＭＯＳ型半導体装置。
3. 前記高不純物濃度の炭化珪素半導体基板が他導電型であることを特徴とする請求項１記載の炭化珪素トレンチＭＯＳ型半導体装置。
4. 前記第一主電極に前記アノードが接続されることを特徴とする請求項２または３に記載の炭化珪素トレンチＭＯＳ型半導体装置。
5. 前記ゲート電極に前記アノードが接続されることを特徴とする請求項２または３に記載の炭化珪素トレンチＭＯＳ型半導体装置。

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