JP2011003727A

JP2011003727A - 半導体装置およびその製造方法

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Publication number: JP2011003727A
Application number: JP2009145553A
Authority: JP
Inventors: Manabu Takei; 学武井
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2009-06-18
Filing date: 2009-06-18
Publication date: 2011-01-06
Anticipated expiration: 2029-06-18
Also published as: JP5310291B2

Abstract

【課題】逆耐圧を低下させることなく、また、ライフタイムキラーを導入せずにアノードｐ層からのキャリア注入量を抑え、さらに順方向電圧を上昇させずに半導体装置の逆回復破壊耐量を向上させる。
【解決手段】ｎ型半導体基板１８の一方の主面側の、主電流の流れる活性部３０に、第一凹部２７ａと、該第一凹部２７ａを挟んで所定のピッチで繰り返す第一突起状半導体部分２８ａとを有する表面構造２９を備え、前記第一凹部２７ａは、絶縁膜１５を介して埋設される導電体層１６を有し、前記第一突起状半導体部分２８ａは、前記第一凹部２７ａと下端面を面一にするｎ型キャリア注入抑制層１２と該キャリア注入抑制層１２の上面に接するｐ型半導体層１１とを有し、前記表面構造２９の表面にオーミック接触する第１主電極１４を有する半導体装置とする。
【選択図】図１−５

Description

本発明は電力変換装置などに使用されるパワー半導体装置に関する。さらに詳しくはダイオードに関する。

電力用ダイオードはインバータ回路の還流用として、またはコンバータ回路用として広く使われている。ダイオードに順方向電流が流れている状態から逆バイアス阻止状態に移行する逆回復時には、内部に蓄積した過剰キャリアを掃き出す必要がある。内部蓄積キャリア量が多いと、順方向通電状態における順方向電圧が低下するというメリットがある反面、逆回復時には掃き出されるキャリア量が増えて逆回復損失が増大してデメリットとなる。このような順方向電圧と逆回復損失とはトレードオフ関係にあると言われる。このトレードオフ関係を調整して最適の関係にするために、半導体基板への電子線照射や軽イオン照射により結晶欠陥を生成し、または白金などの重金属を拡散してバンドギャップ内準位を生成することで、キャリア寿命を低下させて過剰キャリアの消滅を促進している。これはライフタイムキラーの導入による効果と言われる。この導入によれば、順方向通電状態におけるキャリア蓄積量が低減され、また逆回復時の過剰キャリア消滅が促進されるので、順方向電圧は上昇するが逆回復損失が低減する。ライフタイムキラーの導入は電力用ダイオードの製造工程においては一般的であるが、工程コストの増加の原因となるので、可能ならば、導入しないことが好ましい。特にライフタイムキラーとして白金を拡散する場合、高温で順方向電圧が低下し、順方向電圧の温度特性が負になる特徴が見られる。この現象は白金によって導入される再結合中心のバンドギャップ内準位および白金キラーのキャリア捕獲断面積の温度依存性に起因する。このように順方向電圧の温度依存性が負の場合、ダイオードを並列使用した場合に、より接合温度の高い素子により多くの電流が集中するという正帰還がかかり、特定の素子が破壊しやすくなるという問題が発生する。従って複数の素子を並列使用する場合は、負帰還がかかる正の温度特性が望ましい。また、シリコン半導体基板への電子線照射により結晶欠陥を生成し、この欠陥による再結合中心によってキャリア寿命を低下させることも一般的に行われている。電子線は透過性が高いので、シリコン半導体基板の深さ方向に渡って均一な密度で結晶欠陥が生成されるという特徴を有する。白金キラーが表面アノード側に偏析して導入され易いのとは対照的である。この結果、電子線照射したダイオードは、白金キラーを導入したダイオードに比べて、相対的にアノード側の蓄積キャリア量が多くなる。それ故、逆回復波形がハードになる。すなわち逆回復電流のゼロへの戻りが速くなり、応用回路内の寄生インダクタンス成分により高いサージ逆電圧が発生し易くなる。スイッチング周波数を高くする場合も同様の問題が発生する。この結果、発生するサージ逆電圧により、素子が破壊され易くなる。また逆回復時に発振し易くなるため、ノイズの原因にもなる。さらにライフタイムキラーを導入したダイオードは導入しないノンキラーダイオードに比べて、電圧−電流特性において電流の立ち上がりが遅れる。従って定格電流において順方向電圧が同じであっても、定格電流以下の領域では、ライフタイムキラーを導入したダイオードは順方向電圧が高い。ダイオードは常に定格電流で使われるわけではなく、ほとんどの期間は定格電流以下で使われるため、電流の立ち上がりが遅いと低電流領域における順方向電圧が高くなり、損失が増大するという問題が生じる。

逆回復波形をソフト化する目的でアノード側のキャリア蓄積量を抑えるためには、前述のように白金拡散などによりアノード側に偏析し易いライフタイムキラーを導入するとよいが、これに加えてアノードｐ層の不純物量を低くするとより効果的となる。しかしながら、その場合、アノードｐ層の不純物量を低くしすぎると、ダイオードに逆バイアスを加えた場合にアノードｐ層が空乏化しやすく、空乏層がアノード電極に到達してしまい、逆耐圧が低下し易くなるという問題がある。この問題に対しては、アノード側にＰＮ接合領域と、ワイドバンドギャップ半導体を用いた高耐圧ショットキー接合領域を併せ持つ構造とし、通常動作領域では主にショットキー接合領域が働き、サージ電流が流れる際はＰＮ接合領域を動作させ素子を保護する構造のダイオードが知られている。このダイオードはアノードｐ層の不純物の低注入、低濃度化と高耐圧を両立させる構造にされており、ＭＰＳ（ＭｅｒｇｅｄＰｉｎａｎｄＳｃｈｏｔｔｋｙＤｉｏｄｅ）と称されている（非特許文献１）。このＭＰＳ構造を有するダイオードでは、逆バイアス時はＰＮ接合領域から空乏層が伸びショットキー接合領域が高電界にさらされないため、ショットキー接合からのリーク電流を抑制できるという特徴もある。しかし、前記ＭＰＳ構造のダイオードではライフタイムキラーを不要とするほどの蓄積キャリアの低減を、単にアノードｐ層の低注入化、低濃度化により達成しようとすると、アノード電極のオーミック接触が得られず、接触抵抗が大きくなる問題があるので、実際にはショットキー接合とともにＰＮ接合領域へのライフタイムキラーの導入によっても蓄積キャリアの低減を図る構造を併用している。

次に還流用ダイオードの素子破壊の問題について説明する。順方向通電時には主電流の流れる活性部の外側の素子周辺部にも過剰キャリアが蓄積している。これらの過剰キャリアは、図８の、従来型ダイオードの周辺部の断面図に示すように、逆回復時には、最も近い電流通路となる表面アノード電極１とアノードｐ層２の端部３から矢印で示す箇所から集中的に引き抜かれる（逆回復電流の集中）。またアノードｐ層２の端部３は電界強度が高いので、電流×電界積により大きなジュール熱が発生する。従って、アノードｐ層２の端部３はダイオードの逆回復動作時に破壊しやすく、ダイオードの破壊耐量のボトルネックとなっている。このようなアノードｐ層端部３での破壊を防ぐために、図９に示すように、アノードｐ層端部３とアノード電極コンタクト５間の距離を、絶縁膜（酸化膜）４を介在させて離すことにより、前述のアノードｐ層の端部３にキャリアが集中しにくくし、電界強度の大きい領域（アノードｐ層端部３）と電流密度の高い領域（矢印で示す箇所）を分離してジュール熱発生を抑える構造とする対策が採られている。

還流用ダイオードの逆回復電流を抑制する技術に関しては、ＰＮ接合ダイオードのアノード側の表面にショットキー接触界面を持つ領域を設け、少数キャリアの注入を制限する構造に関連する特許文献が多数公開され周知技術となっている。

さらに、ｐ型アノード領域とｎ型ドリフト層との間に該ｎ型ドリフト層より高不純物濃度のｎ型バリア層（注入抑制層）を形成することにより、ｐ型アノード領域からｎ型ドリフト層へ注入されるホール量を制限し、通電時に、ｎ型ドリフト層中に蓄積されるキャリア量を低減させる構造の半導体装置とすることにより、逆回復特性を改善することに関する文献が公開されている（特許文献１）。

またさらに、アノードｐ層の端部に逆回復電流が集中することにより素子破壊が起きる問題に対して、第４の参考例およびこの参考例にかかる図１８に、表面側のアノードｐ層より主面に平行な方向の内側に、裏面側のｎ⁺層を配置させる構造とすることにより、アノードｐ層より外側の周辺部に蓄積されるキャリアを少なくして、アノードｐ層端部での逆回復電流の集中を抑制する構造が示されている（特許文献２）。

ＰｒｏｃｅｅｄｉｎｇｓｏｆＩＳＰＳＤ２００６，３０５， "２ｎｄＧｅｎｅｒａｔｉｏｎＳｉＣＳｃｈｏｔｔｋｙＤｉｏｄｅ：ＡｎｅｗｂｅｎｃｈｍａｒｋｉｎＳｉＣｄｅｖｉｃｅｒｕｇｇｅｄｎｅｓｓ"

特開２０００−１８６４１３号公報特許第４０３１３７１号公報

しかしながら、前述のように、アノードｐ層端部での破壊を防ぐための、前記図９に示す従来型ダイオードでは、前記アノードｐ層端部３とアノード電極コンタクト５の間の分離部のアノードｐ層２部分は電流密度が低くなるので、主電流の流れる実効活性部面積が減る結果となって順方向電圧の上昇を招くことになる。特にノンキラーダイオードはキャリア拡散長が長いために、前記図９に示す従来型ダイオードのようなアノードｐ層端部３の構造で、アノードｐ層２の外側の周辺部の蓄積キャリアを低減するには、アノードｐ層端部３とアノード電極コンタクト５の間の分離距離をさらに長くする必要があり、さらに順方向電圧の上昇を招き易くなる。このため、ノンキラーダイオードとしてアノードｐ層に前述の分離部を有する従来型ダイオードを作製する場合は、順方向電圧を上昇させないような新たな構造が求められる。

さらに、前記特許文献１にも開示されているようなアノードｐ層の下層にｎ⁺層（ｎ型キャリア注入抑制層相当）を形成してアノードｐ層からのホールの注入を抑える構造は、基板表面から複数のトレンチを形成し、トレンチに挟まれるメサ基板部にアノードｐ層とその下層にｎ⁺層を設け、ｎ⁺層の空乏化を促進させて耐圧低下を防ぐというものである。しかし、この構造では逆阻止状態において、絶縁膜を介して埋設される導電体膜を有するトレンチの深さがバリア層（注入抑制層）を貫通してｎ^-ベース層に到達しているため、トレンチ底部に電界が集中して耐圧が低下し易くなるという新たな問題を抱えることになる。このトレンチの深さについて前記バリア層を貫通させずに浅くした場合でも、バリア層を空乏層が延び難くなり、やはり耐圧が低下する。溝の深さをバリア層とベース層の間の接合にピッタリ一致させることができれば、耐圧と逆回復特性の両面から最も好ましいが、エッチングで形成する溝の深さをウエハのすべてで前記接合に一致させることは極めて困難であり、容易なことではない。

本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、逆耐圧を低下させることなく、また、ライフタイムキラーを導入せずにアノードｐ層からのキャリア注入量を抑え、さらに順方向電圧を上昇させずに半導体装置の逆回復破壊耐量を向上させることのできる半導体装置およびその製造方法を提供することである。

本発明の半導体装置は、図２のアノード層の表面構造の要部断面図に示すように、アノードｐ層１１とその下層のｎ型キャリア注入抑制層１２を、第一凹部１７ａを挟んで所定のピッチで繰り返す第一突起状半導体部分１３ａに設ける表面構造２９を有することが特徴である。さらに前記第一凹部１７ａには、酸化膜１５などの誘電体膜を介して多結晶シリコンなどの導電体層１６が埋設される。このような表面構造２９を被覆するアノード電極１４は前記アノードｐ層１１の表面に接触している。このアノードｐ層１１の下層に設けられ、アノードｐ層１１からｎ型ドリフト層１８へのホールの注入を抑える機能を有する前記ｎ型キャリア注入抑制層１２の最下端面は、前記繰り返し第一突起状半導体部分１３ａの間に設けられる第一凹部１７ａの底面と面一であることが特徴である。前記導電体層１６は素子に逆バイアスが印加された際にｎ型キャリア注入抑制層１２の空乏化を促進させる機能を有する。前記繰り返し第一突起状半導体部分１３ａと、この第一突起状半導体部分１３ａに挟まれる第一凹部１７ａに形成される熱酸化膜１５と前記導電体層１６などからなる表面構造２９を設けることにより、前記ｎ型キャリア注入抑制層１２が、ｎ型ドリフト層１８より高不純物濃度であっても、逆バイアス印加時にｎ型キャリア注入抑制層１２内の電界強度を低減する機能を有するので、耐圧の低下を防止することができる。また、以上説明した表面構造２９を有する半導体装置とすることにより、逆バイアス印加時のアノードｐ層１１の空乏化が抑制されるため、アノードｐ層１１を低不純物濃度としても完全空乏化が防がれ、空乏層のアノード電極１４へのパンチスルーによる耐圧低下を防ぐことができる。

本発明の半導体装置にかかる前記繰り返し第一突起状半導体部分１３ａに逆方向バイアスが印加された状態の断面図である図３に示すように、ｎ型キャリア注入抑制層１２の空乏化により発生する正の空間電荷を補償するための負の空間電荷は、アノードｐ層１１の空乏化によるもののみではなく、熱酸化膜１５を介して導電体層１６内にも発生する。この結果、必要なアノードｐ層１１内の空乏層の拡がり幅が少なくて済みパンチスルー化を防ぐことができる。以上のような理由により、前述の第一突起状半導体部分１３ａおよび熱酸化膜１５を介した導電体層１６からなる表面構造２９を備える半導体装置によれば、逆耐圧を低下させることなく、またライフタイムキラーを導入せずにアノードからのホール注入量を低減し、逆回復破壊耐量を向上させる半導体装置とすることができる。

前述のようなアノードｐ層の下層にｎ⁺層（ｎ型キャリア注入抑制層相当）を形成してアノードｐ層からのホールの注入を抑える方法は前記特許文献１にも開示されている。この特許文献１に開示されている構造は、基板表面から複数のトレンチを形成し、トレンチに挟まれるメサ基板部にアノードｐ層とその下層にｎ⁺層を設け、ｎ⁺層の空乏化を促進させて耐圧低下を防ぐというものである。しかし、この構造では逆阻止状態においてトレンチ底部に電界が集中して耐圧が低下し易くなるという新たな問題を抱えることになる。一方、本発明による半導体装置およびその製造方法では、逆阻止時の電界集中が防がれ、耐圧の低下を避けることが可能である。

さらに、好ましくは本発明の半導体装置では裏面ｎ型カソード層２５がカソード電極２６に接する領域を、活性部３０に限定する。この限定により素子の周辺耐圧構造部３２への電子注入を抑え、周辺耐圧構造部３２の蓄積キャリア濃度を低減することができる。なお、ｎ型カソード層２５の厚さを薄くして総不純物量を少なくして電子注入量少なくすることも蓄積キャリア濃度を低減するために有効であるが、この場合、裏面（ｎ型カソード層２５）側のキズや組み立て時の歪応力などの影響が逆バイアス時の空乏層の先端に及び、耐圧が低下する惧れが生じる。十分な逆方向耐圧を得るために、ｎ⁺型カソード層２５よりも深く、該カソード層２５よりは低濃度（ｎ型ドリフト層１８よりは高濃度）のｎ型バッファ層２４を裏面全面に形成して空乏層の先端がｎ型カソード層２５に近づき難くすることが望ましい。水素イオンの照射などによれば、このような厚くて低濃度のｎ型バッファ層２４を形成することが可能である。白金などの表面アノード側に偏析するライフタイムキラーの機能による効果のみによって素子の周辺耐圧構造部のキャリア蓄積量を抑える従来構造の場合、活性部がライフタイムキラーの影響を受けないように、幅の広い無効領域（アノードｐ層がアノード電極と接触していない領域であって通電電流が有効に流れない領域）を必要とする。一方、本発明により裏面カソード層２５を活性部３０のみに限定した場合、図４の、ダイオードの周辺耐圧構造部３２の断面図に示すように、表面および裏面両方からの周辺耐圧構造部３２へのキャリア注入抑制の効果により、より幅の狭い表面アノード側の３３無効領域で、素子の周辺耐圧構造部３２のキャリア蓄積量を抑えることができ、ダイオードの順方向電圧上昇をより小さく抑えることができる。

すなわち、特許請求の範囲の請求項１に記載の発明によれば、第１導電型半導体基板の一方の主面側の、主電流の流れる活性部に、第一凹部と、該第一凹部を挟んで所定のピッチで繰り返す第一突起状半導体部分とを有する表面構造を備え、前記第一凹部は、絶縁膜を介して埋設される導電体層を有し、前記第一突起状半導体部分は、前記第一凹部と下端面を面一にする第１導電型キャリア注入抑制層と該キャリア注入抑制層の上面に接する第２導電型半導体層とを有し、前記表面構造の表面にオーミック接触する第１主電極（アノード電極）を有する半導体装置とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２に記載の発明によれば、前記第１導電型半導体基板の他方の主面側の、前記活性部に対応する位置に設けられる、前記第１導電型半導体基板より高濃度の第１導電型半導体層と、前記他方の主面側の全面に前記第１導電型半導体層より深く形成される、前記第１導電型半導体基板より高濃度で前記第１導電型半導体層より低濃度の第１導電型バッファ層とを有し、前記第１導電型半導体層表面にオーミック接触する第２主電極（カソード電極）を有する特許請求の範囲の請求項１記載の半導体装置とすることができる。

特許請求の範囲の請求項３に記載の発明によれば、前記活性部の外周に中間領域を介して周辺耐圧構造部を備え、該中間領域は、第二凹部と、該第二凹部を挟んで所定のピッチで繰り返す第二突起状半導体部分とを有し、前記第二凹部は、絶縁膜を介して埋設される導電体層を有し、前記第二凹部と下端面を面一にする第１導電型キャリア注入抑制層と該キャリア注入抑制層の上面に接する第２導電型半導体層とを有する前記第二突起状半導体部分は前記第一突起状半導体部分に延長部分として接続され、前記周辺耐圧構造部は、絶縁膜を介して埋設される導電体層を有する第三凹部と、第三凹部を挟み、該前記第三凹部と下端面を面一にする第１導電型キャリア注入抑制層と該キャリア注入抑制層の上面に接する第２導電型半導体層とを有する前記第三突起状半導体部分とを備える特許請求の範囲の請求項１記載の半導体装置とすることが好ましい。

特許請求の範囲の請求項４に記載の発明によれば、前記表面構造が、前記一方の主面に、誘電体膜をマスクとして選択的エピタキシャル成長により該誘電体膜を挟む所定のパターンピッチで、前記第１導電型キャリア注入抑制層と前記第２導電型半導体層とをこの順に堆積形成し、その後前記誘電体膜を除去して前記第一凹部として成し、該第一凹部挟む前記第一突起状半導体部分を形成する工程と、前記第一凹部に、絶縁膜を介して導電体層を形成する工程とを有する特許請求の範囲の請求項１記載の半導体装置の製造方法とすることが望ましい。

特許請求の範囲の請求項５に記載の発明によれば、前記第１導電型キャリア注入抑制層と前記第２導電型半導体層とがそれぞれ対応する第１導電型ドーパントまたは第２導電型ドーパントを加える選択的エピタキシャル成長により順次堆積形成される工程を有する特許請求の範囲の請求項４記載の半導体装置の製造方法とすることができる。

特許請求の範囲の請求項６に記載の発明によれば、前記第１導電型ドーパントを加えた半導体単結晶層を成長させた後、該半導体結晶層に所定の深さに第２導電型ドーパントをイオン注入して前記上層の前記第２導電型半導体層と前記下層の第１導電型キャリア注入抑制層とを形成する特許請求の範囲の請求項５記載の半導体装置の製造方法とする。

特許請求の範囲の請求項７に記載の発明によれば、前記選択的エピタキシャル成長による半導体単結晶層が前記誘電体膜マスクの厚さより厚く形成され、その後前記誘電体膜マスクの厚さを基準に研磨され除去される特許請求の範囲の請求項４記載の半導体装置の製造方法とする。

特許請求の範囲の請求項８に記載の発明によれば、前記一方の主面にアノード電極を形成後、前記他方の主面側を所要の厚さに研削し、他方の主面からの水素イオン注入により全面に第１導電型バッファ層を形成し、前記一方の主面の活性部に対応する前記他方の主面に選択的イオン注入により第１導電型半導体層を形成する特許請求の範囲の請求項２記載の半導体装置の製造方法とする。

本発明によれば、逆耐圧を低下させることなく、ライフタイムキラーを導入せずにアノードｐ層からのキャリア注入量を抑え、さらに順方向電圧を上昇させずに半導体装置の逆回復破壊耐量を向上させることのできる半導体装置およびその製造方法を提供することができる。

本発明にかかるダイオードの主要な製造工程毎の半導体基板の要部断面図である（その１）。本発明にかかるダイオードの主要な製造工程毎の半導体基板の要部断面図である（その２）。本発明にかかるダイオードの主要な製造工程毎の半導体基板の要部断面図である（その３）。本発明にかかるダイオードの主要な製造工程毎の半導体基板の要部断面図である（その４）。本発明にかかるダイオードの主要な製造工程毎の半導体基板の要部断面図である（その５）。本発明にかかるダイオードの、表面構造を示す要部断面図である。本発明にかかるダイオードの、逆バイアス時の導電体層による電荷補償を説明するための表面構造の拡大断面図である。活性部のみに対応するように配置される、本発明にかかるｎ⁺型カソード層を有する場合の、電子とホールの流れを説明するためのダイオード周辺部の模式的断面図である。本発明にかかるダイオードの順方向通電状態における蓄積キャリア分布図である。本発明にかかるダイオード（ａ）と従来のダイオード（ｂ）の順方向通電状態における周辺部キャリア濃度分布の比較図である。本発明と従来のダイオードの電圧−電流特性比較図である。従来の、逆回復時におけるアノードからの蓄積キャリアの引抜き集中箇所を矢印で示すダイオードの周辺部の断面図である。従来の、アノードｐ層端部とアノード電極コンタクト間の分離構造を有し、矢印で示す前記同様のキャリア引き抜き集中箇所を有するダイオードの周辺部の断面図である。

以下、本発明にかかる半導体装置およびその製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

以下、説明する実施例では、本発明の半導体装置としてダイオードを用いて説明する。図４（ただし、本発明にかかるアノード側の表面構造は簡略、省略され、アノード層のみの構造として示されている）に示すように、通電状態ではアノードｐ層からｎ型ドリフト層にホールが注入され、裏面カソード層からｎ型ドリフト層に電子が注入されることにより、ｎ型ドリフト層は高注入状態になる。しかし、表面アノードｐ層の不純物濃度が低く、表面側のｎ型キャリア注入抑制層（図４では省略）の不純物濃度が高い場合は、アノード層からのホール注入が抑えられる。その場合、活性部３０のホールと電子の蓄積キャリアは図５の深さ方向のキャリア分布図に示すように、アノード側のキャリア量が抑制された分布になる。また裏面カソード層２５として、主電流の流れる活性部３０のみがカソード電極２６にオーミック接触するように高濃度ｎ⁺層が限定的に配設されている場合（図４）は、活性部３０に対応するｎ型ドリフト層内のキャリア濃度は高く、周辺耐圧構造部３２に対応するｎ型ドリフト層内のキャリア濃度は相対的に低いというキャリア分布になる。

図６に、アノードｐ層端部とアノード電極コンタクト間とが分離されているダイオードであって、従来型のカソード層となるｎ⁺層が裏面全面に形成されているダイオード（図６（ｂ））と、本発明にかかる、裏面カソード層となるｎ⁺層が活性部のみに限定して配設されているダイオード（図６（ａ））の、それぞれの順方向通電時のアノード−カソード間および素子周辺部のホール濃度分布を示す。ただし、定格電流における両者の順方向電圧が同じになるように、前記図９に示す従来型ダイオードのアノードｐ層端部とアノード電極コンタクト間の分離幅を調整している。図６（ａ）、（ｂ）はそれぞれ斜線ハッチングで示すｎ⁺層の近傍で最もホール濃度が高く、上方のアノードｐ層の方向にホール濃度が低下し、さらに周辺部方向にもホール濃度が低下することを示している。濃度分布を示す曲線毎に濃度が低下する。従って、斜線ハッチングで示す高濃度部分を基準にして曲線の数が多くなるほど、濃度低下が大きくなることを示す。図６（ａ）、（ｂ）に示す周辺部のホール濃度分布から、（ａ）、（ｂ）の両者は同じ順方向電圧であるにも関らず、本発明によるダイオード（ａ）の素子周辺部のホール濃度が（ｂ）に比べて劇的に低減されている。逆回復時、アノード電極の電位をカソード電極の電位よりも低くすることで蓄積キャリアの掃き出しが始まり、キャリアの吐き出し量に対応してダイオードは逆電圧の回復が進行する。しかし、周辺部のキャリア蓄積量がもともと少ないため、アノードｐ層端部から引き抜かれるホール電流が少なく、ジュール熱発生が少ない。このため発生熱による破壊が防がれる。すなわち、本発明の半導体装置では、表面アノード層におけるアノードｐ層端部とアノード電極コンタクト間の分離構造のみに頼らず、表面アノードｐ層からのホール注入量の抑制および裏面カソード層の有効領域も制限することで、表面および裏面の周辺部分の蓄積キャリア量をバランスよく抑制することができ、むやみに順方向電圧を上昇させることが避けられるのである。

本発明にかかるダイオードに逆バイアスを印加するとアノードｐ層とｎ型キャリア注入抑制層との間のｐｎ接合より空乏層が伸び始める。さらに繰り返し突起状半導体部分と、該繰り返し突起状半導体部分の間に挟まれる凹部に誘電体膜を介して埋設される導電体層とで形成される表面構造により、ｎ型キャリア注入抑制層の側壁からも空乏層が伸びるので、ｎ型キャリア注入抑制層内部の電界強度が低減される。一方導電体層による電荷補償により、アノードｐ層の空乏化は抑制される。逆バイアスを高くしていくと、ｎ型キャリア注入抑制層が完全空乏化し、空乏層はｎ型ドリフト層を伸びていくので、高耐圧化が図れる。

１２００ＶのＦＷＤ（還流ダイオード）の作成
図１−１〜図１−５は本発明による定格１２００Ｖ耐圧の還流ダイオードの主要な製造工程を順に示す要部断面図および要部斜視図である。主要な製造工程順に説明する。比抵抗６０ΩｃｍのＦＺ−ｎ型シリコン半導体基板２０を材料とし、膜厚２μｍの初期酸化膜２１を形成する（図１−１（ａ））。この初期酸化膜２１に、活性部３０のパターニング／エッチングにより２μｍ幅で４μｍピッチの平行ストライプ状初期酸化膜２１と、同幅同ピッチの開口部２２を交互に形成する（図１−１（ｂ））。前記活性部３０を取り巻く周辺耐圧構造部３２の初期酸化膜パターンは開口部幅２μｍと耐圧設計によりきまる所定幅の平行ストライプ状パターンである。前記活性部３０と周辺耐圧構造部３２の間に中間領域３１を設ける。この中間領域３１は１．５μｍ幅で４μｍピッチの開口部パターンおよび２．５μｍ幅で４μｍピッチの初期酸化膜パターンを交互に繰り返すパターンとする。さらに、この中間領域３１は、さらに２．５μｍ幅の前記初期酸化膜２１を直角に切断するとともに、１．５μｍ幅の前記開口部２２間を相互に連結するようなパターンの開口連結部２３を有している（図１−２（ｃ））。この開口連結部２３は、アノードｐ層１１をストライプに直交する方向にも連結させることにより、逆回復時に周辺耐圧構造部３２内の蓄積キャリアが集中して引き抜かれるルートとなるアノード電極１４にコンタクトするアノードｐ層１１最外周部とアノードｐ層の最外周端部である最大電界領域との間の距離を分離する構造にするためである。この分離構造は前記図９で説明した従来の分離構造と考え方は同じである。実施例１では、このような構造を有するダイオードを形成して逆回復耐量を向上させることができる。

次に選択的エピタキシャル（以降エピと略す）成長により、開口部２２に単結晶シリコン層を成長させる。１０００℃において、水素、トリクロロシラン、ホスフィン（ＰＨ₃）、塩化水素を供給し、酸化膜２１上にはシリコン結晶を成長させず、開口部２２のシリコン半導体基板露出面にのみシリコン結晶を成長させる。厚さ１μｍのｎ型エピ層（ｎ型キャリア注入抑制層１２）を成長した後、ドーパントガスをフォスフィン（ＰＨ₃）からジボラン（Ｂ₂Ｈ₆）に切り替え、酸化膜２１厚を超える高さまで、ｐ型エピ層（アノードｐ層１１）をさらに成長させる（図１−２（ｄ））。酸化膜２１をストッパとして表面の余剰シリコン結晶をＣＭＰ（化学機械的研磨装置）により研磨する（図１−３（ｅ））。弗酸により酸化膜２１を全面除去し、続いてドライ酸化により、膜厚０．１μｍの熱酸化膜１５を形成する（図１−３（ｆ））。ＣＶＤ法により膜厚０．５μｍの多結晶シリコン１６を堆積させる（図１−３（ｇ））。再度表面研磨により前記アノードｐ層１１上の熱酸化膜１５上に堆積した余剰な多結晶シリコン１６を除去する（図１−３（ｈ））。膜厚０．１μｍの熱酸化膜１５が研磨ストッパとして機能する。弗酸で膜厚０．１μｍの熱酸化膜１５を除去（図１−４（ｉ））した後、基板表面にＡｌ−Ｓｉスパッタにより５μｍ厚のアノード電極１４を成膜する。アノード電極１４はアノードｐ層１１と多結晶シリコン導電体層１６にも接触する（図１−４（ｊ））。パターニング／エッチングにより、図１−４（ｊ）のように周辺耐圧構造３２との中間領域３１に堆積されたＡｌ−Ｓｉスパッタ金属を除去する。このような構成にすることで電界強度が最大になるアノードｐ層１１の端部に引き抜きキャリアが集中することを防ぐことができる。中間領域３１の開口部幅は１．５μｍであり活性部３０の開口部幅の２μｍより狭いため、中間領域３１のｎ型キャリア注入抑制層１２では電界強度をよりいっそう緩和する機能を有する。このような構成および機能を有する中間領域３１を設けることにより引き抜きキャリアが特に集中し易い中間領域３１のポイントの電界強度を有効に抑えることができる。

次に、シリコン半導体基板２０の裏面を研削し、シリコン半導体基板２０の厚さを１３０μｍにする。裏面を、弗酸と硝酸を主成分とする混酸でスピンエッチングし、機械的研削によるダメージ層を除去する。半導体基板の表面に保護用のレジストを塗布／ベーク後、裏面からドーズ量１×１０¹⁴ｃｍ^-2の水素イオンを注入し、ｎ型バッファ層２４を形成する（図１−４（ｋ））。両面アライメントによる裏面パターニングにより表面側のアノード電極コンタクトの領域の外側に位置する周辺耐圧構造部３２に位置的に対応する裏面側の外周部にレジストを残し、中央部にドーズ量１×１０¹⁵ｃｍ^-2のリンイオンを注入してｎ⁺型カソード層２５を形成し、その後レジストを灰化／剥離する。窒素雰囲気における３８０℃×１時間のアニールにより水素のドナー化率を上げてバッファ層２５のドナー濃度を増加させ、同時に裏面に注入されたリン原子を電気的に活性化させる（図１−５（ｌ））。リン原子が導入されたｎ⁺型カソード層２５は高濃度カソード層となる。ｎ⁺型カソード層２５は高濃度であるためにカソード電極２６とのコンタクト抵抗が低い。また浅い接合であるために不純物総量は抑えられており、ｎ⁺型カソード層２５からの電子注入量が効果的に押さえられる。半導体基板の表面（一方の主面）側にパッシベーション層２７としてポリイミドを塗布し、パターニング／エッチングによりアノード電極パッドを露出させる。裏面にＴｉ／Ｎｉ／Ａｕなどの三層金属膜からなるカソード電極２６を蒸着してウエハプロセスが終了する。

高濃度ｎ⁺型カソード層２５はカソード電極２６とオーミック接触する。ｎ型バッファ層２４はドーピング濃度がドリフト層１８よりは高いが、ｎ⁺型カソード層２５よりは低く、カソード電極２６とはショットキー接触する（図１−５（ｍ））。以上の製造工程を終えたシリコン半導体基板２０をダイシングすると、本発明にかかるダイオードチップが完成する。

このようにして製造した本発明のダイオードチップはノンキラーであるにもかかわらずアノードからのキャリア注入量が抑えられて逆回復損失を満足できるレベルに抑えることができる。また、ノンキラーのために電流の立ち上がりが早く、実使用時の低電流における順方向電圧が低減され、導通損失が低い。

図７は本発明の前記実施例１で製造したダイオードと従来型ダイオードの、電圧−電流特性比較図である。定格電流密度は４５０Ａ／ｃｍ²、そのときの順方向電圧は１．８５Ｖである。本発明によるノンキラー・ダイオードは電流の立ち上がりが早く、低電流域における順方向電圧が低い。また本発明によるダイオードにおいては、チップ周辺部の裏面カソードからのキャリア注入量が低く抑えられているので、チップ周辺部の蓄積キャリア密度が低い。このため、前記図６に示すように逆回復時のアノード層端部への電流集中が緩和されて、破壊耐量が向上する。たとえば、従来型ダイオードにおいてはアノードｐ層端部のホール濃度が７×１０¹⁶ｃｍ^-3であるのに対して、本発明によるダイオードでは１×１０¹⁶ｃｍ^-3と低濃度である。このことは、本発明にかかるダイオードの蓄積キャリア量が劇的に低減されていることを現している。

本発明にかかる半導体装置によれば、活性部におけるアノード層からのホール注入を低減することができ、ライフタイムキラーの導入が不必要になるため、製造コストが低減される。白金キラーを用いた従来のＭＰＳ型ダイオードに対し本発明では、温度特性を正にすることができ、並列動作時の破壊の惧れを小さくすることができる。また、ノンキラーであるために低電流時の順方向電圧を低減することができ、実使用条件における導通損失が低減される。また裏面カソード層が裏面カソード電極に接する領域が活性部に限定され、素子周辺部への電子注入が抑えられて周辺部の蓄積キャリア濃度が劇的に減少する。このため逆回復時にアノードｐ層端部への電流集中が抑えられ、順方向電圧をむやみに上昇させずに破壊耐量を向上することができる。

１、１４アノード電極
２、１１アノードｐ層
３アノードｐ層の端部
４絶縁膜
５アノード電極のコンタクト
１２注入抑制層
１３ａ第一突起状半導体部分
１３ｂ第二突起状半導体部分
１３ｃ第三突起状半導体部分
１５熱酸化膜
１６導電体層
１７ａ第一凹部
１７ｂ第二凹部
１７ｃ第三凹部
１８ｎ型ドリフト層
２０半導体基板
２１初期酸化膜
２２開口部
２３開口連結部
２４ｎ型バッファ層
２５ｎ⁺型カソード層
２６カソード電極
２７パッシベーション層
３０活性部
３１中間領域
３２周辺耐圧構造部

Claims

第１導電型半導体基板の一方の主面側の、主電流の流れる活性部に、第一凹部と、該第一凹部を挟んで所定のピッチで繰り返す第一突起状半導体部分とを有する表面構造を備え、前記第一凹部は、絶縁膜を介して埋設される導電体層を有し、前記第一突起状半導体部分は、前記第一凹部と下端面を面一にする第１導電型キャリア注入抑制層と該キャリア注入抑制層の上面に接する第２導電型半導体層とを有し、前記表面構造の表面にオーミック接触する第１主電極を有することを特徴とする半導体装置。
前記第１導電型半導体基板の他方の主面側の、前記活性部に対応する位置に設けられる、前記第１導電型半導体基板より高濃度の第１導電型半導体層と、前記他方の主面側の全面に前記第１導電型半導体層より深く形成される、前記第１導電型半導体基板より高濃度で前記第１導電型半導体層より低濃度の第１導電型バッファ層とを有し、前記第１導電型半導体層表面にオーミック接触する第２主電極を有することを特徴とする請求項１記載の半導体装置。
前記活性部の外周に中間領域を介して周辺耐圧構造部を備え、該中間領域は、第二凹部と、該第二凹部を挟んで所定のピッチで繰り返す第二突起状半導体部分とを有し、前記第二凹部は、絶縁膜を介して埋設される導電体層を有し、前記第二凹部と下端面を面一にする第１導電型キャリア注入抑制層と該キャリア注入抑制層の上面に接する第２導電型半導体層とを有する前記第二突起状半導体部分は前記第一突起状半導体部分に延長部分として接続され、前記周辺耐圧構造部は、絶縁膜を介して埋設される導電体層を有する第三凹部と、第三凹部を挟み、該前記第三凹部と下端面を面一にする第１導電型キャリア注入抑制層と該キャリア注入抑制層の上面に接する第２導電型半導体層とを有する前記第三突起状半導体部分とを備えることを特徴とする請求項１記載の半導体装置。
前記表面構造が、前記一方の主面に、誘電体膜をマスクとして選択的エピタキシャル成長により該誘電体膜を挟む所定のパターンピッチで、前記第１導電型キャリア注入抑制層と前記第２導電型半導体層とをこの順に堆積形成し、その後前記誘電体膜を除去して前記第一凹部として成し、該第一凹部挟む前記第一突起状半導体部分を形成する工程と、前記第一凹部に、絶縁膜を介して導電体層を形成する工程とを有することを特徴とする請求項１記載の半導体装置の製造方法。
前記第１導電型キャリア注入抑制層と前記第２導電型半導体層とがそれぞれ対応する第１導電型ドーパントまたは第２導電型ドーパントを加える選択的エピタキシャル成長により順次堆積形成される工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
前記第１導電型ドーパントを加えた半導体単結晶層を成長させた後、該半導体結晶層に所定の深さに第２導電型ドーパントをイオン注入して前記上層の前記第２導電型半導体層と前記下層の第１導電型キャリア注入抑制層とを形成することを特徴とする請求項５記載の半導体装置の製造方法。
前記選択的エピタキシャル成長による半導体単結晶層が前記誘電体膜のマスクの厚さより厚く形成され、その後前記誘電体膜のマスクの厚さを基準に研磨され除去されることを特徴とする請求項４記載の半導体装置の製造方法。
前記一方の主面にアノード電極を形成後、前記他方の主面側を所要の厚さに研削し、他方の主面からの水素イオン注入により全面に第１導電型バッファ層を形成し、前記一方の主面の活性部に対応する前記他方の主面に選択的イオン注入により第１導電型半導体層を形成することを特徴とする請求項２記載の半導体装置の製造方法。