JPS61183940A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61183940A JPS61183940A JP2293485A JP2293485A JPS61183940A JP S61183940 A JPS61183940 A JP S61183940A JP 2293485 A JP2293485 A JP 2293485A JP 2293485 A JP2293485 A JP 2293485A JP S61183940 A JPS61183940 A JP S61183940A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は誘電体分離された半導体装置の製造方法に関す
る。
る。
（発明の技術的背景とその問題点）
各種光センサやディスプレイ用として、半導体素子の一
次元および二次元マトリクスの用途は多い。このような
素子のマトリクスにおいては各素子が電気的に完全に分
離されていることが必要であり、特に高耐圧素子や光セ
ンサなどにおいては誘電体分離が必須のものとなる。
次元および二次元マトリクスの用途は多い。このような
素子のマトリクスにおいては各素子が電気的に完全に分
離されていることが必要であり、特に高耐圧素子や光セ
ンサなどにおいては誘電体分離が必須のものとなる。
従来、誘電体分離された素子マトリクスを形成する方法
としては、例えば絶縁基板上にエピタキシャル法や各種
蒸着法により形成された半導体薄膜を用いることが行わ
れている。しかしこれらの方法では、■半導体薄膜を充
分厚く形成することができないため、高耐圧、大電流の
素子がつくれない、■良質の半導体膜が得られないため
、素子特性に限度がある、■不純物濃度や分布等の制御
が難しく、素子構造に制限がある、等の問題があった。
としては、例えば絶縁基板上にエピタキシャル法や各種
蒸着法により形成された半導体薄膜を用いることが行わ
れている。しかしこれらの方法では、■半導体薄膜を充
分厚く形成することができないため、高耐圧、大電流の
素子がつくれない、■良質の半導体膜が得られないため
、素子特性に限度がある、■不純物濃度や分布等の制御
が難しく、素子構造に制限がある、等の問題があった。
一方集積回路では、単結晶基板上にエピタキシャル法に
より半導体膜を形成してこれに素子を形成し、その模基
板をラッピングして除去してから裏面に酸化膜等の絶縁
膜を形成し素子分離する方法が知られている。しかしこ
の方法は、非常に複雑な工程を必要とするという欠点が
ある。
より半導体膜を形成してこれに素子を形成し、その模基
板をラッピングして除去してから裏面に酸化膜等の絶縁
膜を形成し素子分離する方法が知られている。しかしこ
の方法は、非常に複雑な工程を必要とするという欠点が
ある。
更に、絶縁基板上に堆積した多結晶半導体膜を、レーザ
や電子ビームなどで熱処理して単結晶化して素子を形成
する技術が最近注目されている。しかしこの方法も、結
晶の完全性や膜厚、形状の制御性などの点で未だ解決す
べき問題が多い。
や電子ビームなどで熱処理して単結晶化して素子を形成
する技術が最近注目されている。しかしこの方法も、結
晶の完全性や膜厚、形状の制御性などの点で未だ解決す
べき問題が多い。
本発明は上記した点に鑑みなされたもので、極めて簡便
な工程でしかも優れた素子特性を得ることのできる、誘
電体分離構造の半導体装置を製造する方法を提供するこ
とを目的とする。
な工程でしかも優れた素子特性を得ることのできる、誘
電体分離構造の半導体装置を製造する方法を提供するこ
とを目的とする。
本発明においては、誘電体分離基板を得るため、それぞ
れ鏡面研磨された半導体基板と絶縁性基板とを研磨面同
士を直接接着して一体化する技術を用いる。即ち、鏡面
研磨された基板同士を実質的に異物を含まない清浄な雰
囲気中で密着させ、２００℃以上の温度で熱処理すると
強固な接着基板が得られる。絶縁性基板は半導体基板表
面に絶縁膜を形成したもの、あるいは全体が誘電体から
なるもの、いずれでもよい。このようにして縦方向に分
離された基板に所望の素子を形成し、また素子の横方向
分離を行なうために半導体基板側に溝を形成してこの溝
に非晶質材料を充填する。高耐圧、大電流の素子群を形
成するためには、どうしても各素子の厚さを大きくする
ことが必要である。たとえば、１０００Ｖ以上の耐圧を
実現するためには１００μｍ以上の厚さを必要とする。
れ鏡面研磨された半導体基板と絶縁性基板とを研磨面同
士を直接接着して一体化する技術を用いる。即ち、鏡面
研磨された基板同士を実質的に異物を含まない清浄な雰
囲気中で密着させ、２００℃以上の温度で熱処理すると
強固な接着基板が得られる。絶縁性基板は半導体基板表
面に絶縁膜を形成したもの、あるいは全体が誘電体から
なるもの、いずれでもよい。このようにして縦方向に分
離された基板に所望の素子を形成し、また素子の横方向
分離を行なうために半導体基板側に溝を形成してこの溝
に非晶質材料を充填する。高耐圧、大電流の素子群を形
成するためには、どうしても各素子の厚さを大きくする
ことが必要である。たとえば、１０００Ｖ以上の耐圧を
実現するためには１００μｍ以上の厚さを必要とする。
このような素子を横方向に溝で分離する場合、この溝を
横切って配線することは難しいため、溝を誘電体で埋め
込むことが必要になる。
横切って配線することは難しいため、溝を誘電体で埋め
込むことが必要になる。
本発明において基板を直接接着するには、基板の平滑度
が重要であり、表面粗さ５００Å以下の鏡面に仕上げる
ことが望ましい。接着すべき基板表面が汚染されている
場合には、トリクレンなどの溶剤による脱脂、中性洗剤
によるこすり洗い、Ｈ２０２／Ｈ２８０４混合液浸漬等
の手法で清浄化する。その後水洗し、スピンナなどを用
いて脱水する。これらの処理を経た半導体基板と絶縁性
基板を、例えばクラス１以下の清浄な雰囲気下で密着さ
せ２００℃以上に加熱して強固な接合体基板を得る。得
られた接合体基板の半導体基板側に通常の拡散法等によ
り所望の素子を形成する。そして絶縁性基板に達する深
さに素子分離溝を形成する。この素子分離溝は、ダイヤ
モンド・ソウによる方法、エツチング方法等を用いて形
成する。
が重要であり、表面粗さ５００Å以下の鏡面に仕上げる
ことが望ましい。接着すべき基板表面が汚染されている
場合には、トリクレンなどの溶剤による脱脂、中性洗剤
によるこすり洗い、Ｈ２０２／Ｈ２８０４混合液浸漬等
の手法で清浄化する。その後水洗し、スピンナなどを用
いて脱水する。これらの処理を経た半導体基板と絶縁性
基板を、例えばクラス１以下の清浄な雰囲気下で密着さ
せ２００℃以上に加熱して強固な接合体基板を得る。得
られた接合体基板の半導体基板側に通常の拡散法等によ
り所望の素子を形成する。そして絶縁性基板に達する深
さに素子分離溝を形成する。この素子分離溝は、ダイヤ
モンド・ソウによる方法、エツチング方法等を用いて形
成する。
また、接着前に予め半導体基板の研磨面に素子分離溝に
対応する凹凸を形成しておき、接着後に半導体基板側を
ラッピングすることにより素子分離溝を形成することも
できる。素子分離溝には、各種半導体素子のパシベーシ
ョンに用いられているガラス、非晶質半導体等の非晶質
材料を充填する。
対応する凹凸を形成しておき、接着後に半導体基板側を
ラッピングすることにより素子分離溝を形成することも
できる。素子分離溝には、各種半導体素子のパシベーシ
ョンに用いられているガラス、非晶質半導体等の非晶質
材料を充填する。
例えば、パシベーション・ガラスの粉末を電着法やスク
リーン印刷法、沈降法等で被覆し、ガラスが軟化流動す
るまで昇温しでち密化する。そして被覆した非晶質材料
膜をラッピングして素子分離溝部にのみ非晶質材料を残
す。これにより半導体素子面と非晶質材料面が同じ高さ
になるから、この後所望の素子配線を容易に形成するこ
とができる。
リーン印刷法、沈降法等で被覆し、ガラスが軟化流動す
るまで昇温しでち密化する。そして被覆した非晶質材料
膜をラッピングして素子分離溝部にのみ非晶質材料を残
す。これにより半導体素子面と非晶質材料面が同じ高さ
になるから、この後所望の素子配線を容易に形成するこ
とができる。
本発明によれば、簡便な方法で誘電体分離された半導体
素子群を得ることができる。特に基板の縦方向の分離は
半導体基板と絶縁性基板の直接接着法を利用するため、
素子の厚みを自由に選択することができ、高耐圧、大Ｎ
流のダイオードやトランジスタのマトリクスなどを形成
する場合に有効であり、また各種光センサや電力用集積
回路等に適用して有用である。また深い横方向の素子分
離溝は非晶質材料で充填することにより、素子配線の形
成も容易である。
素子群を得ることができる。特に基板の縦方向の分離は
半導体基板と絶縁性基板の直接接着法を利用するため、
素子の厚みを自由に選択することができ、高耐圧、大Ｎ
流のダイオードやトランジスタのマトリクスなどを形成
する場合に有効であり、また各種光センサや電力用集積
回路等に適用して有用である。また深い横方向の素子分
離溝は非晶質材料で充填することにより、素子配線の形
成も容易である。
以下本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｅ）は一実施例の製造工程を示す。厚
さ４００μｍ、不純物濃度 １０１４／ｃｍ３程度の鏡面研磨された二枚の（１１１
）ｎ−型Ｓｉ基板を用意した。第１図（ａ）に示すよう
に一方の基板１１の研磨面にはリンを拡散して表面濃度
１０１９／ｃ１１３程度のｎ＋型層１２を形成し、他方
の基板１３の研磨面には１２００’Ｃ，６時間のウェッ
ト酸化により酸化膜１４を形成した。両基板は中性洗剤
でこすり洗いしてゴミを除いた後、Ｈ２０２：Ｈ２８０
４＝１ ：４の液に浸漬して３０分煮沸し、水洗した。
さ４００μｍ、不純物濃度 １０１４／ｃｍ３程度の鏡面研磨された二枚の（１１１
）ｎ−型Ｓｉ基板を用意した。第１図（ａ）に示すよう
に一方の基板１１の研磨面にはリンを拡散して表面濃度
１０１９／ｃ１１３程度のｎ＋型層１２を形成し、他方
の基板１３の研磨面には１２００’Ｃ，６時間のウェッ
ト酸化により酸化膜１４を形成した。両基板は中性洗剤
でこすり洗いしてゴミを除いた後、Ｈ２０２：Ｈ２８０
４＝１ ：４の液に浸漬して３０分煮沸し、水洗した。
表面状態によっては更に、ＨＦによる前処理、稀ＨＦに
よる前処理を行なう。その後両基板をスピンナで脱水処
理し、クラス１の清浄な雰囲気下で研磨面同士を第１図
（ｂ）に示すように直接接着し、窒素雰囲気下で１０ｏ
Ｏ〜１２００℃、２時間の熱処理をして接着力を強くし
た。スピンナでの脱水処理は鏡面研磨面の過剰な水分を
除去するためで、この吸着水分が殆ど揮散する１００℃
以上の乾燥は避ける。こうして得られた接着基板のｎ＋
型層１２を形成した側の基板１１をラッピングして接着
面からの厚みを１００μｍ程度にし、その後硼素を拡散
して、第１図（Ｃ）に示すように厚さ２０μ扉程度のｐ
＋型層１５を形成した。次いで全面を酸化１１１８で覆
い、４０μｍ幅のダイヤモンド・ソウを用いて深さ７０
μｍ９幅１００μｍの素子分離溝１６を３１１Ｉｌピツ
チで形成し、破砕層を除去した。この状態が第１図（ｄ
）である。この後第１図（ｅ）に示すように、電気泳動
法により鉛系パシベーション・ガラス１７（ＩＰ−７６
０゜イノチック社商品名）を溝１６に充填し、焼成した
。この後は図示しないが、コンタクトホールを開けてへ
２配線を施してダイオードアレイを作った。
よる前処理を行なう。その後両基板をスピンナで脱水処
理し、クラス１の清浄な雰囲気下で研磨面同士を第１図
（ｂ）に示すように直接接着し、窒素雰囲気下で１０ｏ
Ｏ〜１２００℃、２時間の熱処理をして接着力を強くし
た。スピンナでの脱水処理は鏡面研磨面の過剰な水分を
除去するためで、この吸着水分が殆ど揮散する１００℃
以上の乾燥は避ける。こうして得られた接着基板のｎ＋
型層１２を形成した側の基板１１をラッピングして接着
面からの厚みを１００μｍ程度にし、その後硼素を拡散
して、第１図（Ｃ）に示すように厚さ２０μ扉程度のｐ
＋型層１５を形成した。次いで全面を酸化１１１８で覆
い、４０μｍ幅のダイヤモンド・ソウを用いて深さ７０
μｍ９幅１００μｍの素子分離溝１６を３１１Ｉｌピツ
チで形成し、破砕層を除去した。この状態が第１図（ｄ
）である。この後第１図（ｅ）に示すように、電気泳動
法により鉛系パシベーション・ガラス１７（ＩＰ−７６
０゜イノチック社商品名）を溝１６に充填し、焼成した
。この後は図示しないが、コンタクトホールを開けてへ
２配線を施してダイオードアレイを作った。
得られたダイオードアレイは、各素子とも耐圧１２００
Ｖを示し、素子間絶縁も充分であった。
Ｖを示し、素子間絶縁も充分であった。
次に本発明の他の実施例を第２図（ａ）〜（ｅ）を参照
して説明する。第２図（ａ）に示すように、不純物濃度
１０１５／ＣｌＲ３程度の鏡面研磨された（１００）ｎ
−型Ｓ１基板２１と、同じく鏡面研磨された無アルカリ
ガラス基板２４（ＮＡ−４０゜保谷ガラス社商品名）を
用意した。ｎ−型３ｉ基板２１の研磨面には、弗酸−硝
酸混液による化学エツチングで幅２００μｍ、深さ１０
０μｍ、ピッチ１層の溝２２を形成し、更にリン拡散を
行なって２０μｍの深さのｎ＋型層２３を形成した。
して説明する。第２図（ａ）に示すように、不純物濃度
１０１５／ＣｌＲ３程度の鏡面研磨された（１００）ｎ
−型Ｓ１基板２１と、同じく鏡面研磨された無アルカリ
ガラス基板２４（ＮＡ−４０゜保谷ガラス社商品名）を
用意した。ｎ−型３ｉ基板２１の研磨面には、弗酸−硝
酸混液による化学エツチングで幅２００μｍ、深さ１０
０μｍ、ピッチ１層の溝２２を形成し、更にリン拡散を
行なって２０μｍの深さのｎ＋型層２３を形成した。
両基板は先の実施例と同様に研茗面を脱脂処理。
清浄化処理を行い、スピンナ乾燥した。このように凹凸
が形成された８１基板２１とガラス基板２４を、第２図
（ｂ）に示すように、クラス１の清浄な雰囲気中で研磨
面同士を接触させ、空気中で４００℃まで加熱して一体
化した。この後第２図（Ｃ）に示すように、８１基板２
１側をラッピングして溝２２を露出させた。そして先の
実施例と同様のガラス２５を第２図（ｄ）に示すように
ドクターブレード法により溝２２に充填し、焼成した。
が形成された８１基板２１とガラス基板２４を、第２図
（ｂ）に示すように、クラス１の清浄な雰囲気中で研磨
面同士を接触させ、空気中で４００℃まで加熱して一体
化した。この後第２図（Ｃ）に示すように、８１基板２
１側をラッピングして溝２２を露出させた。そして先の
実施例と同様のガラス２５を第２図（ｄ）に示すように
ドクターブレード法により溝２２に充填し、焼成した。
その後更にＳｉ基板２１側を削って６０μｍ厚程度にし
、ガラス２５により囲まれた８１ドツトのマトリクスを
得た。そして第２図（ｅ）に示すように各ドツトの中央
部にイオン注入によりｐ＋型層２６を形成し、６００℃
で熱処理した。
、ガラス２５により囲まれた８１ドツトのマトリクスを
得た。そして第２図（ｅ）に示すように各ドツトの中央
部にイオン注入によりｐ＋型層２６を形成し、６００℃
で熱処理した。
この後回では示さないが、ＣＶＤ酸化膜で全面を覆い、
コンタクトホールを開けＡＲ配線を施して、３０Ｘ３０
のフォトダイオードが直列接続されたマトリクスを形成
した。
コンタクトホールを開けＡＲ配線を施して、３０Ｘ３０
のフォトダイオードが直列接続されたマトリクスを形成
した。
こうして形成されたフォト・ダイオードのマトリクスは
、素子分離が完全で優れた特性を示した。
、素子分離が完全で優れた特性を示した。
本発明は上記した実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形実施することができる
。
趣旨を逸脱しない範囲で種々変形実施することができる
。
１１ｔｇ（ａ）〜（ｅ）は本発明の一実施例によるダイ
オード・アレイの製造工程を示す図、第２図（ａ）〜（
ｅ）は他の実施例によるフォト・ダイオードのマトリク
スの製造工程を示す図である。 １ｉ−ｓｉ基板、１２−ｎ＋型層、１３−８ｉ基板、１
４・・・酸化膜、１５・・・ｐ＋型層、１６・・・溝、
１７・・・ガラス、２１・・・３ｉ基板、２２・・・溝
、２３・・・ｎ１型層、２４・・・ガラス基板、２５・
・・ガラス、２６・・・ｐ１型層。 出願人代理人 弁理士 鈴江武彦 第１図 ｓ１図 第２図
オード・アレイの製造工程を示す図、第２図（ａ）〜（
ｅ）は他の実施例によるフォト・ダイオードのマトリク
スの製造工程を示す図である。 １ｉ−ｓｉ基板、１２−ｎ＋型層、１３−８ｉ基板、１
４・・・酸化膜、１５・・・ｐ＋型層、１６・・・溝、
１７・・・ガラス、２１・・・３ｉ基板、２２・・・溝
、２３・・・ｎ１型層、２４・・・ガラス基板、２５・
・・ガラス、２６・・・ｐ１型層。 出願人代理人 弁理士 鈴江武彦 第１図 ｓ１図 第２図
Claims (6)
- （１）鏡面研磨された半導体基板と鏡面研磨された絶縁
性基板とを実質的に異物の含まれない清浄な雰囲気中で
研磨面同士を密着させて２００℃以上の温度で加熱して
接着させる工程と、得られた接着基板の半導体基板側に
所望の素子を形成する工程と、接着基板の半導体基板側
に素子分離溝を形成する工程と、前記素子分離溝に非晶
質材料を充填する工程とを備えたことを特徴とする半導
体装置の製造方法。 - （２）前記絶縁性基板は半導体基板表面に絶縁膜を形成
したものである特許請求の範囲第１項記載の半導体装置
の製造方法。 - （３）前記絶縁性基板は誘電体材料からなる基板である
特許請求の範囲第１項記載の半導体装置の製造方法。 - （４）前記素子分離溝の形成は、二枚の基板を接着し素
子形成を行なった後に行なう特許請求の範囲第１項記載
の半導体装置の製造方法。 - （５）前記素子分離溝の形成は、前記半導体基板の研磨
面に接着工程の前に予め凹凸を形成しておき、二枚の基
板の接着後に半導体基板側をラッピングすることにより
行なう特許請求の範囲第１項記載の半導体装置の製造方
法。 - （６）前記非晶質材料の充填は、基板全面を非晶質材料
で被覆した後、その被覆面をラッピングすることにより
行なう特許請求の範囲第１項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022934A JPH0658934B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022934A JPH0658934B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7194631A Division JP2581531B2 (ja) | 1995-07-31 | 1995-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61183940A true JPS61183940A (ja) | 1986-08-16 |
| JPH0658934B2 JPH0658934B2 (ja) | 1994-08-03 |
Family
ID=12096456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60022934A Expired - Lifetime JPH0658934B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658934B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365648A (ja) * | 1986-09-05 | 1988-03-24 | Fujitsu Ltd | 半導体基板の製造方法 |
| JPH01251636A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 誘電体分離ウェハの製造方法 |
| JPH06120416A (ja) * | 1992-10-05 | 1994-04-28 | Matsushita Electric Ind Co Ltd | 電子音響集積回路とその製造方法 |
| JPH06125036A (ja) * | 1992-10-13 | 1994-05-06 | Matsushita Electric Ind Co Ltd | 電子音響集積回路およびその製造方法 |
| US5466631A (en) * | 1991-10-11 | 1995-11-14 | Canon Kabushiki Kaisha | Method for producing semiconductor articles |
| JP2008047565A (ja) * | 2006-08-10 | 2008-02-28 | Denso Corp | ダイオード |
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-
1985
- 1985-02-08 JP JP60022934A patent/JPH0658934B2/ja not_active Expired - Lifetime
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