JPH0770472B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH0770472B2 JPH0770472B2 JP60021885A JP2188585A JPH0770472B2 JP H0770472 B2 JPH0770472 B2 JP H0770472B2 JP 60021885 A JP60021885 A JP 60021885A JP 2188585 A JP2188585 A JP 2188585A JP H0770472 B2 JPH0770472 B2 JP H0770472B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、シリコンとシリコン以外の半導体を直接接着
して一体化した半導体基板の製造方法に関する。
して一体化した半導体基板の製造方法に関する。
シリコン以外の半導体としては、III−ＶやII−VI層の
化合物半導体がよく知られている。化合物半導体は、高
い電子移動度やシリコンとは異なるバンド構造を持って
おり、これを利用して高速デバイスや光デバイスに応用
されている。
化合物半導体がよく知られている。化合物半導体は、高
い電子移動度やシリコンとは異なるバンド構造を持って
おり、これを利用して高速デバイスや光デバイスに応用
されている。
これらのデバイスを製造する際に、化合物半導体を基板
上エピタキシャル成長させることは従来から行なわれて
いる。この基板には、格子定数を合わせるために、やは
り化合物半導体が使用されることが多い。しかしなが
ら、化合物半導体の基板は、一般に高価であり、大面積
の良質なものを得るのは、現状では難かしい。
上エピタキシャル成長させることは従来から行なわれて
いる。この基板には、格子定数を合わせるために、やは
り化合物半導体が使用されることが多い。しかしなが
ら、化合物半導体の基板は、一般に高価であり、大面積
の良質なものを得るのは、現状では難かしい。
一方シリコンは、その工業的製造プロセスが完成してお
り、大面積の良質な基板を安価に入手できる。このため
シリコン基板上に化合物半導体をエピタキシャル成長さ
せる試みが行なわれているが、両者の格子定数が合わな
いため、大面積で良質の物は得られていない。
り、大面積の良質な基板を安価に入手できる。このため
シリコン基板上に化合物半導体をエピタキシャル成長さ
せる試みが行なわれているが、両者の格子定数が合わな
いため、大面積で良質の物は得られていない。
また、近年、バンド構造の異った半導体どうしを接合さ
せるいわゆるヘテロ接合が注目されている。ヘテロ接合
は例えばワイドバンドギャップエミッタトランジスタな
どに応用されている。しかしヘテロ接合も通常エピタキ
シャル成長で形成されるために、格子定数を合わせる必
要があり、このため接合を形成する材料に制限を受け、
シリコンとヘテロ接合を形成できるのはGaSiやGaPぐら
いである。しかもこれらの物質も、大面積に厚くエピタ
キシャル成長させると良質のものを得るのは難かしい。
せるいわゆるヘテロ接合が注目されている。ヘテロ接合
は例えばワイドバンドギャップエミッタトランジスタな
どに応用されている。しかしヘテロ接合も通常エピタキ
シャル成長で形成されるために、格子定数を合わせる必
要があり、このため接合を形成する材料に制限を受け、
シリコンとヘテロ接合を形成できるのはGaSiやGaPぐら
いである。しかもこれらの物質も、大面積に厚くエピタ
キシャル成長させると良質のものを得るのは難かしい。
シリコン基板の上に、シリコン以外の半導体の基板を置
き、両者をどちらかの融点まで加熱して接着するいわゆ
る融着を行なえば、両者が機械的に一体化した基板を得
ることはできる。しかし融点まで加熱すると半導体には
多数の欠陥ができる。特に融着の界面には無数の欠陥が
できる。このため融着した基板には電気的に良好な性質
は期待できない。
き、両者をどちらかの融点まで加熱して接着するいわゆ
る融着を行なえば、両者が機械的に一体化した基板を得
ることはできる。しかし融点まで加熱すると半導体には
多数の欠陥ができる。特に融着の界面には無数の欠陥が
できる。このため融着した基板には電気的に良好な性質
は期待できない。
したがって、シリコン基板上に、化合物半導体のような
シリコン以外の半導体があり、両者が強固に接着し事実
上一体化されている半導体基板が得られれば、その有用
性は大きい。さらに接着面に欠陥が少なく電気的な性質
が良好であればさらに有用性が増す。
シリコン以外の半導体があり、両者が強固に接着し事実
上一体化されている半導体基板が得られれば、その有用
性は大きい。さらに接着面に欠陥が少なく電気的な性質
が良好であればさらに有用性が増す。
本発明の目的は、格子定数の制約を受けずに、シリコン
とシリコン以外の半導体が事実上一体になった半導体基
板の製造方法を提供することにある。
とシリコン以外の半導体が事実上一体になった半導体基
板の製造方法を提供することにある。
本発明は最下層をシリコンとしてこのシリコン上にシリ
コンとは異なる半導体基材を積層して一体化した半導体
基板を半導体基材の鏡面同士を密着させた後、熱処理を
加えることによって達成したものである。このとき隣り
合う半導体基材の平均熱膨張係数が２×10-6deg-1以下
の基材を用いる。また鏡面同士の密着は実質的に異物の
ない清浄な雰囲気中で行い、熱処理は200℃以上で行わ
れる。
コンとは異なる半導体基材を積層して一体化した半導体
基板を半導体基材の鏡面同士を密着させた後、熱処理を
加えることによって達成したものである。このとき隣り
合う半導体基材の平均熱膨張係数が２×10-6deg-1以下
の基材を用いる。また鏡面同士の密着は実質的に異物の
ない清浄な雰囲気中で行い、熱処理は200℃以上で行わ
れる。
本発明によれば、シリコンとシリコン以外の半導体が、
機械的にも、また電気的にも事実上一体になった基板が
得られる。この基板は最下層がシリコンであるため、良
質で大きなものを安価に入手できる利点を持っている。
またシリコン基板は例えば拡散やPEPなどのプロセスが
確立しているため、本発明で得られた基板からデバイス
を製造する際に、それらを応用することができる。
機械的にも、また電気的にも事実上一体になった基板が
得られる。この基板は最下層がシリコンであるため、良
質で大きなものを安価に入手できる利点を持っている。
またシリコン基板は例えば拡散やPEPなどのプロセスが
確立しているため、本発明で得られた基板からデバイス
を製造する際に、それらを応用することができる。
本発明は従来のエピタキシャル成長と比べて、格子定数
の制約を受けないという大きな利点を持っている。また
融着法とは異なり、得られた半導体基板の電気的性質が
良好であり、例えばシリコンと種々の半導体とのヘテロ
接合が形成でき、これを応用して新規なデバイスの製造
が可能となる。
の制約を受けないという大きな利点を持っている。また
融着法とは異なり、得られた半導体基板の電気的性質が
良好であり、例えばシリコンと種々の半導体とのヘテロ
接合が形成でき、これを応用して新規なデバイスの製造
が可能となる。
またシリコンと最上層との熱膨張係数差が大きい場合に
は中間層を設けるために、界面の欠陥が少なく良好な電
気特性を持った半導体基板を得ることができる。
は中間層を設けるために、界面の欠陥が少なく良好な電
気特性を持った半導体基板を得ることができる。
本発明は一つにはシリコン基板とシリコン以外の半導体
基板の鏡面研磨された面どうしを接触させると強く密着
し、さらに熱処理をすることでその強度が上がり、さら
には電気的にも接着し、事実上一体の基板が得られると
いう知見に基づいている。
基板の鏡面研磨された面どうしを接触させると強く密着
し、さらに熱処理をすることでその強度が上がり、さら
には電気的にも接着し、事実上一体の基板が得られると
いう知見に基づいている。
シリコン基板とシリコン以外の半導体基板が接着する詳
細な機構は不明であるが、おそらくは両基板の表面にあ
る自然酸化膜や吸着水が大きな役割をしていると思われ
る。すなわち鏡面どうしを接触させると自然酸化膜上の
水酸基や吸着水の水素結合力で密着する。これを熱処理
すると脱水縮合が起こり、酸素原子を介して、もしくは
直接に基板を構成する原子どうしが結合する。その結果
両基板は事実上一体の基板となる。
細な機構は不明であるが、おそらくは両基板の表面にあ
る自然酸化膜や吸着水が大きな役割をしていると思われ
る。すなわち鏡面どうしを接触させると自然酸化膜上の
水酸基や吸着水の水素結合力で密着する。これを熱処理
すると脱水縮合が起こり、酸素原子を介して、もしくは
直接に基板を構成する原子どうしが結合する。その結果
両基板は事実上一体の基板となる。
シリコンとシリコン以外の半導体を接着するためには、
両者の接着する面が平滑な鏡面であることと、接着する
面の間にごみなどの異物が入らないことが重要である。
また接着する面の状態も影響を与える。
両者の接着する面が平滑な鏡面であることと、接着する
面の間にごみなどの異物が入らないことが重要である。
また接着する面の状態も影響を与える。
本発明は例えば以下のように実施する。
まず少なくとも一面が鏡面であるシリコン基板と、少な
くとも一面が鏡面であるシリコン以外の半導体基板を用
意する。鏡面は一般に工業的に行なわれているミラーポ
リッシュ面でよい。表面の荒さが500Å以下であれば不
都合はない。
くとも一面が鏡面であるシリコン以外の半導体基板を用
意する。鏡面は一般に工業的に行なわれているミラーポ
リッシュ面でよい。表面の荒さが500Å以下であれば不
都合はない。
次に接着をするシリコン基板とシリコン以外の半導体基
板に前処理を行う。前処理は、基板面に付着した異物を
取りのぞくことと、接着面が接触しただけで密着するよ
うな状態を得るために行う。シリコン基板には、通常行
なわれている前処理を行なえばよい。例えば、SHボイ
ル，王水ボイルの後、フッ酸に浸して酸化膜をエッチン
グし、数分の水洗をしてスピナで乾燥させる。この最後
の水洗で接着に必要な酸化膜が再度形成される。乾燥は
スピナ乾燥がよく、例えば100℃以上に加熱して乾燥さ
せた場合には、吸着水が失なわれ接着がしにくくなる。
板に前処理を行う。前処理は、基板面に付着した異物を
取りのぞくことと、接着面が接触しただけで密着するよ
うな状態を得るために行う。シリコン基板には、通常行
なわれている前処理を行なえばよい。例えば、SHボイ
ル，王水ボイルの後、フッ酸に浸して酸化膜をエッチン
グし、数分の水洗をしてスピナで乾燥させる。この最後
の水洗で接着に必要な酸化膜が再度形成される。乾燥は
スピナ乾燥がよく、例えば100℃以上に加熱して乾燥さ
せた場合には、吸着水が失なわれ接着がしにくくなる。
シリコンと接着するシリコン以外の半導体基板の前処理
は、基板の種類によって異なる。化合物半導体は酸に弱
いものが多く、この場合にはSHや王水のかわりに有機溶
剤でボイルすればよい。その後、シリコンと同じく酸化
膜のエッチングを行い、水洗をしてスピナ乾燥を行なえ
ばよい。
は、基板の種類によって異なる。化合物半導体は酸に弱
いものが多く、この場合にはSHや王水のかわりに有機溶
剤でボイルすればよい。その後、シリコンと同じく酸化
膜のエッチングを行い、水洗をしてスピナ乾燥を行なえ
ばよい。
次に前処理をした基板の鏡面どうしを接触させるが、こ
の操作は、間に異物が入らないように、例えばクラス１
以下のクリーンルーム内のような清浄な雰囲気中で行
う。この操作で両基板は密着し、ピンセットなどのハン
ドリングに充分たえる。
の操作は、間に異物が入らないように、例えばクラス１
以下のクリーンルーム内のような清浄な雰囲気中で行
う。この操作で両基板は密着し、ピンセットなどのハン
ドリングに充分たえる。
最後に密着した基板を、例えば電気炉中で加熱して熱処
理する。雰囲気は、化合物半導体では酸化されやすいた
め、不活性ガスか還元性のガスが適当である。熱処理の
温度は200℃未満では所望の効果が得られない。また両
基板のどちらかの融点より高い温度では融着と同じにな
り、接着面の電気的な性質が損なわれる。
理する。雰囲気は、化合物半導体では酸化されやすいた
め、不活性ガスか還元性のガスが適当である。熱処理の
温度は200℃未満では所望の効果が得られない。また両
基板のどちらかの融点より高い温度では融着と同じにな
り、接着面の電気的な性質が損なわれる。
熱処理の温度に関するもう一つの問題は、二つの基板の
熱膨張に差があるため、熱処理の昇温と降温時にストレ
スがかかり、その結果基板が割れたり、そったり、また
欠陥が発生したりすることである。このため熱処理温度
は500℃以下がより望ましい。
熱膨張に差があるため、熱処理の昇温と降温時にストレ
スがかかり、その結果基板が割れたり、そったり、また
欠陥が発生したりすることである。このため熱処理温度
は500℃以下がより望ましい。
また上記の理由から、本発明においては、となりあう半
導体基板の熱膨張係数の差は２×10-6deg-1以下にされ
ている。
導体基板の熱膨張係数の差は２×10-6deg-1以下にされ
ている。
シリコンと最上層の半導体との熱膨張係数の差が２×10
-6deg-1以下であれば、前述のように両者を直接接着す
るだけで目的の半導体基板を得ることができる。熱膨張
係数差がこれ以上であれは、両者の中間の熱膨張係数を
持つ半導体層を両者の間に入れ、全体を３層以上の構造
にする。この際となりあう半導体どうしの熱膨張係数の
差は２×10-6deg-1にする。
-6deg-1以下であれば、前述のように両者を直接接着す
るだけで目的の半導体基板を得ることができる。熱膨張
係数差がこれ以上であれは、両者の中間の熱膨張係数を
持つ半導体層を両者の間に入れ、全体を３層以上の構造
にする。この際となりあう半導体どうしの熱膨張係数の
差は２×10-6deg-1にする。
３層以上の構造の半導体基板を形成するためには、例え
ば前述の方法でシリコン基板上に他の半導体基板を直接
接着し、シリコン上の半導体基板の上面を鏡面に研磨
し、やはり鏡面に研磨した次の半導体と前述の方法で直
接接着する。必要に応じてその操作をくり返せば多層の
半導体基板を得られる。
ば前述の方法でシリコン基板上に他の半導体基板を直接
接着し、シリコン上の半導体基板の上面を鏡面に研磨
し、やはり鏡面に研磨した次の半導体と前述の方法で直
接接着する。必要に応じてその操作をくり返せば多層の
半導体基板を得られる。
中間や上層の半導体層は必ずしも直接接着をする必要は
ない。格子定数が合うものどうしであれば、シリコンや
他の基板上にエピタキシャル成長してもよい。この際格
子定数が合わない半導体同士の一体化に直接接着は効果
を発揮する。
ない。格子定数が合うものどうしであれば、シリコンや
他の基板上にエピタキシャル成長してもよい。この際格
子定数が合わない半導体同士の一体化に直接接着は効果
を発揮する。
また一つの応用としてシリコン基板の鏡面を酸化してSi
O2層を形成し、この上に他の半導体層を重ねることもで
きる。この場合酸化膜上には結晶性の良い膜を成長させ
ることができないので、直接接着がよい。
O2層を形成し、この上に他の半導体層を重ねることもで
きる。この場合酸化膜上には結晶性の良い膜を成長させ
ることができないので、直接接着がよい。
以下に図面を用いながら、具体例につき説明する。
一面を鏡面にした２″φのシリコン基板とGaAs基板とIn
P基板を用意した。基板はいずれもｐ−typeで、厚さと
比抵抗はシリコンが360μm,1/1000Ωcm,GaAsが300μm,3
/1000Ωcm,InPが300μm,2/100Ωcmである。それぞれの
基板の熱膨張係数はSiが3.5×10-6deg-1GaAsが5.8×10
-6deg-1,InPが4.5×10-6deg-1であり、SiとGaAsの熱膨
張係数の差は２×10-6deg-1よりも大きい。一方比較例
としてSi基板とGaAs基板を用意した。
P基板を用意した。基板はいずれもｐ−typeで、厚さと
比抵抗はシリコンが360μm,1/1000Ωcm,GaAsが300μm,3
/1000Ωcm,InPが300μm,2/100Ωcmである。それぞれの
基板の熱膨張係数はSiが3.5×10-6deg-1GaAsが5.8×10
-6deg-1,InPが4.5×10-6deg-1であり、SiとGaAsの熱膨
張係数の差は２×10-6deg-1よりも大きい。一方比較例
としてSi基板とGaAs基板を用意した。
まずそれぞれの基板に前処理を行なった。Si基板は硫酸
３容過酸化水素水１容のSH液中で20分間ボイル，王水中
で20分間のボイルをした後、５倍に希しゃくしたフッ酸
中に１分浸漬していつたん酸化膜を取り除き、その後10
分間の水洗をしてからスピナ乾燥した。GaAs基板とInP
基板はトリクレンボイル，アセトンボイル，エタノール
ボイルをしたあと、GaAs基板は塩酸ボイル５分間,InPは
３倍に希しゃくしたフッ酸中へ浸漬１分間で酸化膜をい
つたん取り除き、それぞれ水洗を３分間してからスピナ
で乾燥させた。
３容過酸化水素水１容のSH液中で20分間ボイル，王水中
で20分間のボイルをした後、５倍に希しゃくしたフッ酸
中に１分浸漬していつたん酸化膜を取り除き、その後10
分間の水洗をしてからスピナ乾燥した。GaAs基板とInP
基板はトリクレンボイル，アセトンボイル，エタノール
ボイルをしたあと、GaAs基板は塩酸ボイル５分間,InPは
３倍に希しゃくしたフッ酸中へ浸漬１分間で酸化膜をい
つたん取り除き、それぞれ水洗を３分間してからスピナ
で乾燥させた。
次に、Si基板とInP基板,Si基板とGaAs基板の鏡面同士を
接触させ密着させた。以上の操作はクラス１以下のクリ
ーンルーム内で行なった。これらの密着体はそれぞれ２
組ずつ作成した。
接触させ密着させた。以上の操作はクラス１以下のクリ
ーンルーム内で行なった。これらの密着体はそれぞれ２
組ずつ作成した。
次にこの密着体を水素雰囲気の電気炉中で熱処理をし
た。処理温度はSi/GaAs1組とSi/InP1組は300℃、またも
う１組づつは500℃である処理時間はどちらも１時間で
ある。
た。処理温度はSi/GaAs1組とSi/InP1組は300℃、またも
う１組づつは500℃である処理時間はどちらも１時間で
ある。
この後Si/InP密着体は、InPを残り厚30μｍまで研磨し
た。研磨は鏡面仕上げとした。これに前述したInPの前
処理を行い、やはり前述の前処理をしたGaAs基板と同様
の方法で直接接着した。熱処理は水素中で１時間、温度
はSi/InP接着時に300℃で熱処理したものは300℃,500℃
のものは500℃である。
た。研磨は鏡面仕上げとした。これに前述したInPの前
処理を行い、やはり前述の前処理をしたGaAs基板と同様
の方法で直接接着した。熱処理は水素中で１時間、温度
はSi/InP接着時に300℃で熱処理したものは300℃,500℃
のものは500℃である。
このようにして作成した本発明の実施例を第１図に、比
較例を第２図に示す。第１図において11はSi基板,12はI
nP基板,13はGaAs基板であり、第２図において21はSi基
板,23はGaAs基板である。
較例を第２図に示す。第１図において11はSi基板,12はI
nP基板,13はGaAs基板であり、第２図において21はSi基
板,23はGaAs基板である。
次に、熱処理温度の異なる実施例と比較例計４種の基板
の界面の状態と電気特性を調べた。
の界面の状態と電気特性を調べた。
まずそれぞれの基板を斜めに研磨し、SEMで界面を観察
した。比較例のSi/GaAsの500℃で熱処理をしたものにだ
け、SiとGaAsの界面付近に微細なクラックがみられたが
他の３つにはクラックはみられなかった。
した。比較例のSi/GaAsの500℃で熱処理をしたものにだ
け、SiとGaAsの界面付近に微細なクラックがみられたが
他の３つにはクラックはみられなかった。
次にそれぞれの接着体のSi側にAl電極を、GaAs側にAu−
Geの電極を蒸着して形成した。これをダイヤモンドブレ
ードで3mm角に切り電極間の抵抗を測定した。同じ温度
で熱処理をしたものどうしを比較すると、実施例は中間
に30μｍのInP層があるにもかかわらず比較例よりも抵
抗が低く、接着界面の電気特性がよかった。
Geの電極を蒸着して形成した。これをダイヤモンドブレ
ードで3mm角に切り電極間の抵抗を測定した。同じ温度
で熱処理をしたものどうしを比較すると、実施例は中間
に30μｍのInP層があるにもかかわらず比較例よりも抵
抗が低く、接着界面の電気特性がよかった。
第１図は実施例を、第２図は比較例の断面を示す図であ
る。 11,21……シリコン、12……InP、13,23……GaAs。
る。 11,21……シリコン、12……InP、13,23……GaAs。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−13773（ＪＰ，Ａ) 特開 昭60−51700（ＪＰ，Ａ) 特公 昭49−26455（ＪＰ，Ｂ１)
Claims (2)
- 【請求項１】表面が鏡面研磨されたSiからなる第１の基
板の研磨面に、前記第１の基板とは種類が異なり且つ前
記第１の基板との平均熱膨張係数の差が２×10-6deg-1
以下で表面が鏡面研磨された第２の基板の研磨面を、清
浄な雰囲気下で密着させ、200℃以上で且つ前記第１、
第２の基板の融点より低い温度で熱処理を行ない、前記
第１、第２の基板を一体化する工程と、 前記第１の基板と密着させた研磨面とは異なる前記第２
の基板の研磨面に、前記第２の基板とは種類が異なり且
つ前記第２の基板との平均熱膨張係数の差が２×10-6de
g-1以下で表面が鏡面研磨された第３の基板の研磨面
を、清浄な雰囲気下で密着させ、200℃以上で且つ前記
第２、第３の基板の融点より低い温度で熱処理を行な
い、前記第２、第３の基板を一体化する工程とを備えた
ことを特徴とする半導体基板の製造方法。 - 【請求項２】前記第１の基板の表面にSiO2層を設けたこ
とを特徴とする特許請求の範囲第１項記載の半導体基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021885A JPH0770472B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021885A JPH0770472B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182215A JPS61182215A (ja) | 1986-08-14 |
| JPH0770472B2 true JPH0770472B2 (ja) | 1995-07-31 |
Family
ID=12067566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021885A Expired - Lifetime JPH0770472B2 (ja) | 1985-02-08 | 1985-02-08 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770472B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238113A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | 半導体基板の作成方法 |
| JP2726583B2 (ja) * | 1991-11-18 | 1998-03-11 | 三菱マテリアルシリコン株式会社 | 半導体基板 |
| JP2669368B2 (ja) * | 1994-03-16 | 1997-10-27 | 日本電気株式会社 | Ｓｉ基板上化合物半導体積層構造の製造方法 |
| FR2733631B1 (fr) * | 1995-04-25 | 1997-05-30 | Thomson Csf Semiconducteurs | Procede de fabrication de detecteurs infrarouge a base de gainas |
| WO1997022993A1 (en) * | 1995-12-15 | 1997-06-26 | International Business Machines Corporation | Electronic package with spacer means |
| EP1065734B1 (en) * | 1999-06-09 | 2009-05-13 | Kabushiki Kaisha Toshiba | Bonding type semiconductor substrate, semiconductor light emitting element, and preparation process thereof. |
| US6884645B2 (en) * | 2003-04-18 | 2005-04-26 | Raytheon Company | Method for preparing a device structure having a wafer structure deposited on a composite substrate having a matched coefficient of thermal expansion |
| FR2942911B1 (fr) * | 2009-03-09 | 2011-05-13 | Soitec Silicon On Insulator | Procede de realisation d'une heterostructure avec adaptation locale de coefficient de dilatation thermique |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4926455A (ja) * | 1972-07-11 | 1974-03-08 |
-
1985
- 1985-02-08 JP JP60021885A patent/JPH0770472B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61182215A (ja) | 1986-08-14 |
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