KR0145786B1 - 반도체기판 및 그 제조방법 - Google Patents

반도체기판 및 그 제조방법

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KR0145786B1
KR0145786B1 KR1019940036702A KR19940036702A KR0145786B1 KR 0145786 B1 KR0145786 B1 KR 0145786B1 KR 1019940036702 A KR1019940036702 A KR 1019940036702A KR 19940036702 A KR19940036702 A KR 19940036702A KR 0145786 B1 KR0145786 B1 KR 0145786B1
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KR
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porous single
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KR1019940036702A
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켄지 야마가타
타카오 요네하라
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미타라이 하지메
캐논가부시기가이샤
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Abstract

접착된 반도체기판의 파손, 분리 및 비틀림 등의 사고를 발생하는 경향이 있는 열처리에 관련된 문제점을 해결할 수 있는 접착반도체 기판과 그 제조방법을 제공한다. 다공질반도체 기판상에 에피택셜성장된 단결정반도체를 절연기판에 접착하고, 상기 반도체기판을, 열처리를 행하지 않거나 열처리를 행하는 경우에도 1회만 행하도록 하고, 에칭, 그라인딩 또는 이들의 조합을 이용해서 제거한다.

Description

반도체기판 및 그 제조방법
제1도 (a) 내지 1도 (d)는 본 발명의 공정을 설명하기 위한 개략적인 단면도로서, 본 발명의 실시예 1과 실시예 6을 설명하는 도면.
제2도 (a) 내지 제2도 (e)는 본 발명의 실시예 2와 실시예 7을 설명하는 도면.
제3도 (a) 내지 제3도 (e)는 본 발명의 실시예 3, 실시예 8 및 실시예 11을 설명하는 도면.
제4도 (a) 내지 제4도 (e)는 본 발명의 실시예 4를 설명하는 도면.
제5도 (a) 내지 제5도 (f)는 본 발명의 실시예 5를 설명하는 도면.
제6도 (a)와 제6도 (b)는 실리콘 기판을 다공질화할 때의 사용되는 장치를 설명하는 도면.
제7도 (a) 내지 제7도 (e)는 본 발명의 실시예 9를 설명하는 도면.
제8도 (a) 내지 제8도 (e)는 본 발명의 실시예 10을 설명하는 도면.
제9도 (a) 내지 제9도 (d)는 본 발명의 실시예 12를 설명하는 도면.
제10도는 적층결함의 성장을 설명하는 도면.
* 도면의 주요부분에 대한 부호의 설명
100,200,300,400,500, 600,700, 800, 900 : 단결정 실리콘 기판
101,201,301,401,501,701,801,901 : 다공질 실리콘층
102,202,302,402,502,702,802,902,1002 : 에피택셜층
109,709,1009 : 적층 결함 303,505 : SiO2층
110,210,310,410,510,710,810,910 : 투명절연체기판
604,604' : 에칭용액 605,605' : 정의전극
606,606' : 부의전극
본 발명은 반도체기판과 그 제조방법에 관한 것으로서, 특히 광투과성 절연기판상에 단결정반도체층을 가진 반도체기판을 제조하는 방법에 관한 것이다.
보다 상세하게는, 본 발명은, 장래, 에피택셜 성장방법이나 이온 주입방법을 이용해서 단결정 반도체상에 소자를 제조하기 위한 단결정반도체를 형성하는 유리 등으로 제조된 광투과성 절연기판을 포함하는 반도체기판에 관한 것이다.
절연물상에 단결정 실리콘을 형성하는 기술은 SOI기술(Silicon-on-insulator technique)로서 널리 알려져 있고, 일반적인 실리콘 직접회로를 제조하는 벌크용실리콘 기판에 의해 달성할 수 없는 다수의 우위점을 상기 반도체기판이 가지고 있기 때문에, 이에 대한 많은 연구가 행해지고 있다.
절연막위에 성장시킨 단결정막을 디바이스의 기판재료로서 사용하는 경우, 이것은 디바이스의 구조에 대해서 매우 바람직하다. 1) 기판구성 요소에 의해 야기되는 기생(표류)용량을 적게할 수 있고, 2) 기판이 방사에 강하고, 3) 래치업 프리 CMOS를 달성할 수 있기 때문에, 고성능(고속도)과 고신뢰성을 가지는 장치를 목적으로 할 수 있다.
최근에 보고된 SOI 형성기술중에서, 질의 관점에서 볼 때 특히 우수한 기술은 소위 본딩 SOI이다. 이것은, 적어도 한쪽이 산화막 등에 의해 절연막이 형성되어 있는 2매의 웨이퍼의 경면을 서로 밀착시킨 다음에 가열에 의해 밀착계면에서 결합을 강화하고, 다음에 기판의 어느 한쪽을 연마하거나 에칭함으로써, 절연막상에 임의의 두께를 가진 단결정실리콘박막을 남겨놓도록 하는 기술이다. 이 기술에서 가장 중요한 것은 실리콘층을 박막화하는 공정이다. 그 이유로서는, 실리콘층을 박막화하지 않으면, SOI의 상기 이점이 초래되지 않기 때문이다.
그러나, 실리콘층을 박막화하기 위해서는, 일반적으로 수백 μm의 두께를 가진 실리콘 기판을 연마하거나 에칭하여 수 μm나 1μm 이하의 두께를 가지도록 해야 한다. 기판의 두께를 균일하게 형성하기 위하여 연마나 에칭을 제어하는 것을 기술적으로 매우 어렵다. 막두께의 제어시에 이와 같은 어려움 때문에, 상기 본딩 SOI는, SOI 기술중에서 최상의 품질인 단결정박막을 형성하는 가능성에 관계없이, 실제적을 사용될 수 없었다.
상기 본딩 SOI는 또 다른 다른 중요한 문제점을 가지고 있다. 그것은 절연기판과 실리콘 기판상의 열팽창계수의 차이이다. 상기 열팽창계수의 차이는, 지지체로 되는 기판의 한쪽면 위에 실리콘 기판을 사용할 때에는(즉, 실리콘 기판을 서로 접착할 때에는), 거의 문제되지 않는다. 그러나, 열팽창계수가 크게 상이한 기판을 접착하고 온도가 변화하면, 양 기판 사이의 열팽창계수 차이에 기인하는 응력이 발생한다.
실제에 있어서, 실리콘 이외에 유리로 이루어진 절연기판이 지지체로 되는 기판의 한쪽면에 사용될 때에, 기판의 계면에서 접착을 강화하기 위하여 1000℃ 정도로 상기 기판을 가열하는 공정에서 양쪽의 기판은 열팽창계수의 차이 때문에, 기판이 접착된 상태에서 비틀어지거나 기판이 파손 또는 분리되기 쉽다. 실리콘의 열팽창계수와 근접한 열팽창계수를 가지는 재료를 합성하여 지지기판으로 사용한 예가 있다. 그러나, 이와 같은 재료는 이 기술에서 공지된 열저항과는 거리가 먼 불량한 열저항을 가지고 있기 때문에, 접착을 강화하기 위하여 적용되는 열처리나 디바이스의 제조에 대한 처리온도에 견딜 수 없다.
아베씨 등은, 이와 같은 문제점을 해결할 수 있는 접합시킨 SOI 기판을 제조한 예를 보고하고 있다(Extended Abstract of the 1992 International Conference on SOLID-STATE DEVICES AND MATERIALS, 1992 Tsukuba, pp. 437-439, 또는 일본국 특개평 4-286310).
상기 보고된 방법에서는, 비교적 얇은 실리콘기판과 석영기판을 접착한 다음에, 접착된 기판의 분리나 파손이 발생되지 않는 온도인 300℃에서 제1열처리를 행하고, 다음에 에칭을 행하고 실리콘기판을 얇게 하여 150μm 정도의 두께를 가지도록 하였다. 다음에, 제2열처리로서, 450℃ 정도에서 어닐링을 행하여, 평면 그라인딩시에 전단응력에 견디는데 충분히 높은 접착력을 얻었고, 다음에 그라인더에 의해 실리콘기판을 수 μm의 두께로 얇게 그라인딩 하였다. 다음에, 정밀연마를 행하여 실리콘기판을 박막으로 형성하였다.
그러나, 상기 공정에 의하면, 열처리를 필수적으로 행하여야 하기 때문에, 약 300μm 두께의 얇은 실리콘기판은 열응력을 고려하여 사용되어야 한다. 따라서, 기판은, 접착작업시에 또는 기판의 운반시에 우발적으로 파손되기 때문에, 작업을 주의깊게 행하여야 한다. 또한, 보다 높은 온도에서 열처리를 행하기 위해서는, 기판을 얇게 하는 그라인딩공정과 다음에 실행되는 열처리공정의 주기를 반복하여야 한다. 이 때문에, 본딩 SOI 기판은 생산속도를 높게할 수 없다는 불리한 점이 있다.
보다 상세하게는, 접착된 반도체기판의 기판두께는, 기계강도를 유지하기 위해서는, 4인치 직경의 실리콘기판인 경우에는 일반적으로 500μm 정도이어야 하고, 5∼6인치 직경의 실리판인 경우에는 일반적으로 600μm 정도이어야 한다. 8인치 직경의 큰 기판인 경우에는, 800μm 두께 정도의 두꺼운 실리콘기판이 사용되어야 한다. 300μm 두께 정도의 얇은 실리콘 기판이 사용될 때에는, 초기의 접착공정을 취급하기가 매우 어렵게 된다.
또 다른 결점으로서는, 절연기판과 반도체기판 사이에 인가된 전단력에 기인하여 기판이 분리되는 문제점이 있다. 실리콘 기판을 그라인딩하여 얇게 할 때마다, 지지기판과 실리콘기판 사이의 접착계면에 전단력이 크게 인가된다. 실제로, 실리콘 기판을 수 μm 두께의 박막으로 형성할 때까지 실리콘기판을 그라인딩하거나 연마하기 때문에, 접착계면에 상당히 큰 전단응력이 인가된다. 또한, 양기판의 접착계면에서의 접착강도는, 그라인딩을 반복함을써, 약하게 된다. 상기 문제점을 해결하기 위하여, 계면에서 접착강도가 저하되지 않도록 그라인딩에 의해 기판을 얇게 형성하는 공정과 고온의 가열공정을 반복하는 방법이 있다. 그러나, 상기 방법은 처리시간이 오래 걸리기 때문에 대량 생산에 적합하지 않다.
또 다른 결점은, 단결정 실리콘 박막을 연마에 의해 생산하기 때문에, 막두께의 균일성을 달성하기 위해서는 특수한 장치와 극히 정밀한 제어가 요구된다.
SOI 기판을 제조하는 다른 공정으로서, 절연기판상에 반도체막을 직접 퇴적시키는 수단이 있다. 그러나, 반도체 기판상에는 반도체막이 바람직하게 결정화 되지 않고, 따라서 단결정 반도체박막을 형성하는 것이 불가능하다.
상기한 바와 같이, 종래의 본딩 SOI 기판은 열처리를 행함이 없이 절연기판과 실리콘 기판 사이의 충분한 접착력을 달성할 수 없었다. 한편, 이전에 설명한 바와 같이, 열팽창계수가 상이한 실리콘 기판과 투명기판을 직접 접착하고, 다음에 상기 접착한 것을 열처리하면 기판이 파손되거나 비틀어진다. 이와 같은 문제점을 해결하기 위하여, 지금까지는, 전단응력을 견디기에 충분한 접착력을 유지할 수 있고 파손이나 비틀림의 문제가 발생하지 않는 조건하에서 열처리를 정밀하게 제어하였다. 그러나, 극히 정밀한 제어가 요구되기 때문에 이와같은 제어는 어렵다. 또한, 실제로, 낮은 온도에서 높은 온도까지 다단계로 열처리를 행하는 복합한 공정을 취하여야 한다. 따라서, 상기 방법은 다량생산에 적합한 SOI 기판을 제조할 수 없다. 상기 문제점을 해결하기 위해서는, 열처리 공정없이 연마(또는 그라인딩)에 의해 SOI 기판을 얻는 것이 바람직하다. 또한 다른 방법에 있어서도, 양호한 생산성으로 고성능의 전자소자의 제조에 만족스러운 SOI 기판을 형성하는 기술이 아직 완성되고 있지 않다.
부가적인 문제로서, 단결정 반도체기판이 종래의 퇴적막 형성처리에 의해 생산하는 경우, 다소의 적층결함도 단결정 퇴적막에 발생하지 않는다. 이 경우에, 적층결함은 퇴적막이 성장함에 따라 보다 크게 된다. 이것은 제10도에 도식적으로 도시되어 있다. (1000)은 실리콘 등으로 형성된 반도체기판이고, (1002)는 에피택성장층이고, (1009)는 적층 결함이다. 기판(1000)의 표면에, 점결함, 먼지 산화잔류물 등이 남아 있고 이들에 의해 적층 결함을 발생한다. 단 결정 반도체층(1002)이 에피택셜 성장함에 따라서, 점결함, 먼지, 산화잔류물 등 때문에, 에피택셜층의 단부 방향으로 증가하는 정도로 적층 결함이 성장한다. 따라서, 층의 퇴적결함이 에피택셜층(1002)의 표면에 크게 확장될 수 있다.
본 발명의 목적은 열팽창계수가 크게 상이한 투명절연기판과 단결정 실리콘기판을, 투명절연기판에 단결정실리콘 기판을 접착함에 의해, 단일 기판으로 형성하고, 또한 열처리공정을 생략하거나 열처리공정이 있는 경우에도 한번만의 열처리공정에 의해 상기 기판으로부터 고기능과 고성능을 가진 SOI 기판을 생산하는 단순화한 방법을 제공하는데 있다.
본 발명자들은 상기한 바와 같은 문제점과 불리한 점을 고려하여 주의깊게 노력하였다. 결과적으로, 본 발명자들은 다음의 발견 결과에 도달하게 되었다. 즉, 단결정실리콘층의 표면에 다공질이 형성된 실리콘 기판의 다공질 실리콘표면상에 단결정실리콘층이 에피택셜성장한 다음에, 지지체 기판으로 되는 다른 종류의 기판인 절연체를, 응력의 영향을 최소화하기 위하여 가열함이 없이, 반데르발즈힘에 의해서만 에피택셜성장된 층의 표면과 밀착하고, 에칭용액을 사용한 웨트에칭에 의해 실리콘기판부를 제거한 다음에, 다공질부의 선택적인 에칭에 의해 절연기판상에 단결정실리콘을 형성함으로써, 상기 문제점을 해결할 수 있는 SOI 기판을 제조할 수 있다.
단결정 반도체층부분을 웨트에칭하는 데는 시간이 걸리기 때문에 기판 사이의 계면에서 전단응력을 고려하여 실리콘기판 부분이 불필요할 정도로 두껍게 형성되어 있을 때에는 에칭 대신에 그라인딩에 의해 실리콘 기판의 일부를 제거하고, 다음에 그라인딩 후에 남아 있는 실리콘 기판 부분을, 에칭액을 사용한 웨트 에칭에 의해, 제거함으로써, 상기 문제점을 해결할 수 있는 SOI 기판을 제조할 수 있다.
그라인딩에 의해 실리콘 기판의 일부를 제거한 다음에, 기판 사이의 접착을 강화하기 위한 열처리를 전체에 대해서 1회만 행하고, 다음에 제1그라인딩후에 남아있는 실리콘 기판부를 제거하기 위하여 제2그라인딩을 행함으로써, 상기 문제점을 해결할 수 있는 SOI 기판을 또한 제조할 수 있다.
상기 처리를 이용함으로써, 종래의 단결정 반도체퇴적막이 에피택셜성장될 때에 퇴적막의 두께가 증가함에 따라 반도체 퇴적막의 표면에 크게 성장되는 적층 결함이 대향하는 접착기판쪽으로 이동되는 것을 가능하게 한다. 따라서, 적층 결함의 성장의 초기단계에서 작은 영역의 적층 결함만이 이후의 반도체기판상의 소자를 제조하는데 중요한 반도체기판의 표면에 나타나게 된다. 이와 같은 동일한 효과는, SOI 기판의 제조시 뿐만 아니라 에피택셜성장층을 가진 반도체기판을 포함하는 반도체기판의 경우에도 얻을 수 있다.
본 발명의 여러 측면에 대하여 이하 상세하게 설명한다.
본 발명의 제1측면은, 단결정 반도체 기판의 한쪽의 표면층을 양극처리하여 다공질화함으로써, 비다공질단결정반도체 영역상에 다공질 단결정반도체층을 형성하는 공정과, 상기 다공질단결정반도층 위에 비다공질단결정 반도체층을 에피택셜 성장하는 공정과, 비다공질 단결정 반도체층의 표면을 절연기판의 표면과 밀착한 다음에, 가열함이 없이 양자를 실질적으로 서로 접착하는 공정과, 상기 비다공질단결정반도체 영역의 일부를 제거하기 위하여 비다공질 단결정반도체영역을 그라인딩하는 공정과, 상기 그라인딩 공정후에 남아 있는 상기 비다공질 단결정반도체영역을 완전히 제거하여 상기 다공질 단결정 반도체층을 노출하도록, 상기 비다공질 단결정 반도체영역을 에칭하는 공정과, 상기 다공질 단결정반도체층을 제거하기 위하여 다공질 단결정반도체층을 선택적으로 에칭하는 공정을 연속적으로 포함하는 반도체기판의 제조방법이다.
상기 방법에 있어서, 비다공질 단결정 반도체영역의 일부를 제거하기 위하여 비다공질 단결정 반도체영역을 그라인딩하는 공정후에, 비다공질 단결정반도체층과 절연반도체사이의 접착을 강화하기 위하여 전체를 가열하는 공정을 부가하여도 된다. 또한, 상기 방법에 있어서, 상기 비다공질 단결정반도체영역을 완전히 제거하여 다공질의 단결정 반도체층을 노출하기 위하여 그라인딩 공정후에 남아 있는 비다공질 단결정 반도체영역을 에칭하는 공정을, 알칼리용액, 유기알칼리용액, 불화수소산과 질산을 함유한 산용액 중에서 선택된 용액으로 100℃ 이하의 상태를 유지하면서, 행하는 것이 바람직하다. 또한 상기 공정에서, 비다공질의 단결정반도체영역의 일부를 제거하기 위하여 비다공질의 단결정반도체영역을 그라인딩하는 공정을, 비다공질의 단결정 반도체영역이 100μm 의 두께 이상 남아 있도록, 행하는 것이 바람직하다.
본 발명의 제2측면은, 단결정 반도체기판의 한쪽의 표면층을 양극처리하여 다공화질화함으로써 비다공질단결정반도체 영역위에 다공질단결정 반도체층을 형성하는 공정과, 상기 다공질단결정 반도체층 위에 상기 비다공질 단결정반도체층을 에피택셜성장하는 공정과, 상기 비다공질 단결정 반도체층의 표면을 절연기판의 표면과 밀착한 다음에 가열함이 없이 양자를 실질적으로 서로 접착하는 공정과, 상기 비다공질 단결정반도체 영역을 완전히 제거하기 위하여 비다공질 단결정반도체영역을 에칭하는 공정과, 상기 다공질 단결정반도체층을 완전히 제거하기 위하여 상기 다공질 단결정반도체층을 선택적으로 에칭하는 공정을 연속적으로 포함하는 반도체기판의 제조방법이다. 상기 방법에 있어서, 비다공질 단결정 반도체영역을 완전히 제거하여 다공질단결정반도체층을 노출하기 위하여 비다공질 단결정반도체영역을 에칭하는 공정을, 알칼리용액, 유기알칼리용액, 불화수소산과 질산을 함유한 산용액 중에서 선택된 용액으로 100℃ 이하의 상태를 유지하면서, 행하는 것이 바람직하다.
본 발명의 제3측면은, 단결정반도체 기판의 한쪽의 표면층을 양극처리하여 다공질화함으로써, 비다공질 단결정반도체 영역위에 다공질단결정반도체층을 형성하는 공정과, 상기 다공질 단결정 반도체층 위에 비다공질 단결정반도체층을 에피택셜 성장하는 공정과, 상기 비다공질 단결정반도체층의 표면을 절연기판의 표면과 밀착한 다음에 가열함이 없이 양자를 실질적으로 서로 접착하는 공정과, 상기 비다공질 단결정 반도체영역의 일부를 제거하기 위하여 상기 비다공질 단결정영역을 그라인딩하는 공정과, 상기 비다공질단결정 반도체층과 절연기판 사이의 접착을 강화하기 위하여 전체를 가열하는 공정과, 상기 그라인딩 공정후에 남아 있는 상기 비다공질 단결정반도체영역을 완전히 제거하여 상기 다공질단결정 반도체층을 노출하도록, 상기 비다공질 단결정 반도체영역을 다시 그라인딩하는 공정과, 상기 다공질 단결정반도체층을 제거하기 위하여 다공질 단결정 반도체층을 선택적으로 에칭하는 공정을 연속적으로 포함하는 반도체기판의 제조방법이다. 상기 방법에 있어서, 비다공질단결정 반도체영역의 일부를 제거하기 위하여 비다공질 단결정반도체영역을 그라인딩하는 공정은, 비다공질 단결정반도체영역이 1000μm 이상의 두께로 남아 있도록, 행하는 것이 바람직하다.
본 발명의 반도체기판의 제조방법에 있어서, 상기 제1측면 내지 제3측면을 통하여, 밀착한 기판을 가압하는 공정을, 비다공질 단결정 반도체영역을 제거하기 전에, 부가하여도 된다. 또한, 비다공질 단결정반도체층의 표면은, 표면산화층이 절연기판과 밀착되도록, 산화되어도 된다. 또한, 비다공질 단결정 반도체층의 선택적인 에칭은, 불화수소산과 과산화수소수의 혼합에칭용액으로 행하고, 또한 SiO2를 주성분으로 하는 투광절연기판을 절연기판으로 사용해서 행하는 것이 바람직하다. 또한, 단결정 반도체기판은 실리콘을 주성분으로 하는 것이 바람직하다.
본 발명은 반도체기판을 포함한다. 본 발명의 반도체기판은, 기판과 단결정 반도체층을 포함하는 반도체기판이고, 상기 단결정 반도체층에서 적층결함이 확장되는 영역은, 단결정반도체기판의 표면위에 존재하지 않고, 상기 단결정 반도체층 중에서 상기 기판과 접착한 표면근처에 존재하고, 또한 상기 적층결함의 성장의 초기단계에서 생성된 미소결함의 영역은 상기 단결정 반도체층의 표면상에 존재하는 것을 특징으로 한다. 이 반도체기판에서, 상기 기판은 SiO2를 주성분으로 하는 광투과성 절연기판이어도 된다. 또한, 상기 기판은 반도체기판 특히, 단결정 실리콘 기판이어도 된다.
본 발명의 제1측면에 따른 실시예에서는, 단결정 반도체(실리콘)부분은 그라인딩에 의해 부분적으로 제거된 다음에, 나머지의 단결정 실리콘 부분은 에칭에 의해 완전히 제거된다. 그라인딩을 먼저 행하는 이유로서는, 일반적으로 500∼600μm 또는 그 이상의 두께를 가지는 기판을 웨트 에칭에 의해서만 수10μm나 수μm의 두께까지 얇게 하기 위해서는 장시간이 소요되기 때문이다. 실리콘 기판부분을 그라인딩에 의해서만 완전히 제거하지 않고, 두께의 일부만을 제거한다. 그 이유로서는, 그라인딩에 의해 접착계면에 극히 큰 전단응력이 부여되고, 큰 힘이 상기 접착계면에 인가되어, 기판을 소정의 두께 이상으로 그라인딩하여 얇게 하는 경우, 상기 기판이 분리되거나 파손된다. 따라서, 그라인딩후, 실리콘 기판의 최소두께는 100μm 정도가 되어야 하지만, 그 두께는 기판의 평탄성과 기판의 세정방법에 의존한다. 나머지 두께가 적어도 100μm로 되는 한, 기판은 접착후 가열없이 반데트 발스힘에 의해서만 그라인딩을 견딜 수 있다. 따라서, 실리콘 기판의 나머지 두께가 100μm에 도달하면, 응력이 더이상 인가되지 않도록 그라인딩 대신에 용액으로 에칭하여야 한다. 나머지의 두께가 100μm로 될 때에 가열하여도 되고, 따라서 최종공정인 다공질단결정실리콘층의 선택적인 웨트에칭을 안정하고 높은 수율로 행할 수 있다.
본 발명의 제2측면에 따른 실시예에서는, 그라인딩 공정만을 이용할 때에 절대적으로 필요한 가열공정을 생략할 수 있도록 웨트에칭에 의해서만 단결정실리콘 기판을 제거한다. 이 실시예에서는 그라인딩 공정이 필요하지 않기 때문에, 처리공정을 줄일 수 있고, 소자를 연마하거나 재료를 연마할 필요가 없다.
본 발명의 제3측면에 따른 실시예에서는, 실리콘기판의 일부를 한번이 아닌 두번에제거한다. 그 이유로서는, 그라인딩에 의해 접착계면에 극히 큰 전단력이 부여되고 큰 힘이 접착계면에 인가되어, 기판이 소정의 두께 이상으로 얇게 그라인딩될 경우, 분리되거나 파손되기 때문이다. 즉, 접착계면에 인가된 전단력이 작은 때에 제1회의 그라인딩을 종료하는 것이 중요하다. 이 단계에서, 어느 정도 가열된 경우에도 인가된 열응력이 작기 때문에, 이와 같이 얇게 형성된 실리콘기판은 그 접착면에서 분리가 더 이상 발생되지 않는다.
또한, 본 발명을 실시할 때에, 다공질 실리콘에 기인하는 중요한 두가지의 물리적 효과를 이용한다. 그중 한가지는 다공질실리콘의 에칭특성이다. 일반적으로, 불화수소산 용액으로 거의 웨트 에칭되지 않지만, 실리콘에 다공질이 형성된 경우에는 실리콘은 불화수소산 용액으로 웨트에칭에 극히 잘된다. 불화수소산용액 특히, 불화수소산과 과산화수소의 혼합에칭용액을 사용할 때에, 다공질 실리콘은 비다공질 실리콘의 105배 정도의 높은 속도로 에칭될 수 있다. 따라서, 1μm 두께의 얇은 실리콘층을 균일하고 양호한 제어능력을 선택적으로 남겨둘 수 있다.
다른 효과는 에피택셜성장 특성이다. 결정구조로서, 다공질실리콘은 단결정구조이고, 표면부터 내부에 걸쳐서 수십 내지 수백 옹스트롬 정도의 구멍이 존재한다. 이와 같은 표면에 성장된 에피택셜층은, 비다공질 단결정기판위에 형성된 에피택셜층과 실질적으로 동일한 결정의 특성이 있다. 그러나, 어느 경우에는, 다공질 재료위에 에피택셜성장의 특징으로서, 극히 작은 밀도이지만 적층결함이 성장계면에서 발생될 수 있다.
상기 물리적인 특성 때문에, 단결정 실리콘 기판위에 높게 신뢰할 수 있는 에피택셜층과 동일한 단결정박막을 활성층으로 사용한 것이 가능하게 되었고, 따라서 종래의 SOI 기판보다 양호한 결정성을 가지는 SOI 기판을 제공할 수 있다. 또한, 에피택셜 성장시에 야기되는 적층결함이 접착시에 다른 기판으로 전사되고, 따라서 SOI 기판의 실리콘층에서 관측되는 적층결함이 역방향으로 나타난다.
또한, 본 발명에서는, 두개의 기판을 상온에서 접착하고 접착된 기판에 압력을 가하여 밀착시킨다. 이에 의해, 에칭이나 그라인딩시에 분리될 가능성이 크게 감소될 수 있다.
본 발명의 제1측면에 따른 실시예에 대하여 제1도 (a) 내지 제1도 (d)와 제6도 (a) 내지 제6도 (d)를 참조하면서 이하 설명한다.
제1도 (a) : 단결정 실리콘기판(100)을 양극처리하여 다공질실리콘층(101)을 형성한다. 여기서, 다공질이 형성된 부분은 기판의 한쪽의 표면층으로서 수 μm 내지 수십 μm의 두께로 될 수 있다. 또한, 기판전체를 양극처리할 수 있다. 다공질실리콘층을 형성하는 방법에 대하여 제6도 (a)와 제6도 (b)를 참조하면서 설명한다. 우선, 기판으로서 P형의 단결정 실리콘기판(600)을 준비한다. n형의 단결정 실리콘 기판이어도 불가능한 것은 아니지만, 이 경우에는 기판이 낮은 저항을 가지는 것으로 제한되어야 하거나 기판표면을 광으로 조사하여 구멍의 형성을 가속화시킨 상태에서 양극처리를 행하여야 한다. 기판(600)은 제6도 (a)에 도시한 바와 같이 장치에 세트된다. 보다 상세하게는, 기판의 한쪽은 불화수소산계의 용액(604)과 접촉되고, 부의 전극(606)은 용액내부에 놓여있고, 기판의 다른쪽은 정의금속전극(605)에 접촉되어 있다. 제6도 (b)에 도시한 바와 같이, 양극(605')쪽은 용액(604')를 통하여 전위가 형성되어도 된다. 어느 경우에 있어서도, 불화수소산계 용액과 접촉하고 있는 부의 전극쪽에서 기판에 다공질화의 작용이 일어난다. 불화수소산계의 용액(604)으로서, 농축된 불화수소산(49% HF)을 사용하는 것이 일반적이다. 순수(H2O)로 희석하여 낮은 농도로 하면, 흐르는 전류밀도에 따라서 특정한 농도에서 에칭에 개시되고, 따라서 희석하여 낮은 농도로 하는 것은 바람직하지 않다. 또한, 양극처리시에 기판(600)의 표면으로부터 기포가 발생될 수 있다. 상기 기포를 제거하기 위해서는, 필요에 따라서 계면활성제로서 알코올을 부가한다. 알코올로서, 메탄올, 에탄올, 프로판올, 이소프로판올 등이 사용된다.
계면활성제를 사용하는 대신에, 각반기를 사용하여 용액을 각반하면서 양극처리를 행하여도 된다. 부의 전극(606)에 대해서는, 불화수소산용액에 의해 부식되지 않는 재료를 사용하여야 하고, 예를 들면 금(Au) 또는 백금(Pt) 등이 있다. 정의 전극(605)은 일반적으로 사용되는 금속재료중 어느 것을 사용해도 된다. 그러나, 기판표면 전체에 대해서 양극처리가 종료될 때에 불화수소산계 용액(604)이 정의 전극(605)에 도달하게 되기 때문에, 정의 전극(605)의 표면은 불화수소산계용액에 견디는 금속막으로 피복되는 것이 바람직하다. 최대 수백 mA/cm2의 전류밀도에서 양극처리를 행할 수 있다. 최소값은 0 이외의 어느 값이어도 된다. 이값은, 다공질화된 실리콘층의 표면상에 양질의 막이 에피택셜성장될 수 있는 범위에 의존한다. 일반적인 경우에는, 양극처리의 속도는 전류밀도의 증가에 따라 증가되고, 동시에 다공질 실리콘 층의 밀도는 감소된다. 즉, 구멍에 의해 유지되는 체적은 보다 크게 된다. 이에 따라서, 에피택셜성장의 조건이 변경된다.
제1도 (b) : 이와 같이 형성 다공질층(101) 위에 비다공질 단결정실리콘층(102)이 에피택셜성장된다. 에피택셜성장은, 일반적인 열 CVD, 감압 CVD, 플라즈마 CVD, 분자선에피택시나 스퍼터링에 의해서 행해진다. 상기 층도 SOI층의 설계치와 동일한 두께로 성장될 수 있고, 2μm 이하의 두께로 성장하는 것이 바람직하다. 그 이유로서는, 2μm 이상의 두께를 가지는 단결정실리콘층이 SiO2를 주성분으로 하는 절연기판과 밀착되는 경우, 소자제조의 가열공정시에, 양쪽 재료사이의 열팽창계수의 차이에 기인하여 접착계면에서 강한 응력을 발생할 수 있고, 따라서 실리콘막의 파손, 기판의 비틀림 또는 계면에서의 분리가 발생될 수 있다. 층두계가 2μm 이하로 되는 한, 응력은 비교적 작고, 따라서 막의 파손, 기판의 분리 또는 비틀림이 발생하기가 어렵다. 막두께가 0.5μm 이하의 것이 더욱 바람직하다. 그 이유로서는, 막의 두께 0.5μm 이상이면, 이후의 공정에서 어닐링을 처리하는 동안 분리나 파손이 발생하지 않지만, 미세영역의 결정에서 슬립라인이 발생되는 경향이 있다.
에피택셜층(102)의 표면은 열적인 산화처리를 행하는 것이 바람직하다. 왜냐하면, 단결정실리콘의 에피택셜층이 퇴적되어 그대로 남아있는 경우 계면에서 원자의 댕글링본드가 증가하기 때문이다. 따라서, 대기중에서 행하는 다음 공정에서 지지 기판에 직접 접착할 때에 접합계면에서 불순물이 편절되는 경향이 있다. 불순물의 편절은 박막소자의 특성을 불안정화시키는 요인이 될 수 있다.
에피택셜층(102)에서, 적층 결함(109)이 성장 계면으로부터 발생하는 경우가 있다.
제1도 (c) : 이와 같이 성장한 에피택셜층의 면이나 이와 같이 표면이 산화된 에피택셜층의 면은, 지지기판이고 또한 SiO2를 주성분으로 하는 절연층의 면과 접착된다.불화수소산과 과산화수소수의 혼합용액이나 황산과 과산화수소수의 혼합용액으로 양쪽의 기판을 세정한 후에 상기 접착을 행한다. 보다 상세하게는, 상기 세정에 의해 양쪽의 기판표면을 친수성으로 형성할 수 있고, 따라서 반데르발즈힘에 기인하는 강도를 접착계면에서 물에 의해 증가할 수 있다. 불화수소산용액 등으로 소수성의 세정을 행한 기판은, 접착계면에서 양호한 편평성을 가진 경우에는, 충분히 접착될 수 있다. 여기서, 절연기판(110)은 일반적으로 이용가능한 세라믹으로 가능하다. 특히, 광학적으로 투과성을 중요시할때에는, 용융석영, 합성석영, 고융점 유리 등으로부터 선택될 수 있다.
일반적으로 사용되는 방법으로서는, 1,000℃ 정도에서 열처리를 행하지만, 본 발명에서는 이것을 행하지 않는다. 기판 사이의 접착을 강화하기 위하여, 이 공정에서, 기판을 가압하는 것이 바람직하다. 압력은 임의적으로 선택될수 있다. 예를 들면, 수톤 내지 수십톤의 압력이 5인치 기판의 전체면에 인가될 때에, 에칭스텝이나 그라인딩스텝에서 기판이 분리될 가능성이 대폭적으로 감소된다. 가압시간은 수분 내지 1시간 정도이면 충분하다.
제1도 (d) : 다음에 에피택셜성장된 층(102)은 남겨놓고, 실리콘기판부분(100)과 다공질실리콘부분(101)이 선택적으로 제거된다. 우선, 상기 실리콘기판부는 그라인딩공정과 에칭공정의 두 공정에 의해 제거된다. 실리콘기판은, 나머지의 두께가 적어도 100μm를 가지거나 바람직하게는 150μm 정도를 가지는 지점에서 제1그라인딩을 종료하는 것이 바람직하다. 다음에, 나머지의 실리콘기판은, 수산화칼륨(KOH)용액, 암모니아수 등의 알칼리 용액으로 트리메틸암모늄용액 등의 유기알칼리용액으로 에칭한다. 상기 에칭은 온용액(hot solution)에서 행하면 효과적이다. 알칼리계용액은 지지기판에 널리 사용되는 SiO2성분을 거의 에칭하지 않으므로, 따라서 실리콘부분만을 선택적으로 에칭할 수 있다. 또한, 실리콘기판은, 불화수소산과 질산의 혼합용액 또는 이 혼합용액에 아세트산 등을 선택적으로 부가한 용액으로 에칭할 수 있다. 그러나, 불화수소산질산계 에칭액은 지지기판을 다소 에칭할 수 있고, 따라서 장기간 사용하는 것으로 금지하는 것이 바람직하다. 그라인딩후 에칭전에 300℃ 정도에서 가열을 행하여도 된다. 이에 의해 다음 공정에서 막의 분리등에 기인한 결함이 발생하는 것을 저감시킬 수 있다. 가열온도는, 절연기판의 재료, 기판의 직경과 두께, 기판의 표면특성 및 나머지의 실리콘기판의 두께에 의존한다. 예를 들면, 625μm 두께를 가지는 표준형 5인치 석영기판과 이 석영기판과 동일한 직경을 가지는 실리콘 기판을 접착할 때에, 실리콘의 나머지 두께가 150μm인 경우에는 기판은 300℃ 정도의 열에 견딜 수 있다. 실리콘의 나머지 두께가 100μm인 경우에는, 기판은 350∼400℃ 정도의 열에 견딜 수 있다. 이들 온도보다 높은 온도에서는 열적인 응력 때문에 분리나 파손이 발생할 수 있다.
실리콘기판부(100)가 완전히 에칭되어 다공질부(101)이 노출될 때에, 에칭을 정지하고 나머지의 다공질부(101)는 불화수소산계용액으로 선택적으로 에칭된다.
비다공질 단결정 에피택셜성장부(102)는 불화수소산과 반응하지 않고, 따라서 박막으로 존재한다. 지지기판(100)은, SiO2를 주성분으로 하기 때문에, 불화수소산계 용액과 반응하는 것은 당연하고, 따라서 기판(110)을 장기간 동안 불화수소산계 용액에 침적하는 것은 바람직하지 않다. 그러나, 다공질 실리콘층이 얇은 때에는, 에칭하기 위한 시간이 그렇게 많이 소요되지 않고, 따라서 시간에 대해 관심을 둘 필요는 없다. 지지기판(110)은 에칭하지 않아야 하는 경우, 불화수소산과 반응하기 어려운 실리콘질화막 또는 기타물질을 접착면에 대향하는 표면상에 CVD등에 의해 미리 퇴적하는 것이 바람직하다. 대안으로, 기판을 에칭용액에 침적하기 전에, 알칼리용액, 유기알칼리용액 또는 불화수소산/질산용액을 사용하여 다공질부분(101)을 어느 정도 얇게 하고, 이에 의해 에피택셜층과 다공질층의 선택적인 에칭을 하는데 소요되는 시간을 보다 단축시킬 수 있고, 따라서 지지기판은 그다지 반응되지 않을 수 있다.
에피택셜층(102)과 다공질층(101)의 선택적인 에칭에 사용되는 불화수소산계 용액은 불화수소산용액과 과산화수소수(H2O2)의 혼합용액으로 이루어진다. 다공질 실리콘은, 아세트산 등이 선택적으로 첨가된 불화수소산과 질산의 혼합용액을 사용하여, 선택적으로 에칭될 수 있다. 그러나, 이 경우에는, 보다 높은 선택비율을 보장할 수 없고 또한 잔류하는 단결정실리콘박막이 다소 에칭된다. 따라서, 에칭시간을 정밀하게 제어하여야 한다.
상기 공정을 통하여, 단결정실리콘박막을 절연기판 위에 얻을 수 있다. 다공질실리콘층 위에 에피택셜성장된 층에 적층결함(109)이 발생한 경우, 이와 같은 적층결함은, 접착시의 통상의 경우와 반대로 절연막(110) 위에 나타난다. 다음에, 상기 결과의 기판이 소자제조공정에 보내질 때에, 박막과 기판 사이의 접착력을 증가시키기 위하여 800° 정도 또는 그 이상의 온도로 가열하는 것이 바람직하고, 또는 상기 가열대신에 소자제조공정시의 가열공정으로 대치하여도 문제가 되지 않는다.
본 발명의 제2측면에 따른 실시예는, 에칭에 의해 비다공질 실리콘기판을 제거하는 공정을 행하는 것을 제외하고는 상기 제1측면에 따른 실시예와 동일하다.
본 발명의 제3측면에 따른 실시예는, 두 단계의 그라인딩에 의해 비다공질 실리콘 층을 제거하는 공정을 행하고 또한 제1그라인딩후에 가열공정을 포함하는 것을 제외하고는 본 발명의 상기 제2측면에 따른 실시예와 동일하다.
본 발명의 제조방법의 제1측면에서는, 초기에 기판이 계면전단력을 견디는 동안 단결정실리콘부분을 그라인딩에 의해 부분적으로 제거하고, 단결정실리콘부분을 제거하는 수단은, 단결정실리콘부분을 그라인딩하는 동안 분리되지 않을 정도로 충분히 얇게 한 후에, 웨트에칭을 위해 변경된다. 따라서, 상기 제1측면에 따른 실시예는, SOI 기판을 가열하지 않고 고속으로 생산할 수 있는 이점을 가진다.
본 발명의 제조방법의 제2측면에서는, 단결정실리콘기판이 에칭에 의해서만 제거된다. 따라서, 그라인딩공정만이 사용될 때에 필수적인 가열공정을 생략할 수 있고, 상기 제1측면에 따른 실시예에 비해서 처리공정수가 적어진다. 따라서, 상기 제2측면에 따른 실시예는, 처리공정을 행할 때에 다수의 장비와 재료를 준비할 필요가 없는 이점을 가진다.
본 발명의 제3측면에서는, 실리콘기판부분을 1회에 제거하지 않고 두 단계의 그라인딩에 의해 제거되고, 따라서 제1단계의 그라인딩과 제2단계의 그라인딩 사이에 1회의 가열만을 행하면서 실리콘기판부분을 제거할 수 있다. 따라서, 상기 비다공질 실리콘기판부분을 웨트에칭하는 단계가 필요하지 않고, 또한 SOI 기판을 고속도로 생산할 수 있는 이점이 있다.
상기한 바와 같이, 종래의 본딩 SOI 기판을 생산할 때에 가열이 필수적인 공정이었지만, 본 발명을 실시하는 경우에는, 가열을 행하지 않거나 저온가열을 1회만 행하고, 따라서 열팽창계수가 서로 상이한 종래의 기판접착에서와 같이 박막의 파손이나 분리 또는 기판의 비틀림이 발생함이 없이 SOI 기판을 형성하는 것이 가능하게 되었다. 동시에, 에피택셜성장층은 층두께의 분포상태를 용이하게 제어할 수 있기 때문에, 본 발명의 접착에 의해 얻은 SOI 기판의 실리콘층 두께의 분포상태가 매우 양호하게 된다. 또한, 본 발명에 의하면, 광투과성 SOI 기판을 용이하게 생산할 수 있다. 이렇게 해서, 이러한 특성을 이용한 기능적인 소자를 설계하는 것이 가능하고 또한 SOI 구조의 LSI 회로를 제조하는 것을 목적으로 하는 경우에는 고가의 SOS 또는 SIMOX를 대처할 수 있는 반도체기판을 제공하는 것이 가능하게 되었다.
[실시예 1]
본 발명의 실시예 1에 대하여 제1도 (a) 내지 제6도 (a)를 참조하면서 상세하게 설명한다.
제1도 (a) : 625μm의 두께를 가진 5인치 P형(100) 단결정실리콘기판(0.1∼0.2Ω·cm)를 준비하였다. 이 기판을 제5도 (a)에 도시한 바와 같은 장치에 설치하고 양극처리를 행하여 실리콘기판(100)의 표면에 20μm의 두께만큼 다공질실리콘(101)을 형성하였다. 상기 공정에서, 사용된 용액(604)은 49%의 HF 용액이었고, 전류밀도는 100mA/cm2이었다. 또한, 상기 공정에서, 8.4μm/min의 속도로 기판 표면에 다공질화하였고, 20μm 두께의 다공질층을 약 2.5분 내에 얻었다.
제1도 (b) : 상기 다공질실리콘(101)의 표면에 단결정실리콘층(102)을 CVD에 의해 0.5μm의 두께로 에피택셜성장하였다. CVD를 다음 조건하에서 행하였다.
사용가스 : SiO4/H2
가스유량 : 0.42/140(ℓ/min)
온도 : 750℃
압력 : 80Torr
성장속도 : 0.08μm/min
상기 공정에서, 적층결합(109)이 발생하였다.
제1도 (c) : 상기한 바와 같은 방식으로 제조된 기판은 불화수소산과 과산화수소수의 혼합용액으로 세정한 다음 순수로 린스하고 건조하였다. 다음에, 실온에서, 상기 기판을, 마찬가지 방식으로 세정한 5인치 용융석영기판(110)과 밀착하였다.
제1도 (d) : 평면그라인더를 사용하여, 이와 같이 얻은 접착기판의 한쪽을 475μm만큼 그라인딩하여 실리콘기판이 150μm 정도(단결정 기판부분 : 130μm, 다공질부분 : 20μm, 에피택셜층부분 : 0.5μm)의 두께를 가지도록 하였다. 다음에, 상기 결과의 기판을 시판하고 있는 현상제 SD-1(도꾸야마소다 주식회사제 : 테트라메틸 암모늄하이드록사이드 수용액)의 원액에 침적하여 140분 동안 85℃∼90℃의 온도를 유지하였다. 결과적으로, 석영기판(110)은 에칭되지 않았지만, 실리콘기판(100)은 130μm 두께가 완전히 에칭되었고, 10μm 정도의 깊이로 에칭되었을 때에 다공질 실리콘층(101)이 노출되었다. 상기 결과의 기판을 선택적인 에칭 용액에 연속적으로 침적하여 다공질부분(101)만 완전히 선택적으로 에칭하였다. 상기 에칭시에, 선택적인 에칭용액의 조성과 다공질실리콘에 대한 에칭속도는 각각 다음과 같다.
HF : H2O2=1 : 5 1.6μm/min
따라서, 10μm 두께의 다공질부분이 대략 7분내에 완전히 에칭되었다. 그런데, 상기 에칭시에, 단결정실리콘층(102)은, 0.0006μm/hour의 속도로 에칭되었으므로 거의 에칭되지 않은 상태로 되었다. 석영기판(110)에 대해서는, 상기 에칭용액의 에칭속도는 약 0.5μm/min이었으므로, 에칭시에 석영기판은 약 4μm의 깊이로 에칭되었다. 석영기판의 원두께는 625μm이었기 때문에, 두께는 621μm 정도로 감소되었다.
결과적으로, 0.5μm 두께의 단결정실리콘박막을 가진 투명기판을 포함하는 SOI 기판을 얻었다. 적층결함(109)은 반대방향으로 투명기판상에 존재하게 되었다. 상기 기판을 질소분위기에서 1000℃로 1시간 동안 어닐링하여, 접착계면의 접착력을 높게하는 열처리를 행하였다. 상기 어닐링에 의해 단결정실리콘막에서 크랙, 슬립라인 등이 발생하지 않았다.
[실시예 2]
본 발명의 실시예 2에 대하여 제2도 (a) 내지 제2도 (e)를 참조하면서 상세하게 설명한다.
제2도 (a) : 300μm의 두께를 가진 4인치 P형(100) 단결정실리콘기판(200)(0.01Ω·cm의 저항률)을 준비하였다. 상기 기판은 실시예 1과 마찬가지 방식으로 양극처리를 행하여 실리콘기판(200)의 표면에 20μm 두께만큼 다공질실리콘(201)을 형성하였다.
제2도 (b) : 상기 다공질실리콘(201)의 표면상에 실시예 1과 마찬가지 방식으로 0.5μm의 두께로 에피택셜층(202)이 형성되었다.
제2도 (c) : 상기한 바와 같은 방식으로 생산된 기판은 불화수소산과 물의 혼합비율이 1:40인 혼합용액으로 예정한 다음 순수로 린스하고 건조하였다. 다음에, 실온에서, 상기 기판을, 마찬가지 방식으로 세정한 4인치용융석영기판(210)과 밀착하였다. 다음에, 프레스기계를 사용하여 4인치기판의 표면전체에 60톤의 압력을 인가하여 10분동안 가압상태를 유지하였다.
제2도 (d) : 평면 그라인더를 사용하여, 280μm의 두께를 가진 실리콘기판부분(200)을 그라인딩하여 약 100μm 단결정실리콘부:80μm, 다공질실리콘부:20μm, 에피택셜층부분:0.5μm의 두께를 가지도록 하였다. 다음에, 상기 결과의 기판을, 불화수소산, 질산 및 아세트산의 혼합비율이 1:10:10인 혼합용액으로 에칭하였다. 다음에, 다공질실리콘층(201)이 표면에 노출되었을때에, 불화수소산과 과산화수소수의 혼합비율이 1:5인 혼합용액으로 다공질실리콘층(201)을 선택적으로 에칭하였다. 상기 공정에서, 단결정실리콘에 대한 불화수소산/질산/아세트산용액의 에칭속도는 약 2μm/min이었고, 불화수소산/과산화수소수의 에칭속도는 다공질실리콘데 대해서 약 1.6μm/min이었다. 따라서, 약 40분 내에 단결정실리콘을 완전히 에칭할 수 있었다. 석영기판(210)은 수 μm의 깊이만 에칭되었고 나머지는 더이상 에칭되지 않았다.
제2도 (e) : 상기 공정에서 얻은 석영기판(210) 위의 단결정실리콘박막을, 설계된 소자의 영역, 형상, 배열에 따라서 아일랜드 형상으로 패턴화하였다. 예를 들면, 2μm의 채널길이와 4μm의 채널폭을 가진 MOS형 트랜지스터를 설계한 위치에, 소스영역과 드레인영역을 포함하는 4×10μm2의 아일랜드를 패턴화하였다. 패턴화한 후에, 2시간동안 1000℃로 기판을 가열하였다. 따라서, 0.5μm 두께의 단결정실리콘박막을 가진 투명기판을 포함하는 SOI 기판을 얻었다.
[실시예 3]
본 발명이 실시예 3에 대하여 제3도 (a) 내지 제3도 (e)를 참조하면서 상세하게 설명한다.
제3도 (a) : 400μm의 두께를 가지고 0.01Ω·m의 저항률을 가진 5인치 P형(100) 단결정실리콘기판 기판(300)을 준비하였다. 상기 기판을 양극처리하여 실리콘기판의 표면에 20μm의 두께만큼 다공질층(301)을 형성하였다.
제3도 (b) : 이와 같이 얻은 다공질실리콘의 표면위에 실시예 1과 마찬가지 방식으로 0.5μm의 두께로 에피택셜층(302)을 형성하였다. 상기 동일기판위에 있는 에피택셜층(302)의 표면을 1,000℃ 수증기로 0.2μm의 깊이로 산화하여 SiO2층(303)을 형성하였다. 결과적으로, 에피택셜층은 0.4μm 두께의 단결정실리콘부분과 0.2μm 두께의 산화막부분을 가졌다.
제3도 (c) : 상기한 바와 같은 방식으로 얻은 기판은 불화수소산, 과산화수소수 및 물의 혼합용액으로 세정한 다음에, 순수로 린스하였다. 다음에, 실온에서, 상기 기판을, 마찬가지 방식으로 세정한 5인치 용융석영기판(310)과 밀착하였다.
제3도 (d) : 평면그라인더를 사용하여, 상기 실시예 1과 마찬가지 방식으로 230μm만큼 그라인딩하여 150μm의 두께를 가지도록 한 다음에, 실리콘기판부를 SD-1로 완전히 에칭하여 다공질부분(301)을 노출하였다. 다음에, 다공질부분(301)을 불화수소산/과산화수소수의 용액으로 선택적으로 에칭하였다.
제3도 (e) : 상기 공정에서, 얻은 석영기판(310) 위의 단결정실리콘박막을, 실시예 2와 마찬가지 방식으로, 설계된 소자의 영역, 형상, 배열에 따라서 아일랜드 형상으로 패턴화하였다.
패턴화후에, 소자제조의 제1스텝으로서, 1000℃의 산소분위기에서 0.05μm의 깊이로 각각의 아일랜드영역을 산화하였다. 상기 산화공정은 기판의 열처리공정을 겸용하였다. 결과적으로, 0.4μm 두께의 단결정실리콘박막을 가진 투명기판을 포함한 SOI 기판을 얻었다.
[실시예 4]
본 발명의 실시예 4에 대하여 제4도 (a) 내지 제4도 (e)를 참조하면서 상세하게 설명한다.
제4도 (a) : 600μm의 두께를 가지고 0.01Ω·cm의 저항률을 가진 5인치 P형(100) 단결정실리콘(400)을 준비하였다. 상기 기판을 양극처리하여 실리콘기판의 표면에 20μm의 두께만큼 다공질층(401)을 형성하였다.
제4도 (b) : 이와 같이 얻은 상기 기판상의 다공질층의 표면에, 실시예 1과 마찬가지로 에피택셜층(402)을 0.5μm의 두께로 형성하였다.
제4도 (c) : 상기한 방식으로 얻은 기판을, 염산, 과산화수소수 및 물의 혼합용액으로 세정한 다음에 순수로 린스하고 건조하였다. 다음에, 상온에서, 상기 기판을, 마찬가지 방식으로 세정한 5인치 용융석영기판(410)과 밀착하였다.
제4도 (d) : 평면그라인더를 사용하여, 실리콘기판부분(400)을 그라인딩하여 150μm의 두께를 가지도록 하였다. 이와 같이 얻은 기판을 300℃에서 24시간 동안 가열하였다.
제4도 (e) : 다음에, 상기 실리콘기판을 실시예 1과 마찬가지 방식으로 SD-1로 완전히 에칭하고, 다공질부분(401)을 불화수소산/과산화수소수용액으로 선택적으로 에칭하였다.
상기 공정에 의해, 단결정실리콘박막을 가진 석영기판(410)을 포함하는 SOI 기판을 얻었다.
[실시예 5]
본 발명의 실시예 4에 대하여 제5도 (a) 내지 제5도 (f)를 참조하면서 상세하게 설명한다.
제5도 (a) : 600μm의 두께를 가지고 0.01Ω·cm의 저항률을 가지는 5인치 P형(100) 단결정실리콘기판(500)을 준비하였다. 상기 기판을 양극처리하여 기판의 표면에 20μm의 두께만큼 다공질층(501)을 형성하였다.
제5도 (b) : 이와 같이 얻은 기판상의 다공질층의 표면에, 실시예 1과 마찬가지 방식으로 에피택셜층(502)을 0.5μm의 두께로 형성하였다.
제5도 (c) : 에피택셜층(502)의 표면을 산화하여 0.1μm 두께의 SiO2층을 형성하였다.
제5도 (d) : 이와 같이 얻은 기판을, 질산, 과산화수소수 및 물의 혼합용액으로 세정한 다음에 순수로 린스하고 건조하였다. 다음에, 실온에서, 상기 기판을, 마찬가지 방식으로 세정한 5인치 용융석영기판(510)과 밀착하였다.
밀착된 기판을 5분동안 20톤의 압력으로 가압하였다.
제5도 (e) : 평면그라인더를 사용하여, 살리콘기판부분(500)을 그라인딩하여 150μm의 두께로 되도록 하였다.
제5도 (f) : 여기서, 300℃로 10시간동안 가열을 행한 다음에, 실시예 1과 마찬가지 방식으로 나머지의 실리콘기판부분(500)을 SD-1으로 에칭하여 실리콘기판부분을 완전히 제거하였다.
다음에, 다공질부분(501)은, 실시예 1과 마찬가지 방식으로 불화수소산/과산화수소수용액으로 선택적으로 에칭하였다.
상기 공정에 의해, 단결정실리콘박막을 가진 석영기판(510)을 포함하는 반도체기판은 1회의 가열공정을 통하여 얻었다.
[실시예 6]
본 발명의 실시예 6에 대하여 제1도 (a) 내지 제1도 (d)와 제6도 (a)를 참조하면서 상게하게 설명한다.
제1도 (a) : 625μm의 두께를 가진 5인치 P형(100) 단결정실리콘기판(0.1∼0.2Ω·cm)을 준비하였다. 상기 기판을 제6도 (a)에 도시한 바와 같은 장치에 설치하고, 양극처리하여 실리콘기판(100)의 표면에 20μm의 두께만큼 다공질실리콘(101)을 형성하였다. 상기 공정에서, 사용된 용액은 49% HF 용액이었고, 전류밀도는 100mA/cm2이었다. 또한, 상기 공정에서 기판표면은 8.4μm/min의 속도로 다공질화하였고 20μm 두께의 다공질층을 약 2.5분 내에 얻었다.
제1도 (b) : 비다공질실리콘(101) 위에, 단결정실리콘층(102)을 0.5μm의 두께로 CVD에 의해 에피택셜성장하였다. CVD는 다음의 조건하에서 행하였다.
사용가스 : SiH4/H2
가스유량 : 0.62/140(ℓ/min)
온도 : 750℃
압력 : 80Torr
성장속도 : 0.12μm/min
상기 공정에서, 적층결함(109)이 발생하였다.
제1도 (c) : 상기한 바와 같은 방식으로 제조된 기판을, 질산, 과산화수소수 및 물의 혼합용액으로 세정하였고, 순수로 린스하고 건조하였다. 다음에, 실온에서, 상기 기판을 마찬가지의 방식으로 세정한 5인치 용융석영기판(110)과 접착하였다.
제1도 (d) : 이와 같이 얻은 접착기판을 시판되는 현상제 SD-1(도꾸야마소다 주식회소제, 테트라메틸암모늄 하이드로옥사이드수용액)의 원액으로 침적하고, 85℃∼95℃의 온도에서 10시간 동안 계속해서 침적하였다. 결과적으로, 석영기판(110)은 에칭되지 않았지만 실리콘기판(100)은 약 600μm 두께만큼 완전히 에칭되어 다공질실리콘층(101)을 노출하였다. 상기 결과의 기판을 선택적인 에칭용액에 연속적으로 침전하여 다공질부분(101)만을 완전히 선택적으로 에칭하였다. 상기 에칭시에, 다공질실리콘에 대한 선택적인 에칭용액의 조성과 에칭속도는 각각 다음과 같다.
HF : H2O2=1.5, 1.6μm/min
따라서, 20μm 두께의 다공질부분이 약 13분 내에 완전히 에칭되었다. 또한, 상기 에칭을 행하는 동안, 단결정실리콘층(102)은, 0.0006μm/hour의 속도로 에칭되었으므로, 거의 에칭되지 않은 상태로 남아 있었다. 석영기판(110)에 대해서는, 상기 에칭용액의 에칭속도가 0.5μm/min정도이었으므로, 석영기판은 에칭시에 대략 7μm의 길이로 에칭되었다. 석영기판의 두께는 618μm 정도로 감소되었다.
결과적으로, 0.5μm 두께의 단결정실리콘박막을 가진 투명기판을 포함하는 SOI 기판을 얻었다. 적층결함(109)은 투명기판상에 반대방향으로 존재하게 되었다. 상기 SOI 기판을 1시간 동안 1000℃로 질소분위기에서 어닐링함으로써 접착계면에서 접착력이 향상되었다. 상기 어닐링에 의해 단결정실리콘막에 크랙, 슬립라인 등이 발생하지 않았다.
[실시예 7]
본 발명의 실시예 7에 대하여 제2도 (a)도 내지 제2도 (e)를 참조하면서 상세하게 설명한다.
제2도 (a) : 300μm의 두께를 가지고, 0.01Ω·cm의 저항률을 가지는 4인치 P형(100) 단결정실리콘기판(200)을 준비하였다. 상기 기판을 실시예 1과 마찬가지 방식으로 양극처리하여, 상기 기판의 표면을 20μm의 두께만큼 다공질실리콘(201)을 형성하였다.
제2도 (b) : 이와 같이 형성된 상기 다공질층의 표면위에, 실시예 1과 마찬가지로 에피택셜층(202)을 0.5μm의 두께로 형성하였다.
제2도 (c) : 상기한 방식으로 얻은 기판을 염산, 과산화수소수 및 물의 혼합용액으로 세정하고 순수로 린스하고 건조하였다. 다음에, 실온에서 상기 기판을, 마찬가지 방식으로 세정한 4인치 용융석영기판(210)과 밀착하였다.
제2도 (d) : 280μm의 두께를 가지는 실리콘기판부분(200)을 불화수소산, 질산 및 아세트산의 혼합비율이 1:10:10인 혼합용액으로 에칭하였다. 다음에, 다공질실리콘층(201)이 표면에 노출된 때에, 다공질실리콘층(201)을 불화수소산과 과산화수소의 혼합비율이 1:5인 혼합용액으로 선택적으로 에칭하였다. 이단계에서, 단결정실리콘에 대한 불화수소산/질산/아세트산용액의 에칭속도는 약 2μm/min이었고 불화수소산/과산화수소수의 에칭속도는 다공질실리콘에 대해서 약 1.6μm/min이었다. 따라서, 단결정실리콘은 약 140분 내에 완전히 에칭될 수 있었고, 다공질실리콘은 약 13분 내에 완전히 에칭될 수 있었다. 석영기판(210)은 수 μm의 깊이만 에칭되어 있고 나머지 부분은 더 이상 에칭되지 않았다.
제2도 (e) : 상기 공정에서 얻은 수정기판(210)상의 단결정실리콘박막은 설계된 소자의 영역, 형상 및 배열에 따라서 아앨랜드 형상으로 패턴화하였다. 예를 들면 2μm의 채널길이와 4μm의 채널폭을 가진 MOS형 트랜지스터를 설계한 위치에 소스영역과 드레인영역을 포함하는 4×10μm2의 아일랜드를 패턴화하였다.
패턴화후에, 기판을 2시간동안 1000℃에서 가열하였다. 이렇게 해서, 0.5μm 두께 단결정실리콘박막을 가진 투명기판을 포함하는 SOI 기판을 얻었다.
[실시예 8]
본 발명의 실시예 8에 대하여 제3도 (a) 내지 제3도 (e)를 참조하면서 상세하게 설명한다.
제3도 (a) : 400μm의 두께를 가지고 0.01Ω·cm의 저항률을 가지는 5인치 P형(100)단결정 실리콘기판(300)을 준비하였다. 상기 기판을 양극처리하여 기판의 표면에 20Ω의 두께만큼 다공질층(301)을 형성하였다.
제3도 (b) : 이와 같이 얻은 기판상의 다공질층의 표면에, 실시예 1과 마찬가지 방식으로 0.5μm의 두께로 에피택셜층(302)을 형성하였다. 동일기판상의 에피택셜층(302)의 표면을 1000℃의 수증기상태에서 0.2μm의 깊이로 산화하여 SiO2층(303)을 형성하였다. 결과적으로, 에피택셜층은 0.4μm 두께의 층으로 단결정 실리콘 부분과 0.2μm 두께의 층으로 산화막부분을 가지게 되었다.
제3도 (c) : 상기한 방식으로 얻은 기판은 희석한 불화 수소산 용액으로 세정한 다음에, 순수로 린스하고 건조하였다. 다음에, 실온에서 상기 기판을, 마찬가지 방식으로 세정된 5인치 합성석영기판(310)과 밀착하였다.
제3도 (d) : 실리콘 기판부분(300)을 실시예 1과 마찬가지 방식으로 SD-I로 완전히 에칭한 다음에, 불화수소산/과산화수소수용액으로 선택적으로 에칭하였다.
제3도 (e) : 상기 공정에서 얻은 석영기판(310)의 단결정실리콘 박막(302)을, 실시예 1과 동일한 방식으로 설계된 소자의 영역, 형상 및 배열에 따라서 아일랜드 형상으로 패턴화하였다.
패턴화한 후에, 소자 제조의 제1공정으로서, 각각의 아일랜드 영역을 1,000℃의 산소분위기에서 0.05μm의 깊이로 산화하였다. 따라서, 상기 산화공정은 또한 동시에 기판의 가열공정으로 사용되었다. 결과적으로, 약 0.4μm 두게의 단결정 실리콘 박막을 가진 투명기판을 포함하는 SOI 기판을 얻었다.
[실시예 9]
본 발명의 실시예 9에 대하여 제6도 (a)와 제7도 (a) 내지 제7도 (e)를 참조하면서 상세하게 설명한다.
제7도 (a) : 625μm의 두께를 가지는 5인치 P형(100) 단결정 실리콘 기판(0.2Ω·cm)을 준비하였다. 상기 기판은 제6도 (a)에 도시한 바와 같은 장치에 설치하여 양극처리함으로써, 실리콘 기판의 표면에 20μcm의 두께만큼 다공질실리콘(701)을 형성하였다. 상기 공정에서, 사용된 용액은 49% HF용액이었고 전류밀도는 100mA/cm2이었다. 또한, 상기 공정에서 기판의 표면에 8.4μm/min의 속도로 다공질화하였고 20μm 두께의 다공질 층을 약 2.5분 내에 얻었다.
제7도 (b) : 다공질 실리콘(701) 위에, 단결정 실리콘층(702)을 0.5μm의 두께로 CVD에 의해 에피택셜 성장하였다. CVD를 다음 조건하에서 행하였다.
사용가스 : SiH4/H2
가스유량 : 0.42/140(ℓ/min)
온도 : 750℃
압력 : 80Torr
성장속도 : 0.08μm/min
이 공정에서, 적층결함(709)을 발생하였다.
제7도 (c ): 상기한 방식으로 제조된 기판을 염산, 과산화수소수 및 물의 혼합용액으로 세정한 다음에, 순수로 린스하고 건조하였다. 다음에, 실온에서 상기 기판을, 동일한 방식으로 세정한 5인치 용융석영기판(710)과 밀착하였다.
제7도 (d) : 평면 그라인더를 사용하여, 이와같이 얻은 접착기판의 실리콘기판쪽을 475μm만큼 그라인딩하여, 실리콘 기판이 약 150μm(단결정 기판부분:130μm, 다공질실리콘부분:20μm, 에피택셜층부분:0.5μm)의 두께가 되도록 하였다. 이 단계에서, 상기 기판을 300℃에서 24시간 동안 가열한 다음에, 130μm의 나머지의 실리콘부분을 그라인딩에 의하여 제거하였다.
제7도 (e) : 다공질층(701)이 노출된 상기 결과의 기판을 선택적인 에칭용액에 계속해서 침적하여 다공질부분(701)만을 선택적으로 모두 에칭하였다. 상기 에칭시에 선택적인 에칭용액의 조성과 다공질 실리콘에 대한 에칭속도는 각각 다음과 같다.
HF : H2O2=1:5, 1.6μm/min
따라서, 20μm 두께의 다공질부분은 약 13분내에 완전히 에칭되었다. 또한, 상기 에칭시에, 단결정실리콘층(702)은 0.0006μm/hour의 속도로 에칭되었으므로 거의 에칭되지 않은 상태로 남게 되었다. 석영기판(710)에 대해서는, 상기 에칭용액의 에칭속도는 약 0.5μm/min이었고, 상기 에칭시에 상기 석영기판은 7μm 정도의 깊이도 에칭되었다. 석영기판의 원래의 두께는 625μm이었고, 두께는 약 618μm로 감소되었다.
결과적으로, 0.5μm 두께의 단결정실리콘박막을 가진 투명기판을 포함하는 SOI 기판을 얻었다. 상기 적층결함(709)은 투명기판 위에 역방향으로 존재하게 되었다. 상기 SOI 기판을 1000℃의 질소분위기에서 1시간 동안 어닐링하여 열처리를 행함으로써 접착계면에서 접착강도를 향상시켰다. 상기 어닐링에 의해 단결정실리콘막에 크랙, 슬립라인 등이 발생하지 않았다.
[실시예 10]
본 발명의 실시예 10에 대하여 제8도 (a) 내지 제8도 (e)를 참조하면서 상세하게 설명한다.
제8도 (a) : 300μm의 두께를 가지고 0.01Ω·cm의 저항률을 가진 4인치 P형(100) 단결정 실리콘 기판(800)을 준비하였다. 상기 기판을 제1실시예와 동일한 방식으로 양극처리하여, 상기 기판의 표면에 20μm의 두께만큼 다공질실리콘(801)을 형성하였다.
제8도 (b) : 이와같이 형성된 다공질층의 표면위에, 실시예 1과 동일한 방식으로 에피택셜층(802)을 0.5μm의 두께로 형성하였다.
제8도 (c) : 상기한 방식으로 얻은 기판을 불화수소산과 물의 혼합비율이 1:40인 혼합용액으로 세정하였고, 다음에 순수로 린스하였고 건조하였다. 다음에, 실온에서, 상기 기판을, 마찬가지 방식으로 세정된 4인치 용융 석영기판(801)과 밀착하였다. 다음에, 프레스기계를 사용하여, 4인치기판의 표면전체에 60톤의 압력을 가한 상태에서 10분간 유지하였다.
제8도 (d) : 평면 그라인더를 사용하여, 280μm의 두께를 가진 실리콘기판부분(800)을 180μm만큼 그라인딩하여 약 100μm(단결정실리콘부분:80μm, 다공질실리콘부분:20μm, 에피택셜층 부분:0.5μm)의 두께가 남도록 하였다. 다음에, 상기 기판을 300℃에서 10시간 동안 가열한 다음, 그라인딩을 다시 행하여 80μm의 나머지 실리콘 기판부분을 제거하였다.
제8도 (e) : 다공질실리콘층(801)의 표면에 노출되었을때에, 상기 기판을, 불화수소산과 과산화수소수의 혼합비율이 1:5인 혼합용액에 침적하여, 선택적인 에칭을 행하였다. 불화수소산/과산화수소수의 에칭속도는 다공질실리콘에 대해서 약 1.6μm/min이었다. 따라서, 약 3분내에 다공질실리콘을 전부 에칭하는 것이 가능하였다. 석영기판(810)은 수 μm의 깊이만 에칭되었고, 나머지부분은 더이상 에칭되지 않았다.
상기 공정에서 얻은 석영기판(810) 위의 단결정실리콘 박막(802)을, 설계된 소자의 영역, 형상 및 배열에 따라 아일랜드 형상으로 패턴화하였다. 예를 들면, 2μm의 채널길이와 4μm의 채널폭을 가진 MOS형 트랜지스터를 설계한 위치에 소스영역과 드레인영역을 포함하는 4×10μm2의 아일랜드를 패턴화하였다.
패턴화한 후에, 상기 기판을 1000℃에서 2시간 동안 가열하였다. 이렇게 해서, 0.5μm 두께의 단결정실리콘 박막을 가진 투명기판을 포함하는 SOI 기판을 얻었다.
[실시예 11]
본 발명의 실시예 11에 대하여 제3도 (a) 내지 제3도 (e)를 참조하면서 상세하게 설명한다.
제3도 (a) : 100μm의 두께를 가지고 0.01Ω·cm의 저항률을 가진 5인치 P형(100)단결정실리콘 기판(300)을 준비하였다. 상기 기판을 양극처리하여 상기 기판의 표면에 20μm의 두께만큼 다공질층(301)을 형성하였다.
제3도 (b) : 이와 같이 얻은 기판위의 다공질층의 표면상에, 실시예 1과 마찬가지 방식으로 에피택셜층(302)을 0.5μm의 두께로 형성하였다. 동일기판 위에 에피택셜층의 표면은 1000℃의 수증기로 0.2μm의 두께만큼 산화하였다. 결과적으로, 에피택셜층은 0.4μm의 층두께의 단결정실리콘 부분과 0.2μm의 층두께의 산화막부분을 가지게 되었다.
제3도 (c) : 상기한 방식으로 얻은 기판을, 염산과 과산화수소수의 혼합용액으로 세정하였고, 다음에 순수로 린스하였고 건조하였다. 다음에, 실온에서 상기 기판을, 마찬가지 방식으로 세정한 5인치 용융석영기판(310)과 밀착하였다.
제3도 (d) : 평면그라인더를 사용하여, 실리콘 기판부를 실시예 1과 마찬가지로 230μm만큼 그라인딩하여 150μm의 두께를 가지도록 하였다. 다음에, 나머지의 실리콘 기판부분(300)을 그라인딩에 의해 전부 제거하여 다공질부(301)를 노출하였다. 다음에, 이와 같이 노출된 다공질부분(301)을 불화수소산/과산화수소수용액으로 선택적으로 에칭하였다.
제3도 (e) : 상기 공정에서 얻은 석영기판(310) 위의 단결정실리콘 박막(302)을 실시예 2와 마찬가지 방식으로 설계된 소자의 영역, 형상 및 배열에 따라서 아일랜드 형상으로 패턴화하였다.
패턴화한 후에, 소자제조의 제1공정으로서, 각각의 아일랜드 영역을 1,000℃의 산소분위기에서 0.05μm의 두께로 산화하였다. 이렇게 해서, 상기 산화공정은 동시에 기판의 가열공정으로 또한 사용되었다. 결과적으로, 0.4μm 두께의 단결정실리콘박막을 가진 투명기판을 포함하는 SOI 기판을 얻었다.
[실시예 12]
본 발명의 실시예 12에 대하여 제9도 (a) 내지 제9도 (d)를 참조하면서 상세하게 설명한다.
제9도 (a) : 600μm의 두께를 가지고 0.01Ω·cm의 저항률을 가진 5인치 P형(100) 단결정실리콘기판을 준비하였다. 상기 기판을 양 처리하여 상기 기판의 표면에 다공질층(901)을 20μm의 두께만큼 형성하였다.
제9도 (b) : 이와같이 얻은 기판위의 다공질층의 표면위에, 실시예 1과 마찬가지 방식으로 에피택셜층(902)을 형성하였다. 따라서, 상기 에피택셜층(902)의 표면을 산화하여 0.1μm 두께의 SiO2층(903)을 형성하였다.
제9도 (c) : 이와같이 얻은 기판을 염산, 과산화수소수 및 물의 혼합용액으로 세정하였고, 다음에 순수로 세정하였고 건조하였다. 다음에, 실온에서 상기 기판을, 동일한 방식으로 세정한 5인치 용융 석영기판(910)과 밀착하였다.
밀착된 기판을 5분동안 20톤의 압력으로 가압하였다.
제9도 (d) : 평면그라인더를 사용하여, 살리콘기판부분(900)을 그라인딩하여 약 150μm의 두께를 가지도록 하였다.
제9도 (e) : 여기서, 상기 결과의 기판을 300℃에서 10시간 동안 가열하였고, 다음에 나머지의 실리콘 기판부분은 그라인딩하여 실리콘 기판부분을 전부 제거하였다.
다음에, 다공질부분(901)을, 실시예 1과 마찬가지 방식으로 불화수소산/과산화수소수 용액으로 선택적으로 에칭하였다.
상기 공정에서, 단결정실리콘 박막을 가진 석영기판(910)을 포함하는 반도체기판을 1회만의 가열에 의해 얻을 수 있었다.

Claims (33)

  1. (a) 단결정반도체기판의 한쪽의 표면층을 양극처리하여 다공질화함으로써, 비다공질 단결정반도체 영역위에 다공질단결정반도체층을 형성하는 공정과, (b) 상기 다공질단결정반도체층 위에 비다공질단결정반도체층을 에피택셜 성장하는 공정과, (c) 상기 비다공질단결정반도체층의 표면을 절연기판의 표면과 밀착한 다음에, 가열함이 없이 양자를 실질적으로 서로 접착하는 공정과, (d) 상기 비다공질단결정반도체 영역의 일부를 제거하기 위하여, 상기 비다공질단결정반도체 영역을 그라인딩하는 공정과, (e) 상기 그라인딩공정후에 남아있는 상기 비다공질 단결정반도체영역을 완전히 제거하여 상기 다공질단결정반도체층을 노출하기 위하여, 상기 비다공질단결정반도체영역을 에칭하는 공정과, (f) 상기 다공질 단결정반도체층을 제거하기 위하여, 상기 다공질단결정반도체층을 선택적으로 에칭하는 공정을 연속적으로 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  2. 제1항에 있어서, 상기 비다공질단결정반도체 영역의 일부를 제거하기 위하여, 상기 비다공질단결정영역을 그라인딩하는 공정(d) 다음에, 상기 비다공질단결정반도체층과 상기 절연기판 사이의 접착을 강화하기 위하여, 전체적으로 가열하는 공정(d2)을 부가하여 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 공정(e)에서, 알칼리용액, 유기알칼리용액 및 불화수소산과 질산을 함유하는 산용액 중에서 선택된 용액으로 100℃ 이하로 유지한 상태에서 에칭을 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  4. 제1항에 있어서, 상기 비다공질다결정반도체 영역의 일부를 제거하기 위하여 상기 비다공질단결정반도체 영역을 그라인딩하는 공정(d)에서, 상기 비다공질단결정반도체 영역이 100μm 이상의 두께로 남아있도록 상기 그라인딩공정을 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  5. 제1항에 있어서, 상기 공정(c)에서, 양자의 기판을 가압함으로써 상기 기판의 접착을 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  6. 제1항에 있어서, 상기 다공질단결정반도체층을 선택적으로 에칭하는 공정(f)에서, 불화수소산과 과산화수소수의 혼합에칭용액으로 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  7. 제1항에 있어서, 상기 공정(c)에서, 상기 비다공질단결정반도체층을 산화하여 표면산화층을 형성하고, 상기 표면산화층을 상기 절연기판과 밀착하는 것을 특징으로 하는 반도체기판의 제조방법.
  8. 제1항에 있어서, 상기 절연기판은 투광절연기판인 것을 특징으로 하는 반도체기판의 제조방법.
  9. 제1항에 있어서, 상기 단결정반도체층은 실리콘을 주성분으로 하는 것을 특징으로 하는 반도체기판의 제조방법.
  10. 제2항에 있어서, 상기 절연기판은 투광절연기판인 것을 특징으로 하는 반도체기판의 제조방법.
  11. 제2항에 있어서, 상기 단결정반도체층은 실리콘을 주성분으로 하는 것을 특징으로 하는 반도체기판의 제조방법.
  12. (a) 단결정반도체기판의 한쪽의 표면층을 양극처리하여 다공질화함으로써, 비다공질단결정 반도체 영역위에 다공질단결정반도체층을 형성하는 공정과, (b) 상기 다공질단결정반도체층 위에 비다공질단결정반도체층을 에피택셜성장하는 공정과, (c) 상기 비다공질단결정반도체층의 표면을 절연기판의 표면과 밀착한 다음에, 가열함이 없이 양자를 실질적으로 서로 접착하는 공정과, (e) 상기 비다공질단결정반도체 영역을 완전히 제거하기 위하여 상기 비다공질단결정 반도체영역을 에칭하는 공정과, (f) 상기 다공질 단결정반도체층을 완전히 제거하기 위하여 상기 다공질단결정반도체층을 선택적으로 에칭하는 공정을 연속으로 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  13. 제12항에 있어서, 상기 공정(e)에서, 알칼리용액, 유기 알칼리용액 및 불화수소산과 질산을 함유한 산용액중에서 선택된 용액으로 100℃ 이하로 유지한 상태에서 에칭을 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  14. 제12항에 있어서, 상기 공정(c)에서, 양쪽의 기판의 가압함으로써 상기 기판의 접착을 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  15. 제12항에 있어서, 상기 다공질단결정반도체층을 선택적으로 에칭하는 공정(f)에서, 불화수소산과 과산화수소수의 혼합에칭용액으로 선택적인 에칭을 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  16. 제12항에 있어서, 상기 공정(c)에서, 상기 비다공질단결정 반도체층의 표면을 산화하여 표면산화층을 형성하고, 상기 표면산화층을 상기 절연기판과 밀착하는 것을 특징으로 하는 반도체기판의 제조방법.
  17. 제12항에 있어서, 상기 절연기판은 투광절연기판인 것을 특징으로 하는 반도체기판의 제조방법.
  18. 제12항에 있어서, 상기 단결정반도체기판은 실리콘을 주성분으로 하는 것을 특징으로 하는 반도체기판의 제조방법.
  19. 제13항에 있어서, 상기 절연기판은 투광절연기판인 것을 특징으로 하는 반도체기판의 제조방법.
  20. 제13항에 있어서, 상기 단결정반도체기판은 실리콘을 주성분으로 하는 것을 특징으로 하는 반도체기판의 제조방법.
  21. (a) 단결정반도체기판의 한쪽의 표면층을 양극처리하여 다공질화함으로써, 비다공질결정반도체 영역위에 다공질 단결정반도체층을 형성하는 공정과, (b) 상기 다공질단결정반도체층 위에 비다공질 단결정반도체층을 에피택셜 성장하는 공정과, (c) 상기 비다공질단결정반도체층의 표면을 절연기판의 표면과 밀착한 다음에, 가열함이 없이 양자를 실질적으로 서로 접착하는 공정과, (d) 상기 비다공질단결정반도체 영역의 일부를 제거하기 위하여 상기 비다공질단결정반도체영역을 그라인딩하는 공정과, (d2) 상기 비다공질단결정반도체층과 상기 절연기판 사이의 접착을 강화하기 위하여 전체를 가열하는 공정과, (d3) 상기 그라인딩 공정(d) 후에 남아 있는 상기 비다공질 단결정반도체 영역을 완전히 제거하여 상기 다공질단결정반도체층을 노출하도록 상기 비다공질단결정반도체 영역을 다시 그라인딩하는 공정과, (f) 상기 다공질단결정반도체층을 제거하기 위하여 상기 다공질단결정반도체층을 선택적으로 에칭하는 공정을 연속적으로 포함하는 것을 특징으로 하는 반도체기판의 제조방법.
  22. 제21항에 있어서, 상기 비다공질단결정반도체 영역의 일부를 제거하기 위하여 상기 비다공질단결정반도체 영역을 그라인딩하는 공정(d)에서, 상기 비다공질단결정반도체 영역이 100μm 이하의 두께로 되도록 그라인딩을 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  23. 제21항에 있어서, 상기 공정(c)에서, 양쪽의 기판을 가압함으로써, 상기 기판의 접착을 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  24. 제21항에 있어서, 상기 다공질단결정반도체층을 선택적으로 에칭하는 공정(f)에서, 불화수소산과 과산화수소수의 혼합에칭용액으로 선택적인 에칭을 행하는 것을 특징으로 하는 반도체기판의 제조방법.
  25. 제21항에 있어서, 상기 공정(c)에서, 상기 비다공질단결정 반도체층의 표면을 산화하여 표면산화층으로 형성하고, 상기 표면산화층을 상기 절연기판과 밀착하는 것을 특징으로 하는 반도체기판의 제조방법.
  26. 제21항에 있어서, 상기 절연기판은 광투과성 절연기판인 것을 특징으로 하는 반도체기판의 제조방법.
  27. 제26항에 있어서, 상기 광투과성절연기판은 SiO2를 주성분으로 하는 것을 특징으로 하는 반도체기판의 제조방법.
  28. 제21항에 있어서, 상기 단결정반도체기판은 실리콘을 주성분으로 하는 것을 특징으로 하는 반도체기판의 제조방법.
  29. 기판과, 상기 기판에 형성된 단결정반도체층을 포함하는 반도체기판에 있어서, 단결정반도체층의 적층결합이 확장되는 영역은, 상기 단결정 반도체기체의 표면상에 존재하지않고, 상기 단결정 반도체층중에서 상기 기판과 접착하는 표면근처에 존재하고, 상기 적층결함의 성장 초기단계에서 생성된 미소결함의 영역은 상기 단결정 반도체층의 표면상에 존재하는 것을 특징으로 하는 반도체기판.
  30. 제29항에 있어서, 상기 기판은 투광절연기판인 것을 특징으로 하는 반도체기판.
  31. 제30항에 있어서, 상기 투광성절연기판은 SiO2를 주성분으로 하는 것을 특징으로 하는 반도체기판.
  32. 제29항에 있어서, 상기 단결정반도체층은 실리콘을 주성분으로 하는 것을 특징으로 하는 반도체기판.
  33. 제29항에 있어서, 상기 기판은 단결정실리콘 기판을 포함한 반도체기판인 것을 특징으로 하는 반도체기판.
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