DE10355728B4 - Verbinden von Halbleiterscheiben gleichen Durchmessers zum Erhalt einer gebondeten Scheibenanordnung - Google Patents

Verbinden von Halbleiterscheiben gleichen Durchmessers zum Erhalt einer gebondeten Scheibenanordnung Download PDF

Info

Publication number
DE10355728B4
DE10355728B4 DE10355728A DE10355728A DE10355728B4 DE 10355728 B4 DE10355728 B4 DE 10355728B4 DE 10355728 A DE10355728 A DE 10355728A DE 10355728 A DE10355728 A DE 10355728A DE 10355728 B4 DE10355728 B4 DE 10355728B4
Authority
DE
Germany
Prior art keywords
bonded
wafer
disk
edge
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE10355728A
Other languages
English (en)
Other versions
DE10355728A1 (de
Inventor
Roy Knechtel
Andrej Lenz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siltronic AG
X Fab Semiconductor Foundries GmbH
Original Assignee
Siltronic AG
X Fab Semiconductor Foundries GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siltronic AG, X Fab Semiconductor Foundries GmbH filed Critical Siltronic AG
Priority to DE10355728A priority Critical patent/DE10355728B4/de
Priority to PCT/DE2004/002638 priority patent/WO2005053018A1/de
Priority to US10/580,361 priority patent/US7790569B2/en
Priority to EP04802847A priority patent/EP1687849A1/de
Publication of DE10355728A1 publication Critical patent/DE10355728A1/de
Application granted granted Critical
Publication of DE10355728B4 publication Critical patent/DE10355728B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76259—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along a porous layer

Abstract

Verfahren zum Verbinden von zwei Halbleiterscheiben (1, 1') gleichen Durchmessers mit Semiconductor Wafer Bonding,
wobei
(a) die zu verbindenden Scheiben an den zu bondenden Oberflächen mit einer Kantengeometrie
(aa) mit speziell kurzer Vorderseitenfacette (3)
(bb) kleiner als 75µm
(cc) bei Scheiben (1, 1') mit gleichen Durchmessern von jeweils 100mm bis 300mm
versehen sind;
(b) wodurch ein möglichst defektfreier Randbereich und eine möglichst große nutzbare Scheibenoberfläche nach einem Zurückdünnen einer der beiden Scheiben (1, 1') erzielt werden.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung und eine Anordnung von Halbleitersubstraten, insbesondere Silizium-Substrate z.B. für SOI oder MEMS, durch Verbinden von zwei Halbleiterscheiben (Bonden) und Zurückdünnen einer der beiden Scheiben mit dem Vorteil einer verringerten Randdefektzone, was durch eine besondere Kantenverrundung der zu bondenden Halbleiterscheiben erreicht wird.
  • Zur Herstellung von Halbleitersubstraten mit strukturierten und unstrukturierten vergrabenen Ebenen, z. B. der SOI- oder MEMS-Technologie, werden üblicherweise zwei Silizium-Scheiben miteinander flächig verbunden (gebondet). Das Verfahren geht auf Tong und Gösele zurück und wurde als „Semiconductor Wafer bonding" eingeführt.
  • Dabei befindet sich auf einer oder beiden der zu verbindenden Scheibenoberflächen die zu vergrabende Ebene, bzw. ein System von Schichten, die in der Folge des Herstellungsprozesses nicht an der Oberfläche zu liegen kommen. Nach dem Verbinden wird eine der beiden Scheiben zurückgedünnt.
  • Dafür sind zwei Varianten üblich.
    • 1. Zurückdünnen der einen Scheibe durch Schleifen und/oder Ätzen und/oder Polieren.
    • 2. Absplitten der einen Scheibe entlang oder parallel zu einer Sollbruchebene, die jedoch nicht der Verbindungsebene entspricht (z. B. entlang einer vorher eingebrachten mechanisch verspannten oder mechanisch geschwächten Schicht). Beim letzteren Verfahren, der so genannten SOI-Layer-Transfer-Technik, kann die abgesplittete Spenderscheibe für weitere Zwecke verwendet werden, während sie beim ersten Verfahren, dem Zurückdünnen, zerstört wird.
  • Die verbleibende Scheibe mit der Schichtstruktur wird als Bauelementescheibe bezeichnet (device wafer), die zurückgedünnte (oder abgesplittete) Scheibe sei hier als Spender-Scheibe bezeichnet.
  • Werden zum Verbinden (Bonden) Scheiben mit einer Standard-Kantengeometrie eingesetzt, so kommt es am Scheibenrand in einem Bereich bestimmter Ausdehnung zu. fehlerhafter oder völlig fehlender Verbindung (ungebondete Gebiete). Nach dem Zurückdünnen bzw. Absplitten der Spenderscheibe kann sich in diesen Gebieten die von der Spender-Scheibe auf die Bauelementescheibe übertragene Schicht(folge) lösen. Es entsteht somit ein für den Bauelementeprozeß nicht nutzbarer Randbereich und eine sich technologisch negativ auswirkende, d.h. erhöhten Aufwand und Präparationsfehler verursachende undefinierte Randgeometrie des Scheibenverbandes. Die Ursache für den ungebondeten Scheibenrandbereich ist die Standard-Kantengeometrie der Scheiben mit einer relativ langen Facette an den zu bondenden Scheibenoberflächen. Dadurch kann im Bereich der Facetten kein mechanischer Kontakt zwischen den zu bondenden Scheiben entstehen, welcher Voraussetzung für eine Verbindungsbildung ist.
  • Der dann entstehende undefinierte Scheibenrand nach Zurückdünnen bzw. Absplitten der Spender-Scheibe führt im weiteren Verarbeitungsprozeß der Bauelementescheibe zu Schwierigkeiten, z.B. zu Problemen beim Belacken und bei der Fokussierung (Photolithographie). Die nicht nutzbare Randzone, die üblicherweise bis zu 7mm vom Scheibenrand aus in das Innere der Scheibenfläche reicht, führt zu einem deutlichen Verlust an nutzbarer Scheibenfläche. Dieser kann bei Scheiben mit 150mm Durchmesser ca. 9% betragen.
  • Aus der EP 0 451 993 A2 ist ein Verfahren zum Verbinden von zwei Halbleiterscheiben mittels "semiconductor wafer bonding" bekannt, bei dem die zu bondenden Scheiben an den zu bondenden Oberflächen mit einer Kantengeometrie mit speziell ausgebildeten Vorderseitenfacetten versehen sind, um einen möglichst defektfreien Randbereich und eine möglichst große nutzbare Scheibenoberfläche nach dem Zurückdünnen zu erzielen. Es werden dabei Scheiben unterschiedlicher Durchmessers verwendet und dementsprechend befinden sich an den zu verbindenden Oberflächen auch Facetten unterschiedlicher Länge. Unterschiedliche Scheibendurchmesser bedeuten einen erhöhten Präparationsaufwand und Flächenverlust durch den überstehenden Rand der größeren Scheibe.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, ein eingangs angegebenes Verfahren so zu gestalten, dass sich das nicht nutzbare Randgebiet auf der Bauelementscheibe verringert und sich die Randgeometrie des Scheibenverbandes verbessert.
  • Gelöst wird die Aufgabe mit den im Anspruch 1 oder 3 angegebenen Erfindungen.
  • Die beanspruchte Lösung weist die Vorteile auf, dass sich die nicht nutzbare Randzone deutlich verkleinert (auf kleiner als 1mm Abstand vom Scheibenrand, d.h. bei einer 150mm Durchmesser-Scheibe auf ca. 2% der Scheibenoberfläche). Des Weiteren bringt die erfindungsgemäße Kantengeometrie der zu bondenden Scheiben Vorteile beim Zurückdünnen nahe der Verbindungs-Zwischenschicht (Bondinterface). Da im Bereich der Enddicke der Bauelementscheibe die Facette der Spender-Scheibe in einen zur Scheibenoberfläche nahezu senkrechten Bereich übergeht, wird die Gefahr von Materialausbrüchen deutlich vermindert.
  • Zusätzlich verringern die kurzen Facetten am Bondinterface das Risiko des versehentlichen Lösens der Scheiben bei deren Handhabung (Handling). Das ungewollte Einführen eines trennenden Gegenstandes (Pinzette, Magazinbegrenzung) in den kurzen schmalen Restspalt ist unwahrscheinlicher. Man erhält im Endeffekt Substrate mit größerer effektiv nutzbarer Fläche und verbesserter Randqualität. Letzteres bedeutet eine erhöhte Prozeßsicherheit.
  • Das Zurückdünnen (auch: Rückdünnen) kann z.B. ein Schleifen, Ätzen oder Polieren sein.
    •
  • Die Erfindung soll anhand eines Beispiels näher erläutert werden. Es bedeutet:
  • 1 zwei durch Bonden verbundene. Si-Scheiben mit Standard-Kantengeometrie (schematisch, übertrieben dargestellt),
  • 2 die gemäß 1 verbundenen Si-Scheiben im Stadium nach dem Zurückdünnen der Spender-Scheibe (schematisch, übertrieben dargestellt),
  • 3 zwei durch Bonden verbundene Halbleiterscheiben mit kurzen Facetten an den zu bondenden Scheibenoberflächen (schematisch und übertrieben dargestellt),
  • 4 die gemäß 3 verbundenen Halbleiterscheiben im Stadium nach dem Rückdünnen, insbesondere Abtrennen der Spender-Scheibe (schematisch und übertrieben dargestellt).
  • Zur Herstellung von Substraten mit strukturierten und unstrukturierten vergrabenen Ebenen (SOI-Wafer, spezielle MEMS-Substrate) werden üblicherweise zwei Scheiben 1, 1' miteinander flächig verbunden (gebondet), siehe 1. Dabei befinden sich auf einer oder beiden der zu bondenden Oberflächen die zu vergrabenden Schichten/Strukturen.
  • Ursache für die fehlerhafte oder völlig fehlende Verbindung im Scheibenrandbereich ist die Kantengeometrie mit langen (Länge L >> 75μm bis ca. 400µm) Facetten 2 an den zu bondenden Oberflächen, welche. zusätzlich beim Politurprozeß der zu bondenden Oberflächen im erweiterten Randbereich zu einer allmählichen Abflachung ("edge roll off") der Scheibenoberfläche führen. Die Ausdehnung dieser leichten Abflachung kann sich vom Rand aus über 100µm bis zu wenigen mm erstrecken.
  • Durch beide Effekte (lange Facette sowie "edge roll off") können beim Bonden die Scheiben im Randbereich stellenweise nicht in einen mechanischen Kontakt gebracht werden, welcher die wichtigste Voraussetzung für eine Verbindungsbildung darstellt, wie sie im Bereich 4 vorliegt.
  • Nach dem Verbinden wird eine der beiden Scheiben zurückgedünnt. So wird eine mehr oder weniger dünne Schicht von der Spender-Scheibe auf die Bauelementscheibe übertragen.
  • Durch die stellenweise mangelhafte Verbindung der Scheibenoberfläche kann es beim beispielsweise Zurückschleifen der Spender-Scheibe zu mechanischen und/oder chemischen Beschädigungen (Cracks, Eindringen von Flüssigkeiten durch Kapillareffekt etc.) im erweiterten Randbereich 5 bis zu 7mm kommen.
  • Dieser Randbereich 5 entfällt damit für die weitere Nutzung der Bauelementscheiben und kann zudem zu weiteren Schwierigkeiten bei der Weiterverarbeitung führen (z.B. Trapping von Kontaminationen etc.).
  • In einem Beispiel der Erfindung werden für das Bonden Scheiben 1, 1' mit spezieller Kantengeometrie verwendet, welche sich jeweils durch eine besonders kurze Facette 3 (Länge L < 75 µm bei Scheiben mit typisch 100mm bis 300mm Durchmesser) auf der zu bondenden Seite auszeichnen.
  • Die Facette an der Rückseite kann (aber muß nicht) entsprechend länger sein. Die sehr kurzen Facetten an den zu bondenden Oberflächen reduzieren zudem die weitere Abflachung der zu bondenden Oberflächen im Randbereich beim Polieren ("edge roll off").
  • Insgesamt ergibt sich beim Bonden von Scheiben mit solcher Kantengeometrie eine deutlich geringere Randdefektzone 7 (< 1mm vom Rand) und damit eine größere nutzbare Oberfläche der Bauelementscheibe (weniger Trapping von Kontaminationen in Randcracks etc.).

Claims (4)

  1. Verfahren zum Verbinden von zwei Halbleiterscheiben (1, 1') gleichen Durchmessers mit Semiconductor Wafer Bonding, wobei (a) die zu verbindenden Scheiben an den zu bondenden Oberflächen mit einer Kantengeometrie (aa) mit speziell kurzer Vorderseitenfacette (3) (bb) kleiner als 75µm (cc) bei Scheiben (1, 1') mit gleichen Durchmessern von jeweils 100mm bis 300mm versehen sind; (b) wodurch ein möglichst defektfreier Randbereich und eine möglichst große nutzbare Scheibenoberfläche nach einem Zurückdünnen einer der beiden Scheiben (1, 1') erzielt werden.
  2. Verfahren nach Anspruch 1, wobei eine oder beide der zu bondenden Oberflächen (4) präparierte Schichten oder Strukturen tragen, welche durch das Bonden und das spätere Zurückdünnen einer der Scheiben, als Spender-Scheibe oder Top-wafer bezeichnet, auf die andere der Scheiben, als Bauelementscheibe, Device-wafer oder Handle-wafer bezeichnet, übertragen werden.
  3. Anordnung zweier verbundener Halbleiterscheiben (1, 1') gleichen Durchmessers, die mittels Semiconductor Wafer Bonding gebondet wurden, – wobei die gebondeten Scheiben (1, 1') gleiche Durchmesser von jeweils 100mm bis 300mm Durchmesser aufweisen und – an den gebondeten Oberflächen (4) mit einer Kantengeometrie mit speziell kurzer Vorderseitenfacette (3) von weniger als 75µm versehen sind, und wobei ein möglichst defektfreier Randbereich (7) und eine möglichst große nutzbare Scheibenoberfläche nach einem Zurückdünnen der einen der zwei verbundenen Scheiben verblieben ist.
  4. Anordnung nach Anspruch 3, wobei eine oder beide der gebondeten Oberflächen präparierte Schichten oder Strukturen tragen, welche durch das Bonden und ein späteres Zurückdünnen einer Scheibe, als Spender-Scheibe oder Top-Wafer, auf die andere Scheibe, als Bauelementscheibe, Device-Wafer oder Handle-Wafer, übertragen worden sind.
DE10355728A 2003-11-28 2003-11-28 Verbinden von Halbleiterscheiben gleichen Durchmessers zum Erhalt einer gebondeten Scheibenanordnung Expired - Lifetime DE10355728B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE10355728A DE10355728B4 (de) 2003-11-28 2003-11-28 Verbinden von Halbleiterscheiben gleichen Durchmessers zum Erhalt einer gebondeten Scheibenanordnung
PCT/DE2004/002638 WO2005053018A1 (de) 2003-11-28 2004-11-29 Herstellung von halbleitersubstraten mit vergrabenen schichten durch verbinden von halbleiterscheiben (bonden)
US10/580,361 US7790569B2 (en) 2003-11-28 2004-11-29 Production of semiconductor substrates with buried layers by joining (bonding) semiconductor wafers
EP04802847A EP1687849A1 (de) 2003-11-28 2004-11-29 Herstellung von halbleitersubstraten mit vergrabenen schichten durch verbinden von halbleiterscheiben (bonden)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10355728A DE10355728B4 (de) 2003-11-28 2003-11-28 Verbinden von Halbleiterscheiben gleichen Durchmessers zum Erhalt einer gebondeten Scheibenanordnung

Publications (2)

Publication Number Publication Date
DE10355728A1 DE10355728A1 (de) 2005-06-30
DE10355728B4 true DE10355728B4 (de) 2006-04-13

Family

ID=34625361

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10355728A Expired - Lifetime DE10355728B4 (de) 2003-11-28 2003-11-28 Verbinden von Halbleiterscheiben gleichen Durchmessers zum Erhalt einer gebondeten Scheibenanordnung

Country Status (4)

Country Link
US (1) US7790569B2 (de)
EP (1) EP1687849A1 (de)
DE (1) DE10355728B4 (de)
WO (1) WO2005053018A1 (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2880184B1 (fr) * 2004-12-28 2007-03-30 Commissariat Energie Atomique Procede de detourage d'une structure obtenue par assemblage de deux plaques
FR2888400B1 (fr) * 2005-07-08 2007-10-19 Soitec Silicon On Insulator Procede de prelevement de couche
WO2007017763A2 (en) * 2005-07-08 2007-02-15 S.O.I. Tec Silicon On Insulator Technologies Method of production of a film
DE102007025649B4 (de) * 2007-07-21 2011-03-03 X-Fab Semiconductor Foundries Ag Verfahren zum Übertragen einer Epitaxie-Schicht von einer Spender- auf eine Systemscheibe der Mikrosystemtechnik
AU2008291628B2 (en) * 2007-08-29 2015-04-09 Christopher John Farrell An orthodontic appliance
FR2938202B1 (fr) * 2008-11-07 2010-12-31 Soitec Silicon On Insulator Traitement de surface pour adhesion moleculaire
US8330245B2 (en) * 2010-02-25 2012-12-11 Memc Electronic Materials, Inc. Semiconductor wafers with reduced roll-off and bonded and unbonded SOI structures produced from same
US20140127857A1 (en) * 2012-11-07 2014-05-08 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier Wafers, Methods of Manufacture Thereof, and Packaging Methods

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0451993A2 (de) * 1990-03-29 1991-10-16 Shin-Etsu Handotai Company Limited Verfahren zum Vorbereiten eines Substrats für Halbleiteranordnungen

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939101A (en) * 1988-09-06 1990-07-03 General Electric Company Method of making direct bonded wafers having a void free interface
JPH0719739B2 (ja) * 1990-09-10 1995-03-06 信越半導体株式会社 接合ウェーハの製造方法
TW330313B (en) * 1993-12-28 1998-04-21 Canon Kk A semiconductor substrate and process for producing same
WO2001006546A2 (en) * 1999-07-16 2001-01-25 Massachusetts Institute Of Technology Silicon on iii-v semiconductor bonding for monolithic optoelectronic integration
TW508690B (en) * 1999-12-08 2002-11-01 Canon Kk Composite member separating method, thin film manufacturing method, and composite member separating apparatus
JP4846915B2 (ja) * 2000-03-29 2011-12-28 信越半導体株式会社 貼り合わせウェーハの製造方法
KR100789205B1 (ko) 2000-03-29 2007-12-31 신에쯔 한도타이 가부시키가이샤 실리콘 웨이퍼 및 에스오아이 웨이퍼의 제조방법, 그리고그 에스오아이 웨이퍼
JP2002050749A (ja) * 2000-07-31 2002-02-15 Canon Inc 複合部材の分離方法及び装置
KR100401655B1 (ko) * 2001-01-18 2003-10-17 주식회사 컴텍스 ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법
US7129172B2 (en) * 2004-03-29 2006-10-31 Intel Corporation Bonded wafer processing method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0451993A2 (de) * 1990-03-29 1991-10-16 Shin-Etsu Handotai Company Limited Verfahren zum Vorbereiten eines Substrats für Halbleiteranordnungen

Also Published As

Publication number Publication date
EP1687849A1 (de) 2006-08-09
US7790569B2 (en) 2010-09-07
US20080036041A1 (en) 2008-02-14
WO2005053018A1 (de) 2005-06-09
DE10355728A1 (de) 2005-06-30

Similar Documents

Publication Publication Date Title
DE102011002546B4 (de) Verfahren zum Herstellen einer mehrschichtigen Struktur mit Trimmen nach dem Schleifen
DE112013000980B4 (de) Verfahren zum temporären Verbinden eines Produktsubstrats mit einem Trägersubstrat sowie ein entsprechender Verbund
DE102004052921A1 (de) Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
DE10355728B4 (de) Verbinden von Halbleiterscheiben gleichen Durchmessers zum Erhalt einer gebondeten Scheibenanordnung
EP3590130A1 (de) Verfahren und vorrichtung zum bonden von chips
DE10342980B3 (de) Verfahren zur Bildung von Chip-Stapeln
DE102004030612B3 (de) Halbleitersubstrat und Verfahren zu dessen Herstellung
DE112006003839T5 (de) Verfahren zur Herstellung eines dünnen Halbleiter-Chips
EP0865081B1 (de) Verfahren zum Herstellen von elektronischen Elementen
DE102017104752B4 (de) Verfahren zum Übertragen von Halbleiterkörpern und Halbleiterchip
DE102014111977A1 (de) Trennen von Chips auf einem Substrat
DE19753492A1 (de) Verbessertes Ritzen und Brechen von schwer zu ritzenden Materialien
DE102014202842B4 (de) Verfahren zum Herstellen eines mikromechanischen Bauteils
DE10256247A1 (de) Schichtverbund aus einer Trennschicht und einer Schutzschicht zum Schutze und zum Handling eines Wafers beim Dünnen, bei der Rückseitenbeschichtung und beim Vereinzeln
DE102015113421B4 (de) Verfahren zum Herstellen von Halbleiterchips
DE102011018295B4 (de) Verfahren zum Schneiden eines Trägers für elektrische Bauelemente
DE112016000371B4 (de) Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips und Halbleiterchip
DE102021207413A1 (de) Trägerplatten-entfernungsverfahren
DE102020206233B3 (de) Verfahren zum herstellen eines substrats und system zum herstellen eines substrats
WO1996013060A1 (de) Verfahren zum direkten verbinden von planaren körpern und nach dem verfahren aus planaren körpern hergestellte gegenstände
DE102019214897A1 (de) Diamantsubstratherstellungsverfahren
DE4006070C2 (de)
DE102008060275B4 (de) Verfahren zum Strukturieren eines gebondeten Wafers
EP1258919A2 (de) Verfahren zur Herstellung eines Silizium-Wafers
EP0626720B1 (de) Verfahren zur Herstellung eines Plattenstapels aus direkt miteinander verbundenen Siliziumplatten

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R409 Internal rectification of the legal status completed
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20130601

R409 Internal rectification of the legal status completed
R409 Internal rectification of the legal status completed
R409 Internal rectification of the legal status completed
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee
R409 Internal rectification of the legal status completed
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140603