JP3291457B2 - 半導体装置の製造方法及び液晶表示装置の製造方法 - Google Patents

半導体装置の製造方法及び液晶表示装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基板上に半導体素
子を備えた半導体装置の製造方法、及び液晶を駆動する
スイッチング素子を備えた液晶表示装置の製造方法に関
する。
【０００２】
【従来の技術】近年、アクティブマトリクス方式ＬＣＤ
（Liquid Crystal Display：液晶表示装置）の画素駆動
素子として透明絶縁基板上に形成されたｐ−Ｓｉ膜を能
動層として用いた薄膜トランジスタ（Thin Film Transi
stor、以下、「ＴＦＴ」と称する。）の開発が進められ
ている。
【０００３】多結晶シリコン（Poly Silicon Thin Fil
m：以下、「ｐ−Ｓｉ」と称する。）ＴＦＴは、非晶質
シリコン（Amorphous Silicon：以下、「ａ−Ｓｉ」と
称する。）膜を能動層としたａ−ＳｉＴＦＴに比べ、電
界移動度が大きく駆動能力が高いという利点を有するた
め、ｐ−ＳｉＴＦＴを用いれば高性能のＬＣＤを実現で
きる上に、画素部だけでなく周辺駆動回路までを同一基
板上に一体に形成することができる。
【０００４】このようなｐ−ＳｉＴＦＴにおいて、能動
層としてのｐ−Ｓｉ膜にソース領域及びドレイン領域を
形成するために、両領域にイオン注入を行った後にその
活性化のために熱処理を行っている。図１３に従来のソ
ース領域及びドレイン領域のイオン注入後の活性化工程
の工程断面図を示す。
【０００５】工程Ａ（図１３（ａ））：絶縁基板１上
に、高融点金属からなるゲート電極２を形成し、そのゲ
ート電極２の上に、絶縁性薄膜３、４及びａ−Ｓｉ膜を
形成する。そのａ−Ｓｉ膜をレーザにて溶融再結晶化す
ることにより、ｐ−Ｓｉ膜６を形成する。次いでそのｐ
−Ｓｉ膜６の上に、ＳｉＯ２膜を全面に形成し、ホトリ
ソ技術及びドライエッチング技術によりストッパ７を形
成する。そのストッパ７をマスクとして、前記ｐ−Ｓｉ
膜６にイオン注入を行う。そうすることにより、ｐ−Ｓ
ｉ膜６にソース領域６ｓ及びドレイン領域６ｄを形成す
る。
【０００６】この後に、注入したイオンを活性化させる
ために加熱処理を施す。加熱処理には、ＲＴＡ法や、加
熱炉による加熱法等がある。ＲＴＡ（Rapid Thermal An
nealing：短時間アニール）法は、ランプを用いたラン
プＲＴＡ法と、レーザ法、例えばエキシマレーザを用い
たＥＬＡ（ExcimerLaser Annealing：エキシマレーザア
ニール）法とがある。
【０００７】ＥＬＡ法ではレーザ光のビームサイズが
０.５ｍｍ×１５０ｍｍ程度と比較的小さいためスルー
プットが小さい。また、発振波長が短いため、ゲート電
極材料にも吸収されやすく、また発振パルスの時間幅が
１０〜３０ｎｓと比較的短いため膜の昇温されている時
間が極めて短いので充分な活性化ができない。十分な活
性化を行うためには、ｐ−Ｓｉ膜を昇温する必要がある
ことから、ゲート電極の材料、サイズ及びパターン密度
の影響を受けやすく、特にトップゲート型構造の場合に
は、ゲート電極を溶かしたりアブレーションにより飛ば
してしまう可能性がある。
【０００８】また、ランプを用いたＲＴＡ法を用いた場
合には、発光波長が比較的ブロードであるキセノンアー
クランプのランプ光を幅１０ｍｍ×長さ４００ｍｍ以上
の大きなビームにて用いていることから、材料による光
の吸収効率の差が出にくく、また照射時間が比較的長い
ためＥＬＡほどｐ−Ｓｉ膜を昇温する必要がない。この
ため、スループットが高く且つゲート電極構造の影響を
受けにくい。
【０００９】しかしながら、ＲＴＡ法を用いて半導体層
の活性化を行う場合、照射ビームのサイズが大きく照射
時間も長いことから、半導体層を形成したガラス基板の
温度も非常に高くなるため、ランプの出力を大きくしす
ぎると光照射部分の基板温度が高くなり、照射部分以外
との温度差が大きくなりすぎて熱歪みによる基板割れが
生じるという欠点があった。
【００１０】
【発明が解決しようとする課題】そこで本発明は、上記
の従来の欠点に鑑みて為されたものであり、熱歪みによ
る基板割れを防止するとともに、スループットが高い半
導体装置の製造方法及び液晶表示装置の製造方法を提供
することを課題とする。
【００１１】
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、ランプを用いたＲＴＡ法にて基板上
に半導体素子を形成する半導体装置の製造方法におい
て、前記ＲＴＡ法による前記基板の加熱処理前に、段階
的に昇温するように配置した複数の予備加熱基板にて順
次前記基板を予備加熱するものである。
【００１２】請求項２に記載の半導体装置の製造方法
は、請求項１に記載の半導体装置の製造方法において、
更に前記ＲＴＡ法による前記基板の加熱処理後に、段階
的に降温するように配置した複数の冷却基板にて順次前
記基板を冷却するものである。請求項３に記載の液晶表
示装置の製造方法は、ランプを用いたＲＴＡ法にて基板
上に液晶を駆動するスイッチング素子を形成する液晶表
示装置の製造方法において、前記ＲＴＡ法による前記基
板の加熱処理前に、段階的に昇温するように配置した複
数の予備加熱基板にて順次前記基板を予備加熱するもの
である。
【００１３】請求項４に記載の液晶表示装置の製造方法
は、請求項３に記載の液晶表示装置の製造方法におい
て、更に前記ＲＴＡ法による前記基板の加熱処理後に、
段階的に降温するように配置した複数の冷却基板にて順
次前記基板を冷却するものである。
【００１４】
【発明の実施の形態】
＜第１の実施の形態＞本発明の半導体装置の製造方法及
び液晶表示装置の製造方法について以下に説明する。図
１乃至図３に本発明の半導体装置の製造方法の製造工程
断面図を示す。
【００１５】工程１（図１（ａ））：石英ガラス、無ア
ルカリガラス等からなる絶縁基板１上に、クロム（Ｃ
ｒ）、モリブデン（Ｍｏ）などの高融点金属からなる金
属膜２をスパッタ法を用いて１５００Å形成し、ホトリ
ソグラフィ技術及びＲＩＥ（Reactive Ion Etching：活
性化イオンエッチング）法によるドライエッチング技術
を用いて所定形状に加工して、ゲート電極２を形成す
る。
【００１６】工程２（図１（ｂ））：そのゲート電極２
の上に、絶縁性薄膜としてＳｉＯ２膜３及びＳｉＮ膜４
をこの順に常圧ＣＶＤ法または減圧ＣＶＤ法を用いて形
成温度３５０℃で、それぞれ膜厚１３００、５００Å形
成する。その絶縁性薄膜の上に、減圧ＣＶＤ法にてモノ
シランガスを熱分解して５５０℃以下の温度でａ−Ｓｉ
膜５を４００Å形成する。
【００１７】工程３（図１（ａ））：前記ａ−Ｓｉ膜５
の表面にＫｒＦエキシマレーザビームを走査しながら照
射してアニール処理を行って、ａ−Ｓｉ膜５を溶融再結
晶化することにより、ｐ−Ｓｉ膜６を形成する。このと
きのレーザー照射条件は、アニール雰囲気：１Ｅ（−
４）Ｐａ以下、基板温度：室温乃至６００℃、照射エネ
ルギー密度：１００乃至５００ｍＪ／ｃｍ２、走査速
度：１乃至１０ｍｍ／ｓｅｃ（実際には、０．１乃至１
００ｍｍ／ｓｅｃの範囲の走査速度の設定が可能）であ
る。
【００１８】レーザービームとしては、波長λ＝３０８
ｎｍのＸｅＣｌエキシマレーザーを使用してもよく、ま
た、波長λ＝１９３ｎｍのＡｒＦエキシマレーザーを使
用してもよい。このときのレーザー照射条件は、いずれ
もアニール雰囲気：１Ｅ（−４）Ｐａ以下、基板温度：
室温乃至６００℃、照射エネルギー密度：１００乃至５
００ｍＪ／ｃｍ２、走査速度：１乃至１０ｍｍ／ｓｅｃ
（実際には、０．１乃至１００ｍｍ／ｓｅｃの範囲の走
査速度の設定が可能）である。
【００１９】上述のいずれのレーザービームを用いて
も、照射エネルギー密度及び照射回数に比例して、ｐ−
Ｓｉの粒径は大きくなるので、所望の大きさの粒径が得
られるように、エネルギー密度を調整すればよい。本実
施例では、エキシマレーザアニールに、高スループット
レーザ照射法を用いた。
【００２０】図５において、２０１はＫｒＦエキシマレ
ーザ、２０２はこのレーザ２０１からのレーザビームを
反射する反射鏡、２０３は反射鏡２０１からのレーザビ
ームを所定の状態に加工し、基板に照射するレーザビー
ム制御光学系である。このような構成において、高スル
ープットレーザ照射法とは、レーザビーム制御光学系２
０３によってシート状（１５０ｍｍ×０．５ｍｍ）に加
工されたレーザビームを、複数パルスの重ね合わせによ
り照射する方法で、ステージ走査とパルスレーザ照射を
完全に同期させ、きわめて高精度な重複でレーザを照射
することによりスループットを高めるものである。
【００２１】工程４（図１（ｄ））：前記ｐ−Ｓｉ膜６
の上に、ＣＶＤ法にて、ＳｉＯ２膜７を全面に形成し、
その上にレジスト膜８を全面に形成した後、前記絶縁基
板１側（図１（ｄ）において、図の下方向）から露光す
る、いわゆるセルフアラインの背面露光によって前記ゲ
ート電極２によって遮光される部分にのみレジスト膜８
を残す。
【００２２】工程５（図２（ｅ））：そして、ＲＩＥ法
によるドライエッチング技術により、レジスト膜８で覆
っていない領域のＳｉＯ２膜７を除去して、ＳｉＯ２に
よるストッパ９を形成する。このストッパ９は、後のＬ
ＤＤ構造を形成する際のイオンドーピングによるイオン
を遮蔽するためのマスクとして機能する。そのストッパ
９をマスクとして、前記ｐ−Ｓｉ膜６に対してＰ型また
はＮ型のイオンを注入する。
【００２３】即ち、形成すべきＴＦＴのタイプに応じ
て、ストッパ９に覆われていないｐ−Ｓｉ膜６にＰ型ま
たはＮ型のイオンを注入する。Ｐチャネル型のＴＦＴを
形成する場合には、ボロン（Ｂ）等のＰ型イオンを注入
し、Ｎチャネル型のＴＦＴを形成する場合には、リン
（Ｐ）等のＮ型イオンを注入する。これにより、能動層
であるｐ−Ｓｉ膜６のストッパ９で覆われた部分がチャ
ネル領域６ｃとなり、その両側の部分がソース領域６ｓ
及びドレイン領域６ｄとなる。
【００２４】工程６（図２（ｆ））：ソース領域６ｓ及
びドレイン領域６ｄが形成されたｐ−Ｓｉ膜６にランプ
を用いたＲＴＡ法による急速アニールを行う。基板のＲ
ＴＡ法によるアニールにより、ソース領域６ｓ及びドレ
イン領域６ｄ内の不純物イオンが活性化される。そし
て、ストッパ９及びゲート電極２の両側に所定の幅を残
してｐ−Ｓｉ膜６を島状にパターニングし、各ＴＦＴを
分離独立させる。このとき、周辺領域のｐ−Ｓｉ膜６及
びＳｉＯ２膜１０も同時に除去する。
【００２５】ランプを用いたＲＴＡ法による急速あにー
るについて説明する。図６に本発明のランプを用いたＲ
ＴＡ法による急速アニール装置を示す。同図に示す如
く、シート状の光を発する光源は、キセノン（Ｘｅ）ア
ークランプ３０１とそれを覆って設けられた反射鏡３０
２を備えたものを１組として、これを上下に相対向して
設けられている。
【００２６】基板１は、同図右から左に向かってローラ
ー３０３により、搬送速度１５ｍｍ／ｓｅｃで搬送され
る。また基板１は予め基板を加熱する第１、第２及び第
３のプレヒート（予備加熱）基板３０４、３０５、３０
６によって順次加熱される。これらの各プレヒート基板
３０４、３０５、３０６は、基板１の熱歪みによるひび
割れが発生しないようにするために、順にプレヒート基
板温度が高くなるように設定してある。これらの各プレ
ヒート基板の温度は、基板１に歪みが入ったり割れたり
しない温度に設定すればよい。具体的には、本実施例に
おいては、第１のプレヒート基板３０４が４００℃、第
２のプレヒート基板３０５が４８０℃、第３のプレヒー
ト基板３０６が５８０℃に設定してある。
【００２７】第３のプレヒート基板３０６を通過した
後、前記キセノンアークランプ（幅１０ｍｍ×長さ４０
０ｍｍ）３０１により急速アニールが行われる。このと
きのＲＴＡ法による加熱条件は、光源：Ｘｅアークラン
プ、雰囲気：Ｎ２、加熱時間：０．５乃至１秒で、加熱
温度は６５０℃である。ＲＴＡを施した後に、図中にお
いて更に右に搬送された基板１は、急速加熱後の急激な
基板の冷却によるひび割れが発生しないようにするため
の補助ヒート基板３０７で一旦５８０℃まで降温した後
に自然冷却される。もちろん、上述の如く、ＲＴＡを施
す前と同様にＲＴＡを施した後も、段階的に温度を低く
した冷却基板３０７、３０８、３０９を複数設けてＲＴ
Ａを施した基板を搬送ローラー３０３で順に搬送して冷
却することも可能である。具体的には、ＲＴＡを施した
直後の第１の冷却基板３０７の温度が５８０℃、次の第
２の冷却基板３０８が４８０℃、更に次の第３の冷却基
板３０９の温度を４００℃に設定してもよい。
【００２８】工程７（図２（ｇ））：ｐ−Ｓｉ膜６上に
ＳｉＯ２膜１０及び窒化シリコン（ＳｉＮ）膜１１をＣ
ＶＤ法を用いて積層し、ＳｉＯ２膜１０及びＳｉＮ膜１
１の２層からなる層間絶縁膜１２を形成する。ＳｉＯ２
膜１０の厚みは５００Å、ＳｉＮ膜１１の厚みは３００
０Åである。ＳｉＯ２膜１０及びＳｉＮ膜１１を形成し
た後、窒素雰囲気中で１時間、４００℃で加熱し、Ｓｉ
Ｎ膜１１内に含まれる水素イオンをｐ−Ｓｉ膜６へ導入
する。これにより、ｐ−Ｓｉ膜６内の結晶欠陥が水素イ
オンで埋められる。
【００２９】工程８（図２（ｈ））：前記ソース領域６
ｓ及びドレイン領域６ｄに対応した位置に層間絶縁膜１
２を貫通する第１のコンタクトホール１３を前記ｐ−Ｓ
ｉ層６に到達するように形成し、この第１のコンタクト
ホール１３部分に、アルミニウム等の金属からなるソー
ス電極１４ｓ及びドレイン電極１４ｄを形成する。この
ソース電極１４ｓ及びドレイン電極１４ｄの形成は、例
えば、第１のコンタクトホール１３が形成されたＳｉＮ
膜１１上にスパッタリングしたアルミニウムをパターニ
ングすることで形成される。
【００３０】こうして、半導体素子であるｐ−ＳｉＴＦ
Ｔが形成される。以下に、このｐ−ＳｉＴＦＴを用いた
液晶表示装置について説明する。図３に、液晶表示装置
の製造方法を説明する製造工程図を示す。上述の工程８
までの工程によって作製されたｐ−ＳｉＴＦＴに更に以
下の工程を加えることにより液晶表示装置を作製する。
【００３１】工程９（図３（ｉ））：ソース電極１４ｓ
及びドレイン電極１４ｄが形成された層間絶縁膜１２及
び各電極上に平坦化膜１５を形成して表面を平坦化す
る。この平坦化膜１５は、アクリル樹脂溶液を塗布し、
焼成してアクリル樹脂層２６を形成してなっており、こ
のアクリル樹脂層は、ストッパ９やソース電極１４ｓ、
ドレイン電極１４ｄによる凹凸を埋めて表面を平坦化す
ることができる。
【００３２】さらに、ソース電極１４ｓ上に前記平坦化
膜１５であるアクリル樹脂層を貫通する第２のコンタク
トホール１６を形成し、この第２のコンタクトホール１
６部分に、ソース電極１４ｓに接続されてアクリル樹脂
層上に広がる表示電極１７を形成する。この表示電極１
７は、第２のコンタクトホール１６が形成された平坦化
膜１５上に透明導電膜、例えばＩＴＯ（Indium Thin Ox
ide：酸化インジウム錫）を積層し、そして、その透明
導電膜上にレジスト膜を塗布した後、所定の電極パター
ンを形成し、エッチングガスとして、ＨＢｒガス及びＣ
ｌ２を用いてドライエッチング法、例えばＲＩＥ法によ
って露出した透明導電膜をエッチングすることにより形
成される。
【００３３】工程１０（図３（ｊ））：表示電極１７及
び平坦化膜１５上に、ポリイミド、ＳｉＯ２等からな
り、液晶を配向させる配向膜１８を、印刷法またはスピ
ンナー法にて形成する。こうして、液晶を駆動させるＴ
ＦＴをスイッチング素子とした液晶表示装置の片側のＴ
ＦＴ基板が完成する。
【００３４】次に、図４に液晶表示装置の一部断面図を
示す。同図に示す如く、石英ガラスまたは無アルカリガ
ラスからなる絶縁基板である対向電極基板２０上に、順
にＩＴＯ膜等の透明導電膜からなる対向電極２１を基板
全面に形成した後、その上に液晶を配向するためのポリ
イミド、ＳｉＯ２等からなる配向膜２２を形成する。
【００３５】こうして、上述のＴＦＴ基板１に対向した
位置に対向電極基板２０を設け、ＴＦＴ基板と対向電極
基板との間であってそれらの周辺に、接着性を有する樹
脂からなるシール剤２３を用いて両基板を接着し、両基
板間に液晶２４を充填して液晶表示装置が完成する。 ＜第２の実施の形態＞以下に、本発明の半導体装置の製
造方法及び液晶表示装置の製造方法を、トップゲート型
の半導体装置に用いた場合について説明する。
【００３６】図７及び図８に本発明の半導体装置の製造
方法を説明する製造工程図を示す。まず、半導体装置の
製造方法について説明する。 工程１（図７（ａ））：石英ガラス、無アルカリガラス
等からなる絶縁基板３１上に、絶縁性薄膜であるＳｉＯ
２膜３２及びＳｉＮ膜３３をこの順に常圧ＣＶＤ法また
は減圧ＣＶＤ法を用いて形成温度３５０℃で、それぞれ
膜厚１３００、５００Å形成する。その絶縁性薄膜の上
に、減圧ＣＶＤ法にてモノシランガスを熱分解して５５
０℃以下の温度でａ−Ｓｉ膜３４を４００Å形成する。
【００３７】そして、そのａ−Ｓｉ膜３４の表面にＫｒ
Ｆエキシマレーザビームを走査しながら照射してアニー
ル処理を行って、ａ−Ｓｉ膜３４を溶融再結晶化するこ
とにより、ｐ−Ｓｉ膜を形成する。このｐ−Ｓｉ膜３５
がｐ−ＳｉＴＦＴの能動層となる。このときのレーザー
照射条件は、アニール雰囲気：１Ｅ（−４）Ｐａ以下、
基板温度：室温乃至６００℃、照射エネルギー密度：１
００乃至５００ｍＪ／ｃｍ２、走査速度：１乃至１０ｍ
ｍ／ｓｅｃ（実際には、０．１乃至１００ｍｍ／ｓｅｃ
の範囲の走査速度の設定が可能）である。
【００３８】レーザービームとしては、波長λ＝３０８
ｎｍのＸｅＣｌエキシマレーザーを使用してもよく、ま
た、波長λ＝１９３ｎｍのＡｒＦエキシマレーザーを使
用してもよい。このときのレーザー照射条件は、いずれ
もアニール雰囲気：１Ｅ（−４）Ｐａ以下、基板温度：
室温乃至６００℃、照射エネルギー密度：１００乃至５
００ｍＪ／ｃｍ２、走査速度：１乃至１０ｍｍ／ｓｅｃ
（実際には、０．１乃至１００ｍｍ／ｓｅｃの範囲の走
査速度の設定が可能）である。
【００３９】上述のいずれのレーザービームを用いて
も、照射エネルギー密度及び照射回数に比例して、ｐ−
Ｓｉの粒径は大きくなるので、所望の大きさの粒径が得
られるように、エネルギー密度を調整すればよい。 工程２（図７（ｂ））：前記ｐ−Ｓｉ膜３５の上に、Ｃ
ＶＤ法にて、ＳｉＯ２からなるゲート絶縁膜３６を全面
に形成し、ホトリソ技術及びＲＩＥ法によるドライエッ
チング技術により、ＳｉＯ２膜及び前記ｐ−ｓｉ膜を所
定の形状に加工する。
【００４０】工程３（図７（ｃ））：前記ゲート絶縁膜
３６上に、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの
高融点金属からなる金属膜３７をスパッタ法を用いて１
５００Å形成し、ホトリソグラフィ技術及びＲＩＥ法に
よるドライエッチング技術を用いて所定形状に加工して
ゲート電極３７を形成する。なお、このゲート電極形成
と同時に、このゲート電極に繋がっておりゲート信号を
供給するゲート信号ラインも形成する（図示せず）。
【００４１】前記ゲート電極３７をマスクとして、前記
ｐ−Ｓｉ膜３５に対してＰ型またはＮ型のイオンを注入
する。即ち、形成すべきＴＦＴのタイプに応じて、ゲー
ト電極３７に覆われていないｐ−Ｓｉ膜３５にＰ型また
はＮ型のイオンを注入する。Ｐチャネル型のＴＦＴを形
成する場合には、ボロン（Ｂ）等のＰ型イオンを注入
し、Ｎチャネル型のＴＦＴを形成する場合には、リン
（Ｐ）等のＮ型イオンを注入する。これにより、ゲート
電極の下層のｐ−Ｓｉ膜１７のうち、ゲート電極直下は
チャネル領域３５ｃとなり、ゲート電極両側の部分がソ
ース領域３５ｓ及びドレイン領域３５ｄとなる。
【００４２】工程５（図８（ｄ））そして、ソース領域
３５ｓ及びドレイン領域３５ｄが形成されたｐ−Ｓｉ膜
３５にランプを用いたＲＴＡ法による急速アニールを行
う。前述の図６に示す如く、シート状の光を発する光源
は、キセノン（Ｘｅ）アークランプとそれを覆って設け
られた反射鏡を備えたものを１組として、これを上下に
相対向して設けられている。
【００４３】基板は、同図右から左に向かってローラー
により、搬送速度１５ｍｍ／ｓｅｃで搬送される。また
基板は予め基板を加熱する第１、第２及び第３のプレヒ
ート（予備加熱）基板によって順次加熱される。これら
の各プレヒート基板は、基板の冷却によるひび割れが発
生しないようにするために、順にプレヒート基板温度が
高くなるように設定してある。具体的には、第１のプレ
ヒート基板が４００℃、第２のプレヒート基板が４８０
℃、第３のプレヒート基板が５８０℃に設定してある。
【００４４】第３のプレヒート基板を通過した後、前記
アークキセノンランプ（幅１０ｍｍ×長さ４００ｍｍ）
により急速アニールが行われる。このときのＲＴＡ法に
よる加熱条件は、光源：Ｘｅアークランプ、雰囲気：Ｎ
２、加熱時間：０．５乃至１秒で、加熱温度は６５０℃
である。ＲＴＡを施した後に、図中において更に右に搬
送された基板は、急速加熱後の急激な基板の冷却による
ひび割れが発生しないようにするための補助ヒート基板
で５８０℃に加熱された後に自然冷却される。もちろ
ん、上述の如く、ＲＴＡを施す前と同様に段階的に温度
を低くした基板を複数設けて順に冷却することも可能で
ある。
【００４５】基板のＲＴＡ法によるアニールにより、ソ
ース領域３５ｓ及びドレイン領域３５ｄ内の不純物イオ
ンが活性化される。 工程６（図８（ｅ））：その後、ｐ−Ｓｉ膜３５を含む
基板全面に、ＳｉＯ２膜３８及びＳｉＮ膜３９をＣＶＤ
法を用いて積層し、ＳｉＯ２膜３８及びＳｉＮ膜３９の
２層からなる層間絶縁膜を形成する。ＳｉＯ２膜３８の
厚みは５００Å、ＳｉＮ膜３９の厚みは３０００Åであ
る。ＳｉＯ２膜３８及びＳｉＮ膜３９を形成した後、窒
素雰囲気中で１時間、４００℃で加熱し、ＳｉＮ膜３８
内に含まれる水素イオンをｐ−Ｓｉ膜３５へ導入する。
これにより、ｐ−Ｓｉ膜２５内の結晶欠陥が水素イオン
で埋められる。
【００４６】工程７（図８（ｆ））：前記ソース領域３
５ｓ及びドレイン領域３５ｄに対応した位置に層間絶縁
膜を貫通する第１のコンタクトホール４０を前記ｐ−Ｓ
ｉ層３５に到達するよう形成し、この第１のコンタクト
ホール４０部分に、アルミニウム等の金属からなるソー
ス電極４１ｓ及びドレイン電極４１ｄを形成する。この
ソース電極４１ｓ及びドレイン電極４１ｄの形成は、例
えば、第１のコンタクトホール４０が形成されたＳｉＮ
膜上にスパッタリングしたアルミニウムをパターニング
することで形成される。
【００４７】こうして、半導体素子であるｐ−ＳｉＴＦ
Ｔが形成される。以下に、このｐ−ＳｉＴＦＴを用いた
液晶表示装置について説明する。図９に、液晶表示装置
の製造方法を説明する製造工程図を示す。上述の工程７
までの工程によって作製されたｐ−ＳｉＴＦＴに更に以
下の工程を加えることにより液晶表示装置を作製するこ
とができる。
【００４８】工程８（図９）：ソース電極４１ｓ及びド
レイン電極４１ｄが形成された層間絶縁膜及び各電極上
に平坦化膜を形成して表面を平坦化する。この平坦化膜
４２は、アクリル樹脂溶液を塗布し、焼成してアクリル
樹脂層を形成してなっており、このアクリル樹脂層２６
は、ゲート電極３７やソース電極４１ｓ、ドレイン電極
４１ｄによる凹凸を埋めて表面を平坦化することができ
る。
【００４９】さらに、ソース電極４１ｓ上に前記平坦化
膜であるアクリル樹脂層を貫通する第２のコンタクトホ
ール４３を形成し、この第２のコンタクトホール４３部
分に、ソース電極４１ｓに接続されてアクリル樹脂層上
に広がる表示電極４４を形成する。この表示電極２８
は、第２のコンタクトホール４３が形成されたアクリル
樹脂層上に透明導電膜、例えばＩＴＯを積層し、そし
て、その透明導電膜上にレジスト膜を塗布した後、所定
の電極パターンを形成し、エッチングガスとして、ＨＢ
ｒガス及びＣｌ２ガスを用いてドライエッチング法、例
えばＲＩＥ法によって露出した透明導電膜をエッチング
することにより形成される。
【００５０】表示電極及び平坦化膜上に、ポリイミド、
ＳｉＯ２等からなり、液晶を配向させる配向膜４５を、
印刷法またはスピンナー法にて形成する。こうして、液
晶表示装置の片側のＴＦＴ基板が完成する。次に、図１
０に液晶表示装置の一部断面図を示す。同図に示す如
く、石英ガラスまたは無アルカリガラスからなる絶縁基
板である対向電極基板４６上に、順にＩＴＯ膜等の透明
導電膜からなる対向電極４７を基板全面に形成した後、
その上に液晶を配向するためのポリイミド、ＳｉＯ２等
からなる配向膜４８を形成する。
【００５１】こうして、上述のＴＦＴ基板に対向した位
置に対向電極基板を設け、ＴＦＴ基板と対向電極基板と
の間であってそれらの周辺に、接着性を有する樹脂から
なるシール剤を用いて両基板を接着し、両基板間に液晶
５０を充填して液晶表示装置が完成する。以下に、上述
の本発明の第１及び第２の実施の形態におけるアクティ
ブマトリクス型ＬＣＤに適用した場合のブロック構成に
ついて説明する。
【００５２】図１１にアクティブマトリクス型ＬＣＤに
適用した場合のブロック構成図を示す。表示画素部１０
０には各走査線（ゲート配線）Ｇ１・・・Ｇｎ,Ｇｎ＋
１・・・Ｇｍと各データ配線（ドレイン線）Ｄ１・・・
Ｄｎ,Ｄｎ＋１・・・Ｄｍとが配置されている。各ゲー
ト配線とデータ配線とはそれぞれ直交し、その直交部分
に表示画素１０１が設けられている。そして、各ゲート
配線はゲートドライバ１０２に接続されゲート信号（走
査信号）が印加されるようになっている。また各ドレイ
ン配線はドレインドライバ（データドライバ）１０３に
接続され、データ信号（ビデオ信号）が印加されるよう
になっている。これらのドライバ１０２、１０３によっ
て周辺駆動回路１０４が構成されている。
【００５３】そして、各ドライバ１０２、１０３のうち
少なくともいずれか一方を表示画素部１００と同一基板
上に形成したＬＣＤは一般にドライバ一体型（ドライバ
内蔵型）ＬＣＤと呼ばれている。なお、ゲートドライバ
が表示画素部１００の両端に設けられている場合もあ
る。また、ドレインドライバ１０３が表示画素部１００
の両端に設けられている場合もある。
【００５４】この周辺駆動回路１０４のスイッチング用
素子にも前記ｐ−ＳｉＴＦＴと同等の製造方法で作製し
たｐ−ＳｉＴＦＴを用いており、ｐ−ＳｉＴＦＴの作製
に並行して、同一基板上に形成される。なお、この周辺
駆動回路用のｐ−ＳｉＴＦＴは、ＬＤＤ構造ではなく、
通常のシングルドレイン構造を採用している（もちろん
ＬＤＤ構造であってもよい）。
【００５５】また、この周辺駆動回路のｐ−ＳｉＴＦＴ
は、ＣＭＯＳ構造に形成することにより、各ドライバと
しての寸法の縮小化を実現している。図１２にゲート配
線Ｇｎとドレイン配線Ｄｎとの直交部分に設けられてい
る表示画素１０１の等価回路を示す。表示画素１０１は
画素駆動素子としてのＴＦＴ、液晶セルＬＣ、補助容量
Ｃｓから構成される。ゲート配線ＧｎにはＴＦＴのゲー
トが接続され、ドレイン配線ＤｎにはＴＦＴのドレイン
が接続されている。そして、ＴＦＴのソースには、液晶
セルＬＣの表示電極（画素電極）と補助容量（付加容
量）Ｃｓとが接続されている。
【００５６】この液晶セルＬＣと補助容量Ｃｓとによ
り、信号蓄積素子が構成される。液晶セルＬＣの共通電
極（表示電極の反対側の電極）には電圧Ｖｃｏｍが印加
されている。一方、補助容量Ｃｓにおいて、ＴＦＴのソ
ースと接続される側の反対側の電極には定電圧ＶＲが印
加されている。この液晶セルＬＣの共通電極は、文字通
り全ての表示画素１０１に対して共通した電極となって
いる。なお、補助容量Ｃｓにおいて、ＴＦＴのソースと
接続される側の反対側の電極は、隣のゲート配線Ｇｎ＋
１と接続されている場合もある。
【００５７】このように構成された表示画素１０１にお
いて、ゲート配線Ｇｎを正電圧にしてＴＦＴのゲートに
正電圧を印加すると、ＴＦＴがオンとなる。すると、ド
レイン配線Ｄｎに印加されたデータ信号で、液晶セルＬ
Ｃの静電容量と補助容量Ｃｓとが充電される。反対に、
ゲート配線Ｇｎを負電圧にしてＴＦＴのゲートに負電圧
を印加すると、ＴＦＴがオフとなり、その時点でドレイ
ン配線Ｄｎに印加されていた電圧が、液晶セルＬＣの静
電容量と補助容量Ｃｓとによって保持される。このよう
に、画素へ書き込みたいデータ信号をドレイン配線Ｄｎ
を与えてゲート配線の電圧を制御することにより、表示
画素に任意のデータ信号を保持させておくことができ
る。その表示画素の保持しているデータ信号に応じて液
晶セルＬＣの透過率が変化し、表示画素が表示される。
【００５８】ここで、表示画素の特性として重要なもの
に、書き込み特性と保持特性とがある。書き込み特性に
対して要求されるのは、表示画素部の仕様から定められ
た単位時間内に、信号蓄積素子（液晶セルＬＣおよび補
助容量Ｃｓ）に対して所望のビデオ信号電圧を充分に書
き込むことができるかどうかという点である。また、保
持特性に対して要求されるのは、信号蓄積素子に一旦書
き込んだビデオ信号電圧を必要な時間だけ保持すること
ができるかという点である。
【００５９】補助容量Ｃｓが設けられているのは、信号
蓄積素子の静電容量を増大させて書き込み特性及び保持
特性を向上させるためである。即ち、液晶セルＬＣは、
その構造上、静電容量の増大には限界がある。そこで、
補助容量Ｃｓによって液晶セルＬＣの静電容量の不足分
を補うわけである。
【００６０】
【発明の効果】請求項１に記載の半導体装置の製造方法
によれば、ランプを用いたＲＴＡ法にて基板上に半導体
素子を形成する半導体装置の製造方法において、前記Ｒ
ＴＡ法による前記基板の加熱処理前に、段階的に昇温す
るように配置した複数の予備加熱基板にて順次前記基板
を予備加熱するものであるので、ＲＴＡを施す急激な基
板温度の変化による基板の熱歪みによる割れの発生を抑
制することができるとともに、スループットの向上が図
れる。
【００６１】請求項２に記載の半導体装置の製造方法
は、請求項１に記載の半導体装置の製造方法において、
更に前記ＲＴＡ法による前記基板の加熱処理後に、段階
的に降温するように配置した複数の冷却基板にて順次前
記基板を冷却するものであるので、基板の熱歪みによる
割れの発生を抑制することができる。請求項３に記載の
液晶表示装置の製造方法は、ランプを用いたＲＴＡ法に
て基板上に液晶を駆動するスイッチング素子を形成する
液晶表示装置の製造方法において、前記ＲＴＡ法による
前記基板の加熱処理前に、段階的に昇温するように配置
した複数の予備加熱基板にて順次前記基板を予備加熱す
るものであるので、基板の熱歪みによる割れの発生を抑
制することができるとともに、スループットの向上が図
れる。
【００６２】請求項４に記載の液晶表示装置の製造方法
は、更に前記ＲＴＡ法による前記基板の加熱処理後に、
段階的に降温するように配置した複数の冷却基板にて順
次前記基板を冷却するものであるので、基板の熱歪みに
よる割れの発生を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す製造工程断面
図である。
【図２】本発明の第１の実施の形態を示す製造工程断面
図である。
【図３】本発明の第１の実施の形態を示す製造工程断面
図である。
【図４】本発明の第１の実施の形態を示す製造工程断面
図である。
【図５】本発明の半導体装置の製造方法に用いるレーザ
照射装置の斜視図である。
【図６】本発明のＲＴＡを施すＲＴＡ装置の断面であ
る。
【図７】本発明の第２の実施の形態を示す製造工程断面
図である。
【図８】本発明の第２の実施の形態を示す製造工程断面
図である。
【図９】本発明の第２の実施の形態を示す製造工程断面
図である。
【図１０】本発明の第２の実施の形態を示す製造工程断
面図である。
【図１１】本発明の液晶表示装置の製造方法によって製
造した液晶表示装置のブロック構成図である。
【図１２】本発明の液晶表示装置の製造方法によって製
造した液晶表示装置の等価回路図である。
【図１３】従来の半導体装置の製造工程を示す製造工程
断面図である。
【符号の説明】
１ 絶縁基板 ３０１ キセノンアークランプ ３０２ 搬送ローラー ３０４ プレヒート基板 ３０５ プレヒート基板 ３０６ プレヒート基板 ３０７ 冷却基板 ３０８ 冷却基板 ３０９ 冷却基板
フロントページの続き (56)参考文献 特開 平８−107113（ＪＰ，Ａ) 特開 平７−78831（ＪＰ，Ａ) 特開 平７−115069（ＪＰ，Ａ) 特開 平９−51100（ＪＰ，Ａ) 特開 平１−117319（ＪＰ，Ａ) 特開 平10−97993（ＪＰ，Ａ) 特開 平９−107108（ＪＰ，Ａ) 特開 平９−74201（ＪＰ，Ａ) 特開 平７−201949（ＪＰ，Ａ) 特開 平９−312351（ＪＰ，Ａ) 特開 平５−144761（ＪＰ，Ａ) 特開 平５−121415（ＪＰ，Ａ) 特開 平２−312241（ＪＰ，Ａ) 特開 昭62−188239（ＪＰ，Ａ) 特開 昭59−193024（ＪＰ，Ａ) 特表 平11−512236（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/265 602 G02F 1/1368 H01L 21/336 H01L 29/786

Claims (24)

    (57)【特許請求の範囲】
  1. 【請求項１】 ランプを用いたＲＴＡ法にて基板上に半
    導体素子を形成する半導体装置の製造方法において、前
    記ＲＴＡ法による前記基板の加熱処理前に、異なる加熱
    温度に設定された複数の予備加熱手段にて順次前記基板
    を段階的に昇温するように加熱することを特徴とする半
    導体装置の製造方法。
  2. 【請求項２】 前記複数の予備加熱手段は、順に温度が
    高くなるように設定された複数の予備加熱基板であるこ
    とを特徴とする請求項１に記載の半導体装置の製造方
    法。
  3. 【請求項３】 前記ＲＴＡ法による前記基板の加熱処理
    後に、段階的に降温するように配置した冷却手段にて順
    次前記基板を冷却することを特徴とする請求項１又は２
    に記載の半導体装置の製造方法。
  4. 【請求項４】ランプを用いたＲＴＡ法にて基板上の液晶
    を駆動するスイッチング素子を形成する液晶表示装置の
    製造方法において、前記ＲＴＡ法による前記基板の加熱
    処理前に、異なる加熱温度に設定された複数の予備加熱
    手段にて順次前記基板を段階的に昇温するように加熱す
    ることを特徴とする液晶表示装置の製造方法。
  5. 【請求項５】 前記複数の予備加熱手段は、順に温度が
    高くなるように設定された複数の予備加熱基板であるこ
    とを特徴とする請求項４に記載の液晶表示装置の製造方
    法。
  6. 【請求項６】 前記ＲＴＡ法による前記基板の加熱処理
    後に、段階的に降温するように配置した冷却手段にて順
    次前記基板を冷却することを特徴とする請求項４又は５
    に記載の液晶表示装置の製造方法。
  7. 【請求項７】 ＲＴＡ法にて基板上に形成された半導体
    素子を加熱する半導体装置の製造方法において、前記Ｒ
    ＴＡ法による前記基板の加熱処理前に、異なる加熱温度
    に設定された複数の予備加熱手段にて順次前記基板を段
    階的に昇温するように加熱することを特徴とする半導体
    装置の製造方法。
  8. 【請求項８】 前記複数の予備加熱手段は、順に温度が
    高くなるように設定された複数の予備加熱基板であるこ
    とを特徴とする請求項７に記載の半導体装置の製造方
    法。
  9. 【請求項９】 前記ＲＴＡ法による前記基板の加熱処理
    後に、段階的に降温するように配置した冷却手段にて順
    次前記基板を冷却することを特徴とする請求項７又は８
    に記載の半導体装置の製造方法。
  10. 【請求項１０】 ＲＴＡ法にて基板上の液晶を駆動する
    スイッチング素子を形成する液晶表示装置の製造方法に
    おいて、前記ＲＴＡ法による前記基板の加熱処理前に、
    異なる加熱温度に設定された複数の予備加熱手段にて順
    次前記基板を段階的に昇温するように加熱することを特
    徴とする液晶表示装置の製造方法。
  11. 【請求項１１】 前記複数の予備加熱手段は、順に温度
    が高くなるように設定された複数の予備加熱基板である
    ことを特徴とする請求項１０に記載の液晶表示装置の製
    造方法。
  12. 【請求項１２】 前記ＲＴＡ法による前記基板の加熱処
    理後に、段階的に降温するように配置した冷却手段にて
    順次前記基板を冷却することを特徴とする請求項１０又
    は１１に記載の液晶表示装置の製造方法。
  13. 【請求項１３】 ＲＴＡ法にて基板上に形成された半導
    体素子を加熱する半導体装置の製造方法において、前記
    ＲＴＡ法による前記基板の加熱処理後に、異なる温度に
    設定された複数の冷却手段にて順次前記基板を段階的に
    降温するように冷却することを特徴とする半導体装置の
    製造方法。
  14. 【請求項１４】 前記複数の冷却手段は、順に温度が低
    くなるように設定された複数の冷却基板であることを特
    徴とする請求項１３に記載の半導体装置の製造方法。
  15. 【請求項１５】 前記ＲＴＡ法による前記基板の加熱処
    理前に、段階的に昇温するように配置した予備加熱手段
    にて順次前記基板を加熱することを特徴とする請求項１
    ３又は１４に記載の半導体装置の製造方法。
  16. 【請求項１６】 ＲＴＡ法にて基板上の液晶を駆動する
    スイッチング素子を加熱する液晶表示装置の製造方法に
    おいて、前記ＲＴＡ法による前記基板の加熱処理後に、
    異なる温度に設定された複数の冷却手段にて順次前記基
    板を段階的に降温するように冷却することを特徴とする
    液晶表示装置の製造方法。
  17. 【請求項１７】 前記複数の冷却手段は、順に温度が低
    くなるように設定された複数の冷却基板であることを特
    徴とする請求項１６に記載の液晶表示装置の製造方法。
  18. 【請求項１８】 前記ＲＴＡ法による前記基板の加熱処
    理前に、段階的に昇温するように配置した予備加熱手段
    にて順次前記基板を加熱することを特徴とする請求項１
    ６又は１７に記載の液晶表示装置の製造方法。
  19. 【請求項１９】 半導体装置が形成された基板を、複数
    の加熱基板の上を搬送することによって加熱する半導体
    装置の製造方法において、前記加熱基板は異なる加熱温
    度に設定され、前記基板は段階的に昇温されることを特
    徴とする半導体装置の製造方法。
  20. 【請求項２０】 半導体装置が形成された基板を、複数
    の加熱基板の上を搬送することによって加熱して半導体
    装置に導入された不純物を活性化する半導体装置の製造
    方法において、前記加熱基板は異なる加熱温度に設定さ
    れ、前記基板は段階的に昇温されて活性化されることを
    特徴とする半導体装置の製造方法。
  21. 【請求項２１】 液晶を駆動するスイッチング素子が形
    成された基板を、複数の加熱基板の上を搬送することに
    よって加熱する液晶表示装置の製造方法において、前記
    加熱基板は異なる加熱温度に設定され、前記基板は段階
    的に昇温されることを特徴とする液晶表示装置の製造方
    法。
  22. 【請求項２２】 液晶を駆動するスイッチング素子が形
    成された基板を、複数の加熱基板の上を搬送することに
    よって加熱してスイッチング素子に導入された不純物を
    活性化する液晶表示装置の製造方法において、前記加熱
    基板は異なる加熱温度に設定され、前記基板は段階的に
    昇温されて活性化されることを特徴とする液晶表示装置
    の製造方法。
  23. 【請求項２３】前記加熱処理後に、段階的に降温するよ
    うに配置した冷却手段にて順次前記基板を冷却すること
    を特徴とする請求項１９乃至請求項２０のいずれかに記
    載の半導体装置の製造方法。
  24. 【請求項２４】前記加熱処理後に、段階的に降温するよ
    うに配置した冷却手段にて順次前記基板を冷却すること
    を特徴とする請求項２１乃至請求項２２のいずれかに記
    載の液晶表示装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3980167B2 (ja) * 1998-04-07 2007-09-26 株式会社日立製作所 Ｔｆｔ電極基板
KR100361467B1 (ko) * 2000-02-24 2002-11-21 엘지.필립스 엘시디 주식회사 액정표시장치의 박막트랜지스터 기판
JP4926329B2 (ja) * 2001-03-27 2012-05-09 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、電気器具
JP2002299239A (ja) * 2001-04-03 2002-10-11 Fumimasa Yo 半導体膜の製造方法
TW200746022A (en) * 2006-04-19 2007-12-16 Ignis Innovation Inc Stable driving scheme for active matrix displays
US9157150B2 (en) * 2007-12-04 2015-10-13 Cypress Semiconductor Corporation Method of operating a processing chamber used in forming electronic devices
JP5426138B2 (ja) * 2008-10-17 2014-02-26 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR101988014B1 (ko) 2012-04-18 2019-06-13 삼성디스플레이 주식회사 어레이 기판의 제조 방법 및 이에 사용되는 제조 장치
KR101461315B1 (ko) * 2012-06-19 2014-11-12 가부시키가이샤 스크린 홀딩스 열처리 장치 및 열처리 방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04293229A (ja) * 1991-03-22 1992-10-16 Matsushita Electric Ind Co Ltd 半導体製造装置
JP2591555B2 (ja) * 1991-12-20 1997-03-19 東京応化工業株式会社 塗布装置
US5413958A (en) * 1992-11-16 1995-05-09 Tokyo Electron Limited Method for manufacturing a liquid crystal display substrate
US5661114A (en) * 1993-04-01 1997-08-26 American Superconductor Corporation Process of annealing BSCCO-2223 superconductors
JPH0778831A (ja) * 1993-06-25 1995-03-20 Sony Corp 熱処理方法
TW330313B (en) * 1993-12-28 1998-04-21 Canon Kk A semiconductor substrate and process for producing same
JP3059915B2 (ja) * 1994-09-29 2000-07-04 三洋電機株式会社 表示装置および表示装置の製造方法
JP3440579B2 (ja) * 1994-10-05 2003-08-25 ソニー株式会社 加熱処理方法
JP3071129B2 (ja) * 1995-08-04 2000-07-31 三洋電機株式会社 半導体装置の製造方法
US5771110A (en) * 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
US5716207A (en) * 1995-07-26 1998-02-10 Hitachi Techno Engineering Co., Ltd. Heating furnace

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