JPH10294469A - 多結晶シリコン膜の製造方法、薄膜トランジスタの製造方法及びアニール装置 - Google Patents
多結晶シリコン膜の製造方法、薄膜トランジスタの製造方法及びアニール装置Info
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- JPH10294469A JPH10294469A JP4149798A JP4149798A JPH10294469A JP H10294469 A JPH10294469 A JP H10294469A JP 4149798 A JP4149798 A JP 4149798A JP 4149798 A JP4149798 A JP 4149798A JP H10294469 A JPH10294469 A JP H10294469A
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Abstract
(57)【要約】
【課題】 高熱電導率の材料膜上の非晶質シリコンを多
結晶化して均質な多結晶シリコンを形成する。 【解決手段】 基板１０上に形成されたゲート電極１２
の上方にゲート絶縁膜１４を介してゲート電極１２を跨
ぐようにａ−Ｓｉ膜２０を形成し、その後ａ−Ｓｉ膜２
０に対してハロゲンランプ照射によるＲＴＡ処理及びエ
キシマレーザ照射によるレーザアニール処理を施し、ａ
−Ｓｉ膜２０を多結晶化させてｐ−Ｓｉ膜２４を得る。
二種類のアニールを行うことにより、ａ−Ｓｉ膜２０の
内、特にゲート電極１２の上方領域においても均質で適
切なグレインサイズの多結晶が得られる。得られたｐ−
Ｓｉ膜２４をＴＦＴの能動層（チャネル領域）として利
用すれば、特性の優れたボトムゲート構造の多結晶シリ
コンＴＦＴが得られる。
結晶化して均質な多結晶シリコンを形成する。 【解決手段】 基板１０上に形成されたゲート電極１２
の上方にゲート絶縁膜１４を介してゲート電極１２を跨
ぐようにａ−Ｓｉ膜２０を形成し、その後ａ−Ｓｉ膜２
０に対してハロゲンランプ照射によるＲＴＡ処理及びエ
キシマレーザ照射によるレーザアニール処理を施し、ａ
−Ｓｉ膜２０を多結晶化させてｐ−Ｓｉ膜２４を得る。
二種類のアニールを行うことにより、ａ−Ｓｉ膜２０の
内、特にゲート電極１２の上方領域においても均質で適
切なグレインサイズの多結晶が得られる。得られたｐ−
Ｓｉ膜２４をＴＦＴの能動層（チャネル領域）として利
用すれば、特性の優れたボトムゲート構造の多結晶シリ
コンＴＦＴが得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
等のマトリクス型表示装置の薄膜トランジスタ（ＴＦ
Ｔ：Thin Film Transistor）などの各種トランジスタに
係り、特にそれらのトランジスタの能動層として有用な
多結晶シリコン膜の作成方法に関する。
等のマトリクス型表示装置の薄膜トランジスタ（ＴＦ
Ｔ：Thin Film Transistor）などの各種トランジスタに
係り、特にそれらのトランジスタの能動層として有用な
多結晶シリコン膜の作成方法に関する。
【０００２】
【従来の技術】近年、表示装置として高精細、高画質な
表示が求められており、液晶ディスプレイではそのため
に液晶駆動用のスイッチング素子として薄膜トランジス
タを利用したアクティブマトリクス方式の液晶ディスプ
レイ（ＡＭＬＣＤ：Active Matrix Liquid Crystal Dis
playという）が用いられている。
表示が求められており、液晶ディスプレイではそのため
に液晶駆動用のスイッチング素子として薄膜トランジス
タを利用したアクティブマトリクス方式の液晶ディスプ
レイ（ＡＭＬＣＤ：Active Matrix Liquid Crystal Dis
playという）が用いられている。
【０００３】ＴＦＴを用いたＡＭＬＣＤにおいては、薄
膜トランジスタの能動層、つまりチャネル領域として、
非晶質シリコンを用いる非晶質シリコンＴＦＴと、多結
晶シリコン膜を用いる多結晶シリコンＴＦＴが知られて
いる。
膜トランジスタの能動層、つまりチャネル領域として、
非晶質シリコンを用いる非晶質シリコンＴＦＴと、多結
晶シリコン膜を用いる多結晶シリコンＴＦＴが知られて
いる。
【０００４】このうち、非晶質シリコンＴＦＴは、非晶
質シリコン膜が低温（例えば、３００℃）で成膜できる
ため、融点の低い安価ガラス基板上に形成することが容
易であり、また広い面積範囲に均質な非晶質シリコン膜
を形成することが容易なことから、パネルの大型化に有
利であり、現在のところ大型のＬＣＤに多く用いられて
いる。
質シリコン膜が低温（例えば、３００℃）で成膜できる
ため、融点の低い安価ガラス基板上に形成することが容
易であり、また広い面積範囲に均質な非晶質シリコン膜
を形成することが容易なことから、パネルの大型化に有
利であり、現在のところ大型のＬＣＤに多く用いられて
いる。
【０００５】一方の多結晶シリコンＴＦＴは、非晶質シ
リコン膜に比較して多結晶シリコン膜の移動度が高く、
ＴＦＴとした場合にオン電流が大きくシート抵抗（オン
抵抗）が低い等、応答性や駆動能力に優れている。よっ
て、高精細・高画質なＬＣＤのスイッチング素子として
有用視されている。また、大型化に伴って選択期間（デ
ューティー比）が短くなることから、大型ＬＣＤ用の液
晶駆動用素子としてもその有用性が指摘されている。ま
た、多結晶シリコンＴＦＴは、多結晶シリコン膜を能動
層として用いているため、画素部の液晶駆動用素子とし
てだけでなく、駆動回路の論理回路を構成するスイッチ
ング素子としても利用でき、更に、これら液晶駆動用素
子及び論理回路の素子を同一工程で同一基板上に形成す
ることも可能である。このため、現在、多結晶シリコン
ＴＦＴは、画素部と駆動部とを同一基板上に形成したい
わゆるドライバ内蔵型ＬＣＤとして、例えば高精細、高
画質、そして小型であることが要求される中・小型のＬ
ＣＤに多く利用されている。
リコン膜に比較して多結晶シリコン膜の移動度が高く、
ＴＦＴとした場合にオン電流が大きくシート抵抗（オン
抵抗）が低い等、応答性や駆動能力に優れている。よっ
て、高精細・高画質なＬＣＤのスイッチング素子として
有用視されている。また、大型化に伴って選択期間（デ
ューティー比）が短くなることから、大型ＬＣＤ用の液
晶駆動用素子としてもその有用性が指摘されている。ま
た、多結晶シリコンＴＦＴは、多結晶シリコン膜を能動
層として用いているため、画素部の液晶駆動用素子とし
てだけでなく、駆動回路の論理回路を構成するスイッチ
ング素子としても利用でき、更に、これら液晶駆動用素
子及び論理回路の素子を同一工程で同一基板上に形成す
ることも可能である。このため、現在、多結晶シリコン
ＴＦＴは、画素部と駆動部とを同一基板上に形成したい
わゆるドライバ内蔵型ＬＣＤとして、例えば高精細、高
画質、そして小型であることが要求される中・小型のＬ
ＣＤに多く利用されている。
【０００６】多結晶シリコンＴＦＴは、以上のようにＬ
ＣＤの高精細・高画質化、またドライバ内蔵とすること
によりパネル周辺の省スペース化、軽量化が図られるこ
とからディスプレイの大型化においても有用である。
ＣＤの高精細・高画質化、またドライバ内蔵とすること
によりパネル周辺の省スペース化、軽量化が図られるこ
とからディスプレイの大型化においても有用である。
【０００７】そこで、非晶質シリコンＴＦＴのように、
多結晶シリコンＴＦＴを融点（６００℃程度）の低い安
価なガラス基板上に高い歩留まりで形成することが要求
されている。しかし、現在のところ、ガラス基板の融点
（６００℃程度）以下の温度で、適切なグレインサイズ
を有する多結晶シリコン膜を形成することは困難であ
る。このため、最初に非晶質シリコン膜を基板上に形成
し、これをレーザアニールを用いて、比較的低温で多結
晶化させて多結晶シリコン膜を形成する方法が提案され
ている。
多結晶シリコンＴＦＴを融点（６００℃程度）の低い安
価なガラス基板上に高い歩留まりで形成することが要求
されている。しかし、現在のところ、ガラス基板の融点
（６００℃程度）以下の温度で、適切なグレインサイズ
を有する多結晶シリコン膜を形成することは困難であ
る。このため、最初に非晶質シリコン膜を基板上に形成
し、これをレーザアニールを用いて、比較的低温で多結
晶化させて多結晶シリコン膜を形成する方法が提案され
ている。
【０００８】例えば、図４に示すようなＬＣＤ用のボト
ムゲート構造の多結晶シリコンＴＦＴの製造にあたって
は、ガラス基板上に形成された非晶質シリコン膜にエキ
シマレーザを照射して非晶質シリコン膜を加熱し、これ
を多結晶化するレーザアニール方法が知られている。
ムゲート構造の多結晶シリコンＴＦＴの製造にあたって
は、ガラス基板上に形成された非晶質シリコン膜にエキ
シマレーザを照射して非晶質シリコン膜を加熱し、これ
を多結晶化するレーザアニール方法が知られている。
【０００９】ボトムゲート構造の多結晶シリコンＴＦＴ
の製造では、まず、ガラス基板１０上にＣｒ膜を形成し
てこれを所定の形状にパターニングし、図４（ａ）に示
すようにゲート配線と一体のゲート電極１２を作成す
る。次に、図４（ｂ）に示すように、２層構造のゲート
絶縁膜１４と、非晶質シリコン膜（以下ａ−Ｓｉ膜とい
う）２０をプラズマＣＶＤ（ＰＥ−ＣＶＤ：Plasma Enh
anced Chemical Vapor Deposition）によって連続形成
する。
の製造では、まず、ガラス基板１０上にＣｒ膜を形成し
てこれを所定の形状にパターニングし、図４（ａ）に示
すようにゲート配線と一体のゲート電極１２を作成す
る。次に、図４（ｂ）に示すように、２層構造のゲート
絶縁膜１４と、非晶質シリコン膜（以下ａ−Ｓｉ膜とい
う）２０をプラズマＣＶＤ（ＰＥ−ＣＶＤ：Plasma Enh
anced Chemical Vapor Deposition）によって連続形成
する。
【００１０】そして、形成したａ−Ｓｉ膜２０にエキシ
マレーザを照射してａ−Ｓｉ膜２０をアニール（ＥＬ
Ａ：Excimer Laser Annealing）し、これによってａ−
Ｓｉを多結晶化して、多結晶シリコン（以下、ｐ−Ｓｉ
という）２２を得る。このときの基板温度は、通常３０
０℃程度である。
マレーザを照射してａ−Ｓｉ膜２０をアニール（ＥＬ
Ａ：Excimer Laser Annealing）し、これによってａ−
Ｓｉを多結晶化して、多結晶シリコン（以下、ｐ−Ｓｉ
という）２２を得る。このときの基板温度は、通常３０
０℃程度である。
【００１１】多結晶化によりｐ−Ｓｉ膜２２を得た後、
ｐ−Ｓｉ膜２２の上であって、チャネル領域４４を形成
すべき領域（ゲート電極１２と対向する領域）に、Ｓｉ
Ｏ2からなるチャネルストッパ膜３０を形成する（図４
（ｄ）参照）。次に、このチャネルストッパ膜３０をマ
スクとして、ＴＦＴのソース・ドレイン領域に相当する
領域に、図中の上方より不純物（例えば、リン）をドー
ピングする。なお、図４（ｄ）に示すＴＦＴは、ＬＤＤ
（Lightly Doped Drain）構造であり、図中の領域４２
ＬＳ，４２ＬＤがそれぞれ低濃度（Ｎ−）ソース・ドレ
イン領域であり、領域４０Ｓ，４０Ｄが高濃度領域（Ｎ
＋）となっている。
ｐ−Ｓｉ膜２２の上であって、チャネル領域４４を形成
すべき領域（ゲート電極１２と対向する領域）に、Ｓｉ
Ｏ2からなるチャネルストッパ膜３０を形成する（図４
（ｄ）参照）。次に、このチャネルストッパ膜３０をマ
スクとして、ＴＦＴのソース・ドレイン領域に相当する
領域に、図中の上方より不純物（例えば、リン）をドー
ピングする。なお、図４（ｄ）に示すＴＦＴは、ＬＤＤ
（Lightly Doped Drain）構造であり、図中の領域４２
ＬＳ，４２ＬＤがそれぞれ低濃度（Ｎ−）ソース・ドレ
イン領域であり、領域４０Ｓ，４０Ｄが高濃度領域（Ｎ
＋）となっている。
【００１２】不純物ドープ後、ランプアニールによる短
時間熱アニール処理（ＲＴＡ：Rapid Thermal Annealin
g）を施し、ドープされた不純物を活性化し、これによ
りｐ−Ｓｉ膜２２内にソース・ドレイン領域、チャネル
領域を形成する。その後、層間絶縁膜５０、５２を形成
すると共に、ソース領域４０Ｓにはソース電極（ソース
配線を兼用することが多い）７０を接続し、ドレイン領
域４０Ｄには、ＬＣＤの画素部のＴＦＴの場合、画素電
極６０として透明導電膜であるＩＴＯ（IndiumTin Oxid
e）を接続し、ＬＣＤの一方の基板を得る。なお、図４
（ｄ）に示すＴＦＴの平面配置は、例えば、図５に示す
ような配置になっている（但し、図５は、ソース電極７
０、画素電極６０形成前の状態を表している）。
時間熱アニール処理（ＲＴＡ：Rapid Thermal Annealin
g）を施し、ドープされた不純物を活性化し、これによ
りｐ−Ｓｉ膜２２内にソース・ドレイン領域、チャネル
領域を形成する。その後、層間絶縁膜５０、５２を形成
すると共に、ソース領域４０Ｓにはソース電極（ソース
配線を兼用することが多い）７０を接続し、ドレイン領
域４０Ｄには、ＬＣＤの画素部のＴＦＴの場合、画素電
極６０として透明導電膜であるＩＴＯ（IndiumTin Oxid
e）を接続し、ＬＣＤの一方の基板を得る。なお、図４
（ｄ）に示すＴＦＴの平面配置は、例えば、図５に示す
ような配置になっている（但し、図５は、ソース電極７
０、画素電極６０形成前の状態を表している）。
【００１３】
【発明が解決しようとする課題】以上のように、従来、
ボトムゲート構造の多結晶シリコンＴＦＴにおいては、
ａ−Ｓｉ膜２０をＥＬＡによって多結晶化しｐ−Ｓｉ膜
２２を得ている。
ボトムゲート構造の多結晶シリコンＴＦＴにおいては、
ａ−Ｓｉ膜２０をＥＬＡによって多結晶化しｐ−Ｓｉ膜
２２を得ている。
【００１４】このようなａ−Ｓｉの多結晶化は、供給さ
れる熱量、つまりエネルギー量に依存して起こるため、
ａ−Ｓｉ膜に与える熱量、つまりエキシマレーザの面内
エネルギー（ａ−Ｓｉ膜の単位面積当たりの照射エネル
ギー）を均一に制御することが、均質なｐ−Ｓｉ膜２２
を形成する上で重要である。
れる熱量、つまりエネルギー量に依存して起こるため、
ａ−Ｓｉ膜に与える熱量、つまりエキシマレーザの面内
エネルギー（ａ−Ｓｉ膜の単位面積当たりの照射エネル
ギー）を均一に制御することが、均質なｐ−Ｓｉ膜２２
を形成する上で重要である。
【００１５】しかしながら、実際には、ＥＬＡにより形
成されたｐ−Ｓｉ膜２２のグレインサイズが、全域にわ
たって均一にならない問題があった。
成されたｐ−Ｓｉ膜２２のグレインサイズが、全域にわ
たって均一にならない問題があった。
【００１６】このような膜質の不均一性が起こる最大の
原因は、ボトムゲート構造のＴＦＴでは、多結晶化すべ
きａ−Ｓｉ膜２０が、図４若しくは図５に示すように熱
伝導性の高いゲート電極１２の上方の一部を覆うよう
に、つまりゲート電極１２を跨ぐように形成されている
ことによる。つまり、ゲート電極１２を構成する金属材
料（例えばＣｒ）は、周辺のガラス基板１０等よりも高
い熱伝導率を有しており、ａ−Ｓｉ膜２０にエキシマレ
ーザを照射すると、ａ−Ｓｉ膜２０のうち下層にゲート
電極１２が存在する領域では、エキシマレーザによる熱
がゲート電極１２及びゲート配線によって他のガラス基
板領域よりも速く拡散してしまうのである。
原因は、ボトムゲート構造のＴＦＴでは、多結晶化すべ
きａ−Ｓｉ膜２０が、図４若しくは図５に示すように熱
伝導性の高いゲート電極１２の上方の一部を覆うよう
に、つまりゲート電極１２を跨ぐように形成されている
ことによる。つまり、ゲート電極１２を構成する金属材
料（例えばＣｒ）は、周辺のガラス基板１０等よりも高
い熱伝導率を有しており、ａ−Ｓｉ膜２０にエキシマレ
ーザを照射すると、ａ−Ｓｉ膜２０のうち下層にゲート
電極１２が存在する領域では、エキシマレーザによる熱
がゲート電極１２及びゲート配線によって他のガラス基
板領域よりも速く拡散してしまうのである。
【００１７】例えば、図６に示すように、ゲート電極１
２のない領域２２Subでは、ａ−Ｓｉ膜２０が適切なグ
レインサイズの多結晶シリコンになるものの、同じアニ
ール条件下で、ゲート電極１２の存在する領域２２Ｇの
ａ−Ｓｉ膜２０の多結晶化は不十分であり、適切なグレ
インサイズの多結晶シリコンにはならない。
２のない領域２２Subでは、ａ−Ｓｉ膜２０が適切なグ
レインサイズの多結晶シリコンになるものの、同じアニ
ール条件下で、ゲート電極１２の存在する領域２２Ｇの
ａ−Ｓｉ膜２０の多結晶化は不十分であり、適切なグレ
インサイズの多結晶シリコンにはならない。
【００１８】なお、多結晶化によって形成されるｐ−Ｓ
ｉ膜２２のゲート電極上方領域２２ＧはＴＦＴのチャネ
ル領域を構成することから、この領域２２Ｇの多結晶の
グレインサイズが十分大きくなるように、レーザアニー
ルの条件を制御することも考えられる。ところが、シリ
コン膜のゲート電極１２上方の領域２２Ｇのグレインサ
イズが適切になるようにアニール条件を設定すると、今
度は、ガラス基板上の領域２２Subにおける多結晶のグ
レインサイズが適性範囲よりも大きくなるか、あるいは
エネルギーの過供給によりかえってグレインサイズが小
さくなってしまい、この領域の特性が許容範囲内に収ま
らなくなってしまう。よって、アニール条件をチャネル
領域の多結晶化に合わせても、結局のところ、均質かつ
適正なグレインサイズのｐ−Ｓｉ膜を形成することがで
きなかった。
ｉ膜２２のゲート電極上方領域２２ＧはＴＦＴのチャネ
ル領域を構成することから、この領域２２Ｇの多結晶の
グレインサイズが十分大きくなるように、レーザアニー
ルの条件を制御することも考えられる。ところが、シリ
コン膜のゲート電極１２上方の領域２２Ｇのグレインサ
イズが適切になるようにアニール条件を設定すると、今
度は、ガラス基板上の領域２２Subにおける多結晶のグ
レインサイズが適性範囲よりも大きくなるか、あるいは
エネルギーの過供給によりかえってグレインサイズが小
さくなってしまい、この領域の特性が許容範囲内に収ま
らなくなってしまう。よって、アニール条件をチャネル
領域の多結晶化に合わせても、結局のところ、均質かつ
適正なグレインサイズのｐ−Ｓｉ膜を形成することがで
きなかった。
【００１９】更に、上述のような面内で不均一なグレイ
ンサイズのｐ−Ｓｉ膜２２を用いてＴＦＴを構成した場
合、各ＴＦＴの特性（例えばグレインサイズに依存する
オン電流、シート抵抗）のバラツキが大きくなる。よっ
て、ＬＣＤの画素部のＴＦＴとして用いた場合、表示に
ムラが発生することとなり、ＬＣＤの表示品質に悪影響
を与える原因となってしまうという問題がある。
ンサイズのｐ−Ｓｉ膜２２を用いてＴＦＴを構成した場
合、各ＴＦＴの特性（例えばグレインサイズに依存する
オン電流、シート抵抗）のバラツキが大きくなる。よっ
て、ＬＣＤの画素部のＴＦＴとして用いた場合、表示に
ムラが発生することとなり、ＬＣＤの表示品質に悪影響
を与える原因となってしまうという問題がある。
【００２０】本発明は、このような課題を解決するため
になされたものであり、非晶質シリコンを多結晶化して
均質な多結晶シリコンを形成することを目的とする。ま
た、さらに、このような多結晶シリコン膜を利用して特
性の優れた薄膜トランジスタを提供することを目的とす
る。
になされたものであり、非晶質シリコンを多結晶化して
均質な多結晶シリコンを形成することを目的とする。ま
た、さらに、このような多結晶シリコン膜を利用して特
性の優れた薄膜トランジスタを提供することを目的とす
る。
【００２１】
【課題を解決するための手段】本発明は、上記目的を解
決するためになされ、以下のような特徴を備える。
決するためになされ、以下のような特徴を備える。
【００２２】まず、多結晶シリコン膜の製造方法におい
て、この発明は、基板上に形成された熱伝導率の高い材
料膜の上方に少なくとも一部が重なるように非晶質シリ
コン膜を形成し、前記非晶質シリコン膜形成後、前記非
晶質シリコン膜に対してランプアニール処理及びレーザ
アニール処理を施し、前記非晶質シリコン膜を多結晶化
させて多結晶シリコン膜を得るものである。
て、この発明は、基板上に形成された熱伝導率の高い材
料膜の上方に少なくとも一部が重なるように非晶質シリ
コン膜を形成し、前記非晶質シリコン膜形成後、前記非
晶質シリコン膜に対してランプアニール処理及びレーザ
アニール処理を施し、前記非晶質シリコン膜を多結晶化
させて多結晶シリコン膜を得るものである。
【００２３】また、この発明は、ガラス基板上に形成さ
れるボトムゲート構造の薄膜トランジスタの製造方法で
あり、前記ガラス基板上に所望のパターンに形成された
ゲート電極材料膜の上方に、非晶質シリコン膜をゲート
絶縁膜を介して形成し、前記非晶質シリコン膜形成後、
前記非晶質シリコン膜に対してランプアニール処理及び
レーザアニール処理を施し、前記非晶質シリコン膜を多
結晶化させて多結晶シリコン膜を形成し、得られた多結
晶シリコン膜を薄膜トランジスタの能動層とするもので
ある。
れるボトムゲート構造の薄膜トランジスタの製造方法で
あり、前記ガラス基板上に所望のパターンに形成された
ゲート電極材料膜の上方に、非晶質シリコン膜をゲート
絶縁膜を介して形成し、前記非晶質シリコン膜形成後、
前記非晶質シリコン膜に対してランプアニール処理及び
レーザアニール処理を施し、前記非晶質シリコン膜を多
結晶化させて多結晶シリコン膜を形成し、得られた多結
晶シリコン膜を薄膜トランジスタの能動層とするもので
ある。
【００２４】更に、この発明は、ガラス基板上に形成さ
れるボトムゲート構造の薄膜トランジスタの製造方法に
おいて、上述のように、非晶質シリコン膜形成後、前記
非晶質シリコン膜に対してランプアニール処理及びレー
ザアニール処理を施し、前記非晶質シリコン膜を多結晶
化して多結晶シリコン膜を形成し、前記多結晶シリコン
膜に不純物をドーピングし、この不純物を、多結晶シリ
コン膜に対してレーザアニール処理又はランプアニール
処理のいずれか又は両方を施すことによって活性化し、
前記多結晶シリコン膜中に薄膜トランジスタのソース、
ドレイン領域及びチャネル領域を形成するものである。
れるボトムゲート構造の薄膜トランジスタの製造方法に
おいて、上述のように、非晶質シリコン膜形成後、前記
非晶質シリコン膜に対してランプアニール処理及びレー
ザアニール処理を施し、前記非晶質シリコン膜を多結晶
化して多結晶シリコン膜を形成し、前記多結晶シリコン
膜に不純物をドーピングし、この不純物を、多結晶シリ
コン膜に対してレーザアニール処理又はランプアニール
処理のいずれか又は両方を施すことによって活性化し、
前記多結晶シリコン膜中に薄膜トランジスタのソース、
ドレイン領域及びチャネル領域を形成するものである。
【００２５】また、上記製造方法において、この発明
は、非晶質シリコン膜の多結晶化に際し、前記非晶質シ
リコン膜に対してランプ照射による短時間熱アニール処
理を施し、前記短時間熱アニール処理と前後して前記非
晶質シリコン膜に対してエキシマレーザ光照射によるレ
ーザアニール処理を施し、前記非晶質シリコン膜を多結
晶化し多結晶シリコン膜を形成するものである。
は、非晶質シリコン膜の多結晶化に際し、前記非晶質シ
リコン膜に対してランプ照射による短時間熱アニール処
理を施し、前記短時間熱アニール処理と前後して前記非
晶質シリコン膜に対してエキシマレーザ光照射によるレ
ーザアニール処理を施し、前記非晶質シリコン膜を多結
晶化し多結晶シリコン膜を形成するものである。
【００２６】また、この発明は、非晶質シリコンを多結
晶化するためのアニール装置において、ハロゲン光を照
射して被アニール体をアニールするための短時間熱アニ
ール処理部と、エキシマレーザを照射して前記被アニー
ル体をアニールするためのレーザアニール処理部と、を
近接配置したものである。
晶化するためのアニール装置において、ハロゲン光を照
射して被アニール体をアニールするための短時間熱アニ
ール処理部と、エキシマレーザを照射して前記被アニー
ル体をアニールするためのレーザアニール処理部と、を
近接配置したものである。
【００２７】
【発明の実施の形態】以下、本発明の好適な実施の形態
（以下、実施形態という）について図面を用いて説明す
る。なお、以下の説明において、既に説明した図面と同
一部分には同一符号を付して説明を省略する。
（以下、実施形態という）について図面を用いて説明す
る。なお、以下の説明において、既に説明した図面と同
一部分には同一符号を付して説明を省略する。
【００２８】［ａ−Ｓｉの多結晶化方法］本実施形態で
は、ａ−Ｓｉの多結晶化のためのアニール処理として、
ランプを用いたＲＴＡと、エキシマレーザを用いたＥＬ
Ａとの二種類のアニール処理を施す。特に、多結晶化す
べき非晶質シリコン膜の下層の一部にゲート電極が存在
するボトムゲート構造のＴＦＴにおいて、ＴＦＴの能動
領域、つまりチャネル領域部分を適切に多結晶化するた
めに上記二種類のアニール処理を採用している。
は、ａ−Ｓｉの多結晶化のためのアニール処理として、
ランプを用いたＲＴＡと、エキシマレーザを用いたＥＬ
Ａとの二種類のアニール処理を施す。特に、多結晶化す
べき非晶質シリコン膜の下層の一部にゲート電極が存在
するボトムゲート構造のＴＦＴにおいて、ＴＦＴの能動
領域、つまりチャネル領域部分を適切に多結晶化するた
めに上記二種類のアニール処理を採用している。
【００２９】このような本実施形態に係るアニール処理
装置は、図１に示すような構成を備える。
装置は、図１に示すような構成を備える。
【００３０】まず、ＲＴＡ処理部の構成から説明する。
ＲＴＡ処理部は、ＲＴＡ装置に近似したものである。本
実施形態では、被アニール体としてのａ−Ｓｉ膜の形成
された基板１１０が、搬送ローラ１０２によって装置内
に搬入され、予備加熱部１０４へと搬送される。予備加
熱部１０４は、搬入された基板１１０を予備加熱する。
基板の搬送路の上下には、ハロゲンランプ（例えば、キ
セノンアークランプ）１００が設置されており、予備加
熱された基板１１０が、これらのハロゲンランプ１００
によるライン状の加熱域を通過することにより、ａ−Ｓ
ｉが加熱されて多結晶化が起こる。
ＲＴＡ処理部は、ＲＴＡ装置に近似したものである。本
実施形態では、被アニール体としてのａ−Ｓｉ膜の形成
された基板１１０が、搬送ローラ１０２によって装置内
に搬入され、予備加熱部１０４へと搬送される。予備加
熱部１０４は、搬入された基板１１０を予備加熱する。
基板の搬送路の上下には、ハロゲンランプ（例えば、キ
セノンアークランプ）１００が設置されており、予備加
熱された基板１１０が、これらのハロゲンランプ１００
によるライン状の加熱域を通過することにより、ａ−Ｓ
ｉが加熱されて多結晶化が起こる。
【００３１】加熱域を通過した後、基板１１０は冷却部
１０６に搬送される。この冷却部１０６は、所定の温度
に保温されており、加熱域通過後における基板１１０の
急激な冷却を避け、基板１１０の温度低下速度をコント
ロールする。冷却部１０６を通過すると、基板１１０は
搬送ローラ１０８によって装置より搬出され、後述する
ように次の工程（本実施形態ではチャネルストッパ形成
工程）へと進む。
１０６に搬送される。この冷却部１０６は、所定の温度
に保温されており、加熱域通過後における基板１１０の
急激な冷却を避け、基板１１０の温度低下速度をコント
ロールする。冷却部１０６を通過すると、基板１１０は
搬送ローラ１０８によって装置より搬出され、後述する
ように次の工程（本実施形態ではチャネルストッパ形成
工程）へと進む。
【００３２】本実施形態では、このようなＲＴＡ処理部
のハロゲンランプ１００による加熱域のすぐ後段に、Ｅ
ＬＡ処理部のエキシマレーザ出射部２０４が設けられて
いる。そして、ハロゲン光が照射されて加熱されたａ−
Ｓｉ膜に対して、更にエキシマレーザを照射する。エキ
シマレーザ出射部２０４は、本実施形態においてはライ
ン状に構成されており、ライン状のエキシマレーザビー
ムが基板１１０表面のａ−Ｓｉに照射される。なお、Ｅ
ＬＡ処理部は、光源２００、光学系２０２及びエキシマ
レーザ出射部２０４を備え、エキシマレーザは、光源２
００から所望の光学系２０２を介して出射部２０４に供
給されている。なお、ＥＬＡ処理部とＲＴＡ処理部との
配置関係は必ずしも図１に示す配置に限られず、ＥＬＡ
処理部のエキシマレーザ出射部２０４をＲＴＡ処理部の
ハロゲンランプ１００よりも前段に設ける構成も適用可
能である。
のハロゲンランプ１００による加熱域のすぐ後段に、Ｅ
ＬＡ処理部のエキシマレーザ出射部２０４が設けられて
いる。そして、ハロゲン光が照射されて加熱されたａ−
Ｓｉ膜に対して、更にエキシマレーザを照射する。エキ
シマレーザ出射部２０４は、本実施形態においてはライ
ン状に構成されており、ライン状のエキシマレーザビー
ムが基板１１０表面のａ−Ｓｉに照射される。なお、Ｅ
ＬＡ処理部は、光源２００、光学系２０２及びエキシマ
レーザ出射部２０４を備え、エキシマレーザは、光源２
００から所望の光学系２０２を介して出射部２０４に供
給されている。なお、ＥＬＡ処理部とＲＴＡ処理部との
配置関係は必ずしも図１に示す配置に限られず、ＥＬＡ
処理部のエキシマレーザ出射部２０４をＲＴＡ処理部の
ハロゲンランプ１００よりも前段に設ける構成も適用可
能である。
【００３３】図１に示すようなアニール装置構成によ
り、ａ−Ｓｉ膜に対してハロゲン光照射後、連続してエ
キシマレーザが照射されることとなる。そして、このよ
うな構成によって、ａ−Ｓｉに対して二種類のアニール
が行われ、ゲート電極上方に適切なグレインサイズのｐ
−Ｓｉを形成できると共に、ガラス基板上方の領域にお
けるａ−Ｓｉについても適切なｐ−Ｓｉを得ることが可
能となる。
り、ａ−Ｓｉ膜に対してハロゲン光照射後、連続してエ
キシマレーザが照射されることとなる。そして、このよ
うな構成によって、ａ−Ｓｉに対して二種類のアニール
が行われ、ゲート電極上方に適切なグレインサイズのｐ
−Ｓｉを形成できると共に、ガラス基板上方の領域にお
けるａ−Ｓｉについても適切なｐ−Ｓｉを得ることが可
能となる。
【００３４】二種類のアニールの採用によって、このよ
うな効果が得られるのは、例えば以下のような理由によ
る。
うな効果が得られるのは、例えば以下のような理由によ
る。
【００３５】まず、ＥＬＡによるａ−Ｓｉの多結晶化
は、従来技術で示したように、ゲート電極上方のａ−Ｓ
ｉ領域よりもガラス基板上方のａ−Ｓｉ領域の方が優先
的に進む。
は、従来技術で示したように、ゲート電極上方のａ−Ｓ
ｉ領域よりもガラス基板上方のａ−Ｓｉ領域の方が優先
的に進む。
【００３６】これに対し、ａ−Ｓｉの多結晶化にあたり
ハロゲンランプを用いてＲＴＡを行った場合、ハロゲン
光は、ａ−Ｓｉ膜に対しては吸収が弱く、ゲート電極に
対しては吸収が強い。そこで、ゲート電極を跨ぐように
形成されているａ−Ｓｉ膜に対してＲＴＡを施すと、ａ
−Ｓｉ膜の内、ゲート電極が下層に存在する領域では、
ゲート電極がハロゲン光を吸収して発熱し、ａ−Ｓｉの
多結晶化が優先的に進む。一方、ガラス基板もａ−Ｓｉ
膜と同じくハロゲン光に対する吸収が弱いことから、ガ
ラス基板上に形成されているａ−Ｓｉ膜領域はゲート電
極上領域に比較すると吸熱量が少なく、これらの領域で
の多結晶化は遅い。
ハロゲンランプを用いてＲＴＡを行った場合、ハロゲン
光は、ａ−Ｓｉ膜に対しては吸収が弱く、ゲート電極に
対しては吸収が強い。そこで、ゲート電極を跨ぐように
形成されているａ−Ｓｉ膜に対してＲＴＡを施すと、ａ
−Ｓｉ膜の内、ゲート電極が下層に存在する領域では、
ゲート電極がハロゲン光を吸収して発熱し、ａ−Ｓｉの
多結晶化が優先的に進む。一方、ガラス基板もａ−Ｓｉ
膜と同じくハロゲン光に対する吸収が弱いことから、ガ
ラス基板上に形成されているａ−Ｓｉ膜領域はゲート電
極上領域に比較すると吸熱量が少なく、これらの領域で
の多結晶化は遅い。
【００３７】図１のように、多結晶化のためＲＴＡとＥ
ＬＡとを組み合わせると、ハロゲン光の照射によりゲー
ト電極上のａ−Ｓｉが他の領域よりも加熱された状態で
エキシマレーザが照射されることとなる。従って、ゲー
ト電極の熱拡散によりエキシマレーザ照射では加熱不十
分となりがちなゲート電極上領域のａ−Ｓｉを十分に加
熱することが可能となる。このため、エキシマレーザ照
射後におけるａ−Ｓｉ膜内の温度のゲート電極上とガラ
ス基板上とでの格差が小さくなり、均質に多結晶化が進
み、適切なグレインサイズのｐ−Ｓｉ膜を得ることが可
能となるのである。その上、ソース・ドレイン領域のｐ
−Ｓｉの膜質を劣化させることなく、ＴＦＴにおいて最
も重要なチャネル領域、即ちゲート電極上のａ−Ｓｉを
十分なグレインサイズのｐ−Ｓｉとすることができる。
ＬＡとを組み合わせると、ハロゲン光の照射によりゲー
ト電極上のａ−Ｓｉが他の領域よりも加熱された状態で
エキシマレーザが照射されることとなる。従って、ゲー
ト電極の熱拡散によりエキシマレーザ照射では加熱不十
分となりがちなゲート電極上領域のａ−Ｓｉを十分に加
熱することが可能となる。このため、エキシマレーザ照
射後におけるａ−Ｓｉ膜内の温度のゲート電極上とガラ
ス基板上とでの格差が小さくなり、均質に多結晶化が進
み、適切なグレインサイズのｐ−Ｓｉ膜を得ることが可
能となるのである。その上、ソース・ドレイン領域のｐ
−Ｓｉの膜質を劣化させることなく、ＴＦＴにおいて最
も重要なチャネル領域、即ちゲート電極上のａ−Ｓｉを
十分なグレインサイズのｐ−Ｓｉとすることができる。
【００３８】また、融点の低い安価なガラス基板上に多
結晶シリコンＴＦＴを製造するという観点からも、ＲＴ
ＡとＥＬＡの二種類のアニール処理を組み合わせること
は効果が高い。即ち、ＥＬＡを用いた場合、上述のよう
にゲート電極上のａ−Ｓｉ領域を十分多結晶化すること
が難しいものの、例えば基板温度は、２０℃〜２５℃程
度の室温〜３００℃程度の低温での処理が可能である。
一方、ＲＴＡだけでａ−Ｓｉを十分に多結晶化するため
には、図１の膜温度を例えば６００℃〜９００℃程度と
する必要がある。しかし、基板温度が６００℃以上とな
ると、基板として融点６００℃程度の安価なガラスを用
いることは難しくなる。
結晶シリコンＴＦＴを製造するという観点からも、ＲＴ
ＡとＥＬＡの二種類のアニール処理を組み合わせること
は効果が高い。即ち、ＥＬＡを用いた場合、上述のよう
にゲート電極上のａ−Ｓｉ領域を十分多結晶化すること
が難しいものの、例えば基板温度は、２０℃〜２５℃程
度の室温〜３００℃程度の低温での処理が可能である。
一方、ＲＴＡだけでａ−Ｓｉを十分に多結晶化するため
には、図１の膜温度を例えば６００℃〜９００℃程度と
する必要がある。しかし、基板温度が６００℃以上とな
ると、基板として融点６００℃程度の安価なガラスを用
いることは難しくなる。
【００３９】本実施形態では、エキシマレーザをａ−Ｓ
ｉに照射するので、ＲＴＡにおいてそれほど温度を高く
設定する必要がない。例えば、５００℃、あるいはそれ
以下とすることができる。従って、本発明では、耐熱性
の低いガラス基板上であっても膜質の良い多結晶シリコ
ンＴＦＴを形成することが容易となる。
ｉに照射するので、ＲＴＡにおいてそれほど温度を高く
設定する必要がない。例えば、５００℃、あるいはそれ
以下とすることができる。従って、本発明では、耐熱性
の低いガラス基板上であっても膜質の良い多結晶シリコ
ンＴＦＴを形成することが容易となる。
【００４０】［多結晶シリコンＴＦＴの製造方法］次
に、図１、図２及び図３を参照して、上記ａ−Ｓｉの多
結晶化方法を利用したボトムゲート構造の多結晶シリコ
ンＴＦＴの製造方法の一例について説明する。
に、図１、図２及び図３を参照して、上記ａ−Ｓｉの多
結晶化方法を利用したボトムゲート構造の多結晶シリコ
ンＴＦＴの製造方法の一例について説明する。
【００４１】図２（ａ）に示すように、まず、ガラス等
の絶縁基板１０上に、ゲート電極及びゲート電極と一体
のゲート配線（以下、単にゲート電極１２という）とし
て、Ｃｒ（Ｗ、Ｔａ、ＴａＭｏでも良い）をスパッタリ
ングによって形成し、所望の形状にパターニングする
（パターニング平面形状については、図５参照）。
の絶縁基板１０上に、ゲート電極及びゲート電極と一体
のゲート配線（以下、単にゲート電極１２という）とし
て、Ｃｒ（Ｗ、Ｔａ、ＴａＭｏでも良い）をスパッタリ
ングによって形成し、所望の形状にパターニングする
（パターニング平面形状については、図５参照）。
【００４２】ゲート電極１２形成後、その表面を含む基
板１０の全面に２層構造のゲート絶縁膜１４（ＳｉＮ１
６、ＳｉＯ2１８）及びａ−Ｓｉ膜２０をＰＥ−ＣＶＤ
により連続形成する（図２（ｂ）参照）。
板１０の全面に２層構造のゲート絶縁膜１４（ＳｉＮ１
６、ＳｉＯ2１８）及びａ−Ｓｉ膜２０をＰＥ−ＣＶＤ
により連続形成する（図２（ｂ）参照）。
【００４３】次に、図１のアニール処理装置を使用する
ことにより、図２（ｃ）に示すように、ａ−Ｓｉ膜２０
にＲＴＡ及びＥＬＡによるアニール処理を施し、ａ−Ｓ
ｉ膜２０を多結晶化してｐ−Ｓｉ膜２４を形成する。Ｒ
ＴＡとＥＬＡとの二種類のアニール処理により、特に、
ａ−Ｓｉ膜２０のゲート電極１２上に重なった領域、つ
まり、シリコン膜のＴＦＴのチャネル領域となる領域
に、均質かつ適切なグレインサイズのｐ−Ｓｉ領域が形
成される。
ことにより、図２（ｃ）に示すように、ａ−Ｓｉ膜２０
にＲＴＡ及びＥＬＡによるアニール処理を施し、ａ−Ｓ
ｉ膜２０を多結晶化してｐ−Ｓｉ膜２４を形成する。Ｒ
ＴＡとＥＬＡとの二種類のアニール処理により、特に、
ａ−Ｓｉ膜２０のゲート電極１２上に重なった領域、つ
まり、シリコン膜のＴＦＴのチャネル領域となる領域
に、均質かつ適切なグレインサイズのｐ−Ｓｉ領域が形
成される。
【００４４】ａ−Ｓｉの多結晶化後、基板１０の裏面か
らの露光（いわゆる裏面露光）によって、図２（ｄ）に
示すように、ｐ−Ｓｉ膜２４上のゲート電極１２と対向
する位置に、ＳｉＯ2からなるチャネルストッパ膜３０
を形成する。
らの露光（いわゆる裏面露光）によって、図２（ｄ）に
示すように、ｐ−Ｓｉ膜２４上のゲート電極１２と対向
する位置に、ＳｉＯ2からなるチャネルストッパ膜３０
を形成する。
【００４５】チャネルストッパ膜３０形成後、図３
（ａ）に示すように、チャネルストッパ膜３０をマスク
として、ｐ−Ｓｉ膜２４に不純物（Ｐ）をドーピング
し、チャネルストッパ膜３０の直下領域（チャネル領
域）３４を除く領域に低濃度（Ｎ−）の不純物ドープ領
域を形成する。
（ａ）に示すように、チャネルストッパ膜３０をマスク
として、ｐ−Ｓｉ膜２４に不純物（Ｐ）をドーピング
し、チャネルストッパ膜３０の直下領域（チャネル領
域）３４を除く領域に低濃度（Ｎ−）の不純物ドープ領
域を形成する。
【００４６】続いてＬＤＤ構造のＴＦＴのＬＤ（Ligthy
Doped）領域を形成するために、図３（ｂ）に示すよう
に、チャネル領域及びＬＤ領域とすべき領域をマスク５
４で覆い、低濃度ドープの場合と同じ伝導型の不純物を
ｐ−Ｓｉ膜２４に高濃度ドーピングする。これによりマ
スク５４で覆われたＬＤ領域の外側に高濃度ドープ領域
（Ｎ＋）が形成される。
Doped）領域を形成するために、図３（ｂ）に示すよう
に、チャネル領域及びＬＤ領域とすべき領域をマスク５
４で覆い、低濃度ドープの場合と同じ伝導型の不純物を
ｐ−Ｓｉ膜２４に高濃度ドーピングする。これによりマ
スク５４で覆われたＬＤ領域の外側に高濃度ドープ領域
（Ｎ＋）が形成される。
【００４７】低濃度及び高濃度の不純物ドーピング後、
図３（ｃ）に示すように、ドープした不純物を活性化す
るために活性化アニール処理を行う。そして、このアニ
ール処理によって、ＴＦＴのＬＤソース・ドレイン領域
３２ＬＳ、３２ＬＤと、ソース・ドレイン領域３６Ｓ、
３６Ｄがそれぞれ形成される。
図３（ｃ）に示すように、ドープした不純物を活性化す
るために活性化アニール処理を行う。そして、このアニ
ール処理によって、ＴＦＴのＬＤソース・ドレイン領域
３２ＬＳ、３２ＬＤと、ソース・ドレイン領域３６Ｓ、
３６Ｄがそれぞれ形成される。
【００４８】ところで、不純物活性化アニール処理で
は、ＥＬＡ又はＲＴＡのいずれを利用してもよく、また
多結晶化の場合と同様にＥＬＡとＲＴＡの両方を組み合
わせてもよい。なお、この活性化アニールにおけるアニ
ール温度は、ＥＬＡの場合、ｐ−Ｓｉ膜２４の膜温度が
９００℃程度となるように設定され（但し、基板温度
は、２０〜２５℃程度の室温〜３００℃程度）、ＲＴＡ
の場合には、基板温度（加熱域温度）が６００℃程度と
なるように設定される。
は、ＥＬＡ又はＲＴＡのいずれを利用してもよく、また
多結晶化の場合と同様にＥＬＡとＲＴＡの両方を組み合
わせてもよい。なお、この活性化アニールにおけるアニ
ール温度は、ＥＬＡの場合、ｐ−Ｓｉ膜２４の膜温度が
９００℃程度となるように設定され（但し、基板温度
は、２０〜２５℃程度の室温〜３００℃程度）、ＲＴＡ
の場合には、基板温度（加熱域温度）が６００℃程度と
なるように設定される。
【００４９】不純物活性化後、ｐ−Ｓｉ膜２４を図５に
示すような所望の形状にパターニングし、図３（ｄ）に
示すように、ＳｉＯ2、ＳｉＮを積層して層間絶縁膜５
０を形成し、この層間絶縁膜５０のソース領域３６Ｓの
位置にコンタクトホールを開口する。そして、そのうえ
にＡｌなどからなるソース電極７０を形成し、ソース領
域３６Ｓと接続する。
示すような所望の形状にパターニングし、図３（ｄ）に
示すように、ＳｉＯ2、ＳｉＮを積層して層間絶縁膜５
０を形成し、この層間絶縁膜５０のソース領域３６Ｓの
位置にコンタクトホールを開口する。そして、そのうえ
にＡｌなどからなるソース電極７０を形成し、ソース領
域３６Ｓと接続する。
【００５０】液晶表示装置の液晶駆動用ＴＦＴを形成す
る場合には、更にこれらの上層のアクリル樹脂を用いて
平坦化膜５２を形成し、平坦化膜５２及び層間絶縁膜５
０にコンタクトホールを開口し、その上に画素電極６０
となるＩＴＯを形成し、ＩＴＯとドレイン領域３６Ｄと
を接続する。なお、図３（ｄ）においては、ソース領域
３６Ｓをソース電極７０に接続し、ドレイン領域３６Ｄ
を画素電極６０に接続しているが、これには限られず、
ソース領域３６Ｓを画素電極６０に接続する場合もあ
る。
る場合には、更にこれらの上層のアクリル樹脂を用いて
平坦化膜５２を形成し、平坦化膜５２及び層間絶縁膜５
０にコンタクトホールを開口し、その上に画素電極６０
となるＩＴＯを形成し、ＩＴＯとドレイン領域３６Ｄと
を接続する。なお、図３（ｄ）においては、ソース領域
３６Ｓをソース電極７０に接続し、ドレイン領域３６Ｄ
を画素電極６０に接続しているが、これには限られず、
ソース領域３６Ｓを画素電極６０に接続する場合もあ
る。
【００５１】以上のようにして、ＬＣＤパネルの画像表
示部には、マトリクス状の画素毎に図３（ｄ）の如き構
成のＴＦＴが形成され、ＬＣＤの一方の基板が得られ
る。そして、この基板と、共通電極及びカラーフィルタ
の形成された対向基板とを貼り合わせ、間に液晶を封入
することによりＬＣＤ装置が得られる。そして、各ＴＦ
Ｔを用いて画素電極６０の電位を制御することによっ
て、共通電極との間で液晶に所望の電圧が印加され表示
が行われる。
示部には、マトリクス状の画素毎に図３（ｄ）の如き構
成のＴＦＴが形成され、ＬＣＤの一方の基板が得られ
る。そして、この基板と、共通電極及びカラーフィルタ
の形成された対向基板とを貼り合わせ、間に液晶を封入
することによりＬＣＤ装置が得られる。そして、各ＴＦ
Ｔを用いて画素電極６０の電位を制御することによっ
て、共通電極との間で液晶に所望の電圧が印加され表示
が行われる。
【００５２】なお、上述のような工程で得られたＴＦＴ
を、液晶駆動用ではなく、ＩＣ内の各種メモリ素子や論
理回路素子又は液晶表示装置の駆動回路の論理回路の素
子として用いる場合には、画素電極６０は不要である。
この場合には、ソース電極７０の形成と同時に、同様な
手法でドレイン電極７０Ｄを形成し、ドレイン領域３６
Ｄと接続する。また、ソース・ドレイン電極の形成後に
おいては、それぞれ対応するソース・ドレイン配線に接
続する。但し、電極と配線とを一体的に形成する場合に
は、ソース・ドレイン電極の形成と同時に必要な配線パ
ターンを形成する。
を、液晶駆動用ではなく、ＩＣ内の各種メモリ素子や論
理回路素子又は液晶表示装置の駆動回路の論理回路の素
子として用いる場合には、画素電極６０は不要である。
この場合には、ソース電極７０の形成と同時に、同様な
手法でドレイン電極７０Ｄを形成し、ドレイン領域３６
Ｄと接続する。また、ソース・ドレイン電極の形成後に
おいては、それぞれ対応するソース・ドレイン配線に接
続する。但し、電極と配線とを一体的に形成する場合に
は、ソース・ドレイン電極の形成と同時に必要な配線パ
ターンを形成する。
【００５３】本実施形態の多結晶シリコンＴＦＴは、液
晶駆動用素子及びＬＣＤの駆動回路用素子の両方に利用
することができる。そして、ＬＣＤ装置の駆動回路等の
素子として、例えばＣＭＯＳ（Complementary Metal Ox
ide Semiconductor）を形成する場合には、本実施形態
の多結晶シリコンＴＦＴを用いてｎチャネル（ｎ−ｃ
ｈ）ＴＦＴとｐチャネル（ｐ−ｃｈ）ＴＦＴを形成す
る。具体的には、図３（ａ），（ｂ）に示す工程におい
て、ｎ型不純物を先にドープする場合、ｐ−ｃｈＴＦＴ
の形成領域をマスク材で覆っておく。そして、ｎ型不純
物ドープ後、ｐ−ｃｈＴＦＴを覆うマスク材を剥離し、
反対にｎ−ｃｈＴＦＴ領域をマスクし、この状態で、図
３（ａ）と同様にしてｐ型の不純物をドープする（但
し、ＬＤＤ構造は採らない）。ｎ型及びｐ型の不純物ド
ープ終了後には、ｎ−ｃｈＴＦＴ、ｐ−ｃｈＴＦＴとも
同時に活性化処理を行い、図３（ｄ）に示すようなＴＦ
Ｔを作成する（駆動回路用のＴＦＴでは画素電極６０の
形成は不要）。
晶駆動用素子及びＬＣＤの駆動回路用素子の両方に利用
することができる。そして、ＬＣＤ装置の駆動回路等の
素子として、例えばＣＭＯＳ（Complementary Metal Ox
ide Semiconductor）を形成する場合には、本実施形態
の多結晶シリコンＴＦＴを用いてｎチャネル（ｎ−ｃ
ｈ）ＴＦＴとｐチャネル（ｐ−ｃｈ）ＴＦＴを形成す
る。具体的には、図３（ａ），（ｂ）に示す工程におい
て、ｎ型不純物を先にドープする場合、ｐ−ｃｈＴＦＴ
の形成領域をマスク材で覆っておく。そして、ｎ型不純
物ドープ後、ｐ−ｃｈＴＦＴを覆うマスク材を剥離し、
反対にｎ−ｃｈＴＦＴ領域をマスクし、この状態で、図
３（ａ）と同様にしてｐ型の不純物をドープする（但
し、ＬＤＤ構造は採らない）。ｎ型及びｐ型の不純物ド
ープ終了後には、ｎ−ｃｈＴＦＴ、ｐ−ｃｈＴＦＴとも
同時に活性化処理を行い、図３（ｄ）に示すようなＴＦ
Ｔを作成する（駆動回路用のＴＦＴでは画素電極６０の
形成は不要）。
【００５４】
【発明の効果】本発明によれば、熱伝導率の高い材料膜
の上方に少なくとも一部が重なるように形成されたａ−
Ｓｉ膜の多結晶化にあたり、ａ−Ｓｉ膜に対してランプ
アニール処理及びレーザアニール処理を施す。ランプア
ニールにより、熱伝導率の高い材料膜上のａ−Ｓｉ領域
を十分に加熱することができるので、レーザアニールだ
けでは十分な多結晶化が困難な上記材料膜上に適正なグ
レインサイズのｐ−Ｓｉを形成することができる。
の上方に少なくとも一部が重なるように形成されたａ−
Ｓｉ膜の多結晶化にあたり、ａ−Ｓｉ膜に対してランプ
アニール処理及びレーザアニール処理を施す。ランプア
ニールにより、熱伝導率の高い材料膜上のａ−Ｓｉ領域
を十分に加熱することができるので、レーザアニールだ
けでは十分な多結晶化が困難な上記材料膜上に適正なグ
レインサイズのｐ−Ｓｉを形成することができる。
【００５５】上記熱伝導率の高い材料膜の上方にａ−Ｓ
ｉ膜が形成された構成は、例えばボトムゲート構造のＴ
ＦＴや、多層構造の半導体装置などにおいて適用されう
る構成である。よって、上述のような多結晶化方法を例
えばボトムゲート構造の多結晶シリコンＴＦＴの製造に
あたって利用すれば、高熱伝導率のゲート電極の上方領
域に形成されるＴＦＴの能動層（チャネル領域）におけ
るａ−Ｓｉを、適切に多結晶化することが可能となり、
特性の優れた多結晶シリコンＴＦＴが得られる。
ｉ膜が形成された構成は、例えばボトムゲート構造のＴ
ＦＴや、多層構造の半導体装置などにおいて適用されう
る構成である。よって、上述のような多結晶化方法を例
えばボトムゲート構造の多結晶シリコンＴＦＴの製造に
あたって利用すれば、高熱伝導率のゲート電極の上方領
域に形成されるＴＦＴの能動層（チャネル領域）におけ
るａ−Ｓｉを、適切に多結晶化することが可能となり、
特性の優れた多結晶シリコンＴＦＴが得られる。
【００５６】また、本発明では、多結晶化アニールにお
いて、二種類のアニール処理を併用することから、低温
でａ−Ｓｉを多結晶化でき、安価なガラス基板などの上
にもｐ−Ｓｉ膜を形成でき、更にこれを用いて多結晶シ
リコンＴＦＴを形成することが容易となる。
いて、二種類のアニール処理を併用することから、低温
でａ−Ｓｉを多結晶化でき、安価なガラス基板などの上
にもｐ−Ｓｉ膜を形成でき、更にこれを用いて多結晶シ
リコンＴＦＴを形成することが容易となる。
【００５７】本発明の多結晶シリコンＴＦＴは、液晶表
示装置等、マトリクス型の表示装置の画素駆動用のスイ
ッチング素子や、表示装置の駆動回路のスイッチング素
子のいずれか一方、あるいはこれら両方のスイッチング
素子として容易に利用できる。特に、本発明では多結晶
シリコンＴＦＴが得られることから、画素駆動用のスイ
ッチング素子と表示装置の駆動回路のスイッチング素子
とを、同一基板上に同一工程によって形成することが可
能となる。このため、表示装置のコストダウンにつなが
り、またパネル周辺に駆動回路が内蔵されることとなる
ので、表示装置の薄型化、軽量化を図ることができ、表
示装置の表示品質の向上と共に大型化にも有利となる。
示装置等、マトリクス型の表示装置の画素駆動用のスイ
ッチング素子や、表示装置の駆動回路のスイッチング素
子のいずれか一方、あるいはこれら両方のスイッチング
素子として容易に利用できる。特に、本発明では多結晶
シリコンＴＦＴが得られることから、画素駆動用のスイ
ッチング素子と表示装置の駆動回路のスイッチング素子
とを、同一基板上に同一工程によって形成することが可
能となる。このため、表示装置のコストダウンにつなが
り、またパネル周辺に駆動回路が内蔵されることとなる
ので、表示装置の薄型化、軽量化を図ることができ、表
示装置の表示品質の向上と共に大型化にも有利となる。
【００５８】また、上述のような多結晶化方法を実行す
るためのアニール装置は、短時間熱アニール処理部と、
レーザアニール処理部とを近接配置することによって容
易に構成でき、装置開発のための多大な労力を不要とで
きる。
るためのアニール装置は、短時間熱アニール処理部と、
レーザアニール処理部とを近接配置することによって容
易に構成でき、装置開発のための多大な労力を不要とで
きる。
【図１】 本発明の実施形態に係るａ−Ｓｉの多結晶化
のためのアニール装置構成を示す図である。
のためのアニール装置構成を示す図である。
【図２】 本発明の実施形態に係るボトムゲート構造の
多結晶シリコンＴＦＴの製造工程を示す図である。
多結晶シリコンＴＦＴの製造工程を示す図である。
【図３】 本発明の実施形態に係るボトムゲート構造の
多結晶シリコンＴＦＴの製造工程を示す図である。
多結晶シリコンＴＦＴの製造工程を示す図である。
【図４】 ボトムゲート構造の多結晶シリコンＴＦＴの
従来の製造工程を示す図である。
従来の製造工程を示す図である。
【図５】 ボトムゲート構造の液晶駆動用ＴＦＴの平面
構成を説明する図である。
構成を説明する図である。
【図６】 従来の多結晶化方法によって得られたｐ−Ｓ
ｉ膜の多結晶化状態を示す図である。
ｉ膜の多結晶化状態を示す図である。
１０ 基板、１２ ゲート電極、１４ ゲート絶縁膜
２０ ａ−Ｓｉ膜、２４ ｐ−Ｓｉ膜、３０ チャネル
ストッパ膜、３４ チャネル領域、３６Ｓ ソース領
域、３６Ｄ ドレイン領域、６０ ＩＴＯ、１００ ハ
ロゲンランプ、１０２，１０８ 搬送ローラ、１０４
予備加熱部、１０６ 冷却部、２００ 光源、２０２
光学系、２０４ エキシマレーザ出射部。
２０ ａ−Ｓｉ膜、２４ ｐ−Ｓｉ膜、３０ チャネル
ストッパ膜、３４ チャネル領域、３６Ｓ ソース領
域、３６Ｄ ドレイン領域、６０ ＩＴＯ、１００ ハ
ロゲンランプ、１０２，１０８ 搬送ローラ、１０４
予備加熱部、１０６ 冷却部、２００ 光源、２０２
光学系、２０４ エキシマレーザ出射部。
Claims (5)
- 【請求項１】 基板上に形成された熱伝導率の高い材料
膜の上方に非晶質シリコン膜を形成し、 前記非晶質シリコン膜形成後、前記非晶質シリコン膜に
対してランプアニール処理及びレーザアニール処理を施
し、前記非晶質シリコン膜を多結晶化させて多結晶シリ
コン膜を得ることを特徴とする多結晶シリコン膜の製造
方法。 - 【請求項２】 ガラス基板上に形成されるボトムゲート
構造の薄膜トランジスタの製造方法であって、 前記ガラス基板上に所望のパターンに形成されたゲート
電極材料膜の上方に、非晶質シリコン膜をゲート絶縁膜
を介して形成し、 前記非晶質シリコン膜形成後、前記非晶質シリコン膜に
対してランプアニール処理及びレーザアニール処理を施
し、前記非晶質シリコン膜を多結晶化させて多結晶シリ
コン膜を形成し、 前記多結晶シリコン膜を薄膜トランジスタの能動層とす
ることを特徴とする薄膜トランジスタの製造方法。 - 【請求項３】 ガラス基板上に形成されるボトムゲート
構造の薄膜トランジスタの製造方法であって、 前記ガラス基板上に所望のパターンに形成されたゲート
電極材料膜の上方に、非晶質シリコン膜をゲート絶縁膜
を介して形成し、 前記非晶質シリコン膜形成後、前記非晶質シリコン膜に
対してランプアニール処理及びレーザアニール処理を施
し、前記非晶質シリコン膜を多結晶化して多結晶シリコ
ン膜を形成し、 前記多結晶シリコン膜に不純物をドーピングし、 前記多結晶シリコン膜に対してレーザアニール処理又は
ランプアニール処理のいずれか又は両方を施して前記ド
ーピングした不純物を活性化し、前記多結晶シリコン膜
中に薄膜トランジスタのソース、ドレイン領域及びチャ
ネル領域を形成することを特徴とする薄膜トランジスタ
の製造方法。 - 【請求項４】 請求項１〜３のいずれか一つに記載の製
造方法において、 前記非晶質シリコン膜の多結晶化に際し、前記非晶質シ
リコン膜に対してランプ照射による短時間熱アニール処
理を施し、前記短時間熱アニール処理と前後して前記非
晶質シリコン膜に対してエキシマレーザ光照射によるレ
ーザアニール処理を施して、前記非晶質シリコン膜を多
結晶化し多結晶シリコン膜を形成することを特徴とする
多結晶シリコン膜又は薄膜トランジスタの製造方法。 - 【請求項５】 非晶質シリコンを多結晶化するためのア
ニール装置において、 ハロゲン光を照射して被アニール体をアニールするため
の短時間熱アニール処理部と、エキシマレーザを照射し
て前記被アニール体をアニールするためのレーザアニー
ル処理部と、を近接配置したことを特徴とするアニール
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149798A JPH10294469A (ja) | 1997-02-24 | 1998-02-24 | 多結晶シリコン膜の製造方法、薄膜トランジスタの製造方法及びアニール装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-39226 | 1997-02-24 | ||
| JP3922697 | 1997-02-24 | ||
| JP4149798A JPH10294469A (ja) | 1997-02-24 | 1998-02-24 | 多結晶シリコン膜の製造方法、薄膜トランジスタの製造方法及びアニール装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10294469A true JPH10294469A (ja) | 1998-11-04 |
Family
ID=26378558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4149798A Pending JPH10294469A (ja) | 1997-02-24 | 1998-02-24 | 多結晶シリコン膜の製造方法、薄膜トランジスタの製造方法及びアニール装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10294469A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11103070A (ja) * | 1997-08-01 | 1999-04-13 | Sony Corp | 薄膜トランジスタ |
| JP2002033483A (ja) * | 2000-07-17 | 2002-01-31 | Sony Corp | 薄膜半導体装置の製造方法 |
| US6830616B1 (en) | 1997-02-10 | 2004-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor and manufacturing method of semiconductor device |
| KR100623230B1 (ko) * | 2003-11-29 | 2006-09-18 | 삼성에스디아이 주식회사 | 박막 트랜지스터의 제조 방법 |
| JP2007208009A (ja) * | 2006-02-02 | 2007-08-16 | Hitachi Ltd | 有機薄膜トランジスタの製造方法および製造装置 |
| JP2010113346A (ja) * | 2008-10-08 | 2010-05-20 | Semiconductor Energy Lab Co Ltd | 表示装置 |
-
1998
- 1998-02-24 JP JP4149798A patent/JPH10294469A/ja active Pending
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| US7300826B2 (en) | 1997-02-10 | 2007-11-27 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor and manufacturing method of semiconductor device |
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| US9130067B2 (en) | 2008-10-08 | 2015-09-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9703157B2 (en) | 2008-10-08 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US9915843B2 (en) | 2008-10-08 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device with pixel including capacitor |
| US10254607B2 (en) | 2008-10-08 | 2019-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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