JPH1098192A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 多結晶シリコンで構成されたＣＭＯＳ回路に
おいて、ｎ型チャネルＴＦＴとｐ型チャネルＴＦＴとの
間で、ＴＦＴの幾何学的形状を同一にすることが可能な
構造及びその製造方法を提供する。 【解決手段】 ガラス基板１０の表面に非晶質シリコン
薄膜１２ａ、１２ｂを形成する。非晶質シリコン薄膜１
２ａ、１２ｂの表面にライン状のエキシマレーザビーム
３９を照射しながら、その幅方向に走査する。これによ
って、非晶質シリコン薄膜１２ａ、１２ｂを多結晶化す
ると同時に、結晶粒の形状に二次元的な異方性を与え
る。ｐ型チャネルＴＦＴ８を、そのチャネル１２ａの方
向と二次元的な異方性を与えられた結晶粒の長軸方向と
が一致する様に形成するとともに、ｎ型チャネルＴＦＴ
９を、そのチャネル１２ｂの方向とｐ型チャネルＴＦＴ
８のチャネル１２ａの方向とが互いに直交する様に、形
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置等に用いられる薄膜トランジスタを
用いたＣＭＯＳ回路の構造及びその製造方法に関する。

【０００２】

【従来の技術】エレクトロ・ルミネッセンス、発光ダイ
オード、プラズマ、蛍光表示、液晶等の表示デバイス
は、表示部の薄型化が可能であり、事務機器やコンピュ
ータ等の表示装置、あるいは特殊な表示装置への用途と
して要求が高まっている。

【０００３】これらの表示装置のなかでも、薄膜トラン
ジスタ（Thin Film Transistor：ＴＦＴ）を画素スイッ
チング素子として用いたアクティブマトリクス型液晶表
示装置（Active Matrix Liquid Crystal Display：ＡＭ
−ＬＣＤ）は、高画質・高品位・低消費電力のディスプ
レイとして期待され、多くの研究開発が進められてい
る。

【０００４】ＴＦＴのチャネル活性層として多結晶シリ
コン（poly-Si)を用いたポリシリコンＴＦＴは、移動度
が高く、アクティブマトリクス型液晶表示装置において
画素のスイッチング素子に適用した場合には高精細化が
可能であり、更に、画素スイッチング素子を制御するた
めの周辺駆動回路としても使用することができる。即
ち、ポリシリコンＴＦＴを用いた場合、画素部と同時に
周辺駆動回路部を形成することが可能であり（駆動回路
一体型ＬＣＤ）、駆動回路チップの実装コスト削減や狭
額縁化などに効果がある。

【０００５】現在、市販されている駆動回路一体型ＬＣ
Ｄは、プロジェクション型ディスプレイやビューファイ
ンダーに用いられる中小型ディスプレイである。そのプ
ロセスは、多結晶シリコン薄膜の形成に固相成長法（６
００℃程度のプロセス）あるいは熱酸化膜（９００℃以
上のプロセス）を使用するので、いわゆる高温プロセス
を採用することになる。このため、高価な石英基板や高
耐熱性基板を使用することが必要になり、製造コスト増
大の要因となっている。

【０００６】そこで、高温プロセスにより形成されるも
のと同等の特性を備えた多結晶シリコン薄膜、ゲート酸
化膜、更には不純物活性化領域などを、アモルファスシ
リコン（以下、ａ−Ｓｉと記す）ＴＦＴ−ＬＣＤで採用
されているいわゆる低温プロセス（ガラス基板が使用可
能な温度である４５０℃あるいは６００℃以下のプロセ
ス）によって形成することが可能となれば、低コストの
大面積ガラス基板が使用可能となるので、一枚の基板か
ら複数のＬＣＤパネルを作成すること（ＬＣＤパネル多
面取り）などが可能となり、コストダウン及びスループ
ットの向上など、その効果は大きい。

【０００７】低温プロセスによる多結晶シリコン薄膜形
成技術及び不純物活性化技術として、エキシマレーザア
ニール（Excimer Laser Anneal：ＥＬＡ）によるａ−Ｓ
ｉ薄膜の結晶化技術及び活性化技術が研究されている。
エキシマレーザアニールを使用すれば、ａ−Ｓｉ薄膜が
瞬時に溶融し結晶化するので、基板の熱損傷が少なく、
低コストの大面積ガラス基板の使用が可能となる。

【０００８】図７に、一般的なポリシリコンＴＦＴを用
いたＣＭＯＳ回路の構造の概要を示す、（ａ）は平面レ
イアウト、（ｂ）はｐ型チャネルＴＦＴの断面構造、
（ｃ）はｎ型チャネルＴＦＴの断面構造を表す。

【０００９】透明な絶縁膜１１がコートされた透明絶縁
性基板１０に、多結晶シリコン薄膜からなる高抵抗半導
体層１２ａ、１２ｂが配置されている。これらの多結晶
シリコン薄膜１２ａ、１２ｂは、例えばプラズマＣＶＤ
法を用いて、ａ−Ｓｉ：Ｈ薄膜（水素化アモルファスシ
リコン薄膜）を５０ｎｍから７０ｎｍ程度の厚さで堆積
し、更に熱アニールを施すことにより、ａ−Ｓｉ：Ｈ薄
膜に脱水素処理を施し、次いで、エキシマレーザアニー
ルにより多結晶化することによって形成される。

【００１０】ＴＦＴのチャネル部となる高抵抗半導体層
１２ａ、１２ｂに隣接して、ソース・ドレイン領域とな
る低抵抗半導体層１３ａ、１４ａ、１３ｂ、１４ｂが形
成されている。それらは、燐またはボロンなどの不純物
の注入がされている。

【００１１】高抵抗半導体層１２ａ、１２ｂの上には、
ゲート絶縁膜１６ａ、１６ｂが厚さ７０ｎｍから１００
ｎｍ程度で形成されている。このゲート絶縁膜１６ａ、
１６ｂは、ＡＰＣＶＤ、ＰＥ−ＣＶＤ、あるいはＥＣＲ
−ＰＥＣＶＤなどにより形成される。

【００１２】ゲート絶縁膜１６ａ、１６ｂの上には、ゲ
ート電極１８ａ、１８ｂが形成されている。また、低抵
抗半導体層１３ａ、１３ｂ、１４ａ、１４ｂには，それ
ぞれソース電極１９ａ、１９ｂ、及びドレイン電極２０
ａ、２０ｂが接続される。ゲート電極１８ａ、１８ｂと
ソース電極１９ａ、１９ｂあるいはドレイン電極２０
ａ、２０ｂとの間には、それらを絶縁するために、層間
絶縁膜２１が形成されている。

【００１３】平面方向に対して一様で、異方性がない多
結晶シリコン薄膜から、ｎ型チャネルのＴＦＴ９及びｐ
型チャネルのＴＦＴ８を形成した場合、ｎ型のチャネル
とｐ型のチャネルとでは、移動度が約２倍異なる。例え
ば、ｐ型のチャネルの移動度が５０ｃｍ² ／Ｖｓの場
合、ｎ型のチャネルの移動度は１００ｃｍ² ／Ｖｓ程度
になる。

【００１４】このため、従来、ＣＭＯＳ回路を構成する
場合、移動度の相違に起因して発生するＴＦＴ特性の相
違を打ち消すために、ｐ型チャネルＴＦＴのチャネル幅
をｎ型チャネルＴＦＴのチャネル幅の約２倍にすること
が一般的に行われている。しかし、この方法では、ＣＭ
ＯＳ回路のサイズがｐ型チャネルＴＦＴのチャネル幅に
支配されて大きくなり、回路をレイアウトする際の制約
要因となる。

【００１５】また、ｎ型チャネルＴＦＴとｐ型チャネル
ＴＦＴのサイズが大きく異なると、パターニング精度の
誤差に起因する特性の変動量が互いに異なる結果、ＴＦ
Ｔ特性を揃えることが困難になる。

【００１６】

【発明が解決しようとする課題】本発明は以上の様な問
題に鑑みなされたもので、本発明の目的は、多結晶シリ
コンでチャネル部を構成したＣＭＯＳ回路において、ｎ
型チャネルＴＦＴとｐ型チャネルＴＦＴとの間で、ＴＦ
Ｔの幾何学的形状を同一にすることが可能なＣＭＯＳ回
路の構造及びその製造方法を提供することにある。

【００１７】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、透明絶縁性基板上に、薄膜トランジスタによ
ってＣＭＯＳ回路が形成された半導体装置の製造方法に
おいて、透明絶縁性基板の表面に非晶質シリコン薄膜を
形成する工程と、前記非晶質シリコン薄膜の表面に、ラ
イン状のレーザビームを照射しながらこのレーザビーム
をその幅方向に走査することによって、前記非晶質シリ
コン薄膜を多結晶化すると同時に、結晶粒の形状に二次
元的な異方性を与える工程と、ｐ型チャネル薄膜トラン
ジスタを、そのチャネル長方向と前記の二次元的な異方
性を与えられた結晶粒の長軸方向とが一致する様に形成
するとともに、ｎ型チャネル薄膜トランジスタを、その
チャネル長方向と前記ｐ型チャネル薄膜トランジスタの
チャネル長方向とが互いに直交する様に、形成する工程
と、を備えたことを特徴とする。

【００１８】なお、上記の方法において、レーザビーム
の走査は、光学系を用いてレーザビーム自体を走査する
か、あるいは、レーザビーム自体の照射位置は固定した
まま、透明絶縁性基板側を移動することによって、透明
絶縁性基板に対して相対的にレーザビームを走査するか
のいずれで行ってもよい。

【００１９】なお、前記ライン状のレーザビームの幅
は、目標とする多結晶シリコンの平均粒系及び二次元的
な異方性（短軸長さ／長軸長さ）により決定されるが、
３００μｍ以上では、ＣＭＯＳ回路に好適な結晶粒の異
方性が確保できない。１μｍ以上１００μｍ以下程度と
するのが適当である。

【００２０】また、本発明の半導体装置は、透明絶縁性
基板上に、薄膜トランジスタによってＣＭＯＳ回路が形
成された半導体装置において、薄膜トランジスタのチャ
ネル部を、結晶粒の形状が二次元的な異方性を有する多
結晶シリコン薄膜で形成し、ｐ型チャネル薄膜トランジ
スタを、そのチャネル長方向と多結晶シリコンの結晶粒
の長軸方向とが一致する様に形成し、ｎ型チャネル薄膜
トランジスタを、そのチャネル長方向と前記ｐ型チャネ
ル薄膜トランジスタのチャネル長方向とが互いに直交す
る様に形成した、ことを特徴とする。

【００２１】また、本発明のアクティブマトリクス型液
晶表示装置は、アレイ基板上に、走査線駆動回路及び信
号線駆動回路を薄膜トランジスタを用いたＣＭＯＳ回路
で構成し、薄膜トランジスタのチャネル部を、結晶粒の
形状が二次元的な異方性を有する多結晶シリコン薄膜で
形成し、ｐ型チャネル薄膜トランジスタを、そのチャネ
ル長方向と多結晶シリコンの結晶粒の長軸方向とが一致
する様に形成し、ｎ型チャネル薄膜トランジスタを、そ
のチャネル長方向と前記ｐ型チャネル薄膜トランジスタ
のチャネル長方向とが互い直交する様に形成した、こと
を特徴とする。 （作用）多結晶シリコン薄膜の移動度は、結晶粒径に大
きく依存する。即ち、結晶粒径が大きくなるに従って移
動度が増大する。従って、多結晶シリコンでチャネル部
を構成したＴＦＴの特性は、多結晶シリコンの結晶粒径
に依存する。具体的には、多結晶シリコンの結晶粒径が
大きくなるに従って、閾値（Ｖｔｈ）が低下する。

【００２２】本発明の半導体装置では、結晶粒の形状に
二次元的な異方性を有する多結晶シリコン薄膜を形成
し、この多結晶シリコン薄膜からＴＥＴを形成する、そ
の際、ｐ型チャネルＴＦＴのチャネルを結晶粒界をより
少なく通過する方向に形成し、ｎ型チャネルＴＦＴのチ
ャネルを前記方向に対して直交する方向に形成する。こ
の結果、ｐ型チャネルＴＦＴのチャネルは、見掛け上、
結晶粒径が大きくなり、ｎ型チャネルＴＦＴのチャネル
は、見掛け上、結晶粒径が小さくなる。

【００２３】即ち、結晶粒の形状の二次元的な異方性を
任意に調整することにより、ｐ型チャネルＴＦＴ及びｎ
型チャネルＴＦＴを、同一の幾何学的形状で形成しても
（即ち、同一のチャネル幅及びチャネル長さで形成して
も）、特性の揃ったｐ型チャネルＴＦＴ及びｎ型チャネ
ルＴＦＴを形成することができる。

【００２４】ｐ型チャネルＴＦＴ及びｎ型チャネルＴＦ
Ｔを、同一の幾何学的形状で形成すると、ＣＭＯＳ回路
のサイズを小さくすることが可能になり、回路の配置に
対する制約要因を緩和することができる。また、パター
ニング精度の誤差に起因する特性の変動量が互いに同程
度になる結果、ＴＦＴ特性を揃えることが比較的、容易
になる。

【００２５】上記の様なＣＭＯＳ回路の構造を、いわゆ
る駆動回路一体型のアクティブマトリクス型液晶表示装
置において、表示領域の周辺のアレイ基板上に形成され
る走査線駆動回路及び信号線駆動回路に採用すれば、ア
クティブマトリクス型液晶表示装置の製造コストの低減
に大きな効果が得られる。

【００２６】なお、例えば、次の様な方法により、多結
晶シリコンの結晶粒の形状に二次元的な異方性を与える
ことができる。即ち、ａ−Ｓｉ薄膜の表面に、幅の狭い
ライン状のレーザビームを照射しながら、このレーザビ
ームをその幅方向に走査する。非晶質シリコンの溶解
は、レーザビームが照射されている幅の狭い領域のみに
限定されるので、シリコンの結晶は、レーザビームの幅
方向へは成長せず、専らレーザビームの長手方向のみに
成長する結果、結晶粒の形状に二次元的な異方性を有す
る多結晶シリコン薄膜が形成される。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図を
用いて説明する。 （例１）先ず、結晶粒の形状に二次元的な異方性を有す
る多結晶シリコン薄膜を形成する方法及び装置の一例に
ついて説明する。

【００２８】図１に、本発明に基く半導体装置の製造に
おいて使用されるエキシマレーザアニール装置の概要を
示す。図中、３１はレーザ光源、３２は光学系、３４は
ステージ、３５は真空チャンバ、３６は石英窓、４０は
被処理基板を表す。

【００２９】真空チャンバ３５内に設けられたステージ
３４の上には、被処理基板４０がセットされる。この被
処理基板４０は、先行する工程において、その表面にア
モルファスシリコン薄膜が堆積される。

【００３０】真空チャンバ３５の天井部には、透明な石
英窓３６が設けられている。レーザ光源３１は真空チャ
ンバ３５の外部に配置され、レーザ光源３１から発射さ
れたレーザビーム３９は、光学系３２を通って所定の形
状に加工され、窓３６を通って、被処理基板４０の表面
に照射される。この例では、レーザビーム３９の幅をで
きる限り狭く加工して、幅０．０１ｍｍのライン状のビ
ームとしている。

【００３１】また、この例では、レーザの光学系３２を
移動せずに、被処理基板４０を載せたステージ３４を移
動することにより、レーザビーム３９を幅方向に走査し
て、被処理基板４０の全面が照射される様になってい
る。一方向のレーザ挿引で被処理基板全体のａ−Ｓｉ薄
膜が多結晶化される。なお、レーザ照射前にａ−Ｓｉ薄
膜を所定の形状にパターニングしてもよい。

【００３２】図２に多結晶化の模式図を示す。幅が狭い
ライン状のレーザビームを使用してａ−Ｓｉ薄膜の多結
晶化を行うと、レーザビームの幅方向（図中のｘ方向）
に対しては、溶解の範囲が広がらないので、シリコンの
結晶はレーザビームの幅方向へは成長しない。一方、レ
ーザビームの長さ方向（図中のｙ方向）については、一
様に溶融しているので、シリコンの結晶はレーザビーム
の長さ方向へ成長する。従って、この例で用いた様な
０．０１ｍｍ程度の極めて幅の狭いレーザビームを照射
した場合には、図３の平面ＴＥＭ像に示す様に、結晶粒
の形状に二次元的な異方性を備えた多結晶シリコン薄膜
を形成することができる。

【００３３】なお、被処理基板４０が設置されるステー
ジ３４は、被処理基板４０を加熱するためにヒーターが
内蔵される場合もある。被処理基板４０は、真空中でレ
ーザアニールされる場合もあれば、特定の雰囲気中でア
ニールされる場合もある。特定の雰囲気としては、例え
ば、炭素の薄膜への混入を避けるために窒素雰囲気であ
ったり、還元雰囲気を得るために水素雰囲気であったり
する。状況に応じて使い分ければよい。

【００３４】また、上記の例の様に、被処理基板４０を
載せたステージ３４を移動せずに、光学系３２を用いて
レーザビーム３９を走査して、被処理基板全面を照射し
てもよい。

【００３５】また、上記の方法に代る方法として、例え
ば、被処理基板またはａ−Ｓｉ薄膜に、エキシマレーザ
アニールに先立って、一方向に沿って、多数の溝状の疵
を、予め形成しておくことによって、エキシマレーザア
ニールを施した後の結晶粒の二次元的な形状を調整する
方法もある。なお、この場合には、レーザビームの幅を
狭くした方が望ましいが、しなくても良い。

【００３６】具体的には、例えば図８に示すように、基
板１０上に窒化シリコン膜などからなるアンダーコート
層１１を形成し、このアンダーコート層１１をＰＥＰ法
あるいはラビング法などの方法を用いて表面処理し、一
方向に沿って１μｍ〜１００μｍ間隔で溝を形成する。

【００３７】その上にａ−Ｓｉ膜を形成することによっ
て、ａ−Ｓｉ膜の表面形状は下地のアンダーコート層１
１の表而形状に沿った凹凸面となる。あるいは、図９に
示す様に、基板１０に予め表面処理を施すことによって
溝部を形成し、その上にアンダーコート層１１及びａ−
Ｓｉ層を形成することによって、ａ−Ｓｉ層表面に溝部
を形成することもできる。

【００３８】この方法によれば、ＰＥＰ工程時のエッチ
ング時間などを制御することにより、図１０に示す様
に、溝部の形状あるいは深さを制御することができる。 （例２）次に、本発明の半導体装置の構造及びその製造
方法について説明する。

【００３９】図４に本発明に基く半導体装置の一例とし
て、ＣＭＯＳ回路の構造（一部）を示す、（ａ）はレイ
アウトを、（ｂ）はｐ型チャネルＴＦＴのチャネルの長
手方向に沿った断面図を、（ｃ）はｎ型チャネルＴＦＴ
のチャネルの長手方向に沿った断面図を、それぞれ表
す。図中、８はｐ型チャネルＴＦＴ、９はｎチャネルＴ
ＦＴ、１２ａ、１３ａ、１４ａは、それぞれｐチャネル
ＴＦＴのチャネル領域、ソース領域、ドレイン領域、１
２ｂ、１３ｂ、１４ｂは、それぞれｎチャネルＴＦＴの
チャネル領域、ソース領域、ドレイン領域を表す。

【００４０】図４のレイアウト及び断面図に示す様に、
このＣＭＯＳ回路では、ｐ型チャネルＴＦＴとｎ型チャ
ネルＴＦＴは、同一の幾何学的形状（ゲート長さ、幅）
を備えるとともに、チャネル方向が互いに直交する様に
配置される。

【００４１】図４（ｂ）及び（ｃ）の断面図に示す様
に、ガラス基板１０の上に透明な絶縁膜１１が形成さ
れ、その上に多結晶シリコン薄膜によりｐ型チャネルＴ
ＦＴのチャネル領域１２ａ、ソース領域１３ａ、ドレイ
ン領域１４ａ、及び、ｎ型チャネルＴＦＴのチャネル領
域１２ｂ、ソース領域１３ｂ、ドレイン領域１４ｂが形
成されている。それらの上に、ゲート絶縁膜１６ａ、１
６ｂが形成され、ゲート絶縁膜１６ａ、１６ｂの上に
は、ゲート電極１８ａ、１８ｂが形成されている。多結
晶シリコン薄膜、ゲート絶縁膜１６ａ、１６ｂ及びゲー
ト電極１８ａ、１８ｂ等の上には、層間絶縁膜２１が形
成され、その上に、ソース・ドレイン電極１９ａ、２０
ａ、１９ｂ、２０ｂが形成されるとともに、これらのソ
ース・ドレイン電極１９ａ、２０ａ、１９ｂ、２０ｂ
は、層間絶縁膜２１に形成されたコンタクトホールを介
して、それぞれソース・ドレイン領域１３ａ、１４ａ、
１３ｂ、１４ｂに接続されている。

【００４２】次に、図４に示したＣＭＯＳ回路の製造方
法について説明する。透明な絶縁膜１１がコートされた
ガラス基板１０の上に、プラズマＣＶＤ法により、ａ−
Ｓｉ：Ｈ薄膜（水素化アモルファスシリコン薄膜）を、
厚さ５０〜８０ｎｍで形成する。次に、このａ−Ｓｉ：
Ｈ薄膜に、４５０℃で１時間の熱アニールを施すことに
より、脱水素処理を施す。

【００４３】この様にして形成されたａ−Ｓｉ薄膜を、
エキシマレーザアニール（ＥＬＡ）によって多結晶シリ
コン化する。その際、ライン状のレーザビームを照射し
ながら幅方向に走査する前述の方法を用いて、形成され
る多結晶シリコンの結晶粒に二次元的な異方性を与え
る。

【００４４】この様な二次元的な異方性を有する多結晶
シリコン薄膜の上に、ＰＥＣＶＤ法により、ゲート絶縁
膜１６ａ、１６ｂを厚さ１００ｎｍで形成する。この
際、ｐ型チャネルＴＦＴ８を、そのチャネル方向が多結
晶シリコンの結晶粒の長軸方向（即ち、結晶粒界の間隔
が広い方向）と一致する様に配置するとともに、ｎ型チ
ャネルＴＦＴ９を、そのチャネル方向が前記の長軸方向
と直交する方向（即ち、結晶粒界の間隔が狭い方向）と
一致する様に配置する。

【００４５】次に、ゲート絶縁膜１６ａ、１６ｂの上
に、Ｍｏ−Ｔａ合金（あるいはＭｏ−Ｗ合金）により、
厚さ３５０ｎｍのゲート電極１８ａ、１８ｂを形成す
る。次に、上記のｐ型チャネル領域１２ａに隣接する部
分の多結晶シリコン薄膜を、ゲート電極１８ａをマスク
として用いてボロンをドープして低抵抗する。これによ
り、ｐ型チャネルＴＦＴのソース・ドレイン領域１３
ａ、１４ａが形成される。一方、上記のｎ型チャネル領
域１２ｂに隣接する部分の多結晶シリコン薄膜を、ゲー
ト電極１８ｂをマスクとして用いて燐をドープして低抵
抗する。これにより、ｎ型チャネルＴＦＴのソース・ド
レイン領域１３ｂ、１４ｂが形成される。

【００４６】更に、多結晶シリコン薄膜、ゲート絶縁膜
１６ａ、１６ｂ及びゲート電極１８ａ、１８ｂ等の上
に、層間絶縁膜２１を形成し、その上に、ソース・ドレ
イン電極１９ａ、２０ａ、１９ｂ、２０ｂを形成すると
ともに、これらのソース・ドレイン電極１９ａ、２０
ａ、１９ｂ、２０ｂを、層間絶縁膜２１に形成されたコ
ンタクトホールを介して、それぞれソース・ドレイン領
域１３ａ、１４ａ、１３ｂ、１４ｂに接続する。

【００４７】図５は、ｐ型チャネルＴＦＴ８のチャネル
部における結晶粒界の分布の状態を示したものである、
チャネル方向に沿った断面（Ａ−Ａ’断面）をＴＥＭで
観察すると、結晶粒界の分布は図５（ｂ）に示す様にな
り、チャネルを横切る粒界の数が相対的に少ない。

【００４８】図６は、ｎ型チャネルＴＦＴ９のチャネル
部における結晶粒界の分布の状態を示したものである、
チャネル方向に沿った断面（Ｂ−Ｂ’断面）をＴＥＭで
観察すると、結晶粒界の分布は図６（ｂ）に示す様にな
り、チャネルを横切る粒界の数が相対的に多い。

【００４９】以上の様に、ライン状のエキシマレーザビ
ームを用いてレーザアニールを施しすことによって、形
成される多結晶シリコンに二次元的な異方性を与えた
後、ｐ型チャネルＴＦＴとｎ型チャネルＴＦＴを、チャ
ネル方向が互いに直交する様に形成することにより、チ
ャネルを横切る結晶粒界の数に差を設けることができ
る。これにより、同一形状かつ同一寸法のＴＦＴパター
ンを用いてＣＭＯＳ回路を構成することができる。

【００５０】なお、以上において、本発明の半導体装置
の構造及び製造方法の例として、コプラナ型ＴＦＴを用
いて説明したが、本発明の主旨を逸脱しない範囲におい
て、さまざまに変形して実施することができる。例え
ば、ＴＦＴ構造は、リーク電流を低くするためにＬＤＤ
構造でもよいし、ゲート電極を複数とするマルチゲート
（ダブルゲート）ＴＦＴでもよい。

【００５１】また、ａ−Ｓｉ：Ｈ薄膜の形成には、上記
の例で用いたプラズマＣＶＤ法の他に、ＬＰＣＶＤ法な
どを使用することもできる。その膜厚としては、一般的
に５０ｎｍ〜８０ｎｍ程度が適当である。更に、脱水素
工程を省略するために、始めから薄膜中の水素量を減ら
したａ−Ｓｉ薄膜を形成してよい。

【００５２】また、ゲート絶縁膜の形成には、上記の例
で用いたＰＥＣＶＤ法の他に、ＡＰＣＶＤ法、ＥＣＲ−
ＰＥＣＶＤ法などを使用することもできる。その膜厚と
しては、一般的に７０ｎｍから１００ｎｍ程度が適当で
ある。

【００５３】また、ゲート電極の材料としては、上記の
例で用いたＭｏ−Ｔａ積層膜（あるいはＭｏ−Ｗ積層
膜）の他に、Ｍｏ、Ａｌ、Ｔａ、Ｗ、Ｃｕ及びその合金
・積層膜またはドープしたシリコン薄膜などを使用する
こともできる。その膜厚としては、一般的に２５０ｎｍ
から４００ｎｍ程度が適当である。

【００５４】

【発明の効果】多結晶シリコン薄膜をチャネル活性層と
して用いてＣＭＯＳ回路を形成する際、結晶粒の形状に
二次元的な異方性を有する多結晶シリコン薄膜を形成し
て、ｐ型チャネルＴＦＴとｎ型チャネルＴＦＴを、チャ
ネルの方向が互いに直交する様に配置することにより、
即ち、チャネルを横切る結晶粒界の数が少ない方向にｐ
型チャネルＴＦＴを配置し、多い方向にｎ型チャネルＴ
ＦＴを配置することによって、同一形状かつ同一寸法の
ＴＦＴを用いて、特性の揃ったｐ型チャネルＴＦＴ及び
ｎ型チャネルＴＦＴを形成する事が可能となる。この結
果、ＣＭＯＳ回路のレイアウトの際の制約を緩和し、ま
た、パターニング精度の誤差に起因するＴＦＴ特性の変
動量を同程度にして、ｐチャネルＴＦＴとｎチャネルＴ
ＦＴの特性を揃えやすくすることができる。

【図面の簡単な説明】

【図１】本発明の方法によりＣＭＯＳ回路を形成する際
に用いられるエキシマレーザアニール装置の構成の概要
を示す図。

【図２】本発明の方法によりＣＭＯＳ回路を形成する
際、エキシマレーザアニール工程におけるレーザの照射
方法を説明する図。

【図３】多結晶シリコン薄膜の平面ＴＥＭ像の例。

【図４】本発明による半導体装置の一例を示す図、
（ａ）はＣＭＯＳ回路（部分）のレイアウト、（ｂ）は
ｎ型チャネルトランジスタのチャネル方向に沿った断面
図、（ｃ）はｐ型チャネルトランジスタのチャネル方向
に沿った断面図を表す。

【図５】ｐ型チャネルＴＦＴの結晶粒界とチャネル方向
の関係を説明する図、（ａ）は平面図、（ｂ）はチャネ
ル方向に沿った断面図を表す。

【図６】ｎ型チャネルＴＦＴの結晶粒界とチャネル方向
の関係を説明する図、（ａ）は平面図、（ｂ）はチャネ
ル方向に沿った断面図を表す。

【図７】（ａ）は従来のＣＭＯＳ回路（部分）のレイア
ウト、（ｂ）はｎ型チャネルＴＦＴのチャネル方向に沿
った断面図、（ｃ）はｐ型チャネルＴＦＴのチャネル方
向に沿った断面図を表す。

【図８】結晶粒の異方性を調整する他の方法を説明する
図。

【図９】結晶粒の異方性を調整する他の方法を説明する
図。

【図１０】結晶粒の異方性を調整する他の方法を説明す
る図。

【符号の説明】

８・・・ｐ型チャネルＴＦＴ、９・・・ｎ型チャネルＴ
ＦＴ、１０・・・ガラス基板、１１・・・被処理基板保
護膜、１２ａ、１２ｂ・・・チャネル領域（高抵抗半導
体）、１３ａ、１３ｂ・・・ソース領域（低抵抗半導
体）、１４ａ、１４ｂ・・・ドレイン領域（低抵抗半導
体）、１６ａ、１６ｂ・・・ゲート絶縁膜、１８ａ、１
８ｂ・・・ゲート電極、１９ａ、１９ｂ・・・ソース電
極、２０ａ、２０ｂ・・・ドレイン電極、２１・・・層
間絶縁膜、３１・・・レーザ光源、３２・・・光学系、
３４・・・ステージ、３５・・・真空チャンバ、３６・
・・石英窓、３７・・・ミラー、３８・・・ビームホモ
ジナイザ、３９・・・レーザビーム、４０・・・被処理
基板。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 透明絶縁性基板上に、薄膜トランジスタ
   によってＣＭＯＳ回路が形成された半導体装置の製造方
   法において、 透明絶縁性基板の表面に非晶質シリコン薄膜を形成する
   工程と、 前記非晶質シリコン薄膜の表面にライン状のレーザビー
   ムを照射しながら、このレーザビームをその幅方向に走
   査することによって、前記非晶質シリコン薄膜を多結晶
   化すると同時に、結晶粒の形状に二次元的な異方性を与
   える工程と、 ｐ型チャネル薄膜トランジスタを、そのチャネル長方向
   と前記の二次元的な異方性を与えられた結晶粒の長軸方
   向とが一致する様に形成するとともに、ｎ型チャネル薄
   膜トランジスタを、そのチャネル長方向と前記ｐ型チャ
   ネル薄膜トランジスタのチャネル長方向とが互いに直交
   する様に形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記ライン状のレーザビームは、その幅
   が１μｍ以上１００μｍ以下であることを特徴とする請
   求項１に記載の半導体装置の製造方法。
3. 【請求項３】 透明絶縁性基板上に、薄膜トランジスタ
   によってＣＭＯＳ回路が形成された半導体装置におい
   て、 薄膜トランジスタのチャネル部を、結晶粒の形状が二次
   元的な異方性を有する多結晶シリコン薄膜で形成し、 ｐ型チャネル薄膜トランジスタを、そのチャネル長方向
   と多結晶シリコンの結晶粒の長軸方向とが一致する様に
   配置し、 ｎ型チャネル薄膜トランジスタを、そのチャネル長方向
   と前記ｐ型チャネル薄膜トランジスタのチャネル長方向
   とが互いに直交する様に配置した、 ことを特徴とする半導体装置。
4. 【請求項４】 アクティブマトリクス型液晶表示装置に
   おいて、 アレイ基板上に、走査線駆動回路及び信号線駆動回路を
   薄膜トランジスタを用いたＣＭＯＳ回路で構成し、 薄膜トランジスタのチャネル部を、結晶粒の形状が二次
   元的な異方性を有する多結晶シリコン薄膜で形成し、 ｐ型チャネル薄膜トランジスタを、そのチャネル長方向
   と多結晶シリコンの結晶粒の長軸方向とが一致する様に
   形成し、 ｎ型チャネル薄膜トランジスタを、そのチャネル長方向
   と前記ｐ型チャネル薄膜トランジスタのチャネル長方向
   とが互い直交する様に形成した、 ことを特徴とするアクティブマトリクス型液晶表示装
   置。
5. 【請求項５】 絶縁性基板の表面に形成された非晶質シ
   リコン薄膜にレーザアニールを施すことによって、非晶
   質シリコン薄膜を多結晶化するレーザアニール方法にお
   いて、 前記非晶質シリコン薄膜の表面に、ライン状のレーザビ
   ームを照射しながら当該レーザビームをその幅方向に走
   査することによって、前記非晶質シリコン薄膜を多結晶
   化すると同時に、結晶粒の形状に二次元的な異方性を与
   えることを特徴とするレーザアニール方法。
6. 【請求項６】 前記ライン状のレーザビームは、その幅
   が１μｍ以上１００μｍ以下であることを特徴とする請
   求項５に記載のレーザアニール方法。